JP2003131868A

JP2003131868A - プロセッサ

Info

Publication number: JP2003131868A
Application number: JP2001328227A
Authority: JP
Inventors: Ryo Shu; 凉周
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-10-25
Filing date: 2001-10-25
Publication date: 2003-05-09
Anticipated expiration: 2021-10-25
Also published as: JP3745673B2

Abstract

(57)【要約】【課題】本発明は、サーキュラアドレッシングと、２次
元アドレッシングと、ビットリバースアドレッシングと
を備え、回路規模の縮小と消費電力の低減を実現するメ
ディア・プロセッサを提供することを目的とする。【解決手段】プロセッサは、アドレスレジスタと、該ア
ドレスレジスタのアドレス値を更新するアドレス更新回
路と、該アドレスレジスタのアドレス値からメモリをア
クセスする実効アドレスを生成する実効アドレス計算回
路を含み、該アドレス更新回路はサーキュラアドレッシ
ング更新、２次元アドレッシング更新、及び通常のアド
レス演算による更新のうち少なくとも２つの更新処理が
共用する単一の演算回路を少なくとも１つ含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にアドレス生
成回路を備えたプロセッサに関し、詳しくは音声・画像
データの処理に適したアドレッシング機能を有するアド
レス生成回路を備えたプロセッサに関する。

【０００２】

【従来の技術】移動通信端末等の携帯マルチメディア情
報機器等においては、音声・画像処理等の複雑なアルゴ
リズムに対応するメディア・プロセッサが広く使用され
ている。これらのメディア・プロセッサにはアドレス生
成回路が設けられ、音声・画像処理等に適したアドレッ
シング機能を提供する。音声・画像処理等に適したアド
レッシング機能としては、サーキュラアドレッシング、
２次元アドレッシング、及びビットリバースアドレッシ
ング等が挙げられる。

【０００３】サーキュラアドレッシングとは、メモリの
任意の区間において、その最上位アドレスが最下位アド
レスに連続して繋がっている様にアクセスできるアドレ
ッシング方法である。これを実現するためには、アドレ
ッシングによりアドレスレジスタの値を更新した際に、
更新した値が予め設定された値を超えた場合には、アド
レスレジスタの値を自動的にジャンプさせ、最上位アド
レスから最下位アドレスに戻るように構成すればよい。

【０００４】２次元アドレッシングとは、画像処理の場
合、1次元アドレスを持つメモリを仮想的に２次元メモ
リと見なして、画像データをリードとライトする時に必
要なアドレスを生成する２次元アドレッシングの方法で
ある。

【０００５】ビットリバースアドレッシングとは、高速
フーリエ変換アルゴリズムに使用するビットリバースし
たアドレスを生成するアドレッシング方法である。これ
により、高速フーリエ変換アルゴリズムの実行速度を高
めると共に、プログラムメモリを節約することが出来
る。

【０００６】音声・画像のようなディジタル信号処理ア
ルゴリズムでは、単位時間内に処理するデータ量が多
く、メディア・プロセッサコアとメモリとの間における
データ転送量が多くなる。最近の音声・画像信号処理プ
ロセッサでは、専用のハードウェアによるアドレス演算
機能としてアドレス生成回路を用意し、アドレス演算と
データ演算とを並列に実行することで高速化を図ってい
る。このようにアドレス生成回路は、メディア・プロセ
ッサにとって非常に重要な構成要素である。

【０００７】従来、サーキュラアドレッシング、２次元
アドレッシング、及びビットリバースアドレッシング
は、それぞれ専用の演算ブロックを設けることで実現し
ている。

【発明が解決しようとする課題】携帯メディア機器にお
いては、低コスト化且つ低消費電力化が近年のシステム
ＬＳＩ時代の重要な要請となっている。従って、メディ
ア・プロセッサに対しても、従来以上の低コスト化・低
消費電力化が要求されている。

【０００８】従来のメディア・プロセッサのアドレス生
成回路は、各アドレッシング方式に対して専用の演算ブ
ロックを設けるので、アドレス更新機能の回路やアドレ
スレジスタ演算機能の回路を別個に独立して用意するこ
とになり、多くの演算器(加算器又は減算器)を必要とす
る。演算器は一般的に回路規模が比較的大きなハードウ
ェアであるので、このようなアドレス生成回路は、メデ
ィア・プロセッサの面積を増大させると共に消費電力を
大きくするという問題がある。

【０００９】また音声・画像信号処理プログラムを実行
する場合、アルゴリズムによっては、必ずしもサーキュ
ラアドレッシングや２次元アドレッシングを使用すると
は限らない。例えば、２次元アドレッシングを使用して
いない状態で、他のアドレス更新機能やアドレスレジス
タ演算機能を使う時には、２次元アドレッシング関係の
回路を動作させてしまったのでは、消費電力の増大に繋
がるという問題がある。更に、２次元アドレッシングを
使用する場合であっても、例えば２次元更新回路部分は
常時動作する必要があるとは限らない。

【００１０】以上を鑑みて、本発明は、サーキュラアド
レッシングと、２次元アドレッシングと、ビットリバー
スアドレッシングとを備え、回路規模の縮小と消費電力
の低減を実現するメディア・プロセッサを提供すること
を目的とする。

【００１１】

【課題を解決するための手段】本発明によるプロセッサ
は、アドレスレジスタと、該アドレスレジスタのアドレ
ス値を更新するアドレス更新回路と、該アドレスレジス
タのアドレス値からメモリをアクセスする実効アドレス
を生成する実効アドレス計算回路を含み、該アドレス更
新回路はサーキュラアドレッシング更新、２次元アドレ
ッシング更新、及び通常のアドレス演算による更新のう
ち少なくとも２つの更新処理が共用する単一の演算回路
を少なくとも１つ含むことを特徴とする。

【００１２】また上記プロセッサにおいて、該演算回路
は、ビットリバースアドレッシングを実行中には動作し
ないことを特徴とする。

【００１３】上記発明によれば、プロセッサのアドレス
更新回路において、サーキュラアドレッシング更新、２
次元アドレッシング更新、及び通常のアドレス演算によ
る更新のうち少なくとも２つの更新処理が演算回路を共
用するので、回路規模を縮小することが可能になる。ま
たその演算回路の機能が必要でない場合には演算回路の
動作を停止することで消費電力を削減することが可能に
なる。

【００１４】

【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。

【００１５】図１は、本発明によるアドレス生成回路の
第１の実施例の概略構成図を示す。

【００１６】本発明によるメディア・プロセッサのアド
レス生成回路１０は、アドレス用レジスタ１１、アドレ
ス更新回路１２、及び実効アドレス計算回路１３を含
む。以下の説明で、全てのレジスタのクロックはゲーテ
ッドクロックに駆動され、また全ての値は２の補数で表
現される。

【００１７】アドレス用レジスタ１１は、アドレスレジ
スタ１４−０乃至１４−ｎを含む。アドレス更新回路１
２は、カウンタ２１、ゼロ検出回路２２、マスク回路２
３、特殊機能更新回路２４、通常更新回路２５、制御セ
レクタ回路２６、及びセレクタ２７を含む。また実効ア
ドレス計算回路１３は、ビットリバース回路４１、マス
ク回路４２、演算器４３、ＯＲ回路４４、パイプライン
構成のレジスタ４５、及びセレクタ４７乃至４９を含
む。またレジスタ３１乃至３４がアドレス更新回路１２
に対して設けられると共に、レジスタ５１乃至５３が実
効アドレス計算回路１３に対して設けられる。

【００１８】ここでアドレスレジスタ１４−０乃至１４
−ｎの内容は、アドレス値Ｘ０乃至Ｘｎとして示され
る。レジスタ３４の△は、アドレス更新時におけるアド
レス増加／減少の増減値である。レジスタ３２のＭＤ及
びレジスタ５２のＣＰは、サーキュラアドレッシング用
に指定されたブロックサイズとべースポインタである。
レジスタ３３のＴＤ及びレジスタ３１のＣＴは、２次元
アドレッシング用に指定されたオフセットとカウンタ初
期値である。レジスタ５１のＢＩＴＣ及びレジスタ５３
のＢＰは、ビットリバースアドレッシング用に指定され
たリバースのビット数とべースポインタである。

【００１９】信号ＭＤＳはサーキュラアドレッシングを
指示する信号であり、１の場合にサーキュラアドレッシ
ングを示し、０の場合に別のアドレッシングを示す。信
号ＴＤＳは２次元アドレッシングを指示する信号であ
り、１の場合に２次元アドレッシングを示し、０の場合
に別のアドレッシングを示す。信号ＢＲＳはビットリバ
ースアドレッシングを指示する信号であり、１の場合に
ビットリバースアドレッシングを示し、０の場合に別の
アドレッシングを示す。

【００２０】以下に、サーキュラアドレッシング、２次
元アドレッシング、ビットリバースアドレッシングの場
合の動作について説明する。

【００２１】まずサーキュラアドレッシングの場合につ
いて説明する。

【００２２】サーキュラアドレッシングの場合、信号Ｍ
ＤＳは1であり、信号ＴＤＳ及びＢＲＳは０である。図
１において、セレクト信号ＳＥＬにより例えばアドレス
レジスタ１４−ｎが選択され、アドレス値Ｘｎがマスク
回路２３に供給される。更にアドレス増減値Δが、マス
ク回路２３に供給される。またセレクタ２７は、信号Ｔ
ＤＳが０であることに応じて、サーキュラアドレッシン
グのブロックサイズＭＤを選択してマスク回路２３に供
給する。更にマスク回路２３は、信号ＭＤＳ及びＴＤＳ
を受け取る。

【００２３】マスク回路２３は、サーキュラアドレッシ
ング時に、特殊機能更新回路２４にサーキュラアドレッ
シングのアドレス更新計算をさせる。制御セレクタ回路
２６は、特殊機能更新回路２４或いは通常更新回路２５
の更新アドレスを選択して、アドレス用レジスタ１１に
供給する。これにより、アドレス用レジスタ１１の選択
されたアドレスレジスタ１４−ｎの内容が更新される。

【００２４】サーキュラアドレッシングのアルゴリズム
を以下に示す。

【００２５】 Case：Δ≧０ if （Ｘｎ＋Δ−ＭＤ＜０）， {Ｘｎ’＝Ｘｎ＋Δ} 更新方向が正で範囲内の場合 if (Ｘｎ＋Δ−ＭＤ≧０)， {Ｘｎ’＝Ｘｎ＋Δ−ＭＤ} 更新方向が正で範囲外の場合 Case：Δ<０ if （Ｘｎ＋Δ＜０）， {Ｘｎ’＝Ｘｎ＋Δ＋ＭＤ} 更新方向が負で範囲外の場合 if （Ｘｎ＋Δ≧０）， {Ｘｎ’＝Ｘｎ＋Δ} 更新方向が負で範囲内の場合更新方向が増加方向の場合には、アドレス増減値を加え
る方向にアドレスレジスタを自動更新し、アドレスレジ
スタ１４−ｎの値Ｘｎがレジスタ３２のＭＤ値以上にな
った場合、アドレスレジスタ１４−ｎには自動的に（Ｘ
ｎ＋Δ−ＭＤ）の値を格納する。減少方向の自動更新の
時は、アドレスレジスタ１４−ｎの値Ｘｎが０より小さ
くなると、アドレスレジスタ１４−ｎには自動的に（Ｘ
ｎ＋Δ＋ＭＤ）の値を格納する。ここでサーキュラアド
レッシングにおいて、単純にアドレス増減値を加算或い
は減算するアドレス更新の場合には通常更新回路２５の
更新結果を用い、ブロックサイズＭＤ分のジャンプによ
る更新の場合には特殊機能更新回路２４の更新結果を用
いる。

【００２６】アドレス更新回路１２では、通常のアドレ
ス演算は、通常更新回路２５を使って実行される。この
場合、サーキュラアドレッシング或いは２次元アドレッ
シングしない命令に対しては、マスク回路２３により特
殊機能更新回路２４を動作させないので、消費電力を低
減することが出来る。

【００２７】またサーキュラアドレッシングでは、実効
アドレスを生成する際に、オフセット値としてべースポ
インタＣＰを用いる。図１の実効アドレス計算回路１３
において、信号ＢＲＳが０である場合、セレクタ４７に
より選択されるサーキュラアドレッシングのベースポイ
ンタＣＰは、マスク回路４２を介して演算器４３に供給
される。またアドレス用レジスタ１１の選択されたアド
レスレジスタから供給されるアドレス値は、マスク回路
４２とセレクタ４８とを介して、演算器４３に供給され
る。演算器４３は、ベースポインタＣＰとアドレス値と
を加算する。加算により得られた実効アドレスは、信号
ＢＲＳ或いは信号ＭＤＳが１の場合に演算器４３を選択
するセレクタ４９により選択され、レジスタ４５に格納
される。レジスタ４５の内容が、アドレス信号として出
力される。

【００２８】以下に、２次元アドレッシングの場合につ
いて説明する。

【００２９】２次元アドレッシングの場合、信号ＴＤＳ
は1であり、信号ＭＤＳ及びＢＲＳは０である。図１に
おいて、セレクト信号ＳＥＬにより例えばアドレスレジ
スタ１４−ｎが選択され、アドレス値Ｘｎがマスク回路
２３に供給される。更にアドレス増減値Δが、マスク回
路２３に供給される。またセレクタ２７は、信号ＴＤＳ
が１であることに応じて、２次元アドレッシングのオフ
セットＴＤを選択してマスク回路２３に供給する。更に
マスク回路２３は、信号ＭＤＳ及びＴＤＳを受け取ると
共に、２次元アドレッシング用にゼロ検出回路２２から
カウンタ２１がゼロになったか否かを示す信号を受け取
る。

【００３０】マスク回路２３は、２次元アドレッシング
時に、特殊機能更新回路２４に２次元アドレッシングの
アドレス更新計算をさせる。制御セレクタ回路２６は、
特殊機能更新回路２４或いは通常更新回路２５の更新ア
ドレスを選択して、アドレス用レジスタ１１に供給す
る。これにより、アドレス用レジスタ１１の選択された
アドレスレジスタ１４−ｎの内容が更新される。

【００３１】２次元アドレッシングのアルゴリズムを以
下に示す。

【００３２】 (Counter ≠ ０): Xn+△→Xn, Counter - 1 → Counter (Counter = ０): Xn+TD+△→Xn, CT→ Counter このアドレッシングではカウンタ２１のカウント値Coun
terが０でない場合、アドレスレジスタの内容は増減値
△が加算されるように自動更新され（同時にCounterを
１デクリメント）、次のサイクルのアドレスを生成す
る。カウント値Counterの値が０の場合、アドレスレジ
スタには自動的に（Ｘｎ＋Δ＋ＴＤ）の値が入り、次の
サイクルのアドレスを生成する（同時にCounterにＣＴ
を初期値として設定）。なおカウント値Counterの値が
０の場合、（Ｘｎ＋Δ＋ＴＤ）ではなく、（Ｘｎ＋Ｔ
Ｄ）の値をアドレスレジスタに自動的に格納して更新す
るようにしてもよい。ここで２次元アドレッシングにお
いて、単純にアドレス増減値を加算するアドレス更新の
場合には通常更新回路２５の更新結果を用い、オフセッ
トＴＤ分のジャンプによる更新の場合には特殊機能更新
回路２４の更新結果を用いる。

【００３３】アドレス更新回路１２では、通常のアドレ
ス演算は、通常更新回路２５を使って実行される。この
場合、サーキュラアドレッシング或いは２次元アドレッ
シングしない命令に対しては、マスク回路２３により特
殊機能更新回路２４を動作させないので、消費電力を低
減することが出来る。

【００３４】実効アドレス計算回路１３においては、２
次元アドレッシングの場合、セレクタ４９がアドレス用
レジスタ１１の出力を直接選択することで、アドレス用
レジスタ１１の選択アドレスレジスタから供給されるア
ドレス値が、レジスタ４５に格納される。レジスタ４５
の内容が、アドレス信号として出力される。

【００３５】実効アドレス計算回路１３では、通常のア
ドレッシング或いは２次元アドレッシングの場合、マス
ク回路４２によって、ビットリバース回路４１や演算器
４３等を動作させない。このように、サーキュラアドレ
ッシングやビットリバース関連の回路を動作させないこ
とによって、消費電力を低減することが出来る。

【００３６】以下に、ビートリバースアドレッシングの
場合について説明する。

【００３７】ビートリバースアドレッシングの場合、信
号ＢＲＳは1であり、信号ＴＤＳ及びＭＤＳは０であ
る。図１において、アドレス更新回路１２の部分は通常
更新回路２５だけが動作する。

【００３８】セレクト信号ＳＥＬにより例えばアドレス
レジスタ１４−ｎが選択されると、アドレス値Ｘｎが、
実効アドレス計算回路１３のマスク回路４２に供給され
る。実効アドレス計算回路１３において、信号ＢＲＳが
１である場合、セレクタ４７により選択されるビットリ
バースアドレッシングのベースポインタＢＰは、マスク
回路４２を介して演算器４３に供給される。またアドレ
ス値Ｘｎは、マスク回路４２を介して、ビットリバース
回路４１に供給される。ビットリバース回路４１は、リ
バースビット数ＢＩＴＣに応じてアドレス値Ｘｎのビッ
トリバース演算を実行し、その結果を出力する。セレク
タ４８は、信号ＢＲＳの１に応じて、ビットリバース回
路４１の出力を選択して、演算器４３に供給する。演算
器４３は、ビットリバース後のアドレス値とベースポイ
ンタＢＰとを加算する。加算により得られた実効アドレ
スは、信号ＢＲＳ或いは信号ＭＤＳが１の場合に演算器
４３を選択するセレクタ４９により選択され、レジスタ
４５に格納される。レジスタ４５の内容が、アドレス信
号として出力される。

【００３９】ビットリバースアドレッシングは各種基数
を使用するＦＦＴアルゴリズムの実行速度を高めると共
に、プログラムメモリを節約することが出来る。

【００４０】図１の構成では、アドレス更新回路１２で
インデックスＸｎをビットリバースするのではなく、実
効アドレス計算回路１３でインデックスＸｎをビットリ
バースし、ベースポインタＢＰと演算した結果を実効ア
ドレスとして出力している。

【００４１】図２には、ビットリバース動作の詳細を示
す。図２において、ＢＩＴＣは、リバースするビット数
を２進数で示す。Ｘｎ’［３１：０］はリバース前の３
２ビットのアドレスビットパターンであり、Ｘｎ’’
［３１：０］はリバース後の３２ビットのアドレスビッ
トパターンである。リバースするビット数がＩである場
合、Ｘｎ’［３１：０］の下位ビットであるビット０〜
ビットＩの並びを反転させ、上位ビットであるビット
（Ｉ＋１）〜ビット３１にはゼロを配置する。リバース
後のアドレスＸｎ’’をインデックスとしてベースポイ
ンタＢＰと加算することで、容易にベースポインタとイ
ンデックスとを組み合せることが出来る。

【００４２】図３は、本発明によるアドレス生成回路の
第１の実施例について詳細な構成を示す図である。以下
の説明において、全てのレジスタのサイズは３２ビット
構成で２の補数形式で表現される。

【００４３】以下に、信号ＭＤＳが１で信号ＴＤＳ及び
ＢＲＳが０の場合、即ちサーキュラアドレッシング命令
を実行する時の動作を説明する。

【００４４】セレクト信号ＳＥＬ１で選択されたインデ
ックスＸｎ’が、アドレス用レジスタ１１から供給され
る。また増減値△は、レジスタ（ＦＦ）３４を経由して
ｓｔｅｐとして供給される。信号ＭＤＳは１であるの
で、ｓｔｅｐとＸｎ’はＡＮＤ回路２０２及び２０３を
経由し、それぞれ信号ＭＢ及び信号ＭＡとして全加算器
２０４に供給される。増減値ｓｔｅｐの符号ビットＭＳ
ＢはＡＮＤ回路２０１を経由し、信号Ｍ１として出力さ
れる。

【００４５】更新値Δ≧０の場合（更新方向が正）、信
号Ｍ１は０である。反転制御２０５はブロックサイズＭ
Ｄの符号を反転し、ＭＣとして出力する。サーキュラア
ドレッシングの場合に信号ＴＤＳは０であるので、セレ
クタ２１０はＭＣを選択し、ＭＴとして出力する。信号
ＴＤＳの０に応答して、セレクタ２１２はインバター２
１１の出力である“１”を選択して出力する。この
“１”が、全加算器２０４の出力ＯＢに０ビット目とし
て付加されると共に、出力ＯＡに３３ビット目として付
加される。全加算器２０４と３３ｂｉｔ加算器２０６に
より、（Ｘｎ＋Δ−ＭＤ）を計算する。セレクタ信号生
成回路２０８は、ＭＤＳの“１”、Ｍ１の“０”、ＴＤ
Ｓの“０”に応答して、３３ｂｉｔ加算器２０６の出力
Ａｄｄ２１の符号ビットＭＳＢに応じた信号を、選択信
号Ｓｅｌ２０として出力する。

【００４６】Ａｄｄ２１の符号ビットＭＳＢが１の場合
には選択信号Ｓｅｌ２０が１となり、選択回路２０９
は、３２ｂｉｔ加算器２０７の出力Ａｄｄ２０を選択す
る。Ａｄｄ２１の符号ビットＭＳＢが０の場合には選択
信号Ｓｅｌ２０が０となり、３３ｂｉｔ加算器２０６の
出力Ａｄｄ２１の下位３２ビットを選択する。選択回路
２０９の選択出力をアドレス用レジスタ１１に送り、指
定したアドレスレジスタの更新を行う。

【００４７】更新値Δ＜０の場合（更新方向が負）、信
号Ｍ１は１である。反転制御２０５は、ブロックサイズ
ＭＤを、符号を反転することなくそのままＭＣとして出
力する。サーキュラアドレッシングの場合に信号ＴＤＳ
は０であるので、セレクタ２１０はＭＣを選択し、ＭＴ
として出力する。セレクタ２１２はインバター２１１の
出力である“０”を選択して出力する。この“０”が、
全加算器２０４の出力ＯＢに０ビット目として付加され
ると共に、出力ＯＡに３３ビット目として付加される。
全加算器２０４と３３ｂｉｔ加算器２０６により（Ｘｎ
＋Δ＋ＭＤ）を計算する。セレクタ信号生成回路２０８
は、ＭＤＳの“１”、Ｍ１の“１”、ＴＤＳの“０”に
応答して、３２ｂｉｔ加算器２０７の出力Ａｄｄ２０の
符号ビットＭＳＢに応じた信号を、選択信号Ｓｅｌ２０
として出力する。

【００４８】Ａｄｄ２０の符号ビットＭＳＢが１の場合
には選択信号Ｓｅｌ２０が０となり、選択回路２０９
は、加算器２０６の出力Ａｄｄ２１の下位３２ビットを
選択する。Ａｄｄ２０の符号ビットＭＳＢが０の場合に
は選択信号Ｓｅｌ２０が１となり、３２ｂｉｔ加算器２
０７の出力Ａｄｄ２０を選択する。選択回路２０９の選
択出力をアドレス用レジスタ１１に送り、指定したアド
レスレジスタの更新を行う。

【００４９】以下に、信号ＴＤＳが１で信号ＭＤＳが０
の場合、即ち２次元アドレッシング命令を実行する時の
動作を示す。

【００５０】ゼロ検出回路２２は、カウンタ２１のカウ
ント値Counterが０の場合１を出力し、０でない場合に
は０を出力する。ゼロ検出回路２２の出力が０の場合、
ＡＮＤ回路２０１、２０２、及び２０３の出力Ｍ１、Ｍ
Ｂ、及びＭＡは０に固定される。信号ＴＤＳが１である
ので、セレクタ２１０の出力ＭＴはＴＤに固定となり、
セレクタ２１２の出力は“０”に固定となる。従って、
全加算器２０４と３３ｂｉｔ加算器２０６において、全
ての入力信号には変化が無くなるので、消費電力を低減
することが出来る。ゼロ検出回路２２の出力が０であ
り、ＴＤＳ＝１且つＭＤＳ＝０であるので、セレクタ信
号生成回路２０８の出力Ｓｅｌ２０は１になる。これに
応じて、選択回路２０９は、３２ｂｉｔ加算器２０７の
出力Ａｄｄ２０を選択する。

【００５１】ゼロ検出回路２２の出力が１の場合、
“１”である信号ＴＤＳはＡＮＤ回路２１４及びＯＲ回
路２１５を介して、ＡＮＤ回路２０２及び２０３に供給
される。従って、ｓｔｅｐとＸｎ’はＡＮＤ回路２０２
及び２０３を経由して、それぞれ信号ＭＢ及び信号ＭＡ
として全加算器２０４に供給される。また信号ＭＤＳが
ゼロであるので、ＡＮＤ回路２０１の出力は０に固定さ
れる。“１”である信号ＴＤＳに応答して、セレクタ２
１０はＴＤを選択する。またセレクタ２１２は“０”を
選択して出力する。全加算器２０４及び３３ｂｉｔ加算
器２０６の演算結果はＸｎ＋ＴＤ＋△であり、Ａｄｄ２
１として出力される。ゼロ検出回路２２の出力が１であ
り、ＴＤＳ＝１且つＭＤＳ＝０であるので、セレクタ信
号生成回路２０８の出力Ｓｅｌ２０は０となる。これに
応じて、選択回路２０９は、３３ｂｉｔ加算器２０６の
出力Ａｄｄ２１の下位３２ビットを選択し出力する。

【００５２】以上説明したように、２次元アドレッシン
グの場合には、ゼロ検出回路２２の出力が１の時だけ２
次元更新回路（全加算器２０４及び３３ｂｉｔ加算器２
０６）を動作させるので、消費電力を削減することが出
来る。

【００５３】また、通常のポストアドレス更新、ビット
リバースアドレッシング、アドレスレジスタ演算の場
合、全加算器２０４と３３ｂｉｔ加算器２０６の動作を
停止させ、３２ｂｉｔ加算器２０７だけを動作させるの
で、消費電力を減らすことができる。

【００５４】アドレスレジスタ演算命令を実行する場
合、ＴＤＳとＭＤＳは０であり、３２ｂｉｔ加算器２０
７だけを動作させる。その演算結果Ａｄｄ２０を、選択
回路２０９を経由して、アドレス用レジスタ１１に送
り、指定したアドレスレジスタの更新を行う。

【００５５】図３の実効アドレス計算回路１３では、サ
ーキュラアドレッシング命令を実行する時、ＭＤＳ＝１
且つＢＲＳ＝０であり、セレクタ４７はＣＰを選択す
る。またセレクタ４８は、ＡＮＤ回路３０３の出力を選
択する。３２ｂｉｔ加算器３０６が、ベースポイントＣ
ＰとインデックスＸｎ’を加算することで、メモリをア
クセスする実効アドレスを生成する。この実効アドレス
は、セレクタ４９を介して、レジスタ４５に格納され
る。図３の回路では、ブロックサイズＭＤとＣＰとＸ
ｎ’は、メモリ空間の範囲内で任意の値をとることが出
来る。

【００５６】ビットリバースアドレッシング命令を実行
する時、ＢＲＳ＝１且つＭＤＳ＝０であり、セレクタ４
７はＢＰを選択する。セレクタ４８はビットリバース回
路４１の出力を選択する。３２ｂｉｔ加算器３０６が、
ベースポイントＢＰとインデックスＸｎ’のビットリバ
ース値とを加算することで、メモリをアクセスする実効
アドレスを生成する。この実効アドレスは、セレクタ４
９を介して、レジスタ４５に格納される。図３の回路で
は、ＢＰとＸｎ’は、メモリ空間の範囲内で任意の値を
とることが出来る。

【００５７】サーキュラアドレッシング命令とビットリ
バース命令の何れも実行しない場合、ＭＤＳ及びＢＲＳ
は0となり、ＯＲ回路４４の出力は０となる。従って、
ＡＮＤ回路３０３の出力は０に固定となり、ビットリバ
ース回路４１及び３２ｂｉｔ加算器３０６での動作を停
止させ、消費電力を低減できる。このとき、Ｘｎ’の値
は直接にセレクタ４９で選択され、実効アドレスとして
出力される。

【００５８】図４は、図３のアドレス生成回路における
実効アドレス計算回路部分の変形例を示す図である。

【００５９】図４の構成において、サーキュラアドレッ
シングの場合には、ブロックサイズＭＤの値は３２ビッ
トの下位ビットであるビットＩ〜ビット0で指定され
る。ＭＤのビット３１〜ビット（Ｉ＋１）は０にする。
インデックスＸｎ’は、０〜（ＭＤ−１）間に値を取
る。ベースポイントＣＰは、３２ビットの下位ビットで
あるビットＩ〜ビット0を０にし、上位ビットであるビ
ット３１〜ビット（Ｉ＋１）に値を設定することでベー
スの位置を指定する。サーキュラアドレッシング命令を
実行する時（ＭＤＳ＝１＆ＢＲＳ＝０）、ＯＲ回路４０
４により、ベースポイントＣＰとインデックスＸｎ’の
論理和演算を実行し、メモリをアクセスする実効アドレ
スを生成する。

【００６０】同様に、ビットリバースアドレッシングの
場合、インデックスＸｎ’の値は下位ビットI〜ビット0
においてビットリバースする。Ｘｎ’のビット３１〜ビ
ット（Ｉ＋１）は０にする。ベースポイントＢＰは、３
２ビットの下位ビットであるビットＩ〜ビット0を０に
し、上位ビットであるビット３１〜ビット（Ｉ＋１）に
値を設定することでベースの位置を指定する。ビットリ
バースアドレッシング命令を実行する時（ＢＲＳ＝１＆
ＭＤＳ＝０）、ＯＲ回路４０４により、ベースポイント
ＢＰとビットリバース回路４１の出力との論理和演算を
実行し、メモリをアクセスする実効アドレスを生成す
る。

【００６１】このように図４の変形例では、ベースポイ
ントのベース値を設定するビット位置においては、アド
レスインデックスの各ビットに０を配置し、逆にアドレ
スインデックスのインデックス値を設定するビット位置
においては、ベースポイントの各ビットに０を配置する
ことで、アドレスインデックスとベースポイントを論理
和演算するだけで、加算演算と同等の処理を実行するこ
とが可能となる。これにより、回路規模と消費電力を削
減することが可能となる。

【００６２】図５は本発明によるアドレス生成回路の第
２の実施例を示す図である。

【００６３】以下に、ＴＤＳが１の場合、即ち２次元ア
ドレッシング命令を実行する時の動作を説明する。第２
の実施例では、２次元アドレッシング命令の実行中にお
いて、全加算器２０４と３３ビット加算器２０６の動作
を停止する。

【００６４】ゼロ検出回路２２は、カウンタ２１のカウ
ント値Counterが０の場合１を出力し、０でない場合に
は０を出力する。ゼロ検出回路２２の出力が０の場合、
ＡＮＤ回路２１４の出力は０となり、セレクタ２１２は
△を選択する。ＭＤＳ＝０に応答して、セレクタ信号生
成回路２０８の出力Ｓｅｌ２０は１となる。これによ
り、選択回路２０９は、３２ｂｉｔ加算器２０７の出力
Ａｄｄ２０（＝Ｘｎ＋△）を選択する。

【００６５】ゼロ検出回路２２の出力が1の場合、セレ
クタ２１２は、ＴＤを選択する。ＭＤＳ＝０に応答し
て、セレクタ信号生成回路２０８の出力Ｓｅｌ２０は１
となる。これにより、選択回路２０９は、３２ｂｉｔ加
算器２０７の出力Ａｄｄ２０（Ｘｎ＋ＴＤ）を選択す
る。

【００６６】以上のように、２次元アドレッシングの場
合、全加算器２０４と３３ビット加算器２０６を利用し
ないので、消費電力を削減することが出来る。なお全加
算器２０４と３３ビット加算器２０６は、サーキュラア
ドレッシング時の更新のための専用回路である。図５の
第２の実施例の構成において、サーキュラアドレッシン
グ時の動作は、第１の実施例の構成の動作と基本的に同
一であるので、説明は省略する。

【００６７】なお図５の構成は、実効アドレス計算回路
の部分においても、図３の構成と若干異なり、ＡＮＤ回
路３０３の代わりにＡＮＤ回路３０４及び３０５が設け
られる。ＡＮＤ回路３０４は、ビットリバースアドレッ
シング時（ＢＲＳ＝1）のみビットリバース回路４１を
動作させるマスク回路であり、サーキュラアドレッシン
グ時（ＭＤＳ＝1）のみアドレスを通過させるマスク回
路であるＡＮＤ回路３０５とは、別個の独立した回路と
しても受けられている。図３の構成では、ビットリバー
スアドレッシング時以外にサーキュラアドレッシング時
にもビットリバース回路４１が動作していたが、図４の
構成では、ビットリバースアドレッシング時のみビット
リバース回路４１を動作させることが可能となり、更な
る消費電力の削減を図ることができる。

【００６８】図６は本発明によるメディア・プロセッサ
用アドレス生成回路の第３の実施例を示す図である。図
６には、アドレス用レジスタ１１の部分と、アドレス更
新回路１２に対応する部分のみを示し、図示されない実
効アドレス計算回路１３の構成は第１或いは第２の実施
例と同一である。

【００６９】まずＭＤＳが１の場合、即ちサーキュラア
ドレッシング命令を実行する時の動作について説明す
る。

【００７０】セレクト信号ＳＥＬ１で選択されたインデ
ックスＸｎ’が、アドレス用レジスタ１１から供給され
る。また増減値△は、レジスタ（ＦＦ）３４を経由して
ｓｔｅｐとして供給される。信号ＭＤＳは１であるの
で、増減値ｓｔｅｐの符号ビットＭＳＢは、ＡＮＤ回路
５０１からＭ１として出力される。

【００７１】更新値Δ≧０の場合（更新方向が正）、Ｍ
１は０である。反転制御５０２では、ブロックサイズＭ
Ｄの符号を反転し、ＭＢとして出力する。ＴＤＳは０で
あるので、セレクタ５０９はＭＢを選択し、ＭＴとして
出力する。キャリー入力生成回路５０４は、０であるＭ
１を反転して、１である信号ＣＩを出力する。ＴＤＳ＝
０に応答して、セレクタ５０８はＣＩを選択し、３２ｂ
ｉｔ加算器へキャリー入力として供給する。データマス
ク５０３は、ＭＤＳの１、ＴＤＳの０、増減値ｓｔｅｐ
のＭＳＢの０に応答して、３２ビット加算器５００の出
力Ａｄｄ３０（Ｘｎ＋Δ）をそのままＭＡとして出力す
る。３２ｂｉｔ加算器５０５は、（Ｘｎ＋Δ−ＭＤ）を
計算する。

【００７２】セレクタ生成回路５０６は、ＭＤＳの１、
ＴＤＳの０、及びＭ１の０に応答して、３２ｂｉｔ加算
器５０５の出力Ａｄｄ３１の符号ビットＭＳＢを参照し
て、選択信号Ｓｅｌ３１を生成する。Ａｄｄ３１の符号
ビットＭＳＢが１の場合にＳｅｌ３１は１となり、選択
回路５０７は、３２ｂｉｔ加算器５００の出力Ａｄｄ３
０を選択する。Ａｄｄ３１の符号ビットＭＳＢが０の場
合にＳｅｌ３１は０となり、選択回路５０７は、３２ｂ
ｉｔ加算器５０５の出力Ａｄｄ３１を選択する。選択回
路５０７の出力をアドレス用レジスタ１１に送り、指定
したアドレスレジスタの更新を行う。

【００７３】更新値Δ＜０の場合（更新方向が負）、Ｍ
１は１である。反転制御５０２は、ブロックサイズＭＤ
を、符号を反転することなくそのままＭＢとして出力す
る。ＴＤＳは０であるので、セレクタ５０９はＭＢを選
択し、ＭＴとして出力する。キャリー入力生成回路５０
４は、１であるＭ１を反転して、０であるＣＩを生成す
る。セレクタ５０８はＣＩを選択し、３２ｂｉｔ加算器
にキャリー入力として供給する。データマスク５０３
は、ＭＤＳの１、ＴＤＳの０、増減値ｓｔｅｐのＭＳＢ
の１に応答して、３２ビット加算器５００の出力Ａｄｄ
３０（Ｘｎ＋Δ）が負の場合、Ａｄｄ３０をそのままＭ
Ａとして出力する。３２ｂｉｔ加算器５０５は、ＭＡと
ＭＴとに基づいて、（Ｘｎ＋Δ＋ＭＤ）を計算する。な
お３２ビット加算器５００の出力Ａｄｄ３０（Ｘｎ＋
Δ）が正の場合には、データマスク５０３は、ＭＡとし
て０を出力する。データマスク５０３としてラッチを使
用する場合には、前にラッチした値を出力するように構
成してよい。

【００７４】このように、更新方向が負で且つ範囲外の
場合には３２ｂｉｔ加算器５０５を動作させるが、その
以外の場合には、３２ｂｉｔ加算器５０５を動作させな
い。これにより、消費電力を減らすことができる。

【００７５】セレクタ生成回路５０６は、ＭＤＳの１、
ＴＤＳの０、及びＭ１の１に応答して、３２ｂｉｔ加算
器５００の出力Ａｄｄ３０の符号ビットＭＳＢを参照し
て、選択信号Ｓｅｌ３１を生成する。Ａｄｄ３０の符号
ビットＭＳＢが１の場合にＳｅｌ３１は０となり、選択
回路５０７は、３２ｂｉｔ加算器５０５の出力Ａｄｄ３
１を選択する。Ａｄｄ３０の符号ビットＭＳＢが０の場
合にＳｅｌ３１は１となり、選択回路５０７は、３２ｂ
ｉｔ加算器５００の出力Ａｄｄ３０を選択する。選択回
路５０７の出力をアドレス用レジスタ１１に送り、指定
したアドレスレジスタの更新を行う。

【００７６】以下に、信号ＴＤＳが１で信号ＭＤＳが０
の場合、即ち２次元アドレッシング命令を実行する時の
動作を示す。

【００７７】ゼロ検出回路２２は、カウンタ２１のカウ
ント値Counterが０の場合１を出力し、０でない場合に
は０を出力する。ゼロ検出回路２２の出力が０の場合、
データマスク５０３の出力ＭＡは、０の値（ラッチの場
合は直前のラッチ値）に固定される。ＴＤＳは１である
ので、セレクタ５０９はＴＤを選択し、固定値ＭＴとし
て出力する。またセレクタ５０８は０を選択し、その出
力は０に固定される。このように３２ｂｉｔ加算器５０
５において、入力信号ＭＡ及びＭＴ及びキャリー入力に
変化が無いので、消費電力を低減することが出来る。ゼ
ロ検出回路２２の出力が０、ＴＤＳが１、ＭＤＳが０で
ある場合、セレクタ信号生成回路５０６の出力Ｓｅｌ３
１は１になる。これに応じて、選択回路５０７は、３２
ｂｉｔ加算器５００の出力Ａｄｄ３０（Ｘｎ＋△）を選
択する。

【００７８】ゼロ検出回路２２の出力が１の場合、ＴＤ
Ｓは１であるので、ＡＮＤ回路５１１の出力は１とな
る。これに応じて、データマスク５０３は、３２ビット
加算器５００の出力Ａｄｄ３０を、そのままＭＡとして
出力する。セレクタ５０９は、ＴＤを選択し、ＭＴとし
て出力する。セレクタ５０８は０を選択し、３２ｂｉｔ
加算器にキャリー入力として供給する。３２ｂｉｔ加算
器５０５は、ＭＴ及びＭＡに基づいて、(Ｘｎ＋Δ＋Ｔ
Ｄ)を計算する。セレクタ生成回路５０６では、ＴＤＳ
が１、ＭＤＳが０、ゼロ検出回路２２の出力が１である
場合に、Ｓｅｌ３１が０になり、３２ｂｉｔ加算器５０
５の出力Ａｄｄ３１が選択される。

【００７９】ＭＤＳとＴＤＳの何れもが０の場合、つま
りサーキュラアドレッシング命令と２次元アドレッシン
グ命令の何れも実行しない場合、即ち通常のポストアド
レス更新、ビットリバース、及びアドレスレジスタ演算
の場合、データマスク回路５０３の出力ＭＡが０の値
（或いは直前のラッチ値）に固定され、反転制御５０２
は固定値ＭＢを出力し、またＣＩが固定値である。従っ
て、３２ｂｉｔ加算器３０５において、入力信号ＭＡ及
びＭＴには変化が無くなり、消費電力を低減することが
出来る。

【００８０】上述のように、第３の実施例においては、
サーキュラアドレッシングを使う命令があっても、サー
キュラ更新値を選択していない時、サーキュラ更新回路
を動作させない。従って、非常に低消費電力のアプリケ
ーションに適した構成を提供することが出来る。

【００８１】図７は本発明によるメディア・プロセッサ
用アドレス生成回路の第４の実施例を示す図である。図
７には、アドレス用レジスタ１１の部分と、アドレス更
新回路１２に対応する部分のみを示し、図示されない実
効アドレス計算回路１３の構成は第１或いは第２の実施
例と同一である。

【００８２】まずＭＤＳが１の場合、即ちサーキュラア
ドレッシング命令を実行する時の動作について説明す
る。

【００８３】セレクト信号ＳＥＬ１で選択されたインデ
ックスＸｎ’が、アドレス用レジスタ１１から供給され
る。また増減値△は、レジスタ（ＦＦ）３４を介してセ
レクタ５１０に供給される。ＴＤＳが０であるのでＡＮ
Ｄ回路５０９の出力は０であり、セレクタ５１０は、増
減値△を選択してｓｔｅｐとして供給する。信号ＭＤＳ
は１であるので、増減値ｓｔｅｐの符号ビットＭＳＢ
は、ＡＮＤ回路５０１からＭ１として出力される。

【００８４】更新値Δ≧０の場合（更新方向が正）、Ｍ
１は０である。反転制御５０２では、ブロックサイズＭ
Ｄの符号を反転し、ＭＢとして出力する。キャリー入力
生成回路５０４は、０であるＭ１を反転して１である信
号ＣＩを生成し、３２ｂｉｔ加算器へキャリー入力とし
て供給する。データマスク５０３は、ＭＤＳの１及び増
減値ｓｔｅｐのＭＳＢの０に応答して、３２ビット加算
器５００の出力Ａｄｄ３０（Ｘｎ＋Δ）をそのままＭＡ
として出力する。３２ｂｉｔ加算器５０５は、（Ｘｎ＋
Δ−ＭＤ）を計算する。

【００８５】セレクタ生成回路５０６は、ＭＤＳの１及
びＭ１の０に応答して、３２ｂｉｔ加算器５０５の出力
Ａｄｄ３１の符号ビットＭＳＢを参照して、選択信号Ｓ
ｅｌ３１を生成する。Ａｄｄ３１の符号ビットＭＳＢが
１の場合にＳｅｌ３１は１となり、選択回路５０７は、
３２ｂｉｔ加算器５００の出力Ａｄｄ３０を選択する。
Ａｄｄ３１の符号ビットＭＳＢが０の場合にＳｅｌ３１
は０となり、選択回路５０７は、３２ｂｉｔ加算器５０
５の出力Ａｄｄ３１を選択する。選択回路５０７の出力
をアドレス用レジスタ１１に送り、指定したアドレスレ
ジスタの更新を行う。

【００８６】更新値Δ＜０の場合（更新方向が負）、Ｍ
１は１である。反転制御５０２は、ブロックサイズＭＤ
を、符号を反転することなくそのままＭＢとして出力す
る。キャリー入力生成回路５０４は、１であるＭ１を反
転して０であるＣＩを生成し、３２ｂｉｔ加算器にキャ
リー入力として供給する。データマスク５０３は、ＭＤ
Ｓの１及び増減値ｓｔｅｐのＭＳＢの１に応答して、３
２ビット加算器５００の出力Ａｄｄ３０（Ｘｎ＋Δ）が
負の場合、Ａｄｄ３０をそのままＭＡとして出力する。
３２ｂｉｔ加算器５０５は、ＭＡとＭＢとに基づいて、
（Ｘｎ＋Δ＋ＭＤ）を計算する。なお３２ビット加算器
５００の出力Ａｄｄ３０（Ｘｎ＋Δ）が正の場合には、
データマスク５０３は、ＭＡとして０を出力する。デー
タマスク５０３としてラッチを使用する場合には、前に
ラッチした値を出力するように構成してよい。

【００８７】このように、更新方向が負で且つ範囲外の
場合には３２ｂｉｔ加算器５０５を動作させるが、その
以外の場合には、３２ｂｉｔ加算器５０５を動作させな
い。これにより、消費電力を減らすことができる。

【００８８】セレクタ生成回路５０６は、ＭＤＳの１及
びＭ１の１に応答して、３２ｂｉｔ加算器５００の出力
Ａｄｄ３０の符号ビットＭＳＢを参照して、選択信号Ｓ
ｅｌ３１を生成する。Ａｄｄ３０の符号ビットＭＳＢが
１の場合にＳｅｌ３１は０となり、選択回路５０７は、
３２ｂｉｔ加算器５０５の出力Ａｄｄ３１を選択する。
Ａｄｄ３０の符号ビットＭＳＢが０の場合にＳｅｌ３１
は１となり、選択回路５０７は、３２ｂｉｔ加算器５０
０の出力Ａｄｄ３０を選択する。選択回路５０７の出力
をアドレス用レジスタ１１に送り、指定したアドレスレ
ジスタの更新を行う。

【００８９】以下に、信号ＴＤＳが１で信号ＭＤＳが０
の場合、即ち２次元アドレッシング命令を実行する時の
動作を示す。この時、３２ｂｉｔ加算器５０５の動作を
停止する。

【００９０】ゼロ検出回路２２は、カウンタ２１のカウ
ント値Counterが０の場合１を出力し、０でない場合に
は０を出力する。ゼロ検出回路２２の出力が０の場合、
ＡＮＤ回路５０９の出力は０となり、セレクタ５１０は
△を選択して出力する。ＭＤＳ＝０に応答して、セレク
タ信号生成回路５０６の出力Ｓｅｌ３１は１となり、選
択回路５０７は、３２ｂｉｔ加算器５００の出力Ａｄｄ
３０を選択する（Ｘｎ＋△）。

【００９１】ゼロ検出回路２２の出力が1の場合、ＡＮ
Ｄ回路５０９の出力は１となり、セレクタ５１０はＴＤ
を選択して出力する。ＭＤＳ＝０に応答して、セレクタ
信号生成回路５０６の出力Ｓｅｌ３１は１となり、選択
回路５０７は、３２ｂｉｔ加算器５００の出力Ａｄｄ３
０を選択する（Ｘｎ＋ＴＤ）。

【００９２】上述のように、第４の実施例においては、
２次元アドレッシングの場合に３２ビット加算器５０５
を利用しないので、消費電力を更に削減することが出来
る。なお３２ビット加算器５０５は、サーキュラアドレ
ッシング時の更新のための専用回路である。

【００９３】図８は、本発明によるメディア・プロセッ
サの概略構成を示す図である。

【００９４】本発明によるメディア・プロセッサ７０
は、シーケンサ制御部７１、データ演算部７２、メモリ
バスインターフェース部７３、及びアドレス生成回路部
７４を含む。シーケンサ制御部７１は、プログラムの命
令をフェッチするプログラムアドレスを生成し、外部に
接続されるメモリ８０からメモリバスインターフェース
部７３を介してプログラムを読み込む。シーケンサ制御
部７１は、読み込んだプログラムの命令をデコードし、
デコード結果に応じて制御信号を生成することで、デー
タ演算部７２、メモリバスインターフェース部７３、及
びアドレス生成回路部７４の動作を制御する。ここでア
ドレス生成回路部７４は、本発明によるアドレス生成回
路であり、第１乃至第４の実施例の何れの構成であって
もよい。

【００９５】アドレス生成回路部７４は、シーケンサ制
御部７１の制御に基づいて動作し、メモリ８０をアクセ
スするアドレスを生成する。例えば、アドレス生成回路
部７４が生成したアドレスにアクセスすることで、メモ
リ８０のデータを読み込んで、データ演算部７２でデー
タ処理を実行する。またアドレス生成回路部７４が生成
したアドレスにアクセスすることで、データ演算部７２
でデータ処理を実行したデータをメモリ８０に書き込
む。

【００９６】ここで本発明によるアドレス生成回路１０
を２つ設けて並列に動作させ、図８に示されるように、
２つの実効アドレスを同時に生成するように構成してよ
い。また並列に設けられるアドレス生成回路１０の数
は、２個以上であってもよい。

【００９７】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。

【００９８】

【発明の効果】以上説明したように本発明によれば、メ
ディア・プロセッサのアドレス生成回路において、サー
キュラアドレッシング機能、２次元アドレッシング機
能、ビットリバースアドレッシング機能、ポストアドレ
ス更新機能及びアドレスレジスタ演算機能の回路を共用
化することにより、アドレス生成回路の回路規模を縮小
することが出来る。

【００９９】またプログラムの一部がビットリバースア
ドレッシングを使用しない時にはビットリバース生成回
路を停止させ、サーキュラアドレッシング機能と２次元
アドレッシング機能を使用しない時にはサーキュラ更新
回路と２次元更新回路及びサーキュラ生成回路の動作を
停止させ、更に、サーキュラ更新値と２次元更新値を選
択していない時にはサーキュラ更新回路と２次元更新回
路の動作を停止させるように構成することにより、アド
レス生成回路の低消費電力化を実現することが出来る。

【図面の簡単な説明】

【図１】本発明によるアドレス生成回路の第１の実施例
の概略構成図である。

【図２】ビットリバース動作の詳細を説明するための図
である。

【図３】本発明によるアドレス生成回路の第１の実施例
について詳細な構成を示す図である。

【図４】図３のアドレス生成回路における実効アドレス
計算回路部分の変形例を示す図である。

【図５】本発明によるアドレス生成回路の第２の実施例
を示す図である。

【図６】本発明によるメディア・プロセッサ用アドレス
生成回路の第３の実施例を示す図である。

【図７】本発明によるメディア・プロセッサ用アドレス
生成回路の第４の実施例を示す図である。

【図８】本発明によるメディア・プロセッサの概略構成
を示す図である。

【符号の説明】

１０アドレス生成回路１１アドレス用レジスタ１２アドレス更新回路１３実効アドレス計算回路

Claims

【特許請求の範囲】

【請求項１】アドレスレジスタと、該アドレスレジスタのアドレス値を更新するアドレス更
新回路と、該アドレスレジスタのアドレス値からメモリをアクセス
する実効アドレスを生成する実効アドレス計算回路を含
み、該アドレス更新回路はサーキュラアドレッシング更
新、２次元アドレッシング更新、及び通常のアドレス演
算による更新のうち少なくとも２つの更新処理が共用す
る単一の演算回路を少なくとも１つ含むことを特徴とす
るプロセッサ。
【請求項２】該演算回路は、該サーキュラアドレッシン
グ更新及び該２次元アドレッシング更新により共用され
ることを特徴とする請求項１記載のプロセッサ。
【請求項３】該アドレス更新回路は、該演算回路である
第１の演算回路に加え、通常のアドレス演算による更新
を実行する第２の演算回路を更に含み、該第１の演算回
路は２次元アドレッシングにおいて現在のアドレス値に
オフセット分を加える演算を実行し、該第２の演算回路
が該２次元アドレッシングにおいて現在のアドレス値に
増減分を加える演算を実行する間は該第１の演算回路は
動作しないことを特徴とする請求項２記載のプロセッ
サ。
【請求項４】該演算回路は、ビットリバースアドレッシ
ングを実行中には動作しないことを特徴とする請求項１
記載のプロセッサ。
【請求項５】該演算回路は該２次元アドレッシング更新
及び該通常のアドレス演算による更新により共用され、
該アドレス更新回路は、該演算回路である第１の演算回
路に加え、該サーキュラアドレッシング更新を専用に実
行する第２の演算回路を更に含み、該第２の演算回路
は、該サーキュラアドレッシング以外のアドレッシング
中には動作しないことを特徴とする請求項１記載のプロ
セッサ。
【請求項６】該演算回路は該サーキュラアドレッシング
更新及び該２次元アドレッシング更新により共用され、
サーキュラアドレッシングにおいて現在のアドレス値か
らブロックサイズ分シフトさせる際には該演算回路を動
作させ、該サーキュラアドレッシングにおいて現在のア
ドレス値から増減分を変化させる際には該演算回路の動
作を停止して別の演算回路を使用することを特徴とする
請求項１記載のプロセッサ。
【請求項７】該実効アドレス計算回路は、ビットリバー
スアドレッシングとサーキュラアドレッシングとが共用
する単一の演算回路を含むことを特徴とする請求項１記
載のプロセッサ。
【請求項８】該ビットリバースアドレッシング及び該サ
ーキュラアドレッシング以外のアドレッシングの場合に
は該実効アドレス計算回路の該演算回路は動作しないこ
とを特徴とする請求項７記載のプロセッサ。
【請求項９】該実効アドレス計算回路の該演算回路は、
該アドレスレジスタのアドレス値と該アドレスレジスタ
のアドレス値のビットリバース値との何れか一方をイン
デックスとしてベースポインタに加えることで該ビット
リバースアドレッシング及び該サーキュラアドレッシン
グにおける該実効アドレスを生成することを特徴とする
請求項７記載のプロセッサ。
【請求項１０】該実効アドレス計算回路は該アドレスレ
ジスタのアドレス値をビットリバースするビットリバー
ス回路を更に含み、該ビットリバースアドレッシング以
外のアドレッシングの場合には該ビットリバース回路は
動作しないことを特徴とする請求項１記載のプロセッ
サ。