JP3517139B2

JP3517139B2 - 情報処理装置

Info

Publication number: JP3517139B2
Application number: JP35970898A
Authority: JP
Inventors: 岳夫浅川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-12-17
Filing date: 1998-12-17
Publication date: 2004-04-05
Anticipated expiration: 2018-12-17
Also published as: JP2000181706A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のリザベーシ
ョンステーションを有する情報処理装置に関するもので
ある。

【０００２】

【従来の技術】命令処理を高速に実行するために順序を
外れた命令実行を可能とする情報処理装置においては、
命令の解読サイクルの後にリザベーションステーション
と呼ばれる解読済命令格納手段に解読済命令を格納し、
ソースオペランドが使用可能となった命令が解読順序に
関係なく選ばれてリザベーションステーションから演算
器に命令を発行する手法が用いられている。

【０００３】このような手法を実現するハードウェアの
構造は、レジスタレジスタアーキテクチャと呼ばれる命
令セットを実現する情報処理装置に適合する。このよう
なレジスタレジスタアーキテクチャにおいては、実行ユ
ニットのオペランドは、通常レジスタどうしであり、メ
モリアクセスが生じるのは、ロード／ストア命令に限ら
れる。

【０００４】図８にレジスタレジスタアーキテクチャに
適合するタイミングチャートを示す。図８において、Ｄ
サイクルは命令デコードサイクルであり、Ｐサイクルは
リザベーションステーション上で発行すべき命令が選択
されるサイクルであり、Ｂサイクルはソースオペランド
読み出しサイクルであり、Ｅサイクルは演算実行サイク
ルである。レジスタレジスタアーキテクチャにおいて
は、図８に示したように、Ｄ，Ｐ，Ｂ，Ｅの順で処理が
実行される。

【０００５】このレジスタレジスタアーキテクチャに対
し、レジスタメモリアーキテクチャと呼ばれる命令セッ
トが存在する。このようなレジスタメモリアーキテクチ
ャにおいては、実行ユニットのオペランドは、通常レジ
スタとメモリオペランドであり、メモリアクセスは一般
的な命令で高頻度に現れる。

【０００６】さらに、レジスタメモリアーキテクチャに
かかる従来の構成について説明する。図９は従来におけ
る情報処理装置の構成を示すブロック図である。従来の
情報処理装置は、図９に示したように、命令レジスタ１
１、リザベーションステーション１２Ａ，１２Ｂ、テー
ブル１３、選択器１４，１５、レジスタ１６，１７，１
８，１９、レジスタファイル２０、レジスタ２１，２
２、演算器２３Ａ，２３Ｂ、テーブル２４、キャッシュ
２５、および、レジスタ２６などを備えている。

【０００７】つぎに、動作について説明する。図１０は
テーブル１３の内容の一例を示す図である。命令レジス
タ１１上の命令が解読されて、リザベーションステーシ
ョン１２Ａ，１２Ｂに格納される。このように、リザベ
ーションステーション１２Ａ，１２Ｂのように２つ設け
たのは、一つの命令で二つの演算器２３Ａ，２３Ｂを動
作させるには、二つのリザベーションステーション１２
Ａ，１２Ｂが必要となるからである。テーブル１３はソ
ースオペランドの使用可能状態を示している。このテー
ブル１３では、リザベーションステーション１２Ａ，１
２Ｂの各エントリージ内のソースレジスタ番号を受け取
り、そのソースオペランド使用可能情報を、可能な場合
に"１"、不能な場合に"０"で格納する。ＴＡ＿Ａはレジ
スタソースが使用可能であることを示すフィールドであ
る。ＴＡ＿Ａのアドレスを示すレジスタ番号は、命令で
示されたレジスタ番号である。ＴＡ＿Ｃはメモリオペラ
ンドが使用可能であることを示すフィールドである。Ｔ
Ａ＿Ｃのアドレスを示すレジスタ番号は、要求されたメ
モリオペランドに１対１に対応した図示しない内部レジ
スタ（シフトレジスタ）のレジスタ番号である。

【０００８】このソースオペランド使用可能情報は選択
器１４，１５に送出される。選択器１４，１５では、ソ
ースオペランドが使用可能な命令のうちから発行する命
令を選択し、その命令のソースレジスタ番号（ＲＡ１、
ＲＡ２）、書き込みレジスタ番号（ＲＡＤ）を選択する
処理が行われる。選択器１４では、Ｐ＿ＲＡ１＿Ａ、Ｐ
＿ＲＡ２＿Ａ，Ｐ＿ＤＲＡ＿Ａが選択出力される。ここ
で、「Ｐ＿ＲＡ１＿Ａ」のうち、「Ｐ」はサイクル
（Ｐ，Ｂ，Ｅのいずれか）を示し、ＲＡ１はレジスタの
番号を示す。また、「Ａ」は、リザベーションステーシ
ョン１２Ａ、１２Ｂのどちらから読み出されたかを示
す。さらに、「ＤＲＡ」は、書き込みレジスタ番号「Ｒ
ＡＤ」とは同一のレジスタ番号を示すものである。以
降、リザベーションステーション内における書き込みレ
ジスタ番号を「ＲＡＤ」と表記し、リザベーションステ
ーションから読み出された後の書き込みレジスタ番号を
「ＤＲＡ」と表記する。Ｐ＿ＤＲＡ＿Ａはレジスタ１６
に受け取られ、レジスタ１６の出力はＢ＿ＤＲＡ＿Ａで
あり、レジスタ２１に受け取られ、レジスタ２１の出力
はＥ＿ＤＲＡ＿Ａである。Ｐ＿ＲＡ１＿Ａ、Ｐ＿ＲＡ２
＿Ａはレジスタ１７に受け取られ、レジスタ１７の出力
はレジスタファイル２０に受け取られる。選択器１５で
は、Ｐ＿ＲＡ１＿Ｂ、Ｐ＿ＲＡ２＿Ｂ、Ｐ＿ＤＲＡ＿Ｂ
が選択される。Ｐ＿ＤＲＡ＿Ｂはレジスタ１９に受け取
られ、レジスタ１９の出力はＢ＿ＤＲＡ＿Ｂであり、レ
ジスタ２２に受け取られ、レジスタ２２の出力はＥ＿Ｄ
ＲＡ＿Ｂである。Ｐ＿ＲＡ１＿Ｂ、Ｐ＿ＲＡ２＿Ｂはレ
ジスタ１８に受け取られ、レジスタ１８の出力はレジス
タファイル２０に受け取られる。

【０００９】このレジスタファイル２０から読み出され
たソースオペランドは演算器２３Ａ，２３Ｂに供給され
る。演算器２３Ａの出力はテーブル２４に送出され、絶
対アドレスに変換され、そのアドレスでキャッシュが索
引され、メモリオペランドが演算器２３Ｂに供給され
る。

【００１０】演算器２３Ｂの出力は、リゾルトレジスタ
（図中、ＲＲで示す）に格納され、レジスタファイル２
０に書き込みが行われるとともに、フォワーディングを
行うために演算器２３Ａ，２３Ｂの入力に供給される。
書き込みレジスタ番号ＲＡＤ＿Ａ、ＲＡＤ＿Ｂは図示せ
ぬシフトレジスタで保持され、必要なタイミングで、テ
ーブル１３の更新、フォワーディングの制御に使用され
る。

【００１１】つぎに、ＡＲ（ＡＤＤＲＥＳＩＳＴＥ
Ｒ）命令とＣ（ＣＯＭＰＡＲＥ）命令との関係について
説明する。図１１，図１２は、それぞれ図９の構成にお
ける演算時のタイミングチャートである。

【００１２】図１１において、Ｄサイクルは命令デコー
ドサイクルであり、ＰＡ，ＰＢサイクルはリザベーショ
ンステーション上で発行すべき命令が選択されるサイク
ルであり、ＢＡ，ＢＢサイクルはソースオペランド読み
出しサイクルであり、ＥＡ，ＥＢサイクルは演算実行サ
イクルである。図１１では、ＡＲ命令（レジスタとレジ
スタを加算し結果をレジスタに格納する）がレジスタ３
を更新し、その後のＣ命令（レジスタとメモリオペラン
ドとを比較する）がアドレス計算でレジスタ３を使用す
る。

【００１３】ＡＲ命令のＰＢサイクルでテーブル１３の
ＴＡ＿Ａ（３）が１になり、ＢＢサイクルでレジスタフ
ァイル２０が読み出され、ＥＢサイクルで加算される。
ＴＡ＿Ａ（３）がオンになった後、Ｃ命令のＰＡサイク
ルが実行される。ＥＡサイクルでは、ＡＲ命令が更新し
たＲＲが演算器２３Ａの入力にフォワーディングされ、
アドレス計算が行われる。さらにＥＡサイクルでは、対
応するテーブル１３のＴＡ−Ｃのビットがオンになり、
つぎのサイクルでＣ命令のリザベーションステーション
１２Ｂから命令が発行される。Ｃ命令のＥＢサイクルで
はメモリオペランドとレジスタオペランドとが比較され
る。

【００１４】図１２ではＡＲ命令（レジスタとレジスタ
を加算し結果をレジスタに格納する）がレジスタ４を更
新し、その後のＣ命令（レジスタとメモリオペランドと
を比較する）がソースレジスタオペランドとしてレジス
タ４を使用する。ＡＲ命令のＰＢサイクルでＴＡ＿Ａ
（４）が１になり、Ｃ命令のＰＡサイクルはＴＡ＿Ａ
（４）がオンになる前に実行される。Ｃ命令のＥＡサイ
クルでは、対応するＴＡ−Ｃのビットがオンになり、つ
ぎのサイクルでＣ命令のＲＳＥ＿Ｂから命令が発行され
る。Ｃ命令のＥＢサイクルではメモリオペランドとレジ
スタオペランドとが比較される。

【００１５】すなわち、図１２に示したレジスタメモリ
アーキテクチャの場合には、ＰＡサイクルで命令がアド
レス計算ユニットに発行され、ＥＡサイクルでアドレス
計算が行われ、アドレスがメモリユニットに渡される。
メモリユニットでは、Ｔサイクルでテーブル１３を索引
し、Ｂサイクルでキャッシュを索引し、メモリオペラン
ドを演算器に供給する。ＥＢサイクルでレジスタオペラ
ンドとメモリオペランドとの間で演算が行われる。

【００１６】

【発明が解決しようとする課題】このように従来の情報
処理装置では、レジスタメモリアーキテクチャを採用し
た場合、メモリオペランドを求めるためにアドレス計算
およびメモリアクセスが必要となり、レジスタオペラン
ドを求めるよりも多くのクロック数が必要となる。この
ようなレジスタメモリアーキテクチャを実現する情報処
理装置が図１２のタイミングチャートを実現するような
ハードウェア構造を採用するならば、１サイクル命令処
理数が多くなるという問題点があった。

【００１７】この発明は、上述した従来例による問題点
を解消するため、レジスタメモリアーキテクチャに適合
したハードウェア構造を実現するために、複数種類のリ
ザベーションステーションにおいて混在命令処理を高速
に実行するために異なったタイミングでソースオペラン
ドを読み出すことが可能な情報処理装置を提供すること
を目的とする。

【００１８】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、請求項１の発明にかかる情報処理
装置は、複数のリザベーションステーションと、演算器
と、ソースオペランドが使用可能であることを示すテー
ブルと、前記リザベーションステーションからの命令発
行を前記テーブルがソースオペランド使用可能を示した
時点で行うとともに、前記各リザベーションステーショ
ンから異なるタイミングでソースオペランドを読み出し
て前記演算器に供給する回路と、を備え、前記複数のリ
ザベーションステーションのそれぞれに対応した前記テ
ーブル内のソースオペランド使用可能表示が先行命令の
実行フェーズのそれぞれ異なったタイミングで有効化さ
れることを特徴とする。

【００１９】この請求項１の発明によれば、複数のリザ
ベーションステーションのそれぞれに対応したテーブル
内のソースオペランド使用可能表示が先行命令の実行フ
ェーズのそれぞれ異なったタイミングで有効化するよう
にし、リザベーションステーションからの命令発行をテ
ーブルがソースオペランド使用可能を示した時点で行う
とともに、各リザベーションステーションから異なるタ
イミングでソースオペランドを読み出して演算器に供給
するようにしたので、複数種類のリザベーションステー
ションにおいて混在命令処理を高速に、短いサイクルで
実行するために異なったタイミングでソースオペランド
を読み出すことができ、これにより、レジスタメモリア
ーキテクチャに適合したハードウェア構造を実現するこ
とが可能となる。

【００２０】また、請求項２の発明にかかる情報処理装
置は、請求項１の発明において、前記リザベーションス
テーションに対応して異なったタイミングでレジスタ読
み出しアドレスを生成し、それに応じて独立したそれぞ
れのソースオペランド読み出しポートを具備するレジス
タオペランド供給手段を備えたことを特徴とする。

【００２１】この請求項２の発明によれば、リザベーシ
ョンステーションに対応して異なったタイミングでレジ
スタ読み出しアドレスを生成し、それに応じて独立した
それぞれのソースオペランド読み出しポートを設けるよ
うにしたので、サイクルを短く設定することが可能とな
る。

【００２２】また、請求項３の発明にかかる情報処理装
置は、請求項１または２の発明において、リザベーショ
ンステーション毎に、異なったタイミングで先行命令の
実行結果のフォワーディングを前記演算器のそれぞれに
対して行うことを特徴とする。

【００２３】この請求項３の発明によれば、リザベーシ
ョンステーション毎に、異なったタイミングで先行命令
の実行結果のフォワーディングを演算器のそれぞれに対
して行うようにしたので、常に同じタイミングでフォワ
ーディングを実行する必要はなく、速く実行結果を得ら
れたものには速いタイミングでフォワーディングを実行
することができ、これにより処理の高速化を実現するこ
とが可能となる。

【００２４】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる情報処理装置の好適な実施の形態を詳細に
説明する。

【００２５】まず、構成について説明する。図１はこの
発明の一実施の形態による情報処理装置の一構成例を示
すブロック図である。図１に示した構成は、全体を前述
した図９の従来構成と同様のものとしており、以下に相
違する構成について説明する。

【００２６】前述した図９に示した従来の構成では、選
択器１４とレジスタファイル２０との間にレジスタ１７
を設けて、そのレジスタ１７への格納動作で１サイクル
を要していたが、本発明では、そのレジスタ１７を省
き、テーブル１３に替わるテーブル２８を設けること
で、レジスタ１７に必要な１サイクルを除去することを
可能にしたものである。

【００２７】つぎに、動作について説明する。図１にお
いて、命令レジスタ１１上の命令が解読されて、リザベ
ーションステーション１２Ａ，１２Ｂに格納される。テ
ーブル２８はソースオペラン使用可能状態を示してお
り、リザベーションステーション１２Ａ，１２Ｂの各エ
ントリージ内のソースレジスタ番号を受け取り、そのソ
ースオペランド使用可能情報を選択器１４，１５に送出
する。選択器１４，１５では、ソースオペランドが使用
可能な命令から発行する命令を選択し、その命令のソー
スレジスタ番号（ＲＡ１、ＲＡ２）、書き込みレジスタ
番号（ＤＲＡ）を選択する処理が行われる。選択器１４
では、リザベーションステーション１２Ａ内のＲＡ１、
ＲＡ２、ＲＡＤが選択され、Ｐ＿ＲＡ１＿Ａ、Ｐ＿ＲＡ
２＿Ａ、Ｐ＿ＤＲＡ＿Ａとして選択出力される。選択器
１５では、リザベーションステーション１２Ｂ内のＲＡ
１、ＲＡ２、ＲＡＤが選択され、Ｐ＿ＲＡ１＿Ｂ、Ｐ＿
ＲＡ２＿Ｂ、Ｐ＿ＤＲＡ＿Ｂとして選択出力される。

【００２８】ソースレジスタ番号Ｐ＿ＲＡ１＿Ａ、Ｐ＿
ＲＡ２＿Ａは直接レジスタファイル２０に送られ、そこ
から読み出されたソースオペランドはアドレス計算器の
演算器２３Ａに供給される。ソースレジスタ番号Ｐ＿Ｒ
Ａ１＿Ｂ、Ｐ＿ＲＡ２＿Ｂ、はレジスタ１８に受け取ら
れ、レジスタ１８の出力はＢ＿ＲＡ１＿Ｂ、Ｂ＿ＲＡ２
＿Ｂであり、この信号がレジスタファイルに送られ、そ
こから読み出されたソースオペランドは演算器２３Ｂに
供給される。演算器２３Ａの出力はテーブル２４に送出
され、絶対アドレスに変換され、そのアドレスでキャッ
シュ２５が索引され、メモリオペランドが演算器２３Ｂ
に供給される。

【００２９】演算器２３Ｂの出力は図示したＲＲに格納
され、レジスタファイル２０に書き込みが行われるとと
もに、フォワーディングを行うために演算器２３Ａ，２
３Ｂの入力に供給される。書き込みレジスタ番号Ｐ＿Ｒ
ＡＤ＿Ａはレジスタ２１に受け取られ、レジスタ２１の
出力はＥ＿ＤＲＡ＿Ａである。書き込みレジスタ番号Ｐ
＿ＲＡＤ＿Ｂはレジスタ１９に受け取られ、レジスタ２
２の出力はＥ＿ＤＲＡ＿Ｂである。Ｅ＿ＤＲＡ＿Ａおよ
びＥ＿ＤＲＡ＿Ｂは、必要なタイミングで、テーブル２
８の更新、フォワーディングの制御に使用される。

【００３０】つぎに、リザベーションステーション１２
Ａ，１２Ｂについて詳述する。図２は、本実施の形態に
かかるリザベーションステーション１２Ａ，１２Ｂの使
用例を示す図である。図２において、ＲＡ１は第１オペ
ランドレジスタアドレス、ＲＡ２は第２オペランドレジ
スタアドレスであり、これらはテーブル２８およびレジ
スタファイル２０の索引に使用される。レジスタメモリ
命令の場合には第２オペランドはメモリであるため、要
求されたメモリオペランドに１対１に対応した図示しな
い内部レジスタのレジスタ番号がＲＡ２である。

【００３１】ＲＡＤは書き込みレジスタアドレスであ
り、テーブル２８の更新、レジスタファイル２０の更
新、および、フォワーディング制御に使用される。図２
において、エントリ１のとき、リザベーションステーシ
ョン１２Ａ，１２Ｂに、それぞれ第１オペランドレジス
タアドレスＲＡ１、第２オペランドレジスタアドレスＲ
Ａ２、書き込みレジスタアドレスＲＡＤが格納されてい
る。ここで、ＲＡは書き込みレジスタ番号であり、エン
トリ−１には１番目の命令が、エントリ−２には２番目
の命令がそれぞれ格納される。レジスタメモリ命令では
１命令で１２Ａ、１２Ｂに１つづつ合計２つのリザベー
ションステーションを作成する。レジスタメモリ命令の
場合には第２オペランドはメモリであるため、要求され
たメモリオペランドに対応した内部レジスタ番号を１２
Ａ上のリザベーションステーション内ＲＡＤに登録す
る。また同命令の１２Ｂ上のリザベーションステーショ
ン内ＲＡ２に同一の番号が登録される。

【００３２】つぎに、テーブル２８について詳述する。
図３は、本実施の形態によるテーブル２８の使用例を示
す図である。図３において、ＴＡ＿Ａはリザベーション
ステーション１２Ａが参照するテーブルでありＢ＿ＤＲ
Ａ＿Ｂで示された番号が次サイクルで有効化され１が格
納される。１が格納された番号のレジスタは使用可能で
ある。ＴＡ＿Ｂはリザベーションステーション１２Ｂが
参照するテーブルであり、Ｐ＿ＤＲＡ＿Ｂで示された番
号が次サイクルで有効化され１が格納される。１が格納
された番号のレジスタは使用可能である。ＴＡ＿Ｃはリ
ザベーションステーション１２Ｂが参照するテーブルで
あり、Ｅ＿ＤＲＡ＿Ａで示された番号が次サイクルで有
効化され１が格納される。１が格納された番号のレジス
タは使用可能である。ＴＡ＿Ｃはレジスタメモリ命令の
メモリオペランド使用可能を指示する。

【００３３】つづいてＡＲ（ＡＤＤＲＥＳＩＳＴＥ
Ｒ）命令とＣ（ＣＯＭＰＡＲＥ）命令との関係について
説明する。図４，図５はそれぞれ図１の構成における演
算時のタイミングチャートである。図４，図５はそれぞ
れ従来の図１１，図１２に対応する動作である。

【００３４】ここでは、ＰＡサイクルでは命令が発行さ
れるとともに同時にソースオペランドが読み出され、Ｅ
Ａサイクルでアドレス計算が行われ、アドレスがメモリ
ユニットに渡される。メモリオペランドの読み出しサイ
クル数は変わらないのでＰＢ，ＢＢ，ＥＢサイクルは変
わらず、ＥＢサイクルで、レジスタオペランドとメモリ
オペランドとの間で演算が実行される。

【００３５】図４では、ＡＲ命令（レジスタとレジスタ
を加算し結果をレジスタに格納する）がレジスタ３を更
新し、その後のＣ命令（レジスタとメモリオペランドと
を比較する）がアドレス計算でレジスタ３を使用する。
ＡＲ命令のＢＢサイクルでＢ＿ＤＲＡ＿Ｂで示されたＴ
Ａ＿Ａ（３）が１になり、ＥＢサイクルでＣ命令のリザ
ベーションステーション１２Ａから命令が発行される。
ＥＡサイクルでは、ＡＲ命令が更新したＲＲが演算器２
３Ａの入力にフォワーディングされ、アドレス計算が行
われる。

【００３６】さらにＥＡサイクルでは、対応するＴＡ＿
Ｃのビットがオンになり、つぎのサイクルでＣ命令のリ
ザベーションステーション１２Ｂから命令が発行され
る。Ｃ命令のＥＢサイクルではメモリオペランドとレジ
スタオペランドとが比較される。

【００３７】図５では、ＡＲ命令（レジスタとレジスタ
を加算し結果をレジスタに格納する）がレジスタ４を更
新し、その後のＣ命令（レジスタとメモリオペランドと
を比較する）がソースレジスタオペランドとしてレジス
タ４を使用する。ＡＲ命令のＰＢサイクルでＴＡ＿Ｂ
（４）が１になるが、Ｃ命令のリザベーションステーシ
ョン１２Ｂからは命令は発行されない。なぜならＣ命令
はレジスタメモリ命令であり、第１オペランドはレジス
タであり、第２オペランドはメモリである。リザベーシ
ョンステーション１２Ｂ上のＣ命令は第１オペランドと
してＴＡ＿Ｂを参照しＴＡ＿Ｂ（４）＝１のため第１オ
ペランドは使用可能であるが、第２オペランドとしてＴ
Ａ＿Ｃを参照するとＴＡ＿Ｃの対応するレジスタ番号は
まだ使用可能ではない。

【００３８】Ｃ命令のＥＡサイクルでは、対応するＴＡ
＿Ｃのビットがオンになり、つぎのサイクルでＣ命令の
リザベーションステーション１２Ｂから命令が発行され
る。Ｃ命令のＥＢサイクルではメモリオペランドとレジ
スタオペランドとが比較される。その結果、従来の図１
２の内容と比べて、１サイクル短くなることが明らかと
なる。従来例の図１０、図１１、図１２においては、リ
ザベーションステーション１２Ａ，１２Ｂ上の命令が共
にレジスタオペランドの使用可能を参照するため、１種
類のＴＡ＿Ａのみを参照する。ＴＡ＿ＡはＰＢサイクル
で有効化され、後続の命令はＢＢサイクルから発行可能
となる。ここで演算器２３Ａのレジスタリードサイクル
を１サイクル短縮し、本願発明のようにＰＡ，ＥＡと２
サイクルにしようとすると、図１１のタイミングではＡ
Ｒ命令のＥＢサイクルにＣ命令のＥＡサイクルが重なっ
てしまい、演算結果のフォワーディングが不可能になっ
てしまう。図３に示した本願発明の独自のテーブル２８
の構成により初めて演算器２３Ａのレジスタリードサイ
クルを１サイクル短縮することが可能となる。ＴＡ＿Ａ
はＢＢサイクルで有効化され、後続の演算器２３Ａへの
命令発行はＥＢサイクルからとなり、ＥＢサイクルの後
にＥＡサイクルとなり演算結果のフォワーディングが可
能になる。演算器２３Ｂ上の命令は、ＴＡ＿Ｂを参照す
るため、従来例ＴＡ＿Ａと同様にＴＡ＿ＢはＰＢサイク
ルで有効化される。

【００３９】つぎに、図１の構成の後段について図６お
よび図７を用いてさらに詳述する。図６は情報処理装置
における比較構成例を示すブロック図である。図６にお
いて、２９，３０，３１，３２はそれぞれ比較器であ
る。比較器２９は、レジスタ２２の出力であるＥ＿ＤＲ
Ａ＿Ｂと選択器１４の出力であるＰ＿ＲＡ１＿Ａが等し
い場合に出力をオン（"１"）とする。

【００４０】比較器３０は、レジスタ２２の出力である
Ｅ＿ＤＲＡ＿Ｂと選択器１４の出力であるＰ＿ＲＡ２＿
Ａが等しい場合に出力をオン（"１"）とする。比較器３
１は、レジスタ２２の出力であるＥ＿ＤＲＡ＿Ｂと選択
器１４の出力であるＢ＿ＲＡ１＿Ｂが等しい場合に出力
をオン（"１"）とする。また比較器３２は、レジスタ２
２の出力であるＥ＿ＤＲＡ＿Ｂと選択器１４の出力であ
るＢ＿ＲＡ２＿Ｂが等しい場合に出力をオン（"１"）と
する。

【００４１】図７は情報処理装置における演算構成例を
示すブロック図である。図７において、３３Ａ，３３Ｂ
はそれぞれ演算器である。演算器３３Ａは、比較器２９
の出力、レジスタファイル２０の出力（Ａ＿ＲＥＡＤ＿
ＤＡＴＡ１）、ＲＲから選択したものと、比較器３０の
出力、レジスタファイル２０の出力（Ａ＿ＲＥＡＤ＿Ｄ
ＡＴＡ２）、ＲＲから選択したものとを演算して出力す
る。

【００４２】また、演算器３３Ｂは、比較器３１の出
力、レジスタファイル２０の出力（Ｂ＿ＲＥＡＤ＿ＤＡ
ＴＡ１）、ＲＲから選択したものと、比較器３２の出
力、レジスタファイル２０の出力（Ｂ＿ＲＥＡＤ＿ＤＡ
ＴＡ２）、ＲＲから選択したものとを演算して出力す
る。

【００４３】以上によれば、異なったタイミングでソー
スデータを読み出す複数種類のリザベーションステーシ
ョンが混在することが可能になり、命令処理を実行する
ことができる。

【００４４】すなわち、リザベーションステーションか
らの命令発行をテーブルがソースオペランド使用可能を
示した時点で行うとともに、各リザベーションステーシ
ョンから異なるタイミングでソースオペランドを読み出
して演算器に供給する。これにより、複数種類のリザベ
ーションステーションにおいて混在命令処理を高速に実
行するために異なったタイミングでソースオペランドを
読み出すことができるので、レジスタメモリアーキテク
チャに適合したハードウェア構造を実現することが可能
となる。

【００４５】また、リザベーションステーションのそれ
ぞれに対応したテーブル内のソースオペランド使用可能
表示が先行命令の実行フェーズのそれぞれ異なったタイ
ミングで有効化するようにしたので、サイクルを短く設
定することが可能となる。

【００４６】また、リザベーションステーションに対応
して異なったタイミングでレジスタ読み出しアドレスを
生成し、それに応じて独立したそれぞれのソースオペラ
ンド読み出しポートを設けるようにしたので、サイクル
を短く設定することが可能となる。

【００４７】また、リザベーションステーション毎に、
異なったタイミングで先行命令の実行結果のフォワーデ
ィングを演算器のそれぞれに対して行うようにしたの
で、常に同じタイミングでフォワーディングを実行する
必要はなく、速く実行結果を得られたものには速いタイ
ミングでフォワーディングを実行することができ、これ
により、処理の高速化を実現することが可能となる。

【００４８】以上、この発明を上記実施の形態により説
明したが、この発明の主旨の範囲内で種々の変形が可能
であり、これらをこの発明の範囲から排除するものでは
ない。

【００４９】

【発明の効果】以上説明したように、請求項１にかかる
情報処理装置によれば、複数のリザベーションステーシ
ョンのそれぞれに対応したテーブル内のソースオペラン
ド使用可能表示が先行命令の実行フェーズのそれぞれ異
なったタイミングで有効化するようにし、リザベーショ
ンステーションからの命令発行をテーブルがソースオペ
ランド使用可能を示した時点で行うとともに、各リザベ
ーションステーションから異なるタイミングでソースオ
ペランドを読み出して演算器に供給する。これにより、
複数種類のリザベーションステーションにおいて混在命
令処理を高速に、短いサイクルで実行するために異なっ
たタイミングでソースオペランドを読み出すことができ
るので、レジスタメモリアーキテクチャに適合したハー
ドウェア構造を実現することが可能な情報処理装置が得
られるという効果を奏する。

【００５０】また、請求項２にかかる情報処理装置によ
れば、請求項１の発明において、リザベーションステー
ションに対応して異なったタイミングでレジスタ読み出
しアドレスを生成し、それに応じて独立したそれぞれの
ソースオペランド読み出しポートを設けるようにしたの
で、サイクルを短く設定することが可能な情報処理装置
が得られるという効果を奏する。

【００５１】また、請求項３にかかる情報処理装置によ
れば、請求項１または２の発明において、リザベーショ
ンステーション毎に、異なったタイミングで先行命令の
実行結果のフォワーディングを演算器のそれぞれに対し
て行うようにしたので、常に同じタイミングでフォワー
ディングを実行する必要はなく、速く実行結果を得られ
たものには速いタイミングでフォワーディングを実行す
ることができ、これにより、処理の高速化を実現するこ
とが可能な情報処理装置が得られるという効果を奏す
る。

【図面の簡単な説明】

【図１】この発明の一実施の形態による情報処理装置の
一構成例を示すブロック図である。

【図２】本実施の形態によるリザベーションステーショ
ンの一構成例を示す図である。

【図３】本実施の形態によるテーブルの一構成例を示す
図である。

【図４】本実施の形態における演算時のタイミングチャ
ートである。

【図５】本実施の形態における演算時のタイミングチャ
ートである。

【図６】本実施の形態の情報処理装置における比較構成
の一例を示すブロック図である。

【図７】本実施の形態の情報処理装置における演算構成
の一例を示すブロック図である。

【図８】レジスタレジスタアーキテクチャに適合するタ
イミングチャートである。

【図９】従来における情報処理装置の構成を示すブロッ
ク図である。

【図１０】従来の情報処理装置におけるテーブルの構成
例を示す図である。

【図１１】従来の情報処理装置における演算時のタイミ
ングチャートである。

【図１２】従来の情報処理装置における演算時のタイミ
ングチャートである。

【符号の説明】

１１命令レジスタ１２Ａ，１２Ｂリザベーションステーション１４，１５選択器１７，１８，１９レジスタ２０レジスタファイル２１レジスタ２２レジスタ２３Ａ，２３Ｂ演算器２４テーブル２５キャッシュ２６レジスタ２８テーブル２９〜３２比較器３３Ａ，３３Ｂ演算器

Claims

(57)【特許請求の範囲】

【請求項１】複数のリザベーションステーションと、演算器と、ソースオペランドが使用可能であることを示すテーブル
と、前記リザベーションステーションからの命令発行を前記
テーブルがソースオペランド使用可能を示した時点で行
うとともに、前記各リザベーションステーションから異
なるタイミングでソースオペランドを読み出して前記演
算器に供給する回路と、を備え、前記複数のリザベーションステーションのそれぞれに対
応した前記テーブル内のソースオペランド使用可能表示
が先行命令の実行フェーズのそれぞれ異なったタイミン
グで有効化されることを特徴とする情報処理装置。
【請求項２】前記リザベーションステーションに対応
して異なったタイミングでレジスタ読み出しアドレスを
生成し、それに応じて独立したそれぞれのソースオペラ
ンド読み出しポートを具備するレジスタオペランド供給
手段を備えたことを特徴とする請求項１に記載の情報処
理装置。
【請求項３】リザベーションステーション毎に、異な
ったタイミングで先行命令の実行結果のフォワーディン
グを前記演算器のそれぞれに対して行うことを特徴とす
る請求項１または２に記載の情報処理装置。