JP5380102B2 - マイクロプロセッサ - Google Patents
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Description
つづいて、第1の実施の形態にかかるプロセッサについて説明する。なお、本実施の形態および第2の実施の形態では、プロセッサがSIMD型プロセッサの場合の例について説明するが、演算器の構成がSIMDではない場合にも適用可能である。図4は、本発明の第1の実施の形態にかかるプロセッサの構成例を示す図である。図示したように、本実施の形態にかかるプロセッサは、命令メモリ(imem)1と、命令フェッチユニット(ifu)2と、プロセッシングユニット(pu)4と、データメモリ(dmem)16と、データ一時記憶部(prevldbuf)17とを備える。
上述した第1の実施の形態のプロセッサでは、データ一時記憶部17のアドレス生成部19がプログラムカウンタ値(PC値)の最下位ビットをバンクセレクト信号として使用し、残りのビットをアドレス信号として使用する構成を採用していた(図6参照)。これに対して、本実施の形態では、PC値とLUT(ルックアップテーブル)に基づいてバンクセレクト信号とアドレス信号を生成する構成のプロセッサについて示す。なお、プロセッサの全体構成は、第1の実施の形態のプロセッサと同一である(図4参照)。
Claims (4)
- データ配列単位での順次処理が可能なマイクロプロセッサであって、
フェッチされた命令がデータのロード命令である場合に、指定されたデータを含んだデータ列をメモリ幅単位でデータメモリからロードし、当該ロードしたデータの中に、当該プログラムカウンタ値の当該ロード命令の次回の実行でも指定される予定のデータが含まれていることが当該ロード命令を解析することにより判明した場合には、当該指定される予定のデータを特定するロードストアユニットと、
前記ロードストアユニットにより特定されたデータである使用予定データを記憶するデータ一時記憶部と、
を備え、
前記データ一時記憶部は、
前記使用予定データを格納するメモリと、
前記ロード命令のプログラムカウンタの値に基づいて、前記メモリ内のアクセス対象領域を決定するアドレス生成部と、
前記アドレス生成部により決定されたアクセス対象領域にアクセスし、前記ロードストアユニットからの指示に従って、当該ロードストアユニットから受け取った使用予定データの書き込み処理、または、書き込み済みの使用予定データを読み出して当該ロードストアユニットへ出力する処理、を行う制御部と、
を備えることを特徴とするマイクロプロセッサ。 - 前記ロードストアユニットは、さらに、データをロードした場合、前回のロード命令実行時に使用予定データとして特定したデータが前記データ一時記憶部で記憶されていれば、当該記憶されている使用予定データを取得し、前記ロードしたデータのうちの、今回のロード命令で指定されたデータと結合して、今回のロード命令に対応する最終的な処理対象データを生成することを特徴とする請求項1に記載のマイクロプロセッサ。
- 前記メモリを2バンク構成のメモリとし、
前記アドレス生成部は、プログラムカウンタの値に基づいて、前記メモリ内の一方のバンクを指定するバンクセレクト信号および指定したバンク内のアクセス対象領域を示すアドレス信号を生成し、
前記制御部は、前記アドレス生成部により生成されたバンクセレクト信号およびアドレス信号に従い、使用予定データを前記メモリの一方のバンクに書き込む処理、および前記メモリの他方のバンクから使用予定データを読み出す処理、を並行して実行する
ことを特徴とする請求項1または2に記載のマイクロプロセッサ。 - 前記アドレス生成部は、前記ロード命令のプログラムカウンタの値に基づくことにより前記アクセス対象領域を決定する処理に代えて、ルックアップテーブルを利用し、当該ルックアップテーブルの各レコード内の情報とプログラムカウンタ値との比較結果に基づいて前記アクセス対象領域を決定することを特徴とする請求項1、2または3に記載のマイクロプロセッサ。
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