JP2001134438A

JP2001134438A - 消費電力を低減したアドレス生成回路

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Publication number: JP2001134438A
Application number: JP31569099A
Authority: JP
Inventors: Ryo Shu; 凉周
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-11-05
Filing date: 1999-11-05
Publication date: 2001-05-18
Anticipated expiration: 2019-11-05
Also published as: JP4339468B2

Abstract

(57)【要約】【課題】回路規模を小さくし、省電力化したアドレス生
成回路を提供する。【解決手段】本発明は、原アドレスXnにステップ値Δを
加算して更新されたアドレスXn'を生成するアドレス更
新回路を有するアドレス生成回路に関する。アドレス更
新回路３０は、原アドレスXnとステップ値Δを加算する
通常アドレス更新回路３７と、サーキュラーアドレッシ
ング命令を実行する場合に、原アドレスXnとステップ値
Δ及びサーキュラーモジュールサイズＭＤとを加算する
サーキュラーアドレス更新回路とを有する。そして、サ
ーキュラーアドレッシング命令を実行しない場合に、通
常のアドレス更新回路３７の出力を更新されたアドレス
として出力し、サーキュラーアドレッシング命令を実行
する場合に、通常またはサーキュラーアドレス更新回路
３７，３６の出力を更新されたアドレスとして出力す
る。サーキュラーアドレッシング命令を実行しない場合
は、サーキュラーアドレス更新回路３６の動作が停止す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号処
理プロセッサ(DSP)などのアドレス生成回路に関し、特
に、通常のアドレッシングのアドレス生成回路とサーキ
ュラーアドレッシングのアドレス回路とを統合し且つ低
消費電力化することができるアドレス生成回路に関す
る。

【０００２】

【従来の技術】近年、携帯電話・移動無線通信端末等に
おいて、低コストで且つ複雑なアルゴリズムに対応する
ディジタル信号処理プロセッサ(以下単にDSPと称す
る。) などが広く使用されている。これらの携帯端末は
基本的に電池駆動であるため、その低消費電力化が最重
要研究課題の一つである。

【０００３】ＤＳＰは、例えばサンプリング化した信号
について相関の計算やディジタルフィルタリング演算を
行う場合、所定の記憶領域に記憶されたデータを何度も
アクセスする必要が生じることがある。このようなひと
かたまりのデータが記憶されている記憶領域は、例えば
サーキュラーブロック、或いはサーキュラーモジュール
と呼ばれる。モジュールのトップアドレスをベースポイ
ントＢＰとすると、そのボトムアドレスはベースポイン
トＢＰにモジュールサイズＭＤを加えたBP+MD−１にな
る。サーキュラーモジュールに対するアクセスは、ステ
ップ値Δ毎に行われ、現在のアドレスインデックス（原
アドレスインデックス）Xnに正または負のステップ値Δ
を加算した値が、次にアクセスされる更新アドレスイン
デックスXn'＝Xn＋Δとなる。

【０００４】かかるサーキュラーアドレッシングを行う
場合、次のアドレスインデックスを求めるアドレス更新
回路では、次のアドレスインデックスXn'＝Xn＋Δがモ
ジュール内のアドレスインデックスか否かをチェック
し、モジュールの領域外の場合は、モジュール内の循環
先アドレスインデックスに変換する必要がある。

【０００５】一方、通常のアドレッシングでは、現在の
アドレス（原アドレス）Xnにステップ値Δを加えたアド
レスXn'＝Xn＋Δが、単純に更新アドレスになる。

【０００６】また、サーキュラーアドレッシングでは、
メモリに実際にアクセスするためのアドレスを生成する
回路が必要になる。サーキュラーアドレッシングではモ
ジュール内のベースポイント（トップアドレス）から何
番地という形でアドレスインデックスXnを生成するの
で、実際にメモリにアクセスする場合は、BP＋Xn'とい
う実効アドレスを生成しなければならない。一方で、通
常のアドレッシングでは、生成されたアドレスXn'自体
がメモリをアクセスできる実効アドレスになっている。

【０００７】図１は、従来のアドレス生成回路の概略構
成図である。従来のDSPなどにおいて設けられるアドレ
ス生成回路は、図１に示される通り、通常アドレッシン
グ用のアドレス生成回路２と、サーキュラーアドレッシ
ング用のアドレス生成回路１とを別々に設け、それぞれ
のアドレッシング処理において、対応するアドレス生成
回路を動作させている。また、サーキュラーアドレッシ
ング用アドレス生成回路１には、アクセス用の実効アド
レス生成回路１Ｂとアクセス後の次のアドレスを求める
アドレス更新回路１Ａとが設けられる。一方、通常アド
レッシング用アドレス生成回路２も、同様に、実効アド
レス生成回路２Ｂとアドレス更新回路２Ａとを有する。

【０００８】ディジタル信号処理は、短時間内に処理し
なければならないデータ量が多い。そのため、DSPのコ
アとメモリとの間でデータ転送量が多くなりがちであ
る。近年のDSPでは、専用のハードウエアによってアド
レス演算機能を実現して、アドレス生成とデータ演算と
を並列に実行する傾向にある。その場合、図１のよう
に、通常のアドレッシング用アドレス生成回路とサーキ
ュラーアドレッシング用アドレス生成回路とを設けるこ
とが提案されている。例えば、特開平7-253922号公報参
照。

【０００９】

【発明が解決しようとする課題】しかしながら、図１に
示される通り、アドレス生成回路として、通常アドレッ
シング用とサーキュラーアドレッシング用とをそれぞれ
専用のハードウエアで実現すると、回路規模が大きくな
り好ましくない。特に、アドレス更新では、現在のアド
レスにステップ値を加えるという加算演算器が必要であ
る。かかる加算演算器は、一般的にその回路規模が比較
的大きく、LSIの高集積化の弊害となる。また、それに
伴い消費電力も大きくなり、携帯端末に使用されるDSP
のLSIとしては不適切である。

【００１０】そこで、本発明の目的は、より回路規模を
小さくしたアドレス生成回路を提供することにある。

【００１１】また、本発明の別の目的は、より消費電力
を小さくしたアドレス生成回路を提供することにある。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面では、原アドレスXnにステッ
プ値Δを加算して更新されたアドレスXn'を生成するア
ドレス更新回路を有するアドレス生成回路であり、アド
レス更新回路は、原アドレスXnとステップ値Δを加算す
る通常アドレス更新回路と、サーキュラーアドレッシン
グ命令を実行する場合に、原アドレスXnとステップ値Δ
及びサーキュラーモジュールサイズＭＤとを加算するサ
ーキュラーアドレス更新回路とを有する。そして、サー
キュラーアドレッシング命令を実行しない場合に、通常
のアドレス更新回路３７の出力を更新されたアドレスと
して出力し、サーキュラーアドレッシング命令を実行す
る場合に、通常またはサーキュラーアドレス更新回路の
出力を更新されたアドレスとして出力する。より好まし
い実施例では、サーキュラーアドレッシング命令を実行
しない場合は、サーキュラーアドレス更新回路の動作が
停止する。

【００１３】上記の目的を達成するために、本発明の別
の側面は、原アドレスにステップ値を加算して更新され
たアドレスを生成するアドレス更新回路を有するアドレ
ス生成回路において、前記アドレス更新回路は、前記原
アドレスとステップ値を加算する第１のアドレス更新回
路と、サーキュラーアドレッシング命令を実行する場合
に、前記原アドレスとステップ値が供給され、当該原ア
ドレスとステップ値及びサーキュラーモジュールサイズ
とを加算する第２のアドレス更新回路と、前記サーキュ
ラーアドレッシング命令を実行しない場合に、前記第１
のアドレス更新回路の出力を前記更新されたアドレスと
して出力し、前記サーキュラーアドレッシング命令を実
行する場合に、前記第１または第２のアドレス更新回路
の出力を前記更新されたアドレスとして出力するセレク
ト回路とを有することを特徴とする。

【００１４】また、本発明の更に別の側面は、原アドレ
スにステップ値を加算して更新されたアドレスを生成す
るアドレス更新回路を有するアドレス生成回路におい
て、前記アドレス更新回路は、前記原アドレスとステッ
プ値を加算する第１のアドレス更新回路と、サーキュラ
ーアドレッシング命令を実行する場合に、前記第１のア
ドレス更新回路の加算値とサーキュラーモジュールサイ
ズとを加算する第２のアドレス更新回路と、前記サーキ
ュラーアドレッシング命令を実行しない場合に、前記第
１のアドレス更新回路の出力を前記更新されたアドレス
として出力し、前記サーキュラーアドレッシング命令を
実行する場合に、前記第１または第２のアドレス更新回
路の出力を前記更新されたアドレスとして出力するセレ
クト回路とを有すること特徴とする。

【００１５】上記発明によれば、アドレス更新回路が、
加算演算を行う第１及び第２のアドレス更新回路を有
し、サーキュラーアドレッシング命令の時は、第１及び
第２のアドレス更新回路により更新アドレスを生成し、
サーキュラーアドレッシング命令以外の命令の時は、第
１のアドレス更新回路により更新アドレスを生成する。
従って、回路規模が小さくなり、消費電力も少なくな
る。

【００１６】尚、サーキュラーアドレッシング命令以外
の時は、通常アドレッシング命令やアドレスレジスタ演
算命令を含む。これらの命令では、原アドレスに所定の
ステップ値または加算値を加算する演算だけで処理され
るので、第１のアドレス更新回路だけで処理することが
可能になる。従って、その場合は、第２のアドレス更新
回路は動作を停止する。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
本実施の形態例において、サーキュラーアドレッシング
を行う場合は、アドレスとしてアドレスインデックスが
使用され、そのアドレスインデックスにトップアドレス
が加算されることで、メモリアクセス用の実行アドレス
が生成される。従って、サーキュラーアドレッシングの
時は、アドレスレジスタや更新回路のアドレスは、アド
レスインデックスになる。

【００１８】図２は、サーキュラーアドレッシングを説
明するための図である。図２（Ａ）はステップ値Δ＞０
の場合であり、図２（Ｂ）はステップ値Δ＜０の場合を
それぞれ示す。ステップ値Δ＞０の図２（Ａ）におい
て、サーキュラーモジュールは、トップアドレスである
ベースポイントBPからモジュールサイズMDの領域を循環
してアクセスされるメモリ領域である。従って、ボトム
アドレスはBP+MD−１である。仮に、現在のアドレスイ
ンデックス（原アドレス）Xnから次のアドレスを求める
アドレス更新演算を行うとする。一般的には、現在のア
ドレスインデックスXnにステップ値Δを加算したアドレ
スインデックス値が、更新された次のアドレスインデッ
クス値Xn'となる。即ち、Xn'＝Xn＋Δである。尚、アド
レスインデックスXnは、ベースポイントBPからのアドレ
スに対する差分の０〜（MD−１）の値であり、実際にメ
モリアクセスする時の実効アドレスはBP+Xnになること
に留意すべきである。

【００１９】そして、メモリへのアクセスと同時に、次
のアドレスインデックスを演算するアドレスインデック
スの更新処理が行われるが、次のアドレスインデックス
Xn'＝Xn＋Δがサーキュラーモジュール内にあるか否か
のチェックを行い、サーキュラーモジュール外にある場
合は、アドレス循環先のトップアドレスのベースポイン
トに戻す必要がある。例えば、図２（Ａ）の２つめの更
新アドレスインデックスXn'＝Xn＋Δがボトムアドレス
のインデックス（ＭＤ−１）より下に位置している。そ
の場合は、破線に示す通り、更新アドレスインデックス
をXn'＝Xn＋Δ−MDにする必要がある。

【００２０】更新アドレスインデックスがサーキュラー
モジュールの外か否かを検出するためには、更新アドレ
スインデックスXn'＝Xn＋ΔからモジュールサイズMDを
減算した値Xn＋Δ−MDが、正か負かにより判断すること
ができる。即ち、ステップ値Δ≧０の場合、 Xn＋Δ−MD＜０であれば、モジュール内でありXn'= Xn＋Δ （１） Xn＋Δ−MD≧０であれば、モジュール外でありXn'= Xn＋Δ−MD （２）とすべきである。

【００２１】図２（Ｂ）は、ステップ値Δ＜０の場合を
示し、更新アドレスインデックスXn'は、アドレスの下
から上に向かってステップ値Δずつ少なくなる。そし
て、この場合も、更新アドレスインデックスXn'=Xn＋Δ
がモジュール内にあるか否か、つまりベースポイントの
インデックス０を超えているか否かにより更新アドレス
インデックスが異なる。即ち、ステップ値Δ＜０場合
は、 Xn＋Δ＜０であれば、モジュール外でありXn'= Xn＋Δ＋MD （３） Xn＋Δ≧０であれば、モジュール内でありXn'= Xn＋Δ （４）となる。

【００２２】上記のサーキュラーアドレッシングのアル
ゴリズムをまとめると、図３の図表に示される通りであ
る。このアルゴリズムから理解される通り、サーキュラ
ーアドレッシングにおいても、通常アドレッシングでの
更新アドレスと同様に、Xn'=Xn+Δなる加算演算が必要
である。また、通常アドレッシング時の更新アドレスに
加えて、アドレスレジスタ演算命令においても、同様の
加算演算を必要とする場合がある。従って、本発明は、
このような重複する演算器を統合して、アドレス生成回
路の回路規模を小さくし、省電力化を図る。

【００２３】図４は、本発明のアドレス生成回路の概略
図である。アドレス生成回路は、アドレスレジスタ１０
内のレジスタ群１２に格納されたアドレスXnから、メモ
リ４０へのアクセスに使用する実効アドレスを生成する
実効アドレス生成回路部２０と、次のアドレスを演算生
成するアドレス更新回路３０とを有する。アドレス更新
回路３０は、アドレスレジスタ演算命令時にも動作す
る。

【００２４】このように、図４のアドレス生成回路は、
サーキュラーアドレッシング用アドレス生成回路と通常
アドレッシング用アドレス生成回路とを分けることな
く、一部重複した回路構成になっている。また、図４に
示されたアドレス生成回路では、実効アドレス生成回路
２０とアドレス更新回路３０は、通常アドレッシングの
時やアドレスレジスタ演算では、その一部が動作し、サ
ーキュラーアドレッシングの時は別の若しくは同じ部分
が動作し、従来例より回路規模が小さく、省電力化され
ている。

【００２５】実効アドレス生成回路２０は、ペースポイ
ントBPと、原アドレスＸｎまたは更新されたXn'をゲー
テッドクロックCCLK1,2に応答して保持するフリップフ
ロップ２１，２２，２３と、サーキュラーアドレス生成
回路２１０と、サーキュラーアドレッシング選択信号BP
Sに応じてサーキュラーアドレス生成回路２１０の出力
か、フリップフロップ２３の出力かを選択するセレクタ
回路２１１とを有する。サーキュラーアドレッシング選
択信号BPSは、サーキュラーアドレッシング時はBPS=1、
通常アドレッシング時はBPS=0である。サーキュラーア
ドレス生成回路２１０は、アドレスレジスタ１０からの
アドレスインデックスXnまたは更新アドレスインデック
スXn'にベースポイント値を加算する演算機能を有す
る。かかる演算機能は、種々の回路により実現され、そ
の具体例は後述する。

【００２６】図４のアドレス更新回路３０は、通常アド
レッシング時は、現在アクセス中の原アドレスXnにステ
ップ値Δを加算した更新アドレスXn'＝Xn+Δを演算して
アドレスレジスタ１０に格納、またはセレクタ１６に供
給する。その為に、通常アドレス更新回路３７は、原ア
ドレスXnを保持するフリップフロップ３１とステップ値
Δを保持するフリップフロップ３２の出力を加算演算す
る。通常アドレッシング時は、選択信号BPSが０であ
り、それに応答して、通常アドレス更新回路３７の出力
が制御セレクタ回路３８により選択される。通常アドレ
ッシングの場合は、アドレスインデックスではなく実際
のアドレスが演算される。

【００２７】アドレス更新回路３０は、サーキュラーア
ドレッシング時に、マスク回路３５を経由して、原アド
レスインデックスXnと、ステップ値Δ、及びモジュール
サイズMDとが、マスク回路３５を経由してサーキュラー
アドレス更新回路３６に供給される。モジュールサイズ
MDは、フリップフロップ３３に保持される。サーキュラ
ーアドレス更新回路３６は、更新アドレスインデックス
Xn'＝Xn＋Δ±MDを演算する演算回路である。サーキュ
ラーアドレッシング時には、通常アドレス更新回路３７
も動作して、更新アドレスインデックスXn'＝Xn+Δを演
算する。

【００２８】そして、図３の図表に示した通り、サーキ
ュラーアドレス更新回路３６が生成する演算値Xn＋Δ−
MDと、通常アドレス更新回路３７が生成する演算値Xn＋
Δの符号に応じて、アドレス更新回路３６，３７のいず
れかの出力が制御セレクタ回路３８により選択され、更
新アドレスインデックスXn'としてアドレスレジスタ１
０に供給される。

【００２９】図４に示したアドレス更新回路３０では、
通常アドレッシング時は、通常アドレス更新回路３７が
動作するが、マスク回路３５により原アドレスXnとステ
ップ値Δがサーキュラーアドレス更新回路３６への入力
を禁止され或いはすべて０が入力されるので、サーキュ
ラーアドレス更新回路３６の動作は停止される。一方、
サーキュラーアドレッシング時は、サーキュラーアドレ
ス更新回路３６と通常アドレス更新回路３７とが動作
し、図３のケース（１）乃至（４）に応じて、更新アド
レスインデックスXn'が生成される。また、実効アドレ
ス生成回路２０についても、後述するとおり、省電力化
された回路にすることができる。

【００３０】図４のアドレス生成回路の全体の動作は、
次の通りである。アドレッシングを行う命令で、１回目
のアドレッシングをする場合、命令デコードサイクルに
おいてセレクタ信号SEL1に従ってセレクタ回路１４はア
ドレスレジスタX0…Xnの一つを選択し、セレクタ信号Ｓ
ＥＬ２に従ってセレクタ回路１６はセレクタ回路１４の
出力を選択して、３２ビットのアドレスレジスタの値Xn
をアドレス更新回路３０と実効アドレス生成回路２０と
に送る。

【００３１】アドレス更新回路３０は、命令デコードサ
イクルの次のパイプラインサイクルで、通常アドレス更
新かサーキュラーアドレス更新かの指定した演算を行
う。演算した結果は、アドレス用レジスタ１０に送り、
指定したアドレスレジスタを更新する。同時に、実効ア
ドレス生成回路２０は、命令デコードサイクルの次のサ
イクルで、指定したサーキュラーアドレッシングか通常
アドレッシングかにより、実効アドレスを生成する。

【００３２】２回目以降も連続アドレッシングする場
合、セレクタ回路１６はアドレスレジスタをバイパスし
たアドレス更新回路が生成した更新値Xn'を選択し、ア
ドレス更新回路３０と実効アドレス生成回路２０とに送
る。このように繰り返し、連続的にアドレス更新と生成
ができる。

【００３３】アドレス更新回路では、サーキュラーアド
レッシングしない命令である、通常アドレス更新命令や
アドレスレジスタ演算命令に対し、選択信号BPS=0に応
答してマスク回路３５がサーキュラーアドレス更新回路
３６を動作させないので、消費電力を低減することがで
きる。同じように実効アドレス生成回路２０でも、サー
キュラーアドレッシングしない命令(通常アドレッシン
グ命令) に対し, サーキュラアドレス生成回路２１０を
動作させないので、消費電力を低減できる。

【００３４】図4に示すように、本発明の低消費電力ア
ドレス生成回路は、サーキュラーアドレッシング命令を
実行する時、ベースポイントＢＰを利用する。従って、
メモリをアクセスする実効アドレスを生成する時は、ア
ドレスXn'またはXnとベースポイントBPとを加算する演
算が必要になる。そして、サーキュラーアドレッシング
命令を実行しない時は、更新値Xn'の値はそのまま実効
アドレスとして利用される。これらの選択は、選択信号
BPSに従ってセレクタ回路２１１により行われる。

【００３５】図５は、第１の実施の形態例におけるアド
レス生成回路の詳細図である。また、図６は、そのアド
レス生成回路の動作を示す図表である。図６を参照しな
がら、図５のアドレス生成回路の構成と動作を説明す
る。アドレスレジスタ１０は、図４と同じである。ま
た、実効アドレス生成回路２０は、図４に示したサーキ
ュラーアドレス生成回路２１０として加算器２１０を有
する。なお、この例ではアドレスは３２ビットで構成さ
れる。

【００３６】アドレス更新回路３０には、図４のマスク
回路３５として、ＡＮＤゲート２０１，２０２，２０３
が設けられ、サーキュラーアドレス更新回路３６とし
て、全加算器２０４と３３ビット加算器２０６が設けら
れ、更に、通常アドレス更新回路３７として３２ビット
加算器２０７が設けられる。また、サーキュラーアドレ
ッシング選択信号BPSと、ステップ値Δの符号ビットMSB
1と選択信号BPSの論理積（AND）Ｍ１と、加算器２０６
の出力Add21の符号ビットMSB2と、加算器２０７の出力A
dd20の符号ビットMSB3との組み合わせに従って、選択信
号Sel20を生成するセレクタ信号生成回路２０８、及び
セレクタ回路２０９が、図４の制御セレクタ回路３８と
して設けられる。更に、モジュールサイズを保持するフ
リップフロップ３３の出力を、信号Ｍ１に応じて反転ま
たは非反転して全加算器２０４に信号MC＝±MDを供給す
る反転制御回路２０５を有する。

【００３７】図５のアドレス生成回路において、選択信
号ＢＰＳが１の場合、つまりサーキュラアドレッシング
命令を実行する時の動作を説明する。ステップ値△と現
在のアドレスである原アドレスのインデックスＸｎは、
命令実行パイプラインのアドレス更新サイクルで、フリ
ップフロップ３１，３２を経由し、それぞれステップ値
stepと原アドレスのインデックスＸｎとして供給され
る。選択信号ＢＰＳは１であり、ステップ値stepと原ア
ドレスのインデックスＸｎは、ＡＮＤゲート２０２，２
０３を経由し、そのまま信号ＭＢとＭＡとして全加算器
２０４に供給される。ステップ値stepの符号位ＭＳＢ１
は、ＡＮＤゲート２０１を経由して、信号Ｍ１として反
転制御回路２０５及びセレクタ信号生成回路２０８に供
給される。

【００３８】上記のステップ値Δは、２の補数である。
また、加算器２０６，２０７も２の補数加算器である。

【００３９】ステップ値Δ≧０の場合(更新方向が正)、
BPS=1、ステップ値の符号位MSB1=0であるので、信号Ｍ
１が０であり、それにより反転制御回路２０５は、モジ
ュールサイズＭＤの値を反転し、ＭＣ＝−ＭＤを出力す
る。そして、全加算器２０４と３３bit加算器２０６に
より、加算値 (Ｘｎ＋Δ−ＭＤ)を計算し、出力Add21に
出力する。そのとき、セレクタ信号生成回路２０８で
は、選択信号ＢＰＳ＝１、信号Ｍ１＝０であり、３３bi
t加算器２０６の出力Ａｄｄ２１（＝Ｘｎ＋Δ−ＭＤ）
の符号位ＭＳＢ２に応じて、選択信号Sel20を生成す
る。即ち、図６に示される通り、加算値Ａｄｄ２１（＝
Ｘｎ＋Δ−ＭＤ）が負でその符号位ＭＳＢ２が１の場合
（ケース（１））、選択信号Sel20が１であり、セレク
タ回路２０９は、３２bit加算器２０７の出力Ａｄｄ２
０（＝Ｘｎ＋Δ）を選択する。加算値Ａｄｄ２１（＝Ｘ
ｎ＋Δ−ＭＤ）が正でその符号位ＭＳＢ２が０の場合
（ケース（２））、選択信号Sel20が０であり、３３bit
加算器２０６の出力Ａｄｄ２１（＝Ｘｎ＋Δ−ＭＤ）の
下位３２ビットを選択する。

【００４０】セレクタ回路２０９の出力は、アドレスレ
ジスタ１０に送られ、指定したアドレスレジスタの更新
が行われる。また、連続アドレッシングする場合、セレ
クタ回路２０９の出力は、アドレスレジスタ１０のセレ
クタ回路１６を経由し、実行アドレス生成回路２０とア
ドレス更新回路３０に送られ、次のサイクルでアドレス
更新とアドレス生成が行われる。

【００４１】ステップ値Δ<０の場合(更新方向が負)、B
PS=1、MSB1=1であるので、信号Ｍ１が１である。信号M1
=1に応答して、反転制御回路２０５はモジュールサイズ
ＭＤの値をそのままにしてＭＣ＝ＭＤを出力する。全加
算器２０４と３３bit加算器２０６により加算値(Ｘｎ＋
Δ＋ＭＤ)を計算する。セレクタ信号生成回路２０８で
は、選択信号ＢＰＳは１であり、信号Ｍ１は１であり、
３２bit加算器２０７の出力Ａｄｄ２０（＝Xn＋Δ）の
符号位ＭＳＢ３によりＳｅｌ２０を生成する。セレクタ
回路２０９は、加算器２０７の出力Ａｄｄ２０（＝Xn＋
Δ）が負でその符号位ＭＳＢ３が１の場合（ケース
（３））、選択信号Sel20が０であり、３３bit加算器２
０６の出力Ａｄｄ２１（＝Xn＋Δ＋MD）の下位３２ビッ
トを選択する。セレクタ回路２０９は、加算器２０７の
出力Ａｄｄ２０（＝Xn＋Δ）が正でその符号位ＭＳＢ３
が０の場合（ケース（４））、選択信号Sel20が１であ
り、３２bit加算器２０７の出力Ａｄｄ２０（＝Xn＋
Δ）を選択する。

【００４２】次に、サーキュラアドレッシング命令を実
行しない時、つまり通常アドレス更新又はアドレスレジ
スタ演算の場合（ＢＰＳ＝０）、ＡＮＤゲート２０１、
２０２、２０３の出力Ｍ１、ＭＢ、ＭＡは、フリップフ
ロップ３１，３２の値を出力せずに０に固定する。或い
は、ゲートがラッチ回路の場合は、前のラッチデータか
ら変更せずに固定する。また、反転制御回路２０５は固
定値ＭＣを出力する。それに伴い、全加算器２０４と３
３bit加算器２０６は、入力信号ＭＡ、ＭＢ、ＭＣに変
化がないので動作せず、それらの回路が動作する場合の
消費電力を低減できる。特に、全加算器２０４や加算器
２０６の回路規模は大きく、かかる回路が動作しないこ
とで、大きな消費電力の削減をすることができる。

【００４３】通常のアドレス更新の場合（ＢＰＳ＝
０）、選択信号BPS=0によって、セレクタ信号生成回路
２０８の選択信号Ｓｅｌ２０は１になり、３２bit加算
器２０７の出力Ａｄｄ２０（＝Xn＋Δ）が選択される。

【００４４】このようにして、通常のアドレス更新また
はアドレスレジスタ演算の場合、全加算器２０４と３３
bit加算器２０６の動作が停止させられ、３２bit加算器
２０７だけを動作させるので、全体の消費電力を減らす
ことができる。なお、アドレスレジスタ演算は、アドレ
ス更新回路により生成したアドレスをアドレスレジスタ
に格納する命令である。

【００４５】アドレスレジスタ演算命令を実行する場
合、選択信号ＢＰＳは０であり、３２bit加算器２０７
だけを動作させ、その演算結果Ａｄｄ２０をセレクタ回
路２０９経由で、アドレスレジスタ１０に送り、指定し
たアドレスレジスタ１２の更新を行う。

【００４６】上記の第１実施例では、サーキュラアドレ
ス更新回路２０４，２０６と通常アドレス更新回路２０
７とが並列に動作するので、高速なサーキュラーアドレ
ッシング動作に適している。

【００４７】図７は、第１の実施の形態例におけるアド
レス生成回路の変形例を示す図である。図７には、図５
と同じ部分には同じ引用番号を与えている。図７のアド
レス生成回路は、モジュールサイズMDを保持するレジス
タ３３の出力の論理和４０が、サーキュラーアドレッシ
ング選択信号BPSと共にＡＮＤゲート２２０に供給さ
れ、その出力BPS1がゲート２０１，２０２，２０３及び
セレクタ信号生成回路２０８に供給される。それ以外
は、図５のアドレス生成回路と同じである。

【００４８】アドレス生成命令において、モジュールサ
イズMDがゼロに設定される場合がある。かかる場合は、
サーキュラーアドレッシング命令であっても、アドレス
更新回路の動作は、通常のアドレッシング動作と同じに
なる。従って、その場合に、全加算器２０４と３３ビッ
ト加算器２０６との動作を停止させるために、モジュー
ルサイズMDがゼロの時、その論理和４０も０になること
を利用して、ＡＮＤゲート２２０の出力BPS1により、Ａ
ＮＤゲート２０２，２０３の出力を固定する。

【００４９】図８は、第２の実施の形態例におけるアド
レス更新回路の概略図である。また、図９は、第２の実
施の形態例におけるアドレス生成回路を示す図である。
図９には、図８のアドレス更新回路が詳細に示される。
また、図１０は、第２の実施の形態例の動作を示す図表
である。

【００５０】第２の実施の形態例では、原アドレスのイ
ンデックスXnとステップ値Δとの加算器３００の出力Ad
d30を、データマスク回路３０３が、サーキュラーアド
レッシング選択信号BPS、ステップ値Δの符号ビットMSB
1及び加算値Xn＋Δの符号ビットMSB4に応じて、適宜、
加算器３０５に供給する。従って、加算器３０５では、
すでに加算された値Xn＋ΔとモジュールサイズMDとの加
算演算を行えば良いので、全加算器は必要なく、通常の
加算器にすることができる。従って、その分、第２の実
施の形態例では、第１の実施の形態例に比較して、回路
規模を小さくすることができる。

【００５１】第２の実施の形態例では、セレクタ信号生
成回路３０６では、選択信号BPSと、選択信号BPSとステ
ップ値Δの符号ビットMSB1の論理積Ｍ１と、加算値Ｘｎ
＋Δの符号ビットMSB4、及び加算値Ｘｎ＋Δ±ＭＤの符
号ビットMSB5とにより、セレクタ信号Sel31を生成し、
２つの加算値のいずれかを選択する。従って、セレクタ
信号生成回路３０６の機能は、第１の実施の形態例の生
成回路２０８と同じである。

【００５２】図９，１０を参照して、第２の実施の形態
例におけるアドレス生成回路の動作を説明する。図９に
示される通り、アドレスレジスタ１０と実効アドレス生
成回路２０の構成は、第１の実施の形態例と同じであ
る。

【００５３】まず選択信号ＢＰＳが１の場合、つまりサ
ーキュラアドレッシング命令を実行する時の動作を示
す。ステップ値△と原アドレスのインデックスＸｎは、
パイプラインサイクルのアドレス更新サイクルで、レジ
スタフリップフロップ３１，３２に保持され、それぞれ
更新値stepとインデックスＸｎとして供給される。選択
信号ＢＰＳは１であり、更新値stepの符号位ＭＳＢ１
は、ＡＮＤゲート３０１を経由しそのまま信号Ｍ１とし
て出力する。

【００５４】ステップ値Δ≧０の場合(更新方向が正)、
信号Ｍ１が０であり、反転制御回路３０２は、モジュー
ルサイズ（ブロックサイズ）ＭＤの値を反転し、ＭＢ＝
−ＭＤを出力する。キャリー入力生成回路３０４は、信
号Ｍ１を反転し、キャリーＣＩ＝１を生成する。データ
マスク３０３は、選択信号ＢＰＳが１であり、ステップ
値stepが正でその符号位ＭＳＢ１が０であるので、３２
ビット加算器３００の出力Ａｄｄ３０（＝Xn＋Δ）をそ
のまま信号ＭＡとして出力する。そして、３２bit加算
器３０５により、モジュールサイズＭＢ＝−ＭＤと出力
Ａｄｄ３０との加算値(Ｘｎ＋Δ−ＭＤ)が計算される。

【００５５】セレクタ生成回路３０６では、選択信号Ｂ
ＰＳは１であり、信号Ｍ１は０であり、３２bit加算器
３０５の出力Ａｄｄ３１（＝Ｘｎ＋Δ−ＭＤ)の符号位
ＭＳＢ５により選択信号Ｓｅｌ３１を生成する。Ａｄｄ
３１（＝Ｘｎ＋Δ−ＭＤ)が負でその符号位ＭＳＢ５が
１の場合（ケース（１））、選択信号Ｓｅｌ３１が１に
なり、セレクタ回路３０７は、３２bit加算器３００の
出力Ａｄｄ３０（＝Ｘｎ＋Δ）を選択する。また、Ａｄ
ｄ３１（＝Ｘｎ＋Δ−ＭＤ)が正でその符号位ＭＳＢ５
が０の場合（ケース（２））、選択信号Ｓｅｌ３１が０
であり、セレクタ回路３０７は、３２bit加算器３０５
の出力Ａｄｄ３１（＝Ｘｎ＋Δ−ＭＤ)を選択する。

【００５６】セレクタ回路３０７の出力は、アドレスレ
ジスタ１０に送られ、指定したアドレスレジスタ１２の
更新が行われる。また、連続アドレッシングする場合
は、セレクタ回路３０７の出力は、アドレスレジスタ１
０のセレクタ回路１６を経由し、実効アドレス生成回路
２０とアドレス更新回路３０に送られ、次のサイクルで
アドレス更新とアドレス生成が行われる。

【００５７】ステップ値Δ＜０の場合(更新方向が負)、
信号Ｍ１が１である。反転制御回路３０２はブロックサ
イズＭＤの値をそのままＭＢ＝ＭＤとして出力する。キ
ャリー入力生成生成３０４は、信号Ｍ１を反転しキャリ
ーＣＩを０にする。選択信号ＢＰＳが１であり、ステッ
プ値stepが負でそのＭＳＢ１が１であるので、３２ビッ
ト加算器３００の出力Ａｄｄ３０（＝Ｘｎ＋Δ）が負の
場合（ケース（３））、データマスク３０３は、出力Ａ
ｄｄ３０をそのまま出力ＭＡ（＝Ｘｎ＋Δ）として出力
する。そして、３２bit加算器３０５が加算値(Ｘｎ＋Δ
＋ＭＤ)を計算する。

【００５８】データマスク３０３は、３２ビット加算器
３００の出力Ａｄｄ３０（＝Ｘｎ＋Δ）が正の場合（ケ
ース（４））、出力ＭＡの値が０を出力する。データマ
スクがラッチ回路の場合は、前の値を出力して出力を固
定する。この結果、加算器３０５の動作は停止し、無駄
に消費電力が発生することはない。

【００５９】セレクタ生成回路３０６では、選択信号Ｂ
ＰＳは１であり、信号Ｍ１は１であるので、３２bit加
算器３００の出力Ａｄｄ３０（＝Ｘｎ＋Δ）の符号位Ｍ
ＳＢ４に応じて、選択信号Ｓｅｌ３１を生成する。セレ
クタ回路３０７は、出力Ａｄｄ３０の符号位ＭＳＢ４が
１の場合、選択信号Ｓｅｌ３１が０であり、３２bit加
算器３０５の出力Ａｄｄ３１（＝Ｘｎ＋Δ＋ＭＤ）を選
択する。出力Ａｄｄ３０の符号位ＭＳＢ４が０の場合、
選択信号Ｓｅｌ３１が１であり、３２bit加算器３００
の出力Ａｄｄ３０（Ｘｎ＋Δ）を選択する。

【００６０】つまり、更新方向が正（ＭＳＢ＝０）の場
合（ケース（１）（２））と、更新方向が負（ＭＳＢ１
＝１）で且つＸｎ＋Δ＜０でモジュールブロック範囲外
（ＭＳＢ４＝１）の場合（ケース（３））に、３２bit
加算器３０５を動作させる。一方、更新方向が負（ＭＳ
Ｂ１＝１）で且つＸｎ＋Δ≧０でモジュールブロック範
囲内（ＭＳＢ４＝０）の場合（ケース（４））に、３２
bit加算器３０５を動作させないことにより、消費電力
を減らすことができる。

【００６１】次に、選択信号ＢＰＳが０の場合、つまり
サーキュラーアドレッシング命令を実行しない時(通常
アドレス更新又はアドレスレジスタ演算の場合)、ＡＮ
Ｄゲート３０１とデータマスク３０３のそれぞれの出力
Ｍ１，ＭＡが、０の値に固定される。または、これらの
回路がラッチ回路の場合は、前の値に固定される。反転
制御回路３０２は固定値ＭＢを出力し、キャリーＣＩが
固定値になる。そして、３２bit加算器３０５は、入力
信号ＭＡ、ＭＢ、ＣＩに変化が無いので、動作が停止
し、その消費電力を低減できる。

【００６２】選択信号ＢＰＳが０の場合、セレクタ信号
生成回路３０６の選択出力Ｓｅｌ３１は１であり、３２
bit加算器３００の出力Ａｄｄ３０（＝Ｘｎ＋Δ）を選
択する。このようにして、通常アドレス更新又はアドレ
スレジスタ演算の場合、３２bit加算器３０５の動作を
停止させ、３２bit加算器３００だけを動作させるの
で、消費電力を減らすことができる。

【００６３】アドレスレジスタ演算命令を実行する場
合、選択信号ＢＰＳは０であり、３２bit加算器３００
だけを動作させる。その演算結果Ａｄｄ３０（＝Ｘｎ＋
Δ）がセレクタ回路３０７を経由し、アドレスレジスタ
１０に送られ、指定したアドレスレジスタ１２の更新が
行われる。

【００６４】図１１は、第２の実施の形態例におけるア
ドレス生成回路の変形例である。この変形例は、図７の
場合と同様に、モジュールサイズＭＤが０に設定された
場合のサーキュラーアドレッシング命令に対して、通常
のアドレッシング命令を実行するための回路が加えられ
ている。即ち、図１１のアドレス生成回路は、アドレス
更新回路において、ＯＲ回路４２とＡＮＤ回路３２０を
有する点で、図９のアドレス生成回路と異なる。

【００６５】即ち、モジュールサイズＭＤが０に設定さ
れると、ＯＲ回路４２の出力が０になり、ＡＮＤ回路３
２０の出力も、選択信号ＢＰＳにかかわらず０になり、
アドレス更新回路３０は、３２ビット加算器３０５が動
作せず、通常のアドレッシング時の動作になる。

【００６６】次に、第１及び第２のアドレス生成回路の
実効アドレス生成回路について説明する。前述した通
り、サーキュラーアドレッシングにおいて、アドレスレ
ジスタ１０に格納されるアドレスはインデックス値Ｘ
ｎ'であるので、メモリアクセス用の実効アドレスは、
ベースポイント（トップアドレス）ＢＰとインデックス
値Ｘｎ'とを加算した値にする必要がある。また、通常
アドレッシングでは、アドレスレジスタに格納されるア
ドレスＸｎ'をそのまま実効アドレスとして使用するこ
とができる。

【００６７】図１２は、実効アドレス生成回路の第１の
例を示す図である。このアドレス生成回路では、サーキ
ュラーアドレッシングする命令を実行する時、フリップ
フロップ５０３は図示しないクロックにより動作させ
ず、フリップフロップ５０１，５０２にのみ、それぞれ
ベースポイント値ＢＰとインデックスXn'とを保持させ
る。そして、加算器２１０がベースポイントＢＰとイン
デックスXn'の加算を行い、メモリをアクセスする実効
アドレス（ＢＰ＋Xn'）を生成する。選択信号ＢＰＳが
１であるので、セレクタ２１１が、加算器２１０の出力
を選択する。

【００６８】サーキュラーアドレッシング命令を実行し
ない時は、フリップフロップ５０１，５０２が動作せ
ず、フリップフロップ５０３のみが実効アドレスXn'を
保持する。そして、選択信号BPSは0であり、更新値Xn'
の値はそのまま実効アドレスとしてセレクタ回路２１１
から出力される。

【００６９】図１２の回路では、サーキュラーアドレッ
シングする命令を実行するときのみ、加算器２１０が動
作するので、サーキュラーアドレッシングを実効しない
通常アドレス更新やアドレスレジスタ演算時には、加算
器２１０が停止し、消費電力を節約する。また、図１２
（Ａ）に示される通り、３２ビットのベースポイントＢ
ＰとインデックスXn'とを単純に加算演算して実効アド
レスを生成する。従って、ブロックサイズＭＤとベース
ポイントBPとインデックスXn'の値は、メモリ空間の範
囲内で任意の値に設定することができる。

【００７０】図１３は、実効アドレス生成回路の第２の
例を示す図である。図１３におけるアドレス生成回路で
は、ブロックサイズMDの値は３２ビットの下位ビットI
〜ビット0に決められる。そして、ブロックサイズMDの
上位ビット３１〜ビット(I+1)は０にする。また、イン
デックスXn'の値は下位ビット０〜(MD−1)間に値を取
る。そして、ベースポイントＢＰの値は、３２ビットの
下位ビットI〜ビット0を０にし、上位ビット３１〜ビッ
ト(I+1)は任意の値を取る。

【００７１】図１３（Ａ）に示される通り、上記の制約
を課すことにより、ベースポイントＢＰとインデックス
Xn'との加算演算は、単純な論理和（ＯＲ）演算にする
ことができる。従って、図１３（Ｂ）に示される通り、
図１２の加算器２１０がＯＲ回路６０４に置き換えられ
る。ＯＲ回路６０４は、加算器に比較して回路規模と消
費電力が小さく、動作も高速である。

【００７２】図１３の実効アドレス生成回路では、サー
キュラーアドレッシングする命令を実行する時、フリッ
プフロップ６０３を動作させず、フリップフロップ６０
１，６０２でデータを保持する。そして、ＯＲ回路６０
４が、ベースポイントＢＰとインデックスXn'の論理和
を求め、メモリをアクセスする実効アドレス（ＢＰ＋X
n'）を生成する。サーキュラーアドレッシング命令を実
行しない時は、フリップフロップ６０３のみがアドレス
Xn'を保持し、そのアドレスXn'の値はそのまま実効アド
レスとして出力される。

【００７３】図１４は、実効アドレス生成回路の第３の
例を示す回路図である。図１４の実効アドレス生成回路
でも、ブロックサイズMDとベースポイントＢＰの値は図
６と同じように決められる。従って、ＯＲ回路７０３に
よりベースポイントＢＰとインデックスXn'の論理和演
算が行われる。そして、この例では、図１３の例に比較
して、フリップフロップの数が１ビット当たり７０１，
７０２の２個、つまり合計で３２個に減らされている。
フリップフロップ７０１には、０またはベースポイント
ＢＰが保持される。０またはベースポイントＢＰの選択
は、図示しない選択回路が選択信号ＢＰＳに応じて行
う。

【００７４】図１４の場合、サーキュラーアドレッシン
グする命令を実行する時、フリップフロップ７０１にベ
ースポイントＢＰが保持され、フリップフロップ７０２
にインデックスXn'が保持される。そして、ＯＲ回路７
０３により、ベースポイントＢＰとインデックスXn'の
論理和が生成され、メモリ４０をアクセスする実効アド
レスが生成される。サーキュラーアドレッシング命令を
実行しない時は、フリップフロップ７０１に０が保持さ
れ、ＯＲ回路７０３は、アドレスXn'の値と０との論理
和を生成し、そのアドレスXn'が実効アドレスとしてそ
のまま生成される。

【００７５】図１５は、実効アドレス生成回路の第４の
例を示す回路図である。この例では、ＯＲ回路の前段の
フリップフロップは省略されている。そして、ＯＲ回路
８０１の後段に論理和の値を保持するフリップフロップ
８０２が設けられる。図１５の例においても、ブロック
サイズMDとベースポイントＢＰの値は図６と同じように
決められる。サーキュラーアドレッシングする命令を実
行する時、ベースポイントBPの値がＯＲ回路８０１に入
力され、ベースポイントＢＰとインデックスXn'の論理
和により、メモリをアクセスする実効アドレスが生成さ
れる。サーキュラーアドレッシング命令を実行しない
時、０がＯＲ回路８０１に入力され、アドレスXn'の値
は０との論理和演算を経由して、そのまま実効アドレス
として生成される。図１５の回路構成が、最も回路規模
が小さくなる。

【００７６】図１２〜１５の４つの実効アドレス生成回
路は、図５や９で示したアドレス生成回路の実効アドレ
ス生成回路として、適宜組み合わせられることができ
る。特に、ＯＲ回路を利用する実効アドレス生成回路の
場合は、大幅に消費電力を節約することができる。

【００７７】上記第１実施の形態例では、サーキュラー
アドレス更新回路と通常アドレス更新回路とを並列に動
作させるので、高速なサーキュラーアドレッシング動作
に適している。また、第２実施の形態例では、サーキュ
ラーアドレッシングを使う命令があっても、一部のケー
ス（ケース（４））でサーキュラーアドレス更新回路を
動作させないので、非常に低消費電力のアプリケーショ
ンに適している。

【００７８】以上の実施の形態をまとめると、以下の通
りである。

【００７９】１．原アドレスにステップ値を加算して更
新されたアドレスを生成するアドレス更新回路を有する
アドレス生成回路において、前記アドレス更新回路は、
前記原アドレスとステップ値を加算する第１のアドレス
更新回路と、サーキュラーアドレッシング命令を実行す
る場合に、前記原アドレスとステップ値が供給され、当
該原アドレスとステップ値及びサーキュラーモジュール
サイズとを加算する第２のアドレス更新回路と、前記サ
ーキュラーアドレッシング命令を実行しない場合に、前
記第１のアドレス更新回路の出力を前記更新されたアド
レスとして出力し、前記サーキュラーアドレッシング命
令を実行する場合に、前記第１または第２のアドレス更
新回路の出力を前記更新されたアドレスとして出力する
セレクト回路とをすることを特徴とするアドレス生成回
路。

【００８０】２．上記１において、サーキュラーアドレ
ッシング命令を実行する場合に、前記第２のアドレス更
新回路は、前記ステップ値Δが正の場合に、前記原アド
レスＸｎとステップ値Δとサーキュラーモジュールサイ
ズＭＤから加算値Ｘｎ＋Δ−ＭＤを演算し、当該第２の
アドレス更新回路の加算値Ｘｎ＋Δ−ＭＤの負または正
に応じて、第１または第２のアドレス更新回路の加算値
がそれぞれ前記セレクト回路により出力され、前記第２
のアドレス更新回路は、前記ステップ値Δが負の場合
に、加算値Ｘｎ＋Δ＋ＭＤを演算し、当該第１のアドレ
ス更新回路の加算値Ｘｎ＋Δの負または正に応じて、第
２または第１のアドレス更新回路の加算値がそれぞれ前
記セレクト回路により出力されることを特徴とするアド
レス生成回路。

【００８１】３．上記１において、前記サーキュラーア
ドレッシング命令を実行しない場合は、前記第２のアド
レス更新回路の動作が停止することを特徴とするアドレ
ス生成回路。

【００８２】４．上記３において、前記サーキュラーア
ドレッシング命令を実行しない場合は、前記第２のアド
レス更新回路に前記原アドレスとステップ値とが供給さ
れないまたは所定の値に固定され、前記第２のアドレス
更新回路の動作が停止することを特徴とするアドレス生
成回路。

【００８３】５．原アドレスにステップ値を加算して更
新されたアドレスを生成するアドレス更新回路を有する
アドレス生成回路において、前記アドレス更新回路は、
前記原アドレスとステップ値を加算する第１のアドレス
更新回路と、サーキュラーアドレッシング命令を実行す
る場合に、前記第１のアドレス更新回路の加算値とサー
キュラーモジュールサイズとを加算する第２のアドレス
更新回路と、前記サーキュラーアドレッシング命令を実
行しない場合に、前記第１のアドレス更新回路の出力を
前記更新されたアドレスとして出力し、前記サーキュラ
ーアドレッシング命令を実行する場合に、前記第１また
は第２のアドレス更新回路の出力を前記更新されたアド
レスとして出力するセレクト回路とをすることを特徴と
するアドレス生成回路。

【００８４】６．上記５において、サーキュラーアドレ
ッシング命令を実行する場合に、前記第２のアドレス更
新回路は、前記ステップ値Δが正の場合に、前記第１の
アドレス更新回路の加算値Ｘｎ＋Δ（Ｘｎは前記原アド
レス）とサーキュラーモジュールサイズＭＤから加算値
Ｘｎ＋Δ−ＭＤを演算し、当該第２のアドレス更新回路
の加算値Ｘｎ＋Δ−ＭＤの負または正に応じて、第１ま
たは第２のアドレス更新回路の加算値がそれぞれ前記セ
レクト回路により出力され、前記第２のアドレス更新回
路は、前記ステップ値Δが負の場合に、加算値Ｘｎ＋Δ
＋ＭＤを演算し、当該第１のアドレス更新回路の加算値
Ｘｎ＋Δの負または正に応じて、第２または第１のアド
レス更新回路の加算値がそれぞれ前記セレクト回路によ
り出力されることを特徴とするアドレス生成回路。

【００８５】７．上記４において、前記サーキュラーア
ドレッシング命令を実行しない場合は、前記第２のアド
レス更新回路の動作が停止することを特徴とするアドレ
ス生成回路。

【００８６】８．上記７において、前記サーキュラーア
ドレッシング命令を実行する場合であって、前記ステッ
プ値が負で前記第１のアドレス更新回路の加算値が正の
場合、前記第２のアドレス更新回路の動作が停止するこ
とを特徴とするアドレス生成回路。

【００８７】９．上記８において、前記第２のアドレス
更新回路に前記第１のアドレス更新回路の加算値が供給
されないまたは所定の値に固定されて、前記第２のアド
レス更新回路の動作が停止することを特徴とるアドレス
生成回路。

【００８８】１０．上記１または５において、更に、前
記アドレスレジスタに格納された原アドレス、または前
記更新されたアドレスから、メモリをアクセスする実効
アドレスを生成する実効アドレス生成回路を有し、当該
実効アドレス生成回路は、前記サーキュラーアドレッシ
ング命令を実行しない場合は、前記原アドレスまたは更
新されたアドレスが実効アドレスとして出力され、前記
サーキュラーアドレッシング命令を実行する場合は、前
記原アドレスまたは更新されたアドレスのアドレスイン
デックスにベースポイントが加算された値が実効アドレ
スとして出力されることを特徴とするアドレス生成回
路。

【００８９】１１．上記１０において、前記実効アドレ
ス生成回路は、前記サーキュラーアドレッシング命令を
実行する場合に、前記原アドレスまたは更新されたアド
レスのアドレスインデックスと、前記ベースポイントと
の論理和を生成する論理和回路を有することを特徴とす
るアドレス生成回路。

【００９０】以上、本発明の保護範囲は、上記の実施の
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。

【００９１】

【発明の効果】以上本発明によれば、ＤＳＰなどのアド
レス生成回路において、サーキュラーアドレッシング機
能と通常アドレッシング機能、或いはアドレスレジスタ
演算機能、の回路を共用化することにより、アドレス生
成回路の回路規模を小さくすることができる。

【００９２】また、サーキュラーアドレッシング機能を
使わない時、サーキュラーアドレス更新回路及び実効ア
ドレス生成回路の一部の動作を停止させるようにしたの
で、アドレス生成回路の低消費電力化を実現することが
できる。

【図面の簡単な説明】

【図１】従来のアドレス生成回路の概略構成図である。

【図２】サーキュラーアドレッシングを説明するための
図である。

【図３】サーキュラーアドレッシングのアルゴリズムを
示す図表である。

【図４】本発明のアドレス生成回路の概略図である。

【図５】第１の実施の形態例におけるアドレス生成回路
の詳細図である。

【図６】図５のアドレス生成回路の動作を示す図表であ
る。

【図７】第１の実施の形態例におけるアドレス生成回路
の変形例を示す図である。

【図８】第２の実施の形態例におけるアドレス更新回路
の概略図である。

【図９】第２の実施の形態例におけるアドレス生成回路
を示す図である。

【図１０】第２の実施の形態例の動作を示す図表であ
る。

【図１１】第２の実施の形態例におけるアドレス生成回
路の変形例を示す図である。

【図１２】実効アドレス生成回路の第１の例を示す図で
ある。

【図１３】実効アドレス生成回路の第２の例を示す図で
ある。

【図１４】実効アドレス生成回路の第３の例を示す図で
ある。

【図１５】実効アドレス生成回路の第４の例を示す図で
ある。

【符号の説明】

１０アドレスレジスタ２０実効アドレス生成回路３０アドレス更新回路３５マスク回路３６第２のアドレス更新回路、サーキュラーアド
レス更新回路３７第１のアドレス更新回路、通常アドレス更新
回路

Claims

【特許請求の範囲】

【請求項１】原アドレスにステップ値を加算して更新さ
れたアドレスを生成するアドレス更新回路を有するアド
レス生成回路において、前記アドレス更新回路は、前記原アドレスとステップ値を加算する第１のアドレス
更新回路と、サーキュラーアドレッシング命令を実行する場合に、前
記原アドレスとステップ値が供給され、当該原アドレス
とステップ値及びサーキュラーモジュールサイズとを加
算する第２のアドレス更新回路と、前記サーキュラーアドレッシング命令を実行しない場合
に、前記第１のアドレス更新回路の出力を前記更新され
たアドレスとして出力し、前記サーキュラーアドレッシ
ング命令を実行する場合に、前記第１または第２のアド
レス更新回路の出力を前記更新されたアドレスとして出
力するセレクト回路とをすることを特徴とするアドレス
生成回路。
【請求項２】原アドレスにステップ値を加算して更新さ
れたアドレスを生成するアドレス更新回路を有するアド
レス生成回路において、前記アドレス更新回路は、前記原アドレスとステップ値を加算する第１のアドレス
更新回路と、サーキュラーアドレッシング命令を実行する場合に、前
記第１のアドレス更新回路の加算値とサーキュラーモジ
ュールサイズとを加算する第２のアドレス更新回路と、前記サーキュラーアドレッシング命令を実行しない場合
に、前記第１のアドレス更新回路の出力を前記更新され
たアドレスとして出力し、前記サーキュラーアドレッシ
ング命令を実行する場合に、前記第１または第２のアド
レス更新回路の出力を前記更新されたアドレスとして出
力するセレクト回路とを有することを特徴とするアドレ
ス生成回路。
【請求項３】請求項１または２において、更に、前記アドレスレジスタに格納された原アドレス、
または前記更新されたアドレスから、メモリをアクセス
する実効アドレスを生成する実効アドレス生成回路を有
し、当該実効アドレス生成回路は、前記サーキュラーアドレ
ッシング命令を実行しない場合は、前記原アドレスまた
は更新されたアドレスが実効アドレスとして出力され、
前記サーキュラーアドレッシング命令を実行する場合
は、前記原アドレスまたは更新されたアドレスのアドレ
スインデックスにベースポイントが加算された値が実効
アドレスとして出力されることを特徴とするアドレス生
成回路。