JPH10312222A - マイクロコンピュータ及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 ストールが発生した場合にも簡易にパイプラ
イン制御できると共に省電力を実現できるマイクロコン
ピュータ及び電子機器を提供すること。 【解決手段】 ＣＰＵはパイプラインにより命令を並列
処理しクロック制御回路はＣＰＵの大部分を動作させる
ＣＬＫ１を制御する。パイプラインのストール時にＣＬ
Ｋ１を停止することで、パイプライン制御の適正化、省
電力化を図る。バスアクセスに対するアクノリッジ信号
やバリッド信号の遅延、インターロックの発生によりパ
イプラインがストールする。ＣＰＵの一部は、ストール
時に停止しないクロックＣＬＫ２により動作する。積和
演算回路を動作させるＣＬＫ３は、ＣＬＫ１の停止時、
積和演算以外の命令実行時に停止する。ＢＣＵの応答の
ウェイトサイクル数を制御することで、ＣＰＵの実行速
度及び消費電力を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ及び電子機器に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】近年、家
庭用のゲーム装置、カーナビゲーションシステム、プリ
ンタ、携帯情報端末などの電子機器に組み込まれ、高度
な情報処理を実現できるマイクロコンピュータに対する
需要が高まっている。

【０００３】このようなマイクロコンピュータでは、処
理の高速化を図ることが重要な課題となっており、これ
を達成するものとしてパイプライン処理と呼ばれる技術
が知られている。パイプライン処理では、命令の処理を
複数のステージ（パイプラインステージ）に分け各命令
のステージを並列処理する。即ち命令の処理を、例えば
命令フェッチ、命令デコード、レジスタリード、アドレ
ス計算、命令実行、レジスタライトのステージに分け
る。そして例えば第１の命令によるレジスターリードや
アドレス計算を行っている際に、第２の命令のデコード
やフェッチを行う。このように命令をパイプラインによ
り処理することで、命令の処理のスループットを格段に
向上できる。

【０００４】しかしながら、このパイプライン処理にお
いては、データの依存関係等に起因するストールの問題
がある。この問題は例えば、第１の命令でメモリからロ
ードしたデータを直後の第２の命令で使用する場合等に
生じる。パイプラインを採用して処理の高速化を図りな
がらも、回路の小規模化を図るためには、ストール発生
時におけるパイプライン制御をできる限り簡易化するこ
とが望まれる。

【０００５】一方、マイクロコンピュータは携帯用の電
子機器などに使用されることが多く、このような電子機
器においては電池駆動による長時間動作への要求が高ま
っている。従って、このような電子機器に組み込まれる
マイクロコンピュータは、できる限り低消費電力である
ことが望まれる。

【０００６】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、スト
ールが発生した場合にも簡易にパイプライン制御できる
と共に、省電力を実現できるマイクロコンピュータ及び
電子機器を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明に係るマイクロコンピュータは、発行された各
命令のパイプラインステージをパイプライン制御により
並列処理する中央処理ユニットと、前記中央処理ユニッ
トを動作させる第１のクロックを制御するクロック制御
回路とを含み、前記クロック制御回路が、並列処理され
るパイプラインステージの中の少なくとも１つが所与の
要因によりストールした場合に、前記第１のクロックを
停止する制御を行うことを特徴とする。

【０００８】本発明によれば、パイプラインが所与の要
因によりストールした場合に、中央処理ユニットを動作
させる第１のクロックが停止する。そしてストールの解
消後に第１のクロックの停止が解除され、中央処理ユニ
ットの動作が再開する。本発明によれば、パイプライン
制御される回路間の同期を保つことができるため、スト
ール時のパイプライン制御を簡易化できる。またストー
ル時に中央処理ユニットの大部分の動作を停止できるた
め、省電力化を図れる。

【０００９】また本発明は、前記クロック制御回路が、
命令のフェッチ要求に対する第１のアクノリッジ信号が
少なくとも１クロックサイクル遅延した場合、命令デー
タの第１のバリッド信号が少なくとも１クロックサイク
ル遅延した場合、データのアクセス要求に対する第２の
アクノリッジ信号が少なくとも１クロックサイクル遅延
した場合、データの第２のバリッド信号が少なくとも１
クロックサイクル遅延した場合、前記中央処理ユニット
が内蔵する汎用レジスタのインターロックが発生した場
合、前記中央処理ユニットのバスアクセス要求よりも高
い優先順位を持つバスアクセス要求が発生した場合の少
なくとも１つの場合に、前記第１のクロックを停止する
制御を行うことを特徴とする。例えば命令フェッチ要求
に対する第１のアクノリッジ信号が遅延した場合には、
第１のクロックを停止し、第１のアクノリッジ信号がア
クティブになるのを待つことでストールを解消できる。
またレジスタ・インターロックが生じた場合には、第１
のクロックを停止し、レジスタ・インターロックが解除
されるのを待つことでストールを解消できる。またＤＭ
Ａリクエストや外部バスマスタによるリクエストなどの
高い優先順位を持つバスアクセス要求が発生した場合に
は、第１のクロックを停止し、そのバスアクセス要求の
処理が完了するのを待つことでストールを解消できる。

【００１０】また本発明は、前記クロック制御回路が、
前記第１のアクノリッジ信号の未返却数が０であること
を表すステート、１であることを表すステート及び２で
あることを表すステートを有する第１のステートマシー
ン、前記第１のバリッド信号の未返却数が０であること
を表すステート、１であることを表すステート及び２で
あることを表すステートを有する第２のステートマシー
ン、前記第２のアクノリッジ信号の未返却数が０である
ことを表すステート、１であることを表すステート及び
２であることを表すステートを有する第３のステートマ
シーン、前記第２のバリッド信号の未返却数が０である
ことを表すステート、１であることを表すステート及び
２であることを表すステートを有する第４のステートマ
シーンの少なくとも１つを含むことを特徴とする。この
ように未返却数が０、１、２であることを表すステート
を持たせることで、例えばリクエスト信号が連続して出
され且つアクノリッジ信号の返却が遅延した場合にも、
正常な動作を保証できることになる。

【００１１】また本発明は、前記クロック制御回路が、
前記中央処理ユニットを動作させる第２のクロックを、
パイプラインステージが前記所与の要因によりストール
した場合にも停止しないように制御することを特徴とす
る。このような第２のクロックを、ストール時にも動作
する必要がある回路ユニットに供給することで、マイク
ロコンピュータの正常動作を保証できる。

【００１２】また本発明は、前記第２のクロックが、前
記中央処理ユニットが内蔵する汎用レジスタへのデータ
アクセスを制御するレジスタ制御回路及び前記クロック
制御回路の少なくとも一方を動作させるクロックである
ことを特徴とする。このようにレジスタ制御回路を第２
のクロックにより動作させることで、レジスタへのデー
タ書き込み時の誤動作等を防止できる。またクロック制
御回路を第２のクロックにより動作させることで、第１
のクロックの停止処理を適正に行うことが可能となる。

【００１３】また本発明は、前記中央処理ユニットが、
前記クロック制御回路に出力され且つ１つのバスアクセ
ス要求について１クロックサイクル期間だけアクティブ
になる第１のリクエスト信号と、前記中央処理ユニット
からのバスアクセス要求を受け付けるバス制御ユニット
に対して出力され且つ前記第１のリクエスト信号がアク
ティブになってから前記バス制御ユニットからのアクノ
リッジ信号がアクティブになるまでの期間アクティブに
なる第２のリクエスト信号とを生成するインターフェー
ス回路を含むことを特徴とする。このようにすること
で、クロック制御回路は、パイプラインがストールした
か否かを第１のリクエスト信号を用いて判断できる。ま
たバス制御ユニットは、中央処理ユニットからバスアク
セス要求があったか否かを第２のリクエスト信号を用い
て判断できる。このように２種類のリクエスト信号を用
意することで、クロック制御回路を正常に動作させるこ
とができる共に、バス制御ユニットとのインターフェー
ス処理を適正化できる。

【００１４】また本発明は、前記クロック制御回路が、
前記中央処理ユニットの制御の下で動作する所与の回路
ユニットを動作させる第３のクロックを、パイプライン
ステージが前記所与の要因によりストールした場合及び
前記回路ユニットを使用しない命令を処理する場合のい
ずれかの場合に停止する制御を行うことを特徴とする。
このようにすることで、中央処理ユニットと所与の回路
ユニットとの同期関係を維持できると共に、この回路ユ
ニットの無駄な電力の消費を解消できる。

【００１５】また本発明は、前記回路ユニットが、積和
演算回路、乗算器、加算器、除算器及びバレルシフタの
少なくとも１つであることを特徴とする。これらの回路
ユニットは回路規模が大きく高速度で動作する。従っ
て、ストール時や、これらの回路ユニットを使用しない
命令の処理時に、これらの回路ユニットの動作を停止す
ることで、消費電力の大幅な低減化を期待できる。

【００１６】また本発明は、前記中央処理ユニットから
のバスアクセス要求を受け付けるバス制御ユニットと、
前記バスアクセス要求に対する前記バス制御ユニットの
応答のウェイトサイクル数を制御するウェイト制御回路
とを含むことを特徴とする。

【００１７】本発明によれば、バス制御ユニットの応答
のウェイトサイクル数を制御することで、第１のクロッ
クの停止期間が制御される。これにより中央処理ユニッ
トの実行速度や消費電力を自動的に制御できることにな
る。

【００１８】また本発明は、前記ウェイト制御回路が、
所与の設定値に基づき決定される周期でアクティブにな
る周期信号を生成する回路と、前記中央処理ユニットか
らのリクエスト信号がアクティブとなり且つ前記周期信
号がアクティブとなった場合にアクティブになるアクノ
リッジ信号を生成する回路とを含むことを特徴とする。
このような周期信号を用いてアクノリッジ信号を生成す
れば、少ない回路規模で簡易にウェイトサイクル数を制
御できるようになり、中央処理ユニットの実行速度や消
費電力を制御できるようになる。

【００１９】また本発明に係る電子機器は、上記のいず
れかのマイクロコンピュータと、前記マイクロコンピュ
ータの処理対象となるデータの入力源と、前記マイクロ
コンピュータにより処理されたデータを出力するための
出力装置とを含むことを特徴とする。このようにすれ
ば、小規模で省電力のマイクロコンピュータを電子機器
に組み込むことが可能となり、電子機器の低コスト化、
コンパクト化、低消費電力化を図ることができる。

【００２０】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。

【００２１】（実施例１） １．構成 実施例１は、パイプラインステージがストールした場合
に、ＣＰＵ（中央処理ユニット）の動作クロックを停止
する実施例である。

【００２２】図１にマイクロコンピュータ１００のブロ
ック図の例を示す。このブロック図は、実施例１、２、
３に共通に使用されるブロック図である。

【００２３】ここでマイクロコンピュータ１００は、発
行された命令を処理するＣＰＵ１０２、バスの制御を行
うＢＣＵ（バス制御ユニット）１０８、命令やデータを
記憶する内部メモリ１１０を含む。なおマイクロコンピ
ュータ１００の外部には外部アドレスバス、外部データ
バスが設けられており、これらの外部アドレスバス、外
部データバスには、外部メモリ１１４などの各種の周辺
装置が接続される。

【００２４】ＢＣＵ（バス制御ユニット）１０８は、各
種のバスの制御を行うものであり、これにより、例えば
ＣＰＵ１０２と、内部メモリ１１０、外部メモリ１１４
との間でのデータ転送等が可能となる。

【００２５】Ｉ＿ＡＤＤＲ＿ＢＵＳは命令アドレスバス
であり、Ｉ＿ＤＡＴＡ＿ＢＵＳは命令データバスであ
る。これらのバスを用いて内部メモリ１１０や外部メモ
リ１１４から命令が読み出される。またＤ＿ＡＤＤＲ＿
ＢＵＳはデータアドレスバスであり、Ｄ＿ＤＡＴＡ＿Ｂ
ＵＳはデータバスである。これらのバスを用いて内部メ
モリ１１０や外部メモリ１１４から命令処理に必要なデ
ータが読み出される。このように本実施例のマイクロコ
ンピュータではいわゆるハーバードアーキテクチャのバ
ス構成を採用している。

【００２６】ＣＰＵ１０２は、命令デコーダ１２０、Ｐ
Ｃ（プログラムカウンタ）１２６、汎用レジスタ１３
０、レジスタ制御回路１３１、ＡＬＵ１３６、積和演算
回路１４０、クロック制御回路１０、インターフェース
回路３０などを含む。

【００２７】ここで命令デコーダ１２０は、Ｉ＿ＤＡＴ
Ａ＿ＢＵＳからＩＲＩＮを介して入力された命令を受け
付けると共に解析し、命令の実行に必要な種々の制御信
号を出力する。例えば命令に応じた種々の指示を、即値
生成器１２２を介してＣＰＵ１０２の各部に与える。

【００２８】即値生成器１２２は、命令に含まれる即値
に基づき、命令の実行時に使用する３２ビットの即値デ
ータを生成したり、各命令の実行に必要な０、±１、±
２、±４のconstantデータを生成したりする。ＰＣイン
クリメンタ１２４は、１つの命令を実行する毎にＰＣ１
２６の値をインクリメントする処理を行う。アドレス加
算器１２８は、各種レジスタに格納されている情報や即
値生成器１２２で生成される即値データを用いて加算処
理を行い、内部メモリ１１０や外部メモリ１１４からの
読み出し処理に必要なアドレスを生成する。

【００２９】汎用レジスタ１３０は、１６本の３２ビッ
トのレジスタＲ０〜Ｒ１５を含んでおり、読み出しポー
ト１１８、１１９を有する。レジスタ制御回路１３１
は、汎用レジスタ１３０へのデータアクセス（データ書
き込み・読み出し）を制御する。ＳＰ１３２は、スタッ
クポインタ専用の３２ビットのレジスタであり、スタッ
クの先頭番地を指すスタックポインタを格納する。ＰＳ
Ｒ（プロセッサステータスレジスタ）１３４は、各種の
フラグを格納する３２ビットのレジスタである。

【００３０】ＡＬＵ（算術論理演算ユニット）１３６
は、ＣＰＵ１０２の制御の下で、加減演算などの算術演
算や論理和、論理積、論理シフトなどの論理演算を行う
ものである。ゼロディテクタ１３８は、ＡＬＵ１３６の
演算結果が零か否かを検出するものである。積和演算回
路１４０は、バスマルチプレクサ１３９、ＡＵＸ＿ＢＵ
Ｓを介して入力されるデータに基づき、ＣＰＵ１０２の
制御の下で積和演算を実行するものであり、図示しない
乗算器、加算器、積和結果レジスタを含む。この積和演
算回路１４０は乗算器や除算器としても機能する。バス
バイバス１４２は、所与の期間にバスのバイパスを行う
回路である。

【００３１】クロック制御回路１０は、ＣＰＵ１０２を
動作させるクロックＣＬＫ１、ＣＬＫ２の制御を行う。
インターフェース回路３０は、各種のインターフェース
信号（リクエスト信号、アクノリッジ信号、データバリ
ッド信号等）を用いて、ＢＣＵ１０８との間のデータ転
送のインターフェースを行う。

【００３２】なおＰＡ＿ＢＵＳ、ＰＢ＿ＢＵＳ、ＷＷ＿
ＢＵＳ、ＸＡ＿ＢＵＳは、ＣＰＵ１０２の内部バスであ
る。ＩＡ、ＤＡは、各々、ＣＰＵ１０２からＩ＿ＡＤＤ
Ｒ＿ＢＵＳ、Ｄ＿ＡＤＤＲ＿ＢＵＳにアドレスを出力す
るためのものである。ＤＩＮは、Ｄ＿ＤＡＴＡ＿ＢＵＳ
からのデータをＣＰＵ１０２に入力するためのものであ
り、ＤＯＵＴは、ＣＰＵ１０２からのデータをＤ＿ＤＡ
ＴＡ＿ＢＵＳに出力するためのものである。

【００３３】２．本実施例の特徴及びパイプラインのス
トール さて本実施例の特徴は、パイプラインステージがストー
ルした場合に、ＣＰＵ１０２の一部を除く大部分を動作
させるクロックであるＣＬＫ１（第１のクロック）を停
止する点にある。ＣＬＫ１を停止する制御は図１のクロ
ック制御回路１０が行う。クロック制御回路１０には、
マイクロコンピュータ１００の内部に設けられる図示し
ない発振回路或いは外部から、クロックＣＬＫが供給さ
れる。そしてパイプラインが後述する所与の要因により
ストールした場合にＣＬＫを所与の期間だけマスクし
て、これをＣＬＫ１として出力する。これによりストー
ルが生じた場合にもパイプラインを適正に制御できる。
またＣＬＫ１が停止することにより無駄な電力の消費を
回避できる。

【００３４】なお本実施例のクロック制御回路１０は、
ストールが発生した場合にも停止しないクロックである
ＣＬＫ２（第２のクロック）も出力する。ＣＰＵ１０２
の回路ユニットの中で、ストールが発生した場合にも動
作させる必要がある回路ユニットは、このＣＬＫ２によ
り動作させる。

【００３５】次にパイプラインのストールについて説明
する。ストールは、ＣＰＵ１０２のバスアクセス（メモ
リアクセス）要求が待たされた場合（図２（Ａ））や、
レジスタのインターロック（データ・ハザード）が生じ
た場合（図２（Ｂ））などに発生する。なお図２
（Ａ）、（Ｂ）に示すように本実施例では、各命令の処
理は、Ｆ（命令フェッチ）、Ｄ（命令デコード）、Ｒ
（レジスタリード）、Ａ（アドレス計算）、Ｅ（命令実
行）、Ｗ（レジスタライト）というように６段のステー
ジに分けられる。また各命令の処理は３クロックサイク
ルで完了する。

【００３６】図２（Ａ）のパイプライン処理では、レジ
スタＲ８の内容で指定されるアドレス［％Ｒ８］により
メモリからデータを読み出しレジスタＲ０に書き込む第
１のロード命令が、まず処理される。次にレジスタＲ９
の内容で指定されるアドレス［％Ｒ９］によりメモリか
らデータを読み出しレジスタＲ１に書き込む第２のロー
ド命令が処理される。次に上記第１、第２のロード命令
によりレジスタＲ０、Ｒ１に書き込まれたデータを加算
し、加算結果をレジスタＲ０に書き込む加算命令が処理
される。この時、アドレス［％Ｒ８］は外部メモリ１１
４のアドレスであるため、上記第２のロード命令と異な
り上記第１のロード命令によるバスアクセス要求は例え
ば１クロックサイクルだけ待たされる。

【００３７】本実施例では、このようにバスアクセス要
求が待たされパイプラインがストールした場合に、図２
（Ａ）のＤ１に示すようにＣＰＵ１０２の大部分を動作
させるクロックであるＣＬＫ１を停止する。このように
することで、アドレス[％Ｒ８］から読み出されたデー
タをレジスタＲ０に適正に書き込めると共に（Ｄ２）、
第２のロード命令や加算命令を適正に実行できるように
なる（Ｄ３）。即ち、ストールが生じた場合にもパイプ
ラインを適正に制御できる。またＣＰＵ１０２の大部分
を動作させるクロックであるＣＬＫ１が停止すること
で、無駄な電力の消費を回避できる。またパイプライン
がストールした場合に、自動的に省電力モードにするこ
とが可能となる。

【００３８】図２（Ｂ）のパイプライン処理では、レジ
スタＲ３の内容で指定されるアドレス［％Ｒ３］により
メモリからデータを読み出しレジスタＲ１に書き込むロ
ード命令が、まず処理される。次にレジスタＲ５に書き
込まれたデータと上記ロード命令によりレジスタＲ１に
書き込まれたデータを加算して、加算結果をレジスタＲ
５に書き込む加算命令が処理される。このように第１の
命令でメモリからレジスタにデータをロードし、その直
後の第２の命令でそのレジスタのデータを使用すると、
いわゆるレジスタ・インタロックが発生する。即ち加算
命令を適正に実行するためにはＤ４の時点でレジスタＲ
１にデータが書き込まれている必要があるが、図２
（Ｂ）ではＤ５の時点でデータが書き込まれるため加算
命令を適正に実行できない。

【００３９】そこで本実施例では、このようなレジスタ
・インタロックが生じパイプラインがストールした場合
に、Ｄ６に示すようにＣＬＫ１を停止する。これにより
加算命令のＥステージがＤ７に示す位置にシフトするた
め、加算命令を適正に実行できると共に、省電力化も図
れる。

【００４０】バスアクセス要求が待たされた場合のパイ
プライン制御について図３（Ａ）、（Ｂ）、（Ｃ）を用
いて更に詳しく説明する。図３（Ａ）に示すように、Ｃ
ＰＵ１０２（インターフェース回路３０）とＢＣＵ１０
８は、ＣＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌ、ＣＰＵ＿ＩＲ＿Ａ
ＣＫ＿１Ｌ、ＣＰＵ＿ＩＲ＿ＶＬＤ＿１Ｌ、ＣＰＵ＿Ｄ
ＡＴＡ＿ＲＥＱ＿１Ｌ、ＣＰＵ＿ＤＡＴＡ＿ＡＣＫ＿１
Ｌ及びＣＰＵ＿ＤＡＴＡ＿ＶＬＤ＿１Ｌを用いてデータ
転送を制御している。なお上記の”１Ｌ”の表記は、ク
ロックの立ち上がりで信号がアクティブになることを意
味する。

【００４１】図３（Ｂ）に、命令のフェッチ要求の際の
タイミングチャートを示す。命令フェッチを要求する場
合には、ＣＰＵ１０２（インターフェース回路３０）
は、ＣＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌ（命令リクエスト）を
アクティブ（＝１）にし（図３（Ｂ）のＥ１）、その１
／２クロックサイクル後にＩＡ及びＩ＿ＡＤＤＲ＿ＢＵ
Ｓを介してＢＣＵ１０８に命令アドレスを出力する（Ｅ
２）。

【００４２】ノーウェイトで命令フェッチ要求をアクノ
リッジできる場合には、ＢＣＵ１０８は、ＣＰＵ＿ＩＲ
＿ＲＥＱ＿１Ｌがアクティブになってから１クロックサ
イクル後にＣＰＵ＿ＩＲ＿ＡＣＫ＿１Ｌ（命令アクノリ
ッジ）をアクティブにする（Ｅ３）。更にノーウェイト
で命令データをバリッドにできる場合には、ＢＣＵ１０
８は、ＣＰＵ＿ＩＲ＿ＶＬＤ＿１Ｌ（命令バリッド）を
ＣＰＵ＿ＩＲ＿ＡＣＫ＿１Ｌと同時にアクティブにし
（Ｅ４）、その１／２クロックサイクル後にＩ＿ＤＡＴ
Ａ＿ＢＵＳ及びＩＲＩＮを介してＣＰＵ１０２に命令デ
ータを出力する（Ｅ５）。

【００４３】ＣＰＵ１０２が、内部メモリ１１０に対し
てハーバードアーキテクチャのバスを用いてアクセスで
きる時には、このようにノーウェイトで命令をフェッチ
できる。そしてこの時にはＣＬＫ１は停止しない。

【００４４】一方、ＢＣＵ１０８が、優先度の高いバス
要求を処理している場合等には、例えばＤＭＡリクエス
トやＤＲＡＭリフレッシュを処理している場合には、命
令フェッチ要求に対するアクノリッジ信号が遅延する。
即ちＣＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌがアクティブになって
から例えば２クロックサイクル後にＣＰＵ＿ＩＲ＿ＡＣ
Ｋ＿１Ｌがアクティブになる（Ｅ６）。このようにＣＰ
Ｕ＿ＩＲ＿ＡＣＫ＿１Ｌがアクティブになるのが遅延す
ると、クロック制御回路１０は、ＣＬＫ１を例えば１ク
ロックサイクルだけ停止する（Ｅ７）。これにより、ア
クノリッジ信号が遅延した場合にもパイプラインを適正
に制御することが可能となる。なおＣＰＵ１０２は、Ｃ
ＰＵ＿ＩＲ＿ＡＣＫ＿１Ｌがアクティブになるまで、Ｃ
ＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌのレベル及びＩＡの値を保持
する。

【００４５】図３（Ｃ）に、データのリード要求の際の
タイミングチャートを示す。ＣＰＵ１０２は、ＣＰＵ＿
ＤＡＴＡ＿ＲＥＱ＿１Ｌ（データリクエスト）をアクテ
ィブにしてデータのリード要求を行い、ＤＡ及びＤ＿Ａ
ＤＤＲ＿ＢＵＳを介してアドレスを出力する。ＢＣＵ１
０８は、ＣＰＵ＿ＤＡＴＡ＿ＡＣＫ＿１Ｌ（データアク
ノリッジ）、ＣＰＵ＿ＤＡＴＡ＿ＶＬＤ＿１Ｌ（データ
バリッド）をアクティブにして、バスアクセスのアクノ
リッジ信号やデータのバリッド信号をＣＰＵ１０２に出
力し、Ｄ＿ＤＡＴＡ＿ＢＵＳ及びＤＩＮを介してデータ
をＣＰＵ１０２に出力する。そしてアクノリッジ信号や
バリッド信号が遅延した場合には、クロック制御回路１
０がＣＬＫ１を停止し、これに対処する。

【００４６】なおデータライトを行う場合には、ＣＰＵ
１０２は、図３（Ｃ）のＤＡと同じタイミングでＤＯＵ
Ｔにデータを出力する。またデータライト時には、ＣＰ
Ｕ＿ＤＡＴＡ＿ＶＬＤ＿１Ｌは使用されない。

【００４７】ＢＣＵ１０８が、メモリアクセスに時間を
要する外部メモリ１１４にアクセスする場合や、１６ビ
ットのデータバスを用いバスサイクルを２回起動し３２
ビットのデータをリードする場合（１６ビットの外部デ
ータバスを用いてマイクロコンピュータの周辺装置にア
クセスする場合）等には、データのバリッド信号が遅延
する。即ちＣＰＵ＿ＤＡＴＡ＿ＡＣＫ＿１Ｌがアクティ
ブになってから（Ｅ８）、例えば１クロックサイクル後
にＣＰＵ＿ＤＡＴＡ＿ＶＬＤ＿１Ｌがアクティブになる
（Ｅ９）。このようにＣＰＵ＿ＤＡＴＡ＿ＶＬＤ＿１Ｌ
がアクティブになるのが遅延すると、クロック制御回路
１０は、ＣＬＫ１を例えば１クロックサイクルだけ停止
する（Ｅ１０）。これにより、データのバリッド信号が
遅延した場合にもパイプラインを適正に制御できること
になる。

【００４８】さてストール時にパイプラインを適正に制
御する手法の１つとして、各ステージの処理に必要な各
種の制御信号（フェッチ信号、デコード信号、レジスタ
リード信号、メモリリード信号、演算開始信号、レジス
タライト信号等）の状態をパイプラインレジスタに格納
し、ストールが解消するまでこれらの制御信号の状態が
変化しないように保持しておく手法が考えられる。

【００４９】しかしながら、この手法によると、上記制
御信号を格納するためにパイプラインレジスタが大規模
化し、消費電力の増加を招く。また制御信号の状態が変
化しないように、各ステージ毎に制御回路（ステートマ
シーン）を設ける必要があり、回路設計が複雑化する。
また、ＣＰＵを動作させるクロック、特にＣＰＵ内のパ
イプラインレジスタや各ステージ毎に設けられた上記制
御回路を動作させるクロックは、パイプラインのストー
ル時にも停止していないため、電力が無駄に消費されて
しまう。

【００５０】本実施例によれば、ＣＰＵを動作させるク
ロックをストール時に停止することでストール時のパイ
プライン制御の適正化を図っている。従って、上記手法
で問題となった回路規模や消費電力の増加、回路設計の
複雑化、電力の無駄な消費などの問題を解消できること
になる。

【００５１】３．クロック制御回路 図４にクロック制御回路１０の回路図の例を示す。命令
アクノリッジウェイト回路１２（第１のステートマシー
ン）、命令バリッドウェイト回路１４（第２のステート
マシーン）、データアクノリッジウェイト回路１６（第
３のステートマシーン）、データバリッドウェイト回路
１８（第４のステートマシーン）、インターロックウェ
イト回路２０及び外部リクエストウェイト回路２２の出
力のいずれかがアクティブになると、ＣＰＵ＿ＳＴＯＰ
＿０Ｌがアクティブになる。するとこのＣＰＵ＿ＳＴＯ
Ｐ＿０ＬによりＣＬＫがマスクされ、ＣＰＵ＿ＳＴＯＰ
＿０Ｌがアクティブになる期間、ＣＬＫ１が停止する。
一方、パイプラインのストール時にも動作させる回路ユ
ニットに対しては、ＣＬＫをバッファリングした第２の
クロックＣＬＫ２が供給される。

【００５２】各回路１２〜２２の出力は、以下に示す要
因ＦＣ１〜ＦＣ６が生じた場合にアクティブになる。

【００５３】ＦＣ１ ＣＰＵからＢＣＵへの命令フェッチ要求に対するアクノ
リッジ信号が遅延した場合（アクノリッジ信号がアクテ
ィブになるのを待つ場合） ＦＣ２ 命令フェッチ要求に対するアクノリッジ信号をＢＣＵが
ＣＰＵに返したが命令データのバリッド信号が遅延した
場合（バリッド信号がアクティブになるのを待つ場合） ＦＣ３ ＣＰＵからＢＣＵへのデータアクセス要求に対するアク
ノリッジ信号が遅延した場合（リード及びライト時） ＦＣ４ データアクセス要求に対するアクノリッジ信号をＢＣＵ
がＣＰＵに返したがデータのバリッド信号が遅延した場
合（リード時のみ） ＦＣ５ データリード時にレジスタ・インタロックが生じた場合 ＦＣ６ ＣＰＵ以外のバスアクセス要求にＢＣＵが応答するため
にＣＰＵのメモリアクセスが待たされた場合（周辺装置
が外部バスマスタになる場合等） ３．１ 命令アクノリッジウェイト回路（第１のステー
トマシーン） 図５（Ａ）、（Ｂ）に、命令アクノリッジウェイト回路
１２の状態遷移図及びこの回路の動作を説明するための
タイミングチャートを示す。

【００５４】図５（Ａ）に示すように、命令アクノリッ
ジウェイト回路１２は、”００”、”０１”、”１１”
の３つのステート（ＳＴＡＴＥ＿ＷＡＩＴ＿ＩＲ＿ＡＣ
Ｋ）を持ち、これらの”００”、”０１”、”１１”
は、各々、アクノリッジ信号の未返却数が０、１、２で
あることを示す。また命令アクノリッジウェイト回路１
２の入力信号はＲＥＱ（＝ＰＲＩＭＥ＿ＩＲ＿ＲＥＱ）
及びＡＣＫ（＝ＣＰＵ＿ＩＲ＿ＡＣＫ＿１Ｌ）であり、
出力信号はＷＡＩＴ＿ＩＲ＿ＡＣＫ＿０Ｌである。な
お”０Ｌ”の表記は、クロックの立ち下がりで変化する
信号であることを意味する。

【００５５】ここでＣＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌは、Ｃ
ＰＵがＢＣＵに命令のフェッチ要求をした時にアクティ
ブになる信号であり、ＣＰＵ＿ＩＲ＿ＡＣＫ＿１Ｌは、
ＣＰＵからの命令フェッチ要求をＢＣＵが受け付けた時
にアクティブになる信号である。またＰＲＩＭＥ＿ＩＲ
＿ＲＥＱは、１つの命令の実行を終了した場合に次の命
令をフェッチするための信号である。ＰＲＩＭＥ＿ＩＲ
＿ＲＥＱは、ＣＰＵ＿ＩＲ＿ＡＣＫ＿１Ｌがアクティブ
になったか否かに関わらず、１つの命令の実行に対して
１クロックサイクルのみアクティブになるのに対し、Ｃ
ＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌは図５（Ｂ）のＦ１、Ｆ２に
示すように、対応するＣＰＵ＿ＩＲ＿ＡＣＫ＿１Ｌがア
クティブになるまでアクティブ状態を保持する。命令ア
クノリッジウェイト回路１２の状態を変化させる信号と
して、ＣＰＵ＿ＩＲ＿ＲＥＱ＿１ＬではなくＰＲＩＭＥ
＿ＩＲ＿ＲＥＱを使用することで、必要な数だけの命令
リクエストをステートマシーンに入力できるため、回路
を正常動作させることができる。

【００５６】図５（Ａ）の状態遷移図について説明す
る。ＲＥＱが１（アクティブ）になると（Ｆ３）、ステ
ート（ＳＴＡＴＥ＿ＷＡＩＴ＿ＩＲ＿ＡＣＫ）が”０
１”に移行する（Ｆ４）。そして次にＡＣＫが１になる
と”００”に戻る（Ｆ５、Ｆ６）。

【００５７】一方、ＲＥＱが１になり”０１”に移行し
た後（Ｆ７、Ｆ８）、ＲＥＱ及びＡＣＫが共に０である
とステートが”０１”に留まり、ウェイト状態になる
（Ｆ９、Ｆ１０）。そして次にＲＥＱが０のままでＡＣ
Ｋが１になると”００”に戻る（Ｆ１１、Ｆ１２）。

【００５８】ＲＥＱ３が出された後、ＡＣＫ３が返され
る前にＲＥＱ４が出された場合には（Ｆ１３、Ｆ１
４）、ステートは、”０１”、”１１”、”０１”、”
００”というように変化する（Ｆ１５）。ＲＥＱ３が出
された後にＣＬＫ１はすぐに停止しないため（Ｆ１
６）、次のＲＥＱ４が出されてしまう。従って、これら
のＲＥＱ３、ＲＥＱ４に対応するＡＣＫ３、ＡＣＫ４が
返されるのを待つ必要がある。本実施例によれば、アク
ノリッジ信号の未返却数が２であることを表すステー
ト”１１”を用意することで、このような場合にも適正
に対処できる。即ちＡＣＫ３及びＡＣＫ４が返された後
に、ＣＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌがインアクティブにな
るように制御できる（Ｆ２）。

【００５９】なおＲＥＱに対してＡＣＫがノーウェイト
で返されない場合には、ＲＥＱ４が出された後にＣＬＫ
１は停止する（Ｆ１８）。これによりＣＰＵの動作も停
止するため、ＲＥＱ４の次のリクエストがＣＰＵから連
続して出ることはない。従って、アクノリッジ信号の未
返却数が３以上あることを表すステートを用意する必要
はない。

【００６０】命令アクノリッジウェイト回路１２は、ス
テートが”０１”又は”１１”で且つＡＣＫ（ＣＰＵ＿
ＩＲ＿ＡＣＫ＿１Ｌ）がインアクティブの時にアクティ
ブになる信号ＷＡＩＴ＿ＩＲ＿ＡＣＫ＿１Ｌを生成し、
このＷＡＩＴ＿ＩＲ＿ＡＣＫ＿１Ｌを１／２クロックサ
イクル遅延させた信号であるＷＡＩＴ＿ＩＲ＿ＡＣＫ＿
０Ｌを出力する。ＷＡＩＴ＿ＩＲ＿ＡＣＫ＿０Ｌがアク
ティブになると、そのアクティブ期間にＣＬＫがマスク
されるため（図４参照）、ＣＬＫ１が停止することにな
る（Ｆ１７〜Ｆ２０）。

【００６１】３．２ 命令バリッドウェイト回路（第２
のステートマシーン） 図６（Ａ）、（Ｂ）に、命令バリッドウェイト回路１４
の状態遷移図及びこの回路の動作を説明するためのタイ
ミングチャートを示す。

【００６２】図６（Ａ）に示すように命令バリッドウェ
イト回路１４は、前述の命令アクノリッジウェイト回路
１２と同様に”００”、”０１”、”１１”の３つのス
テート（ＳＴＡＴＥ＿ＷＡＩＴ＿ＩＲ＿ＶＬＤ）を持
つ。これらのステートは、各々、バリッド信号の未返却
数が０、１、２であることを表すものである。また命令
バリッドウェイト回路１４の入力信号はＡＣＫ（＝ＣＰ
Ｕ＿ＩＲ＿ＡＣＫ＿１Ｌ）及びＶＬＤ（＝ＣＰＵ＿ＩＲ
＿ＶＬＤ＿１Ｌ）であり、出力信号はＷＡＩＴ＿ＩＲ＿
ＶＬＤ＿０Ｌである。ここでＣＰＵ＿ＩＲ＿ＶＬＤ＿１
Ｌは、ＢＣＵがＣＰＵに対して命令データを出力する時
にアクティブになる信号である。

【００６３】図６（Ａ）の状態遷移図について説明す
る。ＡＣＫが１（アクティブ）になった時に、ＶＬＤも
ノーウェイトで１になるとステートは”００”に留まる
（Ｇ１、Ｇ２、Ｇ３）。

【００６４】一方、ＡＣＫは１になったがＶＬＤが０
（インアクティブ）のままであるとステートは”０１”
に移行する（Ｇ４、Ｇ５、Ｇ６）。即ちＶＬＤがアクテ
ィブになるのを待つ状態になる。その後、ＡＣＫ及びＶ
ＬＤが共に０のままである場合にはステートは”０１”
に留まり（Ｇ７、Ｇ８、Ｇ９）、ＶＬＤが１になると、
ステートは”００”に戻る（Ｇ１０、Ｇ１１、Ｇ１
２）。

【００６５】ＡＣＫ３を受け付けた後、ＶＬＤ３を受け
付ける前にＡＣＫ４を受け付けた場合には（Ｇ１３、Ｇ
１４、Ｇ１５）、ステートは、”０１”、”１１”、”
０１”、”００”というように変化する（Ｇ１６）。Ｒ
ＥＱ３が出された後にＣＬＫ１はすぐに停止しないた
め、次のＲＥＱ４が出されてしまい、これらのＲＥＱ
３、ＲＥＱ４に対応するＶＬＤ３、ＶＬＤ４がアクティ
ブになるのを待つ必要がある。本実施例によれば、バリ
ッド信号の未返却数が２であることを表すステート”１
１”を用意することで、このような場合にも適正に対処
できる。

【００６６】命令バリッドウェイト回路１４は、ステー
ト（ＳＴＡＴＥ＿ＷＡＩＴ＿ＩＲ＿ＶＬＤ）が”０１”
又は”１１”で且つＣＰＵ＿ＩＲ＿ＶＬＤ＿０Ｌ（ＣＰ
Ｕ＿ＩＲ＿ＶＬＤ＿１Ｌを１／２クロックサイクル遅延
させた信号）がインアクティブの時にアクティブになる
信号ＷＡＩＴ＿ＩＲ＿ＶＬＤ＿０Ｌを出力する。ＷＡＩ
Ｔ＿ＩＲ＿ＶＬＤ＿０Ｌがアクティブになると、そのア
クティブ期間にＣＬＫがマスクされるため（図４参
照）、ＣＬＫ１が停止することになる（Ｇ１７〜Ｇ２
２）。

【００６７】３．３ データアクノリッジウエイト回路
（第３のステートマシン）、データバリッドウェイト回
路（第４のステートマシーン） データアクノリッジウェイト回路１６の状態遷移図及び
タイミングチャートは、図５（Ａ）、（Ｂ）とほぼ同様
であり、データバリッドウェイト回路１８の状態遷移図
及びタイミングチャートは図６（Ａ）、（Ｂ）とほぼ同
様にあるため、詳しい説明を省略する。

【００６８】なおデータアクノリッジウェイト回路１６
の入力信号はＲＥＱ（＝ＰＲＩＭＥ＿ＤＡＴＡ＿ＲＥ
Ｑ）及びＡＣＫ（＝ＣＰＵ＿ＤＡＴＡ＿ＡＣＫ＿１Ｌ）
であり、出力信号はＷＡＩＴ＿ＤＡＴＡ＿ＡＣＫ＿０Ｌ
である。またデータバリッドウェイト回路１８の入力信
号はＡＣＫ（＝ＣＰＵ＿ＤＡＴＡ＿ＡＣＫ＿１Ｌ）及び
ＶＬＤ（＝ＣＰＵ＿ＤＡＴＡ＿ＶＬＤ＿１Ｌ）であり、
出力信号はＷＡＩＴ＿ＤＡＴＡ＿ＶＬＤ＿０Ｌである。
ここでＣＰＵ＿ＤＡＴＡ＿ＲＥＱ＿１Ｌは、ＣＰＵがＢ
ＣＵにデータのアクセス要求をした時にアクティブにな
る信号であり、ＣＰＵ＿ＤＡＴＡ＿ＡＣＫ＿１Ｌは、Ｃ
ＰＵからのデータアクセス要求をＢＣＵが受け付けた時
にアクティブになる信号である。またＰＲＩＭＥ＿ＤＡ
ＴＡ＿ＲＥＱは、ＣＰＵがメモリアクセスをする命令を
実行した時にＲＡフェーズでアクティブになる信号であ
る。またＣＰＵ＿ＤＡＴＡ＿ＶＬＤ＿１Ｌは、ＢＣＵが
ＣＰＵに対しデータを出力する時にアクティブになる信
号である。

【００６９】３．４ インターロックウェイト回路 まずレジスタ・インタロックについて詳細に説明する。
レジスタ・インタロックは、第１の命令でメモリからレ
ジスタにデータをロードし、その直後の第２の命令でそ
のレジスタのデータを使用する場合に発生する。例えば
第１、第２の命令が下記に示すものである場合を考え
る。

【００７０】 ＬＤ ％Ｒ１，［％Ｒ３］・・・（第１の命令） ＡＤＤ ％Ｒ５，％Ｒ１ ・・・（第２の命令） 上記の命令の実行前にレジスタＲ１、Ｒ３、Ｒ５及びア
ドレス［Ｋ］で指定されるメモリ領域に格納されている
データ、並びに上記の命令実行後にこれらのレジスタ及
びメモリ領域に格納されるべきデータを、図７（Ａ）に
示す。図中の”−”はドントケアである事を表し、ここ
ではレジスタＲ１にデータＪが格納されていたとする。

【００７１】図７（Ｂ）に、クロック停止及びバスバイ
パスを行わない場合のタイミングチャートを示す。まず
第１の命令のＲＡフェーズにより、汎用レジスタ１３０
の読み出しポート１１８（図１参照）からデータＫが読
み出される（Ｈ１）。このデータＫは、ＤＡを介してＤ
＿ＡＤＤＲ＿ＢＵＳに出力され（Ｈ２）、これによりメ
モリからデータＭが読み出され、Ｄ＿ＤＡＴＡ＿ＢＵ
Ｓ、ＤＩＮを介してＣＰＵにデータＭが入力される（Ｈ
３）。

【００７２】一方、第２の命令のＲＡフェーズにより、
読み出しポート１１８、１１９からデータＪ、Ｌが読み
出され、ＰＡ＿ＢＵＳ、ＰＢ＿ＢＵＳに出力される（Ｈ
４、Ｈ５）。次に第２の命令のＥＷフェーズにより、Ｐ
Ａ＿ＢＵＳ、ＰＢ＿ＢＵＳ上のデータＪ、Ｌが加算され
（Ｈ６）、レジスタＲ５に加算結果データＪ＋Ｌが書き
込まれる（Ｈ７）。

【００７３】このように、クロック停止及びバスバイパ
スを行わない図７（Ｂ）の例では、レジスタＲ５に誤っ
たデータＪ＋Ｌ（正しいデータはＭ＋Ｌ）が書き込まれ
てしまう。加算処理のオペランドが、メモリから読み出
したデータＭではなくＪになってしまうからである。

【００７４】そこで本実施例では、図８に示すように、
レジスタ・インタロックが発生した場合にクロックＣＬ
Ｋ１を停止すると共にバスのバイパスを行うことで、こ
の問題を解消している。

【００７５】まず第１、第２の命令のＦＤフェーズ（Ｉ
１、Ｉ２）で得られたデコード情報に基づいて、レジス
タ・インタロックが発生するか否かを命令デコーダ１２
０が判断する。即ち第１の命令でメモリからレジスタに
データをロードし、第２の命令でそのレジスタのデータ
を使用する場合にレジスタ・インタロックが発生すると
判断する。レジスタ・インタロックが発生すると判断す
ると、命令デコーダ１２０はＤＩＮ＿ＩＮＴ＿１Ｌをア
クティブにする（Ｉ３）。するとクロック制御回路１０
の中のインタロックウェイト回路２０（図４）がこのＤ
ＩＮ＿ＩＮＴ＿１Ｌを受け、これを１／２クロックサイ
クル遅延させた信号ＤＩＮ＿ＩＮＴ＿０Ｌを出力する。
このＤＩＮ＿ＩＮＴ＿０ＬによりＣＬＫがマスクされ、
ＣＬＫ１が停止する（Ｉ４）。これにより第１の命令の
ＥＷフェーズ、第２の命令のＲＡフェーズの期間が延長
され（Ｉ５、Ｉ６）、第２の命令のＥＷフェーズが１ク
ロックサイクルだけ遅延する。即ち加算処理の実行を１
クロックサイクルだけ遅延できる。

【００７６】一方、この時、図１のバスバイパス１４２
が、ＷＷ＿ＢＵＳとＰＡ＿ＢＵＳの間をバイパスする。
これにより、Ｄ＿ＤＡＴＡ＿ＢＵＳ、ＤＩＮを介してＷ
Ｗ＿ＢＵＳに入力されたデータＭが（Ｉ８）、ＰＡ＿Ｂ
ＵＳに出力される（Ｉ９）。この結果、ＰＡ＿ＢＵＳ、
ＰＢ＿ＢＵＳ上のデータＭ、Ｌが、第２の命令のＥＷフ
ェーズで加算され（Ｉ１０）、レジスタＲ５に正しいデ
ータＭ＋Ｌが書き込まれることになる（Ｉ１１）。

【００７７】以上のように本実施例によれば、レジスタ
・インタロックが生じた場合にも、パイプラインを適正
に制御でき、正しい結果を得ることができる。

【００７８】３．５ 外部リクエストウェイト回路 ＢＣＵ１０８は、バスのアクセス要求に対してバスの使
用権の調停を行っている。そして例えばＤＭＡリクエス
ト、外部バスマスタからのリクエスト、ＤＲＡＭリフレ
ッシュのリクエスト等は、ＣＰＵ１０２のバスアクセス
リクエストよりも優先順位が高い。従って、このように
ＢＣＵ１０８が優先順位の高いリクエストに応答してい
る場合には、図４の外部リクエストウェイト回路２２が
ＥＸ＿ＲＥＱ＿０Ｌをアクティブにする。これによりＥ
Ｘ＿ＲＥＱ＿０Ｌがアクティブとなる期間、ＣＬＫ１が
停止することになり、ＣＰＵ１０２の動作が停止する。

【００７９】４．停止しないクロックＣＬＫ２ 上述したように、例えばパイプラインレジスタなど、Ｃ
ＰＵ１０２の大部分の回路ユニットは、パイプラインの
ストール時に停止するクロックＣＬＫ１により動作す
る。しかしながら、回路ユニットによっては、パイプラ
インのストール時に停止しないクロックＣＬＫ２により
動作させることが望ましいものもある。

【００８０】本実施例では第１に、クロック制御回路１
０については、ＣＬＫ１ではなくＣＬＫ２により動作さ
せている。クロック制御回路１０は、ＣＬＫ１を停止さ
せるか否かを判断する回路だからである。

【００８１】また本実施例では第２に、ＤＩＮを介して
ＣＰＵ１０２に入力されるデータを汎用レジスタ１３０
に書き込むための制御等を行うレジスタ制御回路１３１
（図１参照）を、ＣＬＫ２により動作させている。図９
に、レジスタ制御回路１３１の構成例（書き込み回路の
部分のみ）を示し、図１０、図１１にそのタイミングチ
ャートを示す。

【００８２】図９において、ＲＥＧ＿ＷＲ＿ＳＥＬはレ
ジスタＲ０〜Ｒ１５のいずれかを選択するための４ビッ
トの信号であり、この信号はレジスタセレクトデコーダ
４０によりデコードされる。

【００８３】ＤＩＮ２ＷＷ＿１Ｌは、命令をデコードし
た結果、メモリから読み出したデータを汎用レジスタ１
３０に書き込む命令であると判断された場合に、アクテ
ィブになる信号である。ＲＥＧ＿ＷＲ＿１Ｌは、命令を
デコードした結果、ＡＬＵ１３６などのメモリ以外の回
路ユニットからのデータを汎用レジスタ１３０に書き込
む命令であると判断された場合に、その命令のＥＷフェ
ーズの期間にアクティブになる信号である。

【００８４】汎用レジスタ１３０のラッチ信号であるＲ
ＥＧ＿ＬＡＴＣＨ＿ＳＩＧは、ＲＥＧ＿ＷＲ＿１Ｌ、Ｄ
ＩＮ２ＷＷ＿１Ｌ、ＣＰＵ＿ＤＡＴＡ＿ＶＬＤ＿１Ｌ及
びストール時に停止しないクロックＣＬＫ２に基づき論
理回路４２が生成する。またＤＩＮからのデータをＷＷ
＿ＢＵＳに伝える３ステートバッファ４２のイネーブル
信号ＤＩＮ＿ＥＮＢは、ＤＩＮ２ＷＷ＿１Ｌ、ＣＬＫ２
に基づきＡＮＤ回路４４が生成する。

【００８５】図１０は、ノーウェイトでメモリアクセス
する場合のタイミングチャートである。まず第１の命令
のＷステージで、ＲＥＧ＿ＬＡＴＣＨ＿ＳＩＧがアクテ
ィブになりデータ０x７４がレジスタＲ１に書き込まれ
る（Ｊ１）。この際、ＲＥＧ＿ＷＲ＿ＳＥＬに基づき、
データを書き込むレジスタが決められる（Ｊ２）。次
に、レジスタＲ１に格納されるデータ０x７４が、メモ
リの読み出しアドレスとしてＤＡに出力され（Ｊ３）、
これによりメモリからＤＩＮを介してデータ０x１２３
４が読み出される（Ｊ４）。そしてこのデータ０x１２
３４は第２の命令のＷステージでレジスタＲ２に書き込
まれる（Ｊ５）。次に、データ０x０４と、レジスタＲ
１に格納されるデータ０x７４とが第３の命令により加
算され、加算結果がレジスタＲ１に書き込まれる（Ｊ
６）。

【００８６】一方、図１１は、メモリアクセスにウェイ
トがある場合のタイミングチャートである。図１１で
は、アクノリッジ信号ＣＰＵ＿ＤＡＴＡ＿ＡＣＫ＿１Ｌ
が１クロックサイクル遅延し（Ｋ１）、バリッド信号Ｃ
ＰＵ＿ＤＡＴＡ＿ＶＬＤ＿１Ｌが２クロックサイクル遅
延している（Ｋ２）。まず第１の命令のＷステージでデ
ータ０x７４がレジスタＲ１に書き込まれる（Ｋ３）。
次にアクノリッジ信号の遅延によりＷＡＩＴ＿ＤＡＴＡ
＿ＡＣＫ＿０Ｌがアクティブになり（Ｋ４）、バリッド
信号の遅延によりＷＡＩＴ＿ＤＡＴＡ＿ＶＬＤ＿０Ｌが
アクティブになる（Ｋ５）。これによりＣＰＵ＿ＳＴＯ
Ｐ＿０Ｌがアクティブになり（Ｋ６）、ＣＬＫ１が停止
する（Ｋ７）。

【００８７】さて、第２の命令によりメモリから読み出
されたデータ０x１２３４をレジスタＲ２に書き込むた
めには、図１１のＫ８においてＲＥＧ＿ＬＡＴＣＨ＿Ｓ
ＩＧをアクティブにすることが望ましい。ＤＩＮ上のデ
ータ０x１２３４が有効になるのは、ＣＰＵ＿ＤＡＴＡ
＿ＶＬＤ＿１Ｌがアクティブになってから１／２クロッ
クサイクル後を起点として１クロックサイクル期間だけ
だからである（Ｋ９）。

【００８８】しかしながら、例えば図９に示すラッチ信
号ＲＥＧ＿ＬＡＴＣＨ＿ＳＩＧやイネーブル信号ＤＩＮ
＿ＥＮＢを、ストール時に停止するクロックＣＬＫ１に
基づき生成すると、データ０x１２３４をレジスタＲ２
に適正に書き込めないという問題が発生する。

【００８９】そこで本実施例では、これらのＲＥＧ＿Ｌ
ＡＴＣＨ＿ＳＩＧやＤＩＮ＿ＥＮＢを、ストール時に停
止しないクロックＣＬＫ２に基づき生成することで、上
記問題を解決している。

【００９０】５．リクエスト信号の生成 本実施例のインターフェース回路３０は、クロック制御
回路１０に出力され１つのバスアクセス要求について１
クロックサイクル期間だけアクティブになる第１のリク
エスト信号（ＰＲＩＭＥ＿ＩＲ＿ＲＥＱ、ＰＲＩＭＥ＿
ＤＡＴＡ＿ＲＥＱ）と、ＢＣＵ１０８に出力され第１の
リクエスト信号がアクティブになってからＢＣＵ１０８
からのアクノリッジ信号がアクティブになるまでの期間
アクティブになる第２のリクエスト信号（ＣＰＵ＿ＩＲ
＿ＲＥＱ＿１Ｌ、ＣＰＵ＿ＤＡＴＡ＿ＲＥＱ＿１Ｌ）と
を生成している。このように２種類のアクノリッジ信号
を用意することで、パイプラインにストールが生じた場
合にも、ＢＣＵ１０８との間のデータ転送を適正に制御
できると共にクロック制御回路１０が含むステートマシ
ーンを適正に動作させることが可能になる。

【００９１】図１２に、ＰＲＩＭＥ＿ＩＲ＿ＲＥＱ（第
１のリクエスト信号）、ＣＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌ
（第２のリクエスト信号）を生成する回路の例を示し、
図１３にその動作を説明するためのタイミングチャート
を示す。この回路は、図１のインターフェース回路３０
に含まれるものである。

【００９２】ＩＲ＿ＲＥＱ＿１Ｌは、１つの命令の実行
を終了した時に次の命令をフェッチするための信号であ
る。ＩＲ＿ＲＥＱ＿１Ｌは命令の最後のＲＡフェーズで
アクティブになる（Ｌ１、Ｌ２）。このＩＲ＿ＲＥＱ＿
１ＬとＣＰＵ＿ＳＴＯＰ＿１Ｌ（ＣＰＵ＿ＳＴＯＰ＿０
Ｌを１／２クロックサイクル遅延させた信号）の反転信
号の論理積をとることで、ＰＲＩＭＥ＿ＩＲ＿ＲＥＱが
得られる。このＰＲＩＭＥ＿ＩＲ＿ＲＥＱは、クロック
制御回路１０に含まれる命令アクノリッジウェイト回路
１２（第１のステートマシーン）に出力され、命令アク
ノリッジウェイト回路１２は、このＰＲＩＭＥ＿ＩＲ＿
ＲＥＱに基づいてステートを変化させる。この時、ＰＲ
ＩＭＥ＿ＩＲ＿ＲＥＱは、１つのバスアクセス要求（１
つの命令の実行）について１クロックサイクル期間だけ
アクティブになる（Ｌ３〜Ｌ６）。このようなＰＲＩＭ
Ｅ＿ＩＲ＿ＲＥＱを使用することで、命令アクノリッジ
ウェイト回路１２が１つのリクエストを２つ以上のリク
エストと誤認することを防止できる。即ちＰＲＩＭＥ＿
ＩＲ＿ＲＥＱの代わりにＣＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌを
使用すると、命令アクノリッジウェイト回路１２に入力
されるリクエスト信号が例えば図１３のＬ７の期間にお
いてもアクティブであると判断されてしまい、命令アク
ノリッジウェイト回路１２が誤動作するが、ＰＲＩＭＥ
＿ＩＲ＿ＲＥＱを使用することでこの問題を解消でき
る。

【００９３】論理回路４６は、ＣＰＵ＿ＩＲ＿ＡＣＫ＿
１Ｌ、ＳＴＡＴＥ＿ＷＡＩＴ＿ＩＲ＿ＡＣＫ（図５参
照）に基づいて、ＥＸＴＥＮＤ＿ＩＲ＿ＲＥＱ＿１Ｌを
生成する。このＥＸＴＥＮＤ＿ＩＲ＿ＲＥＱ＿１Ｌは、
ＳＴＡＴＥ＿ＷＡＩＴ＿ＩＲ＿ＡＣＫが”０１”又
は”１１”且つＣＰＵ＿ＩＲ＿ＡＣＫ＿１Ｌが０の場合
或いはＳＴＡＴＥ＿ＷＡＩＴ＿ＩＲ＿ＡＣＫが”１
１”の場合に、アクティブになる。このＥＸＴＥＮＤ＿
ＩＲ＿ＲＥＱ＿１ＬとＰＲＩＭＥ＿ＩＲ＿ＲＥＱの論理
和をとることで、ＣＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌが得られ
る。即ちＰＲＩＭＥ＿ＩＲ＿ＲＥＱのアクティブ期間
を、ＥＸＴＥＮＤ＿ＩＲ＿ＲＥＱ＿１Ｌにより延長した
ものがＣＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌになる。そして、こ
のＣＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌは、対応するアクノリッ
ジ信号がアクティブになるまでの期間、アクティブにな
る（Ｌ８〜Ｌ１１）。これにより、パイプラインがスト
ールした場合にも、ＢＣＵ１０８との間の適正なデータ
転送制御が可能となる。即ちＣＰＵ＿ＩＲ＿ＲＥＱ＿１
Ｌの代わりにＰＲＩＭＥ＿ＩＲ＿ＲＥＱを使用すると、
ＢＣＵ１０８からのアクノリッジ信号が返される前（例
えばＬ１２）にＢＣＵ１０８に出力されるリクエスト信
号がインアクティブになってしまうが、ＣＰＵ＿ＩＲ＿
ＲＥＱ＿１Ｌを使用することでこの問題を解消できる。

【００９４】（実施例２）実施例２は、積和演算回路１
４０（所与の回路ユニット）を動作させる第３のクロッ
クＣＬＫ３を、パイプラインステージがストールした場
合又は積和演算回路１４０を使用しない命令を処理する
場合に停止する実施例である。

【００９５】図１４（Ａ）に実施例２のマイクロコンピ
ュータに使用されるクロック制御回路の構成例を示す。
図４との相違点は、第３のクロックＣＬＫ３を生成する
ための論理回路５０を新たに設けた点である。ここでＭ
ＡＣ＿ＩＮＳＴは、積和演算命令を処理するときにアク
ティブになる信号であり、命令デコーダ１２０から入力
される。このＭＡＣ＿ＩＮＳＴは、ラッチ５２によりラ
ッチされ、インバータ回路５４により反転される。そし
て、この反転された信号とＣＰＵ＿ＳＴＯＰ＿０ＬがＯ
Ｒ回路５６に入力され、ＭＡＣ＿ＳＴＯＰ＿０Ｌが生成
される。このＭＡＣ＿ＳＴＯＰ＿０Ｌがアクティブにな
るとＣＬＫ３は停止する。

【００９６】図１４（Ｂ）のタイミングチャートに示す
ように、ＣＬＫ３は、ＣＰＵ＿ＳＴＯＰ＿０Ｌがアクテ
ィブになった場合、即ちパイプラインがストールした場
合に停止する（Ｍ１、Ｍ２）。また積和演算命令以外の
命令が処理されている場合にも停止する（Ｍ３〜Ｍ
６）。

【００９７】積和演算回路１４０はＣＰＵ１０２の制御
の下で動作しており、例えば積和演算回路１４０の入力
データはＣＰＵ１０２の制御の下で供給される。従っ
て、積和演算回路１４０は、ＣＰＵ１０２の動作と同期
をとる必要がある。しかしながら、パイプラインがスト
ールした場合には、実施例１で説明したようにＣＰＵ１
０２の大部分を動作させるクロックＣＬＫ１も停止す
る。これによりＣＰＵ１０２の動作との同期がとれなく
なってしまう。

【００９８】そこで本実施例では、パイプラインがスト
ールした場合にＣＬＫ１のみならずＣＬＫ３も停止す
る。これにより、ＣＰＵ１０２の動作と同期をとること
が可能となり、パイプラインの適正な制御が可能とな
る。

【００９９】また積和演算命令以外の命令が処理されて
いる場合に、積和演算回路１４０を動作させると無駄な
電力を消費することになる。特に積和演算回路１４０は
高速動作すると共に回路規模が大きいため、積和演算回
路１４０の無駄な動作に起因する電力の消費は非常に大
きなものとなる。

【０１００】そこで本実施例では、積和演算命令以外の
命令が処理されている場合に、積和演算回路１４０を動
作させるＣＬＫ３を停止する。これにより、消費電力を
格段に低減できる。

【０１０１】なおＣＬＫ３により動作する回路ユニット
としては、積和演算回路のみならず、乗算器、加算器、
除算器、或いはＡＬＵに含まれるバレルシフタ等、種々
のものを考えることができる。

【０１０２】（実施例３）実施例３は、ＣＰＵからのバ
スアクセス要求に対するＢＣＵの応答のウェイトサイク
ル数を制御することで、ＣＰＵのクロック周波数を変更
することなく、ＣＰＵの命令実行速度及び消費電力を制
御する実施例である。

【０１０３】図１５に実施例３のマイクロコンピュータ
のブロック図の例を示す。ここでＢＣＵ１０８が含むバ
スインターフェース回路６０は、バスのインターフェー
スを行う回路であり、各種のバス（Ｉ＿ＡＤＤＲ＿ＢＵ
Ｓ等）や各種のインターフェース信号（ＣＰＵ＿ＩＲ＿
ＲＥＱ＿１Ｌ等）が接続される。そしてバスインターフ
ェース回路６０は、バスアクセス要求に対するＢＣＵの
応答のウェイトサイクル数を制御するウェイト制御回路
６８を含む。

【０１０４】第１のウェイト制御レジスタ６２は、メモ
リマップの各エリア毎にウェイトサイクル数を設定する
ためのレジスタである。例えば内部メモリ１１０はメモ
リアクセスに時間をあまり要しないため、内部メモリ１
１０が割り当てられるエリアには小さなウェイトサイク
ル数が設定される。一方、外部メモリ１１４はメモリア
クセスに時間を要するため、外部メモリ１１４が割り当
てられるエリアには大きなウェイトサイクル数が設定さ
れる。

【０１０５】第２のウェイト制御レジスタ６４は、ウェ
イトサイクル数の制御により消費電力を制御するための
レジスタであり、本実施例では２ビットのレジスタにな
っている。第２のウェイト制御レジスタ６４に”０
０”、”０１”、”１０”、”１１”が設定されると、
図１６（Ａ）、（Ｂ）、（Ｃ）に示す信号ＲＥＱ＿ＷＩ
Ｎ（周期信号）のデューティが、各々、１／１デューテ
ィ、１／２ディーティ、１／４デューテイ、１／８デュ
ーティに設定される。この信号ＲＥＱ＿ＷＩＮの生成
は、ウェイト制御回路６８が行う。

【０１０６】ＲＥＱ＿ＷＩＮが１／１デューティに設定
されている場合には、図１６（Ａ）に示すように、ＲＥ
Ｑ＿ＷＩＮは常にアクティブになり、ＣＰＵ＿ＩＲ＿Ｒ
ＥＱ＿１Ｌに対してノーウェイトでＣＰＵ＿ＩＲ＿ＡＣ
Ｋ＿１Ｌが返されることになる。

【０１０７】ＲＥＱ＿ＷＩＮが１／２デューティに設定
されている場合には、図１６（Ｂ）に示すように、ＲＥ
Ｑ＿ＷＩＮは２クロックサイクルに１回アクティブにな
る。そしてアクノリッジ信号ＣＰＵ＿ＩＲ＿ＡＣＫ＿１
Ｌは、ＣＰＵ１０２からのリクエスト信号ＣＰＵ＿ＩＲ
＿ＲＥＱ＿１Ｌがアクティブであり且つ周期信号ＲＥＱ
＿ＷＩＮがアクティブとなった場合に、アクティブにな
る（Ｎ１、Ｎ２、Ｎ３）。これによりＣＰＵ＿ＩＲ＿Ａ
ＣＫ＿１Ｌのウェイトサイクル数が、ほぼ１に設定され
ることになる。

【０１０８】ＲＥＱ＿ＷＩＮが１／４デューティに設定
されている場合には、図１６（Ｃ）に示すように、ＲＥ
Ｑ＿ＷＩＮは４クロックサイクルに１回アクティブにな
る。そしてアクノリッジ信号ＣＰＵ＿ＩＲ＿ＡＣＫ＿１
Ｌは、ＣＰＵ＿ＩＲ＿ＲＥＱ＿１Ｌがアクティブであり
且つＲＥＱ＿ＷＩＮがアクティブとなった場合に、アク
ティブになる（Ｎ４、Ｎ５、Ｎ６）。これによりＣＰＵ
＿ＩＲ＿ＡＣＫ＿１Ｌのウェイトサイクル数が、ほぼ３
に設定されることになる。

【０１０９】このように本実施例では、第２のウェイト
制御レジスタ６４の設定により、アクノリッジ信号ＣＰ
Ｕ＿ＩＲ＿ＡＣＫ＿１Ｌのウェイトサイクル数を制御で
きる。そしてアクノリッジ信号にウェイトサイクルが挿
入されると、実施例１で説明したように、ＣＰＵ１０２
の大部分を動作させるクロックであるＣＬＫ１がウェイ
トサイクルの期間停止する。従って、ウェイトサイクル
数を大きくすると、ＣＬＫ１の停止期間も長くなる。こ
れにより、クロック周波数を低くすることなく、ＣＰＵ
１０２の実行速度を低くし、省電力化を図ることができ
る。

【０１１０】ＣＰＵの消費電力を制御する１つの手法と
して、ＣＰＵのクロック周波数を制御する手法がある。
しかしながら、この手法を採用すると、クロックを分周
する回路が必要となり回路規模が増加する。また高速で
動作する分周回路の付加は消費電力の増加を招く。更に
分周比の切り替えタイミングの制御が難しいという問題
もある。

【０１１１】本実施例によれば、ウェイトサイクル数を
制御することで、ＣＬＫ１の停止期間が制御され、ＣＰ
Ｕの実行速度及び消費電力が自動的に制御されるため、
分周回路の付加に伴い生じる上記問題点を解消できる。
特に本実施例は、パイプラインのストール時にＣＬＫ１
を停止するために設けられたハードウェア資源を利用し
て、ＣＰＵの実行速度及び消費電力の制御を実現してい
る点に特徴がある。

【０１１２】なおウェイトサイクル数を制御する手法と
しては、図１６（Ａ）〜（Ｃ）で説明したＲＥＱ＿ＷＩ
Ｎを利用する手法が、回路及び制御の簡易性の観点から
特に望ましいが、これに限られるものではない。

【０１１３】（実施例４）実施例４は、本発明のマイク
ロコンピュータの詳細例を示す実施例である。

【０１１４】図１７に示すように実施例４のマイクロコ
ンピュータ７００は、３２ビットのマイクロコンピュー
タであり、ＣＰＵ７１０、ＲＯＭ７２０、ＲＡＭ７３
０、高周波発振回路９１０、低周波発振回路９２０、リ
セット回路９３０、プリスケーラ９４０、１６ビットプ
ログラマブルタイマ９５０や８ビットプログラマブルタ
イマ９６０やクロックタイマ９７０などのタイマ回路、
インテリジェントＤＭＡ９８０や高速ＤＭＡ９９０など
のデータ転送制御回路、割り込みコントローラ８００、
シリアルインターフェース８１０、ＢＣＵ７４０、Ａ／
Ｄ変換器８３０やＤ／Ａ変換器８４０などのアナログイ
ンターフェース回路、入力ポート８５０や出力ポート８
６０やＩ／Ｏポート８７０などのＩ／Ｏ回路、及びそれ
らを接続する各種バス７５０、７６０、各種端子８９０
を含む。

【０１１５】１チップの半導体基板上に形成されるこの
マイクロコンピュータ７００は、３２ビットのデータを
処理できるＲＩＳＣ方式のマイクロコンピュータであ
る。そしてパイプライン方式及びロード・ストア方式の
アーキテクチャーを採用し、ほとんど全ての命令を１ク
ロックの期間で実行する。全ての命令は１６ビットの固
定長で記述されており、これにより極めて小さい命令コ
ードサイズを実現している。

【０１１６】（実施例５）実施例５は、実施例１〜４で
説明したマイクロコンピュータを含む電子機器に関する
実施例である。実施例１〜４のマイクロコンピュータに
よれば、適正なパイプライン制御を行いながら、マイク
ロコンピュータの小規模化、省電力化を実現できる。こ
れによりこのマイクロコンピュータが組み込まれる電子
機器の低コスト化、コンパクト化、低消費電力化を図る
ことが可能となる。

【０１１７】例えば図１８（Ａ）に電子機器の１つであ
るカーナビゲーションシステムの内部ブロック図を示
し、図１９（Ａ）にその外観図を示す。カーナビゲーシ
ョンシステムの操作はリモコン５１０を用いて行われ、
ＧＰＳやジャイロからの情報に基づいて位置検出部５２
０が車の位置を検出する。地図などの情報はＣＤＲＯＭ
５３０（情報記憶媒体）に格納されている。画像メモリ
５４０は画像処理の際の作業領域になるメモリであり、
生成された画像は画像出力部５５０を用いてドライバー
に表示される。マイクロコンピュータ５００は、リモコ
ン５１０、位置検出部５２０、ＣＤＲＯＭ５３０などの
データ入力源からデータを入力し、種々の処理を行い、
処理後のデータを画像出力部５５０などの出力装置を用
いて出力する。

【０１１８】図１８（Ｂ）に電子機器の１つであるゲー
ム装置の内部ブロック図を示し、図１９（Ｂ）にその外
観図を示す。このゲーム装置では、ゲームコントローラ
５６０からのプレーヤの操作情報、ＣＤＲＯＭ５７０か
らのゲームプログラム、ＩＣカード５８０からのプレー
ヤ情報等に基づいて、画像メモリ５９０を作業領域とし
てゲーム画像やゲーム音を生成し、画像出力部６１０、
音出力部６００を用いて出力する。

【０１１９】図１８（Ｃ）に電子機器の１つであるプリ
ンタの内部ブロック図を示し、図１９（Ｃ）にその外観
図を示す。このプリンタでは、操作パネル６２０からの
操作情報、コードメモリ６３０及びフォントメモリ６４
０から文字情報に基づいて、ビットマップメモリ６５０
を作業領域として、印刷画像を生成し、プリント出力部
６６０を用いて出力する。またプリンタの状態やモード
を表示パネル６７０を用いてユーザに伝える。

【０１２０】なお本発明のマイクロコンピュータを適用
できる電子機器としては、上記以外にも例えば、携帯電
話（セルラーフォン）、ＰＨＳ、ページャ、オーディオ
機器、電子手帳、電子卓上計算機、ＰＯＳ端末、タッチ
パネルを備えた装置、プロジェクタ、ワードプロセッ
サ、パーソナルコンピュータ、テレビ、ビューファイン
ダ型又はモニタ直視型のビデオテープレコーダなど種々
のものを考えることができる。

【０１２１】なお、本発明は上記実施例１〜５に限定さ
れるものではなく、本発明の要旨の範囲内で種々の変形
実施が可能である。

【０１２２】例えばマイクロコンピュータの構成、バス
や命令やデータのビット数、使用する汎用レジスタの
数、パイプラインステージの構成等は、上記実施例で説
明したものに限らず種々の変形実施が可能である。

【０１２３】またパイプラインのストール要因も上記実
施例で説明したものに限られるものではない。またクロ
ック制御回路、インターフェース回路、バス制御回路の
構成も上記実施例で説明したものに限られるものではな
い。

【０１２４】また上記実施例３は実施例１との組み合わ
せにおいて特に効果を奏するが、これに限られるもので
はない。

【０１２５】

【図面の簡単な説明】

【図１】マイクロコンピュータの構成例を示す図であ
る。

【図２】図２（Ａ）、（Ｂ）は、パイプラインのストー
ル及びストール時のクロック停止について説明するため
の図である。

【図３】図３（Ａ）、（Ｂ）、（Ｃ）は、バスアクセス
要求が待たされた場合のパイプライン制御について説明
するための図である。

【図４】クロック制御回路の構成例を示す図である。

【図５】図５（Ａ）、（Ｂ）は、命令アクノリッジウェ
イト回路の状態遷移図及びその動作を説明するためのタ
イミングチャートである。

【図６】図６（Ａ）、（Ｂ）は、命令バリッドウェイト
回路の状態遷移図及びその動作を説明するためのタイミ
ングチャートである。

【図７】図７（Ａ）、（Ｂ）は、レジスタ・インターロ
ック時のパイプライン制御について説明するための図で
ある。

【図８】レジスタ・インターロック時のパイプライン制
御について説明するための図である。

【図９】レジスタ制御回路の構成例を示す図である。

【図１０】パイプラインのストール時に停止しないクロ
ックについて説明するための図である。

【図１１】パイプラインのストール時に停止しないクロ
ックについて説明するための図である。

【図１２】リクエスト信号を生成回路の構成例を示す図
である。

【図１３】２種類のリクエスト信号の生成について説明
するための図である。

【図１４】実施例２に係るクロック制御回路の構成例を
示す図である。

【図１５】実施例３に係るマイクロコンピュータの構成
例を示す図である。

【図１６】実施例３の動作について説明するための図で
ある。

【図１７】実施例４に係るマイクロコンピュータの構成
例である。

【図１８】図１８（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の内部ブロック図の例である。

【図１９】図１９（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の外観図の例である。

【符号の説明】

１０ クロック制御回路 ３０ インターフェース回路 ６０ バスインターフェース回路 ６２ 第１のウェイト制御レジスタ ６４ 第２のウェイト制御レジスタ ６８ ウェイト制御回路 １００ マイクロコンピュータ １０２ ＣＰＵ １０８ ＢＣＵ １１０ 内部メモリ １１４ 外部メモリ １２０ 命令デコーダ １２２ 即値生成器 １２４ ＰＣインクリメント １２６ ＰＣ １３０ 汎用レジスタ １３１ レジスタ制御回路 １３２ ＳＰ １３４ ＰＳＲ １３６ ＡＬＵ １３８ ゼロディテクタ １３９ バスマルチプレクサ １４０ 積和演算回路

Claims (12)

【特許請求の範囲】
1. 【請求項１】 発行された各命令のパイプラインステー
   ジをパイプライン制御により並列処理する中央処理ユニ
   ットと、 前記中央処理ユニットを動作させる第１のクロックを制
   御するクロック制御回路とを含み、 前記クロック制御回路が、 並列処理されるパイプラインステージの中の少なくとも
   １つが所与の要因によりストールした場合に、前記第１
   のクロックを停止する制御を行うことを特徴とするマイ
   クロコンピュータ。
2. 【請求項２】 請求項１において、 前記クロック制御回路が、 命令のフェッチ要求に対する第１のアクノリッジ信号が
   少なくとも１クロックサイクル遅延した場合、命令デー
   タの第１のバリッド信号が少なくとも１クロックサイク
   ル遅延した場合、データのアクセス要求に対する第２の
   アクノリッジ信号が少なくとも１クロックサイクル遅延
   した場合、データの第２のバリッド信号が少なくとも１
   クロックサイクル遅延した場合、前記中央処理ユニット
   が内蔵する汎用レジスタのインターロックが発生した場
   合、前記中央処理ユニットのバスアクセス要求よりも高
   い優先順位を持つバスアクセス要求が発生した場合の少
   なくとも１つの場合に、前記第１のクロックを停止する
   制御を行うことを特徴とするマイクロコンピュータ。
3. 【請求項３】 請求項２において、 前記クロック制御回路が、 前記第１のアクノリッジ信号の未返却数が０であること
   を表すステート、１であることを表すステート及び２で
   あることを表すステートを有する第１のステートマシー
   ン、前記第１のバリッド信号の未返却数が０であること
   を表すステート、１であることを表すステート及び２で
   あることを表すステートを有する第２のステートマシー
   ン、前記第２のアクノリッジ信号の未返却数が０である
   ことを表すステート、１であることを表すステート及び
   ２であることを表すステートを有する第３のステートマ
   シーン、前記第２のバリッド信号の未返却数が０である
   ことを表すステート、１であることを表すステート及び
   ２であることを表すステートを有する第４のステートマ
   シーンの少なくとも１つを含むことを特徴とするマイク
   ロコンピュータ。
4. 【請求項４】 請求項１乃至３のいずれかにおいて、 前記クロック制御回路が、 前記中央処理ユニットを動作させる第２のクロックを、
   パイプラインステージが前記所与の要因によりストール
   した場合にも停止しないように制御することを特徴とす
   るマイクロコンピュータ。
5. 【請求項５】 請求項４において、 前記第２のクロックが、 前記中央処理ユニットが内蔵する汎用レジスタへのデー
   タアクセスを制御するレジスタ制御回路及び前記クロッ
   ク制御回路の少なくとも一方を動作させるクロックであ
   ることを特徴とするマイクロコンピュータ。
6. 【請求項６】 請求項１乃至５のいずれかにおいて、 前記中央処理ユニットが、 前記クロック制御回路に出力され且つ１つのバスアクセ
   ス要求について１クロックサイクル期間だけアクティブ
   になる第１のリクエスト信号と、前記中央処理ユニット
   からのバスアクセス要求を受け付けるバス制御ユニット
   に対して出力され且つ前記第１のリクエスト信号がアク
   ティブになってから前記バス制御ユニットからのアクノ
   リッジ信号がアクティブになるまでの期間アクティブに
   なる第２のリクエスト信号とを生成するインターフェー
   ス回路を含むことを特徴とするマイクロコンピュータ。
7. 【請求項７】 請求項１乃至６のいずれかにおいて、 前記クロック制御回路が、 前記中央処理ユニットの制御の下で動作する所与の回路
   ユニットを動作させる第３のクロックを、パイプライン
   ステージが前記所与の要因によりストールした場合及び
   前記回路ユニットを使用しない命令を処理する場合のい
   ずれかの場合に停止する制御を行うことを特徴とするマ
   イクロコンピュータ。
8. 【請求項８】 請求項７において、 前記回路ユニットが、積和演算回路、乗算器、加算器、
   除算器及びバレルシフタの少なくとも１つであることを
   特徴とするマイクロコンピュータ。
9. 【請求項９】 請求項１乃至８のいずれかにおいて、 前記中央処理ユニットからのバスアクセス要求を受け付
   けるバス制御ユニットと、 前記バスアクセス要求に対する前記バス制御ユニットの
   応答のウェイトサイクル数を制御するウェイト制御回路
   とを含むことを特徴とするマイクロコンピュータ。
10. 【請求項１０】 発行された命令を処理する中央処理ユ
    ニットと、 前記中央処理ユニットからのバスアクセス要求を受け付
    けるバス制御ユニットと、 前記バスアクセス要求に対する前記バス制御ユニットの
    応答のウェイトサイクル数を制御するウェイト制御回路
    と、 前記バス制御ユニットの応答が遅延した場合に、前記中
    央処理ユニットを動作させる第１のクロックを停止する
    制御を行うクロック制御回路とを含むことを特徴とする
    マイクロコンピュータ。
11. 【請求項１１】 請求項９又は１０において、 前記ウェイト制御回路が、 所与の設定値に基づき決定される周期でアクティブにな
    る周期信号を生成する回路と、 前記中央処理ユニットからのリクエスト信号がアクティ
    ブとなり且つ前記周期信号がアクティブとなった場合に
    アクティブになるアクノリッジ信号を生成する回路とを
    含むことを特徴とするマイクロコンピュータ。
12. 【請求項１２】 請求項１乃至１１のいずれかのマイク
    ロコンピュータと、 前記マイクロコンピュータの処理対象となるデータの入
    力源と、 前記マイクロコンピュータにより処理されたデータを出
    力するための出力装置とを含むことを特徴とする電子機
    器。