KR100486252B1 - 캐쉬 장치 및 이에 적합한 캐쉬 제어 방법 - Google Patents

캐쉬 장치 및 이에 적합한 캐쉬 제어 방법 Download PDF

Info

Publication number
KR100486252B1
KR100486252B1 KR10-2002-0047582A KR20020047582A KR100486252B1 KR 100486252 B1 KR100486252 B1 KR 100486252B1 KR 20020047582 A KR20020047582 A KR 20020047582A KR 100486252 B1 KR100486252 B1 KR 100486252B1
Authority
KR
South Korea
Prior art keywords
memory
cache
address
block
external
Prior art date
Application number
KR10-2002-0047582A
Other languages
English (en)
Other versions
KR20040014836A (ko
Inventor
김종호
조성환
이승환
정진원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0047582A priority Critical patent/KR100486252B1/ko
Priority to TW092110116A priority patent/TWI225640B/zh
Priority to US10/452,431 priority patent/US20040002862A1/en
Publication of KR20040014836A publication Critical patent/KR20040014836A/ko
Application granted granted Critical
Publication of KR100486252B1 publication Critical patent/KR100486252B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0868—Data transfer between cache memory and other subsystems, e.g. storage devices or host systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30043—LOAD or STORE instructions; Clear instruction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

본 발명은 캐쉬 장치에 관한 것으로서 실시간 처리 시스템에 적합한 명령어 캐쉬및 그에 적합한 캐쉬 제어 방법에 관한 것이다.
본 발명의 캐쉬 장치는 자체적으로 혹은 캐쉬의 외부에서 인가되는 명령에 응답하여 상기 외부 메모리에 저장된 데이터를 내부 메모리에 로드하는 것을 제어하는 명령어 저장 제어기를 포함한다.
본 발명에 따른 캐쉬 장치는 실시간 처리 시스템에 있어서 인터럽트 반응 시간을 최소화한다. 또한 본 발명에 따른 캐쉬 장치는 하드웨어적인 제어 뿐만 아니라 소프트웨어적인 제어 방법을 제어하여 다양한 캐쉬 방법을 구현할 수 있게 한다.

Description

캐쉬 장치 및 이에 적합한 캐쉬 제어 방법{Cash device and cash control method therefor}
본 발명은 캐쉬 장치에 관한 것으로서 실시간 처리 시스템에 적합한 명령어 캐쉬및 그에 적합한 캐쉬 제어 방법에 관한 것이다.
현재 중앙처리장치와 주메모리의 데이타 처리 속도의 차이는 약 100배 이상이며, 이 처리 속도 차이를 캐쉬가 보완하게 된다.
캐쉬는 중앙처리장치가 다음에 요구할 것으로 예상되는 일련의 데이터를 주메모리로부터 먼저 읽어들여 저장해두는 장치로서 주메모리에 비해 빠른 액세스 속도를 가진다.
중앙처리장치는 주메모리를 액세스하기 전에 캐쉬를 먼저 액세스하여 원하는 데이터를 얻게 된다. 이 예상의 적중율은 실제 상당히 높고 따라서 프로그램이 빠른 속도로 동작하게 된다.
일반적인 캐쉬 처리 방법은 캐쉬 미스(cash miss)가 발생한 블록을 주메모리로부터 읽어서 교환하는 기법을 사용한다. 이때 캐쉬 크기, 블록 매핑 방식, 블록 교환 방식, 쓰기 방식 등을 고려하여 효율을 높이도록 설계한다. 일반적으로 히트율(또는 블록의 사용율)이 교환 기준이 된다.
통상적으로 반복 명령은 높은 히트율을 가지는 반면 인터럽트 벡터나 인터럽트 서비스 루틴과 같이 일련의 긴 코드의 반복 구조를 갖는 프로그램은 상대적으로 낮은 히트율을 가진다.
히트율에 따른 캐쉬 정책을 사용하게 되면 비주기적이고 불특정하게 발생할 수 있는 인터럽트의 속상상 각 인터럽트 벡터 내지는 인터럽트 서비스 루틴이 그것의 반응 시간(interrupt latency, 인터럽트가 발생하여 그 인터럽트에 해당하는 서비스를 개시하기 까지의 경과 시간)에서 크게 차이가 나기도 하고 같은 인터럽트일 지라도 때에 따라서 반응 시간이 달라지게 된다.
따라서, 항상 빠른 인터럽트 반응 시간을 요구하는 실시간 처리 시스템에서 히트율에 따른 캐쉬 정책은 적합하지 않게 된다.
종래의 캐쉬는 하드웨어적으로 제어되도록 구성되어 있어 상황변화에 따라 적절한 캐쉬 정책을 구사하지 못하고 있다는 문제점이 있다.
여기서, 하드웨어적으로 제어된다고 하는 것은 예를 들어 캐쉬 자체에 구비된 알고리즘에 의한 제어를 말하며, 캐쉬 자체의 알고리즘은 캐쉬의 제작과 더불어 고정되어 버리기 때문에 캐쉬는 이후의 상황 변화에도 불구하고 고정적이고 항구적인 방식에 의해 제어된다.
진보된 캐쉬 중에는 몇가지의 캐쉬 정책들 중의 하나를 스위칭 방식 혹은 모드 제어 방식에 의해 선택적으로 사용할 수 있도록 하는 것도 있지만 역시 다양한 캐쉬 정책을 임의적으로 구사할 수는 없었다.
따라서, 캐쉬를 소프트웨어적으로 제어하는 즉, 캐쉬에 설정된 하드웨어적인 제어 방식에 구애됨이 없이 자유롭게 캐쉬의 제어 방식을 변경할 수 있게하여 다양한 캐쉬 정책을 구사할 수 있게 하는 방안이 요구된다.
한편, 캐쉬는 명령 캐쉬와 데이터 캐쉬로 구분될 수 있다. 데이터 캐쉬는 조작 대상이 되는 데이터를 대상으로 하는 것이고, 명령 캐쉬는 중앙 처리 장치를 제어하는 명령을 대상으로 하는 것이다.
데이터 캐쉬는 영상 처리 장치에 있어서 프레임 단위의 영상 데이터를 처리하는 버퍼, 오디오 처리 장치에 있어서 입출력 속도를 조절하기 위한 버퍼 등의 용도로 사용된다.
명령 캐쉬는 실시간 처리 시스템에 있어서 인터럽트 반응 시간을 최소화하기 위해 다음에 처리될 명령을 처리하는 용도로 사용된다.
LSI의 집적도의 향상에 따라 종래의 보드 레벨의 임베디드 시스템이 복합칩(system on chip)으로 구현되고 있다. 복합칩은 메모리와 로직 칩을 별도로 사용할 경우보다 칩과 칩 사이의 데이터 전송 때 발생되는 지연 효과를 줄여 고속전송이 가능하며 소비 전력도 종래의 보드 레벨의 임베디드 시스템보다 절반 이하 수준으로 낮출 수 있는 것으로서, 차세대 반도체 설계기술 중의 하나이다.
특히 이 칩은 원칩화에 따른 시스템 성능 향상 및 보드 크기 축소 등으로 종전보다 가격 대비 성능 면에서 20% 이상의 시스템 제조비용 절감이 가능하다
이런 이유로 복합칩은 PC용 그래픽 컨트롤러를 비롯해 네트워크 장비, 통신기기, 개인휴대 단말기(PDA), 세트톱박스, 디지털다기능디스크 등의 제품에 폭넓게 사용되고 있으며 이에 따른 세계 주요 반도체 생산업체들의 복합칩 개발 열기 또한 뜨거워지고 있다.
과거의 보드 레벨의 임베디드 시스템(embeded system)을 복합칩으로 구현할 경우 , 인터럽트에 의한 처리를 주로 하는 RTOS(Real Time Operating System)의 사용이 보편화될 것으로 예상된다.
그렇지만 이러한 장치에 일반적인 캐쉬를 사용하면 PCB(Processss Control Block)나 인터럽트 서비스 루틴이 캐쉬에 존재하지 않아 시스템 전체의 퍼포먼스가 줄어들 가능성이 있다.
따라서, 원칩화된 실시간 처리 시스템에 있어서 인터럽트 반응 시간을 최소화하는 방안이 요구된다.
본 발명은 상기의 요구에 부응하기 위한 것으로서 인터럽트 반응 시간을 최소화하므로서 실시간 처리 시스템에 적합한 캐쉬를 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 하드웨어 및 소프트웨어에 의해 캐쉬의 운용을 제어할 수 있는 개선된 캐쉬를 제공하는 것에 있다.
본 발명의 또 다른 목적은 하드웨어 및 소프트웨어에 의해 캐쉬의 운용을 제어할 수 있는 개선된 장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은 하드웨어적 혹은 소프트웨어적으로 캐쉬 의 갱신을 제어하는 개선된 캐쉬 제어 방법을 제공하는 것에 있다.
상기의 목적을 달성하는 본 발명에 따른 캐쉬 장치는
중앙처리장치가 다음에 요구할 것으로 예상되는 일련의 데이터를 외부 메모리로부터 먼저 읽어들여 저장해두며, 중앙 처리 장치가 외부 메모리를 액세스하기 전에 1차적으로 액세스하는 캐쉬 장치에 있어서,
상기 외부 메모리에 저장된 데이터 및 해당 데이터가 저장된 어드레스(외부 어드레스)을 저장하는 내부 메모리;
상기 외부 메모리를 액세스하기 위한 외부 어드레스와 내부 메모리에 저장된 외부 어드레스를 비교하여 일치 여부를 나타내는 일치 검출 신호를 발생하는 비교기;
외부 어드레스 혹은 명령어 저장 제어기에서 인가되는 쓰기 어드레스와 외부 어드레스 중의 상위 어드레스에 근거하여 상기 내부 메모리를 액세스하기 위한 내부 어드레스를 발생하며, 상기 내부 메모리 읽기/쓰기 제어 신호를 발생하는 어드레스 변환기; 및
자체적으로 혹은 캐쉬의 외부에서 인가되는 명령에 응답하여 상기 외부 메모리에 저장된 데이터를 내부 메모리에 로드하는 것을 제어하는 명령어 저장 제어기를 포함하는 것을 특징으로 한다.
상기의 다른 목적을 달성하는 본 발명에 따른 캐쉬 제어 방법은
중앙처리장치가 다음에 요구할 것으로 예상되는 일련의 데이터를 외부 메모리로부터 먼저 읽어들여 저장해두며, 중앙 처리 장치가 외부 메모리를 액세스하기 전에 1차적으로 액세스하는 시스템의 캐쉬 제어 방법에 있어서,
상기 캐쉬의 내부 메모리 영역에서 임의의 위치를 지시하는 갱신 포인터를 설정하는 과정;
상기 캐쉬의 내부 메모리 영역 중에서 상기 외부 메모리와 교환될 블록을 산출하여 상기 갱신 포인터의 값을 설정하는 과정; 및
상기 캐쉬의 내부 메모리를 갱신 포인터에 의해 지정된 위치로부터 블록 단위로 상기 주메모리와 교환하는 과정을 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 상세히 설명하기로 한다.
본 발명에 따른 캐쉬 장치는 소프트웨어적으로 다양한 캐쉬 방법을 제어할 수 있게 한다.
본 발명에 따른 캐쉬 제어 방법은 갱신 포인터를 사용하는 것을 특징으로 한다. 실제에 있어서 캐쉬의 내부 메모리는 블록화되고, 갱신 포인터는 각 블록 메모리를 가리키게 된다. 갱신 포인터에 의해 지시되는 블록 메모리가 블록 교환의 대상이 된다. 즉, 갱신 포인터는 블록화된 내부 메모리의 각 블록 메모리들 중의 하나를 나타내며, 캐쉬 미스 발생시 갱신 포인터가 지시하는 블록 메모리가 블록 교환의 대상이 된다.
도 1a 내지 도 1b는 본 발명에 따른 캐쉬 제어 방법을 도식적으로 보이기 위해 도시된 것이다. 도 1a에 있어서 참조부호 100은 중앙처리장치를 나타내고, 200은 캐쉬를 나타내며, 300은 주메모리를 나타내며, 그리고 400은 캐쉬 제어용 프로그램을 나타낸다.
캐쉬(200)는 중앙처리장치(100)가 다음에 요구할 것으로 예상되는 일련의 데이터를 주메모리(300)로부터 먼저 읽어들여 저장해둔다.
캐쉬(200)는 제어기(2002), 쓰기용 블록 저장 레지스터(2004), 그리고 내부 메모리(2006)을 구비한다. 여기서, 쓰기용 블록 저장 레지스터(2004)는 내부 메모리(2006)에서 블록 교환 동작이 발생할 때 갱신할 블록의 위치를 가리키게 된다.
내부 메모리(2006)는 블록화되어 있고, 쓰기용 블록 저장 레지스터(2004) 혹은 갱신 포인터(4002)가 지시하는 블록 메모리가 블록 교환의 대상이 된다.
도 1b는 갱신 포인터 및 쓰기용 블록 저장 레지스터와 관련한 블록 교환 동작을 도식적으로 도시한다. 내부 메모리(2006)는 블록화된 복수의 블록 메모리들로 구성된다. 캐쉬 제어용 프로그램(400)의 변수인 갱신 포인터(4002)는 복수의 블록 메모리들 중의 하나를 가리키게 된다. 갱신 포인터(4002)에 의해 지시되는 블록 메모리는 캐쉬(200)가 캐쉬 제어용 프로그램에 의해 제어될 때 블록 교환의 대상이 된다.
갱신 포인터(4002)는 프로그램 내에서 사용되는 하나의 변수이며, 갱신 포인터(4002)의 값 즉, 블록 교환 동작시 교환될 블록을 지시하는 값은 소프트웨어적으로 즉, 캐쉬(200)의 외부에서 작동하는 캐쉬 제어용 프로그램(400)에 의해 결정된다.
블록 교환 동작시 교환될 블록은 하드웨어적으로 결정될 수도 있다. 하드웨어적으로 결정할 때는 캐쉬(200) 자체의 알고리즘, 즉, 캐쉬(200)의 제작시 프로그램된 알고리즘에 의해 결정된다. 캐쉬(200) 자체는 그것의 제작과 더불어 동작 알고리즘이 고정되어 버리므로 상황 변화에 따른 유연한 대응이 어렵지만 외부의 프로그램에 의해 블록 메모리의 갱신 여부를 결정하면 상황변화에 따른 유연한 대응이 가능하게 된다.
프로그램(400)은 주메모리(300)에 로드되거나 주메모리(300)로부터 캐쉬(200)으로 로드되거나 혹은 별도의 메모리에 로드될 수 있다.
도 1b에 있어서 갱신 포인터(4002)와 쓰기용 블록 저장 레지스터(2004)이 도시된다. 쓰기용 블록 저장 레지스터(2004)에 저장된 값은 캐쉬(200) 자체에서 결정된 교환될 블록을 나타내게 된다.
따라서, 갱신 포인터(4002)와 쓰기용 블록 저장 레지스터(2004)의 우선 순위가 결정되어야 한다. 본 발명에 있어서는 갱신 포인터(4002)가 쓰기용 블록 저장 레지스터(2004)보다 높은 우선 순위를 가지게한다. 따라서, 캐쉬(200)가 캐쉬용 제어 프로그램(400)에 의해 제어될 경우에는 쓰기용 블록 저장 레지스터(2004)에 저장된 정보는 무시된다.
경우에 따라서는 블록 메모리 각각의 갱신 여부를 금지하여야 한다. 예를 들면, 필수적인 데이터를 저장하는 블록 메모리는 이후의 블록 교환 동작에서 제외되도록 갱신 금지로 설정되어야 한다. 도 1b에는 이를 위한 메모리 블록 쓰기모드 레지스터(2008)가 제시된다.
메모리 블록 쓰기 모드 레지스터(2008)는 하드웨어적 혹은 소프트웨어적으로 그 값이 변경된다. 예를 들어 캐쉬(200)의 초기 동작 즉, 도 1a에 도시된 구성요소들을 구비하는 시스템의 기동을 위한 초기화 동작들 중의 하나로서 캐쉬(200)을 초기화하는 동작에서는 주메모리(300)에서 가장 기본적이고 필수적인 데이터가 내부 메모리(2004)의 첫번째 블록 메모리에 로드되면서 이 블록 메모리를 쓰기 금지로 설정된다.
메모리 블록 쓰기 모드 레지스터(2008)의 저장 내용은 하드웨어적인 갱신 동작에 있어서 언제나 참조된다. 그렇지만 본 발명에 있어서 소프트웨어적인 동작 즉, 캐쉬(200)의 외부에서 작동하는 캐쉬 제어용 프로그램(400)에 의해 캐쉬(200)를 제어할 경우에는 하드웨어적인 제어시 메모리 블록 쓰기 모드 레지스터(2008)에 설정된 정보는 무시된다.
하드웨어적인 제어와 소프트웨어적인 제어는 중앙 처리 장치에 의해 결정된다. 예를 들어 중앙 처리 장치는 캐쉬 히트율을 모니터링하고, 그것의 변화에 따라 하드웨어적인 제어 즉, 캐쉬 자체의 알고리즘에 의한 제어만으로도 캐쉬 히트율이 소정값 이상으로 유지되고 있는 지를 판단하고, 캐쉬 히트율이 소정값 이하로 떨어질 경우 소프트웨어적인 제어 즉, 캐쉬 외부에서 작동하는 프로그램에 의해 캐쉬의 블록 교환 동작을 제어할 수 있도록 제어한다.
캐쉬 제어용 프로그램(400)은 명령에 의해 캐쉬(200)을 제어한다. 캐쉬 제어용 프로그램(400)에서 발생된 명령은 캐쉬(200)에 제공된다. 캐쉬(200)의 캐쉬 제어부(2002)는 명령을 디코딩하여 캐쉬(200)의 동작을 제어한다.
이 명령을 통하여 캐쉬 제어용 프로그램(400)은 캐쉬(200)의 블록 교환 동작, 각 블록 메모리의 쓰기 금지 여부를 제어한다.
이와 같이 본 발명에 따른 캐쉬 제어 방법은 블록 교환 동작에서 교환될 블록 메모리를 캐쉬의 외부에서 작동하는 프로그램에 의해 적응적으로 결정할 수 있게 함으로써 상황 변화에 따른 캐쉬 정책의 변화를 유연하게 유지할 수 있다.
도 2는 본 발명에 따른 캐쉬의 구성을 보이는 블록도이다. 도 2에 도시된 장치는 캐쉬(200)에 인가되는 외부 어드레스와 내부 메모리(206)에 저장된 외부 어드레스를 비교하는 비교기(202), 외부 어드레스를 내부 메모리(206)를 액세스하기 위한 내부 어드레스로 변환해주는 어드레스 변환기(204), 외부 메모리로부터의 데이터를 내부 메모리(206)에 로드하는 명령어 저장 제어기(208), 내부 메모리(206)와 버스를 인터페이스하는 버스 I/F(InterFace, 210)로 구성된다.
여기서, 외부 메모리는 통상적으로는 주메모리를 지칭하지만 반드시 이에 한정되지는 않는다. 또한, 외부 어드레스라 함은 예를 들어 중앙 처리 장치가 주메모리를 액세스할 때 사용하는 어드레스를 말하며, 내부 어드레스란 캐쉬의 내부에 구비된 내부 메모리(206)를 액세스하기 위해 사용하는 어드레스를 말한다.
도 3은 도 2에 도시된 장치에 있어서 내부 메모리의 저장 내용을 도식적으로 보이기 위해 도시된 것이다. 도 3에 도시된 바와 같이 내부 메모리(206)에는 외부 메모리의 어드레스(외부 어드레스), 해당 어드레스의 데이터가 함께 저장된다. 내부 메모리(206)에 저장된 외부 어드레스는 캐쉬(200)에 인가되는 외부 어드레스와 비교된다.
또한, 내부 메모리(206)는 블록화된 복수의 블록 메모리들(블록 메모리#1-블록 메모리#n)으로 구성된다.
중앙처리장치(미도시)는 주메모리를 액세스하기 전에 먼저 1차적으로 캐쉬(200)를 액세스한다. 즉, 중앙처리장치는 주메모리를 액세스하기 위한 외부 어드레스를 캐쉬(200)에 인가하여 데이터를 요구한다. 캐쉬(200)는 인가된 외부 어드레스를 내부 메모리(206)에 저장된 외부 어드레스와 비교하여 동일한 어드레스가 있으면 그에 상응하는 데이터를 독출하여 중앙처리장치에 제공하거나 중앙처리장치에서 제공되는 데이터를 기록한다.
캐쉬(200)는 주메모리보다 빠른 액세스 속도를 가지기 때문에, 중앙처리장치가 캐쉬(200)를 액세스하게 되면 주메모리를 액세스하는 것보다 더욱 빠르게 데이터를 주고받을 수 있다.
만일, 내부 메모리(206)에 저장된 외부 어드레스들 중에서 인가된 외부 어드레스와 일치하는 것이 없으면 캐쉬 미스(cash miss)가 발생한 것이고, 이 경우 중앙처리장치는 2차적으로 주메모리를 액세스하게 된다.
캐쉬 미스가 발생되면 캐쉬(200)는 주메모리를 액세스하여 캐쉬 미스가 발생된 위치(외부 어드레스에 의해 지정되는 위치)의 데이터를 읽어들여 내부 메모리(206)의 데이터와 교환한다. 실제로는 블록 단위의 교환이 이루어진다.
블록 교환을 수행함에 있어서 종래의 캐쉬는 블록을 교체하는 순서가 하드웨어적으로 고정된다. 예를 들면, 캐쉬 미스가 발생할 때마다 첫번째 블록→두번째 블록→세번째 블록,,,의 순서로 순차적으로 블록 교환이 이루어진다. 이러한 교환 방식에 의하면 교환된 블록에 히트율이 높거나 중요한 데이터가 저장되어 있더라도 어쩔수 없이 교환이 수행되어야 한다는 문제점이 있다.
본 발명의 장치는 도 8를 참조하여 설명되는 바와 같이 저장된 내용의 중요도 혹은 우선 순위에 따라 교환되는 블록을 소프트웨어적으로 적절하게 선택할 수 있다.
도 2에 도시된 장치에 있어서, 내부 메모리(206)는 블록화되어 있고, 각 블록 메모리들에는 일련의 데이터 예를 들면 인터럽트 벡터 혹은 인터럽트 서비스 루틴이 저장된다.
도 4는 도 2에 도시된 비교기(202)의 상세한 구성을 보이는 블록도이다. 도 2에 도시된 비교기(202)는 대표 번지 레지스터들(402a - 402n), 외부 어드레스와 대표 번지 레지스터들(402a - 402n)에 저장된 대표 번지들(대표번지1 - 대표번지n)을 비교하고 일치 여부를 나타내는 선택 신호들(선택신호1 - 선택신호n)을 발생하는 비교기들(404a - 404n), 내부 메모리(206)에 저장된 외부 어드레스와 캐쉬(200)에 인가되는 외부 어드레스의 일치 여부를 검출하는 일치 검출기(406)를 구비한다.
여기서, n은 내부 메모리(206)의 블록수에 상응한다.
대표 번지 레지스터들(402a - 402n)은 도 2에 도시된 명령어 저장 제어기(208)에의해 제어되며, 대표 번지 레지스터들(402a - 402n)에는 명령어 저장 제어기(208)에서 제공되는 대표 번지들이 저장된다.
여기서, 대표 번지는 각 블록 메모리에 저장된 외부 어드레스 중의 선두 어드레스가 된다. 통상 주메모리는 바이트단위(8비트)로 구성되고, 버스는 이보다 큰 단위로 구성된다. 버스가 4바이트(32비트)단위로 구성된다면 액세스 속도의 향상을 위하여 통상 4바이트(4개의 어드레스)가 한꺼번에 독출된다. 단지 선두 어드레스만을 지정하면 메모리는 자동적으로 4개의 어드레스를 연속으로 처리한다.
즉, 메모리는 적어도 버스폭에 해당하는 만큼 블록화되어 있다고 볼 수 있다. 그렇지만 실제에 있어서 4바이트는 너무나 작은 단위이기 때문에 빈번한 블록 교환이 발생할 수 있다. 따라서, 실제의 블록은 훨씬 큰 단위를 가진다.
따라서, 대표 번지 레지스터들(402a - 402n)은 각 블록 메모리에 저장된 외부 어드레스들 중의 선두 어드레스를 가진다. 특히, 선두 어드레스 중의 상위 어드레스가 대표 번지 레지스터들(402a - 402n)에 저장된다.
비교기들(404a - 404n)은 외부 어드레스중의 상위 어드레스와 대표 번지 레지스터들(402a - 402n)에 저장된 대표 어드레스들을 각각 비교한다. 비교 결과에 따라 외부 어드레스가 대표 어드레스에 상응하는 지의 여부를 나타내는 선택 신호(선택신호1 - 선택신호n)를 발생한다. 발생된 선택 신호(선택신호1 - 선택신호n)는 도 2에 도시된 어드레스 변환기(204)에 제공된다.
한편, 발생된 선택 신호(선택신호1 - 선택신호n)는 일치 검출기(406)에도 제공되며, 일치 검출기(406)는 선택 신호(선택신호1 - 선택신호n)에 의해 캐쉬 미스 여부를 판단하게 된다. 선택 신호(선택신호1 - 선택신호n) 모두가 불일치를 나타내게 되면 캐쉬 미스가 발생한 것이다.
일치 검출기(406)에서 출력되는 일치 검출 신호는 도 2에 도시된 어드레스 변환기(204)에 제공되어 내부 메모리 혹은 외부 메모리의 액세스 여부를 결정한다.
한편, 일치 검출기(406)에서 출력되는 일치 검출 신호는 도 2에 도시된 명령어 저장 제어기(208)에도 제공되며, 명령어 저장 제어기(208)는 이 일치 검출 신호에 의해 캐쉬 미스의 발생 여부를 판단하고, 이에 근거하여 블록 교환 동작을 수행하게 된다.
도 5는 도 2에 도시된 어드레스 변환기의 상세한 구성을 보이는 블록도이다. 도 5에 도시된 바와 같이 어드레스 변환기(204)는 외부 어드레스, 비교기들(404a - 404n)로부터의 선택신호1∼n, 명령어 저장 제어기(208)로부터의 선택신호1∼n, 쓰기 어드레스를 입력하며, 내부 메모리(206)의 어드레스 및 읽기/쓰기 제어 신호를 발생한다.
먼저, 캐쉬 히트가 발생한 경우의 어드레스 변환기의 동작을 설명한다.
캐쉬 히트의 여부는 도 2 및 도 4에 도시된 비교기(202)로부터의 일치 검출 신호에 의해 판별된다. 캐쉬 히트가 발생하면 즉, 비교기(202)로부터의 일치 검출 신호가 일치를 나타내면, 어드레스 변환기는 비교기들(404a - 404n)로부터의 선택신호1∼n를 참조하여 그에 인가되는 외부 어드레스를 내부 메모리(206)를 위한 내부 어드레스로 변환하여 내부 메모리(206)에 제공한다. 이와 함께 읽기/쓰기 등의 내부 메모리 제어 신호를 발생한다.
외부 어드레스와 내부 어드레스의 매핑 관계는 내부 메모리(206)로 사용되는 메모리의 종류 및 기타 설계시 고려 사항에 의해 얼마든지 달라질 수 있으므로 상세히 기술하지 않는다.
다음, 캐쉬 미스가 발생한 경우의 어드레스 변환기(204)의 동작을 설명한다.
캐쉬 미스의 여부는 도 2 및 도 4에 도시된 비교기(202)로부터의 일치 검출 신호에 의해 판별된다. 캐쉬 미스가 발생하면 중앙처리장치는 2차적으로 외부 메모리를 액세스하게 되며 이후 도 2에 도시된 명령어 저장 제어기(208)에 의해 블록 교환이 발생하게 된다. 블록 교환시 어드레스 변환기(204)는 명령어 저장 제어기(208)에서 제공되는 선택신호1∼n 및 쓰기 어드레스를 참조하여 내부 메모리(206)를 액세스하기 위한 내부 어드레스를 발생한다. 이때, 명령어 저장 제어기(208)에서 제공되는 선택신호1∼n가 내부 어드레스의 상위 어드레스를 결정하고, 명령어 저장 제어기(208)에서 제공되는 쓰기 어드레스가 내부 어드레스의 하위 어드레스를 결정한다.
도 6은 도 2에 도시된 명령어 저장 제어기의 상세한 구성을 보이는 블록도이다. 도 6에 도시된 장치는 메모리 로드 제어기(602), 상위 어드레스 발생기(604), 하위 어드레스 발생기(606), 제어 모드 레지스터(608), 메모리 블록 쓰기 모드 레지스터(610), 쓰기용 메모리 블록 번지 저장 레지스터(612)를 구비한다.
명령어 저장 제어기(208)의 동작은 도 3에 도시된 일치 검출기(406)에서 제공되는 일치 검출 신호에 의해 결정된다. 일치 검출 신호가 불일치를 나타내면 명령어 저장 제어기(208)는 블록 교환 동작을 수행한다.
블록 교환 동작은 하드웨어적으로(하드웨어 제어 모드) 혹은 소프트웨어적으로(소프트웨어 제어 모드) 수행된다.
먼저 하드웨어 제어 모드에 설명한다. 하드웨어 제어 모드란 이미 결정되어 있는 블록 교환 순서에 따라 순차적으로 블록 교환이 수행되는 것을 말한다.
다음에 교환할 블록에 관한 정보가 쓰기용 메모리 블록 번지 저장 레지스터(612)에 저장된다. 메모리 로드 제어기(602)는 쓰기용 메모리 블록 번지 저장 레지스터(612)에 저장된 정보를 참조하여 도 4에 도시된 대표 번지 레지스터들(402a - 402n)에 제공되는 대표 번지1-n 및 도 5의 어드레스 변환기에 제공되는 쓰기 어드레스를 발생한다.
교환할 블록 메모리는 쓰기용 메모리 블록 번지 저장 레지스터(612)에의해 알려진다. 메모리 로드 제어기(602)는 쓰기용 메모리 블록 번지 저장 레지스터(612)에 저장된 정보를 참조하여 대표 번지 레지스터들(402a - 402n)들 중의 하나를 선택한다. 블록 메모리들과 대표 번지 레지스터들(402a - 402n)들은 1:1의 대응 관계를 가진다.
상위 어드레스 발생기(604)는 외부 어드레스를 참조하여 선택된 대표 번지 레지스터에 저장할 대표 번지를 발생한다. 구체적으로 상위 어드레스 발생기(604)는 외부 어드레스 중의 상위 어드레스를 취하여 대표 번지를 발생한다. 발생된 대표 번지는 선택된 대표 번지 레지스터에 제공된다.
한편, 하위 어드레스 발생기(606)는 메모리 로드 제어기(602)의 제어에 따라 어드레스 변환기(204)에 제공되는 쓰기 어드레스를 발생한다. 하위 어드레스 발생기(606)는 초기에 "0"으로 설정되고, 외부 메모리로부터 데이터를 로드할 때마다 1씩 증가된다.
캐쉬(200)가 외부 메모리를 액세스하기 위한 외부 어드레스는 상위 어드레스 발생기(604)에서 발생된 상위 어드레스와 하위 어드레스 발생기(606)에서 발생된 하위 어드레스를 조합함에 의해 얻어진다.
한편, 메모리 로드 제어기(602)는 읽기/쓰기 등의 외부 메모리 제어 신호를 발생한다.
도 7은 도 2에 도시된 장치의 하드웨어 제어 모드에서의 동작을 보이는 흐름도이다. 도 7에 도시된 바에 의하면 첫번째 블록(1번 메모리 블록)부터 마지막 블록(n번 메모리 블록)까지 순차적으로 블록 교환을 수행하는 가장 간단한 예가 설명된다.
먼저 초기 로드가 수행된다.(s702) 초기 로드는 후술하는 바와 같이 초기 로드 제어 신호에 의해 기동되며, 시스템의 초기화 단계에서 수행된다.
초기 로드가 지정되면 1번 메모리 블록에 데이터를 로드한다. 즉, 주메모리로부터 한 블록만큼의 데이터가 독출되고, 이것이 내부 메모리(206)의 1번 메모리 블록에 로드된다.(s704)
쓰기 블록을 2번째 블록으로 설정한다.(s706) 쓰기 블록의 설정 내용은 쓰기용 메모리 블록 번지 저장 레지스터(612)에 저장된다.
불일치가 검출되었는지를 판단한다.(s708) 도 3에 도시된 일치 검출기(406)에서 발생된 일치 검출 신호가 불일치를 나타낸다면 불일치가 검출된 것으로 판단한다.
하드웨어 제어 모드인지를 판단한다(s710) 하드웨어 제어 모드의 여부는 도 6의 제어 모드 레지스터(608)에 설정된 내용을 참조함에 의해 알수 있다.
하드웨어 제어 모드라면 s712 내지 s714과정을 통하여 읽기 블록과 쓰기 블록의 일치 여부를 판단한다. s712 내지 s714과정은 잘못된 기록을 방지하기 위한 것들이다.
쓰기 가능 모드인지를 판단한다.(s716) 해당 블록이 쓰기 가능한 지의 여부는 도 5의 메모리 블록 쓰기 모드 레지스터(610)에 설정된 내용을 참조함에 의해 알 수 있다. 만일 해당 블록이 쓰기 불가능으로 설정되어 있다면 쓰기 블록을 변경한다.(s718)
해당 블록이 쓰기 가능으로 설정되어 있다면 쓰기 블록에 데이터를 로드한다.(s720) 즉, 주메모리로부터 한 블록만큼의 데이터를 읽어들여 내부 메모리(206)의 해당 블록 메모리에 로드한다.
다음 블록으로 쓰기 블록을 설정한다.(s722)
다음으로 소프트웨어 제어 모드에 대하여 설명한다. 소프트웨어 제어 모드란 이미 결정되어 있는 블록 교환 순서에 따라 순차적으로 블록 교환이 수행되는 것이 아니라 교환할 블록을 소프트웨어에 의해 그때그때의 상황에 따라 결정하는 것을 말한다.
소프트웨어 제어 모드를 사용하면 히트율이 높은 블록이나 중요한 데이터가 저장된 블록이 교환되는 것을 회피할 수 있기 때문에 효율적인 캐쉬의 운용이 가능하게 된다.
하드웨어 제어 모드의 경우 상위 어드레스 발생기(604)는 버퍼에 지나지 않으나 소프트웨어 제어 보드의 경우는 의미를 갖게 된다.
도 8은 도 2에 도시된 장치의 소프트웨어 제어 모드에서의 동작을 보이는 흐름도이다. 도 8에 도시된 예의 소프트웨어 제어 모드에서는 쓰기용 메모리 블록 번지 저장 레지스터(612)의 설정 내용에 관계없이 모든 블록에 대하여 쓰기 가능하게 하고, 블록별 쓰기 가능 모드는 전적으로 소프트웨어에 의해 관리된다. 또한, 불일치 검출에 의하지 않고도 단지 명령을 수행해서 내부 메모리(206)에 데이터를 로드를 할 수 있게 한다.
먼저 초기 로드가 수행된다.(s802) 초기 로드는 후술하는 바와 같이 초기 로드 제어 신호에 의해 기동되며, 시스템의 초기화 단계에서 수행된다.
초기 로드가 지정되면 1번 메모리 블록에 데이터를 로드한다. 즉, 주메모리로부터 한 블록만큼의 데이터가 독출되고, 이것이 내부 메모리(206)의 1번 메모리 블록에 로드된다.(s804)
로드된 블록 메모리의 다음 블록 메모리를 쓰기 블록으로 설정한다.(s806)
소프트웨어 제어 모드로 설정한다.(s808) 소프트웨어 제어 모드로 설정되면 쓰기용 메모리 블록 번지 저장 레지스터(612)의 설정 내용에 관계없이 모든 블록에 대하여 쓰기 가능하게 되고, 블록별 쓰기 가능 모드는 전적으로 소프트웨어에 의해 관리된다. 또한, 불일치 검출에 의하지 않고도 단지 명령을 수행해서 내부 메모리(206)에 데이터를 로드를 할 수 있게 된다.
로드 명령인지를 판단한다.(s810)
소프트웨어 제어 모드인지를 판단한다.(s812)
로드를 수행한다.(s814) 즉, 외부 메모리로부터 내부 메모리(206)로 데이터를 로드한다.
쓰기 블록을 다음 블록으로 설정한다.(s816) 여기서는 로드가 수행된 블록의 다음 블록으로 설정하고 있지만 이는 소프트웨어에 의해 결정되는 것이므로 반드시 다음 블록이 될 필요는 없다.
하드웨어 제어 모드와 소프트웨어 제어 모드의 여부는 제어 모드 레지스터(608)에 의해 결정된다. 제어모드 레지스터(608)가 소프트웨어 제어 모드를 나타내게 되면 쓰기용 메모리 블록 번지 저장 레지스터(612)에 저장된 정보는 무시되고 별도의 프로그램에 의해 교환될 블록이 결정된다.
교환될 블록은 외부제어기의 명령 혹은 제어 신호에 의해 결정된다. 여기서, 외부 제어기란 통상 중앙처리장치를 지칭하지만 반드시 그것에 한정되는 것은 아니다. 명령은 마이크로 프로세서 레벨의 명령 즉, op코드를 지칭한다.
먼저, 외부 제어기의 명령에 의한 블록 교환 동작을 설명한다.
도 9는 블록 교환 동작을 위한 op코드의 예를 도시한다. 첫번째 예(도 9의 상측에 도시된 것)에 의하면 명령어는 블록 교환 동작을 지정하는 오퍼랜드(operand)과 목적지(destination) 그리고 소오스(source)를 포함한다. 여기서, 소오스는 외부 메모리를 나타내고, 목적지는 내부 메모리를 나타낸다.
즉, 첫번째 예에 의하면 외부 메모리와 내부 메모리 사이에서 블록 메모리의 저장 용량에 해당하는 만큼의 데이터를 교환하게 된다. 교환은 내부 메모리의 저장 내용을 외부 메모리에 로드시키는 것이 될 수도 있고, 반대로 외부 메모리의 저장 내용을 내부 메모리에 로드시키는 것이 될 수 있다.
두번째 예(도 9의 하측에 도시된 것)에 의하면 명령어는 블록 교환 동작을 지정하는 뉴모닉(neumonic), 목적지(destination), 소오스(source), 그리고 블록 갯수를 포함한다.
즉, 첫번째 예에 의하면 외부 메모리와 내부 메모리 사이에서 지시된 갯수 만큼의 블록 메모리들의 저장 용량에 해당하는 만큼의 데이터를 교환하게 된다.
다음으로, 제어 신호에 의한 블록 교환 동작을 설명한다. 여기서, 제어 신호란 캐쉬를 제어하는 내부 제어기에서 발생되는 신호를 지칭한다. 후술하는 바에 의해 명확해지는 바와 같이 캐쉬를 구현하는 모듈은 명령어를 디코딩하여 도 1에 도시된 캐쉬를 제어하는 내부 제어기를 구비한다. 이러한 내부 제어기에 의해 캐쉬를 구현하는 모듈은 독자적으로 캐쉬를 제어할 수 있게 된다.
도 6에 도시된 장치에 있어서 초기 로드 신호는 리셋 신호의 역할을 수행한다. 초기 로드 신호는 시스템의 가동 초기 단계에서 발생된다. 초기 로드 신호가 발생되면 메모리 로드 제어기(602)는 모든 설정을 초기화하고, 주메모리에서 약속된 데이터들을 읽어들여 내부 메모리(206)에 로드하게 된다. 초기 로드의 대상이 되는 데이터는 PCB(Process Control Block)와 같이 사용도 및 우선도가 가장 큰 것이 될 수 있다.
도 6의 메모리 블록 쓰기 모드 레지스터(610)는 각 메모리 블록의 쓰기 가능/쓰기 불가능을 설정하기 위하여 제공된다. 메모리 블록의 쓰기 모드 레지스터(610)에 저장된 정보는 하드웨어적인 제어 모드 및 소프트웨어적인 제어 모드에서 모두 참조된다. 만일 메모리 블록의 쓰기 모드 레지스터(610)에 저장된 정보에 의해 어떤 메모리 블록이 쓰기 금지로 설정된다면 해당 메모리 블록으로부터 데이터를 독출할 수는 있지만 기록하는 것을 블가능하게 된다.
따라서, 쓰기 금지로 설정된 메모리 블록은 블록 교환 동작시 제외되게 된다.
예를 들면 초기 로드 동작에 있어서, 주메모리로부터 약속된 1블록만킁의 데이터가 내부 메모리(206)의 첫번째 블록에 로드되고, 이 첫번째 블록은 쓰기 금지로 설정될 수 있다.
도 10는 도 2에 도시된 버스 I/F의 구성예들을 도시한다. 도 10에 도시된 바와 같이 메모리 블록의 출력을 멀티플렉서나 3스테이트 버퍼를 이용해서 버스에 연결해주고, 버스 I/F의 내부네은 래치나 버스 홀더를 둘 수 있다.
여기서, 버스 홀더는 버스가 플로팅(floating state)로 되는 것을 방지하기 위한 것으로서 도 10에 도시된 바와 같이 통상적인 버퍼를 이용하여 구성되게 된다. 버스 홀더는 두개의 인버터가 재귀적으로 연결된 구조를 가지며 버스 홀더에 인가된 신호는 인버터1 및 인버터2에 의해 동일한 상태를 유지하게 된다. 이러한 버스홀더에 의해 버스가 플로팅 상태로 되는 것이 방지된다.
버스가 플로팅 상태가 된다는 것은 신호 레벨이 결정되지 않는 것을 의미한다. 버스에는 모오스 트랜지스터로 구성되는 게이트등이 연결될 수 있으며, 모오스 트랜지스터의 경우 0과 1사이의 천이 영역에서 전류 소모가 매우 크다. 플로팅 상태가 되면 신호 레벨이 천이 영역에 설정되게 되므로 모오스 트랜지스터를 통하여 커다란 전력 소모가 유발되게 된다.
도 11은 본 발명에 따른 캐쉬 장치의 적용례를 보이기 위하여 도시된 것이다. 도 11에 도시된 장치는 화자독립 음성인식 전용 프로세서로서 3버스 시스템 방식을 사용한다. 본 발명에 따른 캐쉬 장치는 도 11의 PMIF(1122)의 내부에 구현되며, 구성 모듈들은 데이터를 위한 3개의 버스(2개의 읽기 버스와 1개의 쓰기 버스) 동작 코드를 위한 2개의 OPcode 버스들을 공유한다.
도 11에 있어서 제어부(Ctrl Unit, 1102)는 범용 프로세서를 의미히고, REG FILE(1104)은 레지스터 파일(register file) 기능을 수행하는 모듈을 의미하고, ALU(1106)는 Arithmatic Logic을 수행하는 모듈을 의미하고, MAC(1108)는 Multiply and ACcummulate 기능을 수행하는 것을 의미하고, "B SHIFTER"로 표기된 모듈(1110)은 Barrel SHIFTER 기능을 수행하는 모듈을 의미하고, FFT(1112)는 본 발명에 따른 FFT연산을 수행하는 모듈을 의미하며, SQRT(1114)는 square and root 연산 기능을 수행하는 모듈을 의미하며, TIMER(1116)는 타이머 기능을 수행하는 모듈을 나타내며, CLKGEN(1118)는 클록 발생 기능을 수행하는 모듈을 나타낸다. CLKGEN(418)는 도 11에 도시된 장치의 내부 혹은 외부에서 제공되는 클럭 신호를 유입하여 각 구성 요도들에 제공되는 클럭 신호를 발생하며, 특히 저전력 모드를 위하여 클럭 신호의 속도를 조절하는 기능을 가진다.
PMEM(프로그램 메모리, 1120), PMIF(프로그램 메모리 인터페이스, 1122), EXIF(외부 인터페이스, 1124), MEMIF(메모리 인터페이스, 1126), HMM(관측확률연산, 1128), SIF(직렬 인터페이스, 1130), UART(Universal Asychronous Receiver/Transmitter, 비동기 직렬 인터페이스, 1132), GPIO(범용 입출력, 1134), CODEC IF(코덱 인터페이스, 1136), 그리고 CODEC(1140)로 표기된 것들은 각각 프로그램 메모리, 프로그램 메모리 인터페이스, 외부 인터페이스, 메모리 인터페이스, 히든 마코프 모델 연산, 동기식 직렬 인터페이스, 비동기식 직렬 인터페이스, 범용 입출력, 코덱 인터페이스, 그리고 코덱 기능들을 수행하는 모듈들이다. 도 11에서 상세히 도시되지는 않았지만 실제로는 각 버스들(1142 -1150)은 각 모듈들(1102-1140)에 연결된다.
도 11에 도시된 장치는 프로그램 메모리(PMEM, Program MEMory, 1120)를 구비하며, 프로그램은 외부 인터페이스 장치(EXIF, EXternal InterFace, 1124)를 통하여 프로그램 메모리(PMEM, 1120)에 로드된다. 특히, PMIF(1122)은 도 1에 도시된 본 발명의 캐쉬를 포함한다.
즉, PMIF(1122)는 제어용 명령 버스(OPcode bus0, 1, 1148, 1150)를 통해 명령을 받아 디코딩하여 도 2에 도시된 바와 같은 본 발명의 캐쉬 장치를 제어하여 캐쉬 동작을 수행하도록 한다. 한편, 데이터들은 2개의 읽기 버스(1142, 1144)들을 통하여 제공되거나 1개의 쓰기 버스(1146)를 통하여 출력된다.
도 12는 도 11에 도시된 장치에 있어서 제어 명령 및 데이터를 수신하는 과정을 도식적으로 보이기 위하여 도시된 블록도이다.
제어부(Ctrl Unit, 1102)는 자신이 직접 제어 명령을 디코딩하여 지정된 동작을 수행하도록 제어하거나, OPcode bus 0,1(1148, 1150)를 이용하여 각 구성 모듈들의 동작을 제어한다. 각 구성 모듈들은 OPcode bus1,2(1148, 1150) 및 읽기 버스 A,B(1142, 1144)를 공유한다.
제어부(Ctrl Unit, 1102)가 직접 제어하는 경우 프로그램 메모리(PMEM, 1120)로부터 제어 명령을 펫취(fetch)하여 이를 디코딩하고, 제어 동작에 필요한 오퍼랜드(eperand; 조작의 대상이 되는 데이터)를 읽어들여 레지스터 파일(REG FILE, 1104)에 저장한다. 이후 제어 동작이 제어 논리일 경우에는 ALU(Arithmatic Logic Unit, 1106)를, 승산 및 누산일 경우에는 MAC(Multiply and ACcummulate, 1108)를, 배럴 쉬프트 동작일 경우에는 B SHIFTER(Barrel SHITER, 1110)를, 자승(square)/근(root)연산일 경우에는 SQRT(SQart and RooT, 1114) 등을 이용하여 제어 동작을 수행하고 그 결과값을 다시 레지스터 파일(REG FILE, 1104)에 저장한다.
제어부(Ctrl Unit, 1102)가 직접 제어하지 않는 경우에는 OPcode bus0, 1(1148, 1150)를 이용한다. 제어부(Ctrl Unit, 602)는 프로그램 메모리(PMEM, 1120)으로부터 펫취한 제어 명령을 디코딩하는 대신 OPcode bus0(1148) 및 OPcode bus1(1150)에 차례로 팻취한 제어 명령을 인가한다.
OPcode bus0(1148)과 OPcode bus1(1150)에는 동일한 제어 명령이 1클럭의 차이를 두고 차례로 인가된다. 구성 모듈들은 OPcode bus0(1148)에 제어 명령이 인가되면 자신에게 해당하는 제어 명령인가를 판단하고, 자신에게 해당하는 것이라면 이를 디코딩하여 제어 명령에 의해 지정된 제어 동작을 수행할 대기 상태가 된다. 이를 위해 구성 모듈들은 제어 명령을 해독하기 위한 디코더들을 구비한다. 1클럭 후 OPcode bus1(1150)에 동일한 제어 명령이 인가되면 이때에 비로소 지정된 제어 명령에 해당하는 동작을 수행하기 위한 제어를 수행한다. 각 OPcode bus들(1148, 1150)에 인가되는 제어 코드의 인에이블 여부를 나타내기 위하여 RT 및 ET신호선이 할당된다.
도 13은 도 11에 도시된 장치에 있어서 제어 명령 및 데이터를 수신하는 과정을 도식적으로 보이기 위한 타이밍도이다.
도 13에 있어서 최상위의 신호는 클럭 신호(CLK)이고, 차례로 OPcode bus0에 인가되는 제어 명령, OPcode bus1에 인가되는 제어 명령, RT, ET, 읽기 버스 A에 인가되는 데이터, 그리고 읽기 버스 B에 인가되는 데이터이다.
OPcode bus0에 제어 명령이 인가되고, RT 신호에 의해 인에이블되면 도 4의 구성 모듈들 중의 하나가 이를 인식하고 이를 디코딩하여 대기 상태가 된다. 이후 OPcode bus1에 동일한 제어 명령이 인가되고 ET신호에 의해 인에이블되면, 해당 구성 모듈이 제어 명령에 의해 지정된 동작을 수행한다. 구체적으로 읽기 버스 A 및 읽기 버스 B에 인가된 데이터를 받아들여, 지정된 동작을 수행하고, 쓰기 버스를 통하여 결과값을 출력한다.
예를 들어 PMIF(1122)의 제어부(미도시)가 수신된 제어 명령을 디코딩하여 도 2에 도시된 바와 같은 캐쉬 장치를 제어하여 블록 교환 동작을 수행한다.
도 14는 종래의 캐쉬의 일예를 보이는 것으로서 일본 공개 특허 평10-214228에 개시된 것이다.
도 14에 도시된 장치는 시스템의 주메모리 영역을 캐쉬가 사용할 수 있는 지의 여부를 유저가 설정할 수 있게 하는 것이며, 그 설정은 소프트웨어적 혹은 하드웨어적으로 수행될 수 있다. 구체적으로 중앙 처리 장치의 캐쉬 인에이블 입력 단자에 캐쉬 인에이블 신호와 메모리 영역별로 나운 캐쉬 가능 정보를 가진 페이지 테이블의 양쪽이 모두 캐쉬 가능할 때만 캐쉬가 동작하도록 구성하고 있다.
그러나, 본 발명은 캐쉬의 내부 메모리 블록의 갱신에 있어서 쓰기용 메모리 블록 번지 저장 레지스터를 이용하여 갱신될 블록을 하드웨어적 혹은 소프트웨어적으로 선택할 수 있도록 하는 것으로서 도 14에 도시된 장치와는 다르다.
도 15는 종래의 캐쉬의 다른 예를 도시하는 것으로서 일본 공개 특허 소60-183652호에 개시된 것이다. 도 15에 도시된 장치는 주메모리의 데이터를 블록 단위로 기억하는 수단과 주메모리상의 어드레스를 기억하는 수단을 이용하여 디렉토리(태그 tag)라 불리우는 블록 단위의 갱신 제어 플래그를 두어 소프트웨어에 의해 제어함으로서 블록 단위의 갱신 가/불가를 제어한다.
그러나 본 발명은 갱신 시에 사용되는 메모리 블록의 선택 포인터 즉, 쓰기용 메모리 블록 번지 저장 레지스터를 하드웨어적 혹은 소프트웨어적으로 제어함에 의해 블록 단위로 갱신할 수 있도록 하는 것으로서 도 15에 도시된 장치와는 다르다.
도 16은 종래의 캐쉬의 또 다른 예를 도시하는 것으로서 일본 공개 특허 평6-67976호에 개시된 것이다. 도 15에 도시된 장치는 주메모리상에 있는 마이크로 프로그램에 의해 명령어 캐쉬의 성능을 향상시킨다.
구체적으로 블록 로드 횟수, 갱신 억제 정보, 블록 로드 억제 정보를 고위, 중위, 하위로 중요도가 다른 3종류으ㅟ 마이크로 프로그램 명령어를 이용하여 하드위에 제어 소프트웨어의 실행전, 실행중, 실행후별로 제어하도록 구성하고 있다.
그러나, 본 발명의 캐쉬 장치는 도 15에 도시된 장치와 비교할 때 하드웨어/소프트웨어 양측면에서 메모리 블록의 갱신 가/불가를 지원할 수 있고, 명령의 우선 순위나 변경 방법이 비교적 간단히 실현될 수 있다.
도 17은 종래의 캐쉬의 또 다른 예를 도시하는 것으로서 일본 공개 특허 소63-86048호에 개시된 것이다. 도 17에 도시된 장치는 동적으로 할당할 데이터와 정적으로 할당할 데이터를 캐쉬의 영역별로 나누어 캐쉬의 히트율을 향상시킨다.
구체적으로 자우 갱신이 필요한 동적인 데이터는 제1영역에 두고, 내부를 수 워드(word)단위로 하드웨어적으로 갱신하게 하고, 정적인 데이터는 제2영역에 두어, 내부를 수k워드단위로 소프트웨어적으로 갱신하게 한다.
그러나, 본 발명의 장치는 어느 블록에서나 정적, 동적으로 설정하는 것이 가능하여 시스템의 구성이 유연하다.
상술한 바와 같이 본 발명에 따른 캐쉬 장치는 실시간 처리 시스템에 있어서 인터럽트 반응 시간을 최소화한다. 또한 하드웨어적인 제어 뿐만 아니라 소프트웨어적인 제어 방법을 제어하여 다양한 캐쉬 방법을 구현할 수 있게 한다.
또한, 본 발명에 따른 캐쉬 장치는 비교적 작은 규모의 논리 회로로 구현할 수 있어서 생산성 향상 및 가격 절감의 효과를 기대할 수 있다.
도 1a 내지 도 1b는 본 발명에 따른 캐쉬 제어 방법을 도식적으로 보이기 위해 도시된 것이다.
도 2는 본 발명에 따른 캐쉬 장치의 구성을 보이는 블록도이다.
도 3은 도 2에 도시된 장치에 있어서 내부 메모리의 저장 내용을 도식적으로 보이기 위해 도시된 것이다.
도 4는 도 2에 도시된 비교기의 상세한 구성을 보이는 블록도이다.
도 5는 도 2에 도시된 어드레스 변환기의 상세한 구성을 보이는 블록도이다.
도 6은 도 2에 도시된 명령어 저장 제어기의 상세한 구성을 보이는 블록도이다.
도 7은 도 2에 도시된 장치의 하드웨어 제어 모드에서의 동작을 보이는 흐름도이다.
도 8은 도 2에 도시된 장치의 소프트웨어 제어 모드에서의 동작을 보이는 흐름도이다.
도 9는 블록 교환 동작을 위한 op코드의 예를 도시한다.
도 10는 도 2에 도시된 버스 I/F의 구성예들을 도시한다.
도 11은 본 발명에 따른 캐쉬 장치의 적용례를 보이기 위하여 도시된 것이다.
도 12는 도 11에 도시된 장치에 있어서 제어 명령 및 데이터를 수신하는 과정을 도식적으로 보이기 위하여 도시된 블록도이다.
도 13은 도 11에 도시된 장치에 있어서 제어 명령 및 데이터를 수신하는 과정을 도식적으로 보이기 위한 타이밍도이다.
도 14a 내지 도 14b는 종래의 캐쉬의 일예를 보이는 것이다.
도 15는 종래의 캐쉬의 다른 예를 도시하는 것이다.
도 16은 종래의 캐쉬의 또 다른 예를 도시하는 것이다.
도 17은 종래의 캐쉬의 또 다른 예를 도시하는 것이다.

Claims (21)

  1. 중앙처리장치가 다음에 요구할 것으로 예상되는 일련의 데이터를 외부 메모리로부터 먼저 읽어들여 저장해두며, 중앙 처리 장치가 외부 메모리를 액세스하기 전에 1차적으로 액세스하는 캐쉬 장치에 있어서,
    상기 외부 메모리에 저장된 데이터 및 해당 데이터가 저장된 어드레스(외부 어드레스)을 저장하는 내부 메모리;
    상기 외부 메모리를 액세스하기 위한 외부 어드레스와 내부 메모리에 저장된 외부 어드레스를 비교하여 일치 여부를 나타내는 일치 검출 신호를 발생하는 비교기;
    외부 어드레스 혹은 명령어 저장 제어기에서 인가되는 쓰기 어드레스와 외부 어드레스 중의 상위 어드레스에 근거하여 상기 내부 메모리를 액세스하기 위한 내부 어드레스를 발생하며, 상기 내부 메모리 읽기/쓰기 제어 신호를 발생하는 어드레스 변환기; 및
    자체적으로 혹은 캐쉬의 외부에서 인가되는 명령에 응답하여 상기 외부 메모리에 저장된 데이터를 내부 메모리에 로드하는 것을 제어하는 명령어 저장 제어기를 포함하는 캐쉬 장치.
  2. 제1항에 있어서 상기 비교기는 상기 내부 메모리에 저장된 외부 어드레스들 중의 선두 어드레스를 저장하는 대표 번지 레지스터; 및
    외부 어드레스와 상기 대표 번지 레지스터에 저장된 값을 비교하여 양자의 일치 여부를 나타내는 선택 신호를 발생하는 대표 번지 비교기를 포함하는 것을 특징으로 하는 캐쉬 징치.
  3. 제2항에 있어서, 상기 대표 번지 레지스터는 상기 내부 메모리에 저장된 외부 어드레스들 중의 선두 어드레스의 상위 어드레스를 저장하는 것을 특징으로 하는 캐쉬 장치.
  4. 제3항에 있어서, 상기 대표 번지 레지스터 및 상기 대표 번지 비교기가 상기 내부 메모리의 블록수만큼 복수개 구비되는 것을 특징으로 하는 캐쉬 장치.
  5. 제4항에 있어서, 상기 복수의 대표 번지 비교기들에서 발생된 선택신호들을 유입하며, 선택신호들 중의 하나라도 일치를 나타내면 캐쉬 히트임을 알리는 일치 신호를 발생하는 일치 검출기를 더 구비하는 것을 특징으로 하는 캐쉬 장치.
  6. 제2항에 있어서, 상기 대표 번지 레지스터는 상기 내부 메모리에 상기 외부 메모리의 데이터를 로드할 때 상기 명령어 저장 제어기에 의해 외부 어드레스가 저장되는 것을 특징으로 하는 캐쉬 장치.
  7. 제6항에 있어서, 상기 대표 번지 레지스터는 상기 내부 메모리에 상기 외부 메모리의 데이터를 로드할 때 상기 명령어 저장 제어기에 의해 외부 어드레스의 상위 어드레스가 저장되는 것을 특징으로 하는 캐쉬 장치.
  8. 제1항에 있어서, 상기 명령어 저장 제어기는
    상기 내부 메모리에 상기 외부 메모리의 데이터를 로드할 때, 상기 외부 메모리를 액세스하기 위한 외부 어드레스 중의 상위 어드레스를 발생하며, 또한 이 상위 어드레스를 상기 비교기에서 비교될 대표 어드레스로서 제공하는 상위 어드레스 발생기;
    상기 내부 메모리에 상기 외부 메모리의 데이터를 로드할 때, 상기 상위 어드레스 발생기에서 발생된 상위 어드레스와 조합되어 상기 외부 메모리를 액세스하기 위한 외부 어드레스를 형성하는 하위 어드레스를 발생하며, 또한 이 하위 어드레스를 상기 어드레스 변환기의 쓰기 어드레스로서 제공하는 하위 어드레스 발생기; 및
    자체적으로 혹은 외부 명령어 및 제어 신호에 응답하여 상기 내부 메모리에 상기 외부 메모리의 데이터를 로드하도록 상기 상위 어드레스 발생기 및 상기 하위 어드레스 발생기를 제어하며, 상기 외부 메모리의 읽기 제어 신호를 발생하며, 그리고 상기 상위 어드레스 발생기에서 발생된 상위 어드레스가 상기 비교기에 저장되는 것을 제어하는 메모리 로드 제어기를 포함하는 것을 특징으로 하는 캐쉬 장치.
  9. 제8항에 있어서, 상기 메모리 로드 제어기는 상기 비교기에서 제공되는 일치 검출 신호를 유입하여 캐쉬 히트의 여부를 판단하고, 캐쉬 미스 발생시 상기 내부 메모리의 로드 동작을 제어하는 것을 특징으로 하는 캐쉬 장치.
  10. 제9항에 있어서,
    상기 내부 메모리의 쓰기 블록 정보를 저장하는 쓰기용 메모리 블록 번지 저장 레지스터를 더 구비하며,
    상기 메모리 로드 제어기는 내부 메모리의 로드 동작에 있어서 상기 쓰기용 메모리 블록 번지 저장 레지스터에 저장된 쓰기 블록 정보를 참조하여 로드 동작을 수행하고, 로드 동작의 종료후 소정의 룰에 따라 상기 내부 메모리에서 다름에 로드될 쓰기 블록을 산출하고, 산출된 쓰기 블록 정보를 상기 쓰기용 메모리 블록 번지 저장 레지스터에 저장시키는 것을 특징으로 하는 캐쉬 장치.
  11. 제10항에 있어서,
    상기 메모리 로드 제어기의 제어 모드 정보를 저장하는 제어 모드 레지스터를 더 구비하며,
    상기 메모리 로드 제어기는 상기 제어 모드 레지스터에 저장된 제어 모드 정보가 하드웨어 모드를 나타내면 상기 일치 검출 신호에 근거한 판단에 따라 상기 내부 메모리의 로드 동작을 제어하고, 상기 제어 모드 레지스터에 저장된 제어 모드 정보가 소프트웨어 모드를 나타내면 캐쉬의 외부에서 제공되는 명령을 해독하여 상기 내부 메모리의 로드 동작을 제어하는 것을 특징으로 하는 캐쉬 장치.
  12. 제11항에 있어서, 상기 메모리 로드 제어기는 상기 제어 모드 레지스터에 저장된 제어 모드 정보가 소프트웨어 모드를 나타내면, 상기 쓰기용 메모리 블록 번지 저장 레지스터에 저장된 쓰기 블록 정보를 무시하는 것을 특징으로 하는 캐쉬 장치.
  13. 제9항에 있어서,
    상기 내부 메모리의 블록별 쓰기 모드 정보를 저장하는 메모리 블록 쓰기 모드 레지스터를 더 구비하며,
    상기 메모리 로드 제어기는 내부 메모리의 로드 동작에 있어서 상기 메모리 블록 쓰기 모드 레지스터에 저장된 블록별 쓰기 모드 정보를 참조하여 로드 동작을 수행하며 로드 동작의 종료후 소정의 룰에 따라 블록별 쓰기 모드 정보를 산출하고, 산출된 블록별 쓰기 모드 정보를 상기 메모리 블록 쓰기 모드 레지스터에 저장시키는 것을 특징으로 하는 캐쉬 장치.
  14. 제13항에 있어서,
    상기 메모리 로드 제어기의 제어 모드 정보를 저장하는 제어 모드 레지스터를 더 구비하며,
    상기 메모리 로드 제어기는 상기 제어 모드 레지스터에 저장된 제어 모드 정보가 하드웨어 모드를 나타내면 상기 일치 검출 신호에 근거한 판단에 따라 상기 내부 메모리의 로드 동작을 제어하고, 상기 제어 모드 레지스터에 저장된 제어 모드 정보가 소프트웨어 모드를 나타내면 캐쉬의 외부에서 제공되는 명령을 해독하여 상기 내부 메모리의 로드 동작을 제어하는 것을 특징으로 하는 캐쉬 장치.
  15. 제14항에 있어서, 상기 메모리 로드 제어기는 상기 제어 모드 레지스터에 저장된 제어 모드 정보가 소프트웨어 모드를 나타내면, 상기 메모리 블록 쓰기 모드 레지스터에 저장된 블록별 쓰기 모드 정보를 무시하는 것을 특징으로 하는 캐쉬 장치.
  16. 제8항에 있어서, 상기 메모리 로드 제어기는 초기 로드 신호에 응답하여 외부 메모리의 소정 데이터를 상기 내부 메모리의 소정 위치에 로드하도록 프로그램된 것을 특징으로 하는 캐쉬 장치.
  17. 제8항에 있어서, 상기 명령을 해독하여 상기 메모리 로드 제어기를 제어하는 제어 신호를 발생하는 제어기를 더 구비하는 것을 특징으로 하는 캐쉬 장치.
  18. 삭제
  19. 중앙처리장치가 다음에 요구할 것으로 예상되는 일련의 데이터를 외부 메모리로부터 먼저 읽어들여 저장해두며, 중앙 처리 장치가 외부 메모리를 액세스하기 전에 1차적으로 액세스하는 시스템의 캐쉬 제어 방법에 있어서,
    상기 캐쉬의 내부 메모리 영역에서 임의의 위치를 지시하는 갱신 포인터를 설정하는 과정;
    상기 캐쉬의 내부 메모리 영역 중에서 상기 외부 메모리와 교환될 블록을 산출하여 상기 갱신 포인터의 값을 설정하는 과정; 및
    상기 캐쉬의 내부 메모리를 갱신 포인터에 의해 지정된 위치로부터 블록 단위로 상기 주메모리와 교환하는 과정을 포함하는 캐쉬 제어 방법.
  20. 제19항에 있어서,
    상기 캐쉬를 자체적인 알고리즘에 의해 동작하도록 설정하는 과정; 및
    상기 캐쉬에서의 캐쉬 미스 발생시 상기 캐쉬가 상기 갱신 포인터에 의해 설정된 위치로부터 상기 외부 메모리와 교환되도록 설정하는 과정을 더 구비하는 것을 특징으로 하는 캐쉬 제어 방법.
  21. 제19항에 있어서,
    상기 캐쉬에 대하여 블록 교환 지시, 상기 갱신 포인터의 값에 근거하여 상기 캐쉬에서 교환될 위치를 나타내는 목적지, 상기 외부 메모리에서 교환될 위치를 나타내는 소오스를 가지는 명령을 발생하는 과정을 더 구비하는 것을 특징으로 하는 캐쉬 제어 방법.
KR10-2002-0047582A 2002-06-28 2002-08-12 캐쉬 장치 및 이에 적합한 캐쉬 제어 방법 KR100486252B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0047582A KR100486252B1 (ko) 2002-08-12 2002-08-12 캐쉬 장치 및 이에 적합한 캐쉬 제어 방법
TW092110116A TWI225640B (en) 2002-06-28 2003-04-30 Voice recognition device, observation probability calculating device, complex fast fourier transform calculation device and method, cache device, and method of controlling the cache device
US10/452,431 US20040002862A1 (en) 2002-06-28 2003-05-30 Voice recognition device, observation probability calculating device, complex fast fourier transform calculation device and method, cache device, and method of controlling the cache device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0047582A KR100486252B1 (ko) 2002-08-12 2002-08-12 캐쉬 장치 및 이에 적합한 캐쉬 제어 방법

Publications (2)

Publication Number Publication Date
KR20040014836A KR20040014836A (ko) 2004-02-18
KR100486252B1 true KR100486252B1 (ko) 2005-05-03

Family

ID=37321581

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0047582A KR100486252B1 (ko) 2002-06-28 2002-08-12 캐쉬 장치 및 이에 적합한 캐쉬 제어 방법

Country Status (1)

Country Link
KR (1) KR100486252B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900002311A (ko) * 1988-07-28 1990-02-28 아오이 죠이치 캐시메모리 및 그 캐시메모리가 채용된 억세스제어장치
KR900702452A (ko) * 1988-11-30 1990-12-07 아르레뜨 다낭제 컴퓨터 및 컴퓨터 스타팅 순서
JPH0561766A (ja) * 1991-09-04 1993-03-12 Sony Corp キヤツシユメモリーの制御方法
JPH1055308A (ja) * 1996-08-09 1998-02-24 Toshiba Corp キャッシュメモリ
KR19990027913A (ko) * 1997-09-30 1999-04-15 구본준 마이크로 프로세서의 캐쉬 메모리 제어 회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900002311A (ko) * 1988-07-28 1990-02-28 아오이 죠이치 캐시메모리 및 그 캐시메모리가 채용된 억세스제어장치
KR900702452A (ko) * 1988-11-30 1990-12-07 아르레뜨 다낭제 컴퓨터 및 컴퓨터 스타팅 순서
JPH0561766A (ja) * 1991-09-04 1993-03-12 Sony Corp キヤツシユメモリーの制御方法
JPH1055308A (ja) * 1996-08-09 1998-02-24 Toshiba Corp キャッシュメモリ
KR19990027913A (ko) * 1997-09-30 1999-04-15 구본준 마이크로 프로세서의 캐쉬 메모리 제어 회로

Also Published As

Publication number Publication date
KR20040014836A (ko) 2004-02-18

Similar Documents

Publication Publication Date Title
EP3394757B1 (en) Hardware apparatuses and methods for memory corruption detection
US9170955B2 (en) Providing extended cache replacement state information
KR101793318B1 (ko) 명령어 에뮬레이션 프로세서, 방법 및 시스템
US9727482B2 (en) Address range priority mechanism
KR101839479B1 (ko) 더 넓은 레지스터에의 모드 의존형 부분 폭 로드 프로세서들, 방법들, 및 시스템들
US10191742B2 (en) Mechanism for saving and retrieving micro-architecture context
US5455955A (en) Data processing system with device for arranging instructions
US20080082755A1 (en) Administering An Access Conflict In A Computer Memory Cache
GB2514882A (en) Instruction emulation processors, methods, and systems
US5617553A (en) Computer system which switches bus protocols and controls the writing of a dirty page bit of an address translation buffer
US20180365022A1 (en) Dynamic offlining and onlining of processor cores
US20170286118A1 (en) Processors, methods, systems, and instructions to fetch data to indicated cache level with guaranteed completion
CN112559049A (zh) 用于指令高速缓存的路预测方法、访问控制单元以及指令处理装置
US10248574B2 (en) Input/output translation lookaside buffer prefetching
KR20170123301A (ko) 마이크로 컴퓨터
KR950010825B1 (ko) 분기 타겟 명령 버퍼를 내장한 마이크로컴퓨터
US20060095746A1 (en) Branch predictor, processor and branch prediction method
WO2019133172A1 (en) Processor, method, and system for reducing latency in accessing remote registers
US7543127B2 (en) Computer system
KR100486252B1 (ko) 캐쉬 장치 및 이에 적합한 캐쉬 제어 방법
US11436146B2 (en) Storage control apparatus, processing apparatus, computer system, and storage control method
CN111630492A (zh) 数据处理装置中的提示
JP2005513612A (ja) 有限状態機械制御コードを選択的に用いるプロセッサアーキテクチャ
US20140143526A1 (en) Branch Prediction Gating
CN112559037A (zh) 一种指令执行方法、单元、装置及系统

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee