JP3987274B2 - 多値変調方式の伝送装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はディジタルデータ伝送における誤り訂正方式に係り、特にディジタル多値変調方式のもとで動作する誤り訂正符号化方式と復号方式、及びこの方式を用いた伝送装置に関する。
【0002】
【従来の技術】
従来、移動体や地上系のディジタル無線通信用の多重伝送方式として、マルチパスフェージングやゴーストに強い16QAM方式(16値直交振幅変調方式)、64QAM方式(64値直交振幅変調方式)等の多値振幅変調方式によるディジタル伝送システムが実用化されている。
このディジタル伝送システムの受信装置で用いられる誤り訂正符号の復号回路には、復調された全ての符号に同等の確率で誤りが発生することを前提として、符号の誤り箇所を探し、符号の誤りを訂正して復号する硬判定復号回路と、復調した符号(復調符号)の値の確からしさを表す信頼度を算出し、算出した信頼度を用いて符号の誤りを訂正して復号する軟判定復号回路が知られている。
一般に後者の方が前者より誤り訂正能力が数dB高いため、近年多く用いられている。 ここで、軟判定の復号で用いられる「信頼度」あるいはその逆数を、「重み」あるいは「メトリック」と記すこともある。 また、「軟判定」のことを、「ソフトディシジョン」と記すこともある。
例えば、BPSK(Binary Phase Shift Keying:2相位相偏移変調)方式を用いた伝送システムにおける受信装置の場合、受信信号の振幅の大きさを信頼度として用いる軟判定のビタビ復号回路(「ビタビ・デコーダ・ファミリ衛星通信用ECCデバイス」:QUALCOMM社カタログ等)がある。
また、4値以上の多値変調方式の受信装置、例えば図19の信号点配置(以下配置された信号点を変調信号点と記す)を有する16QAM方式の受信装置では、「符号理論」 今井秀樹著 電子情報通信学会編、P288に記載されている様に、受信信号の信号空間上の位置を表す受信信号点と変調信号点間のユークリッド距離の2乗をメトリックとして用いる軟判定ビタビ復号回路が用いられている。
【0003】
この従来の軟判定復号回路を用いる多値変調方式の伝送装置の動作を、以下に16QAM方式の伝送装置を用いて説明する。
図20に16QAM方式の送信装置の回路構成を、図21に従来の軟判定復号回路を有する16QAM方式の受信装置の回路構成を示す。
図20の送信装置に入力された情報符号は、まず畳み込み符号化回路1に供給され、ここで周知の畳み込み符号化回路、例えば上述の「符号理論」のP252の図11.4に記載されている回路を情報率3/4に拡張した回路、あるいは、「Digital Communications(Third Edition)」 John G. Proakis著 MacGraw−Hill発行、P477、Fig.8−2−10に記載の回路により、4ビット1組の畳み込み符号に変換されて出力される。 なお、情報率とは、畳み込み符号化する前と、畳み込み符号化した後のビット数の比である。
畳み込み符号化回路1から出力された4ビット1組の畳み込み符号は、変調符号として16QAM変調回路2に入力される。
16QAM変調回路2では、一般の教科書にも記載されているように、図19の信号空間上の16個の変調信号点の中から4ビット1組の変調符号に対応する変調信号点を選択する。
そして、選択した変調信号点のI成分の値ItxdaとQ成分の値Qtxdaを、16QAM変調方式で変調された変調信号(Itxda,Qtxda)として出力する。
【0004】
16QAM変調回路2から出力されたベースバンドの変調信号ItxdaとQtxdaは、D/A変換回路3iと3qでアナログの信号Itxa,Qtxaに変換された後、ミキサ4に入力され、次の式(1)の演算が行われ、直交変調された中間周波数fmのIF信号に変換される。
Itxa×cos(2π×fm×t)+Qtxa×sin(2π×fm×t) …… (1)
さらに、アップコンバータ5で、更に高い周波数のRF信号に変換された後、アンテナ6から送信される。
そして、図21の受信装置の受信アンテナ7で受信されたRF信号は、ダウンコンバータ8で中間周波数のIF信号に変換される。 ここで得られたIF信号は、ミキサ9に入力される。
そして、三角関数の直交性を利用して、ベースバンドのI成分の信号IrxaとQ成分の信号Qrxaに直交復調される。
ミキサ9から出力された信号IrxaとQrxaは、それぞれA/D変換回路10iと10qで、ディジタルのベースバンドの受信信号IdaとQdaに変換され、16QAM方式対応の軟判定ビタビ復号回路11に入力される。
なお、同期再生回路12は、受信信号から信号空間上の変調信号点位置を再生すると共に、受信装置のクロックタイミングを制御する制御信号を発生する回路である。 この同期再生回路12の動作手順は、本発明と直接関係が無いので、説明を省略する。
【0005】
ところで、16QAM方式対応の軟判定ビタビ復号回路11に入力されたベースバンドの受信信号の信号点(受信信号点)位置(Ida,Qda)は、伝送路等で混入する雑音や波形歪み等の影響を受け、図22の様に、正しい変調信号点位置13からずれる。
16QAM方式対応の軟判定ビタビ復号回路11では、一般の教科書、例えば前述した「符号理論」の第12章等に記載されているように、軟判定ビタビ復号回路で用いるハミング距離の代わりに受信信号点と変調信号点間のユークリッド距離の2乗をメトリックとして用いることにより、各トレリスのパスメトリックが算出される。 ここで算出されたパスメトリックは、値が小さいほど、各受信信号点が変調信号点の近くにあって信頼度が高いことを意味している。
そこで、16QAM方式対応の軟判定ビタビ復号回路11からは、パスメトリック値が最も小さいパスの符号が、符号の誤りを訂正され復号された情報符号として出力される。
この様に、4値以上の多値変調方式の受信装置の一つである16QAM方式の受信装置においても、硬判定の畳み込み符号復号より符号の誤り訂正能力が高い軟判定の畳み込み符号復号を用いた受信装置を構成することができる。
誤り訂正符号化方式及び復号方式としては、近年更に訂正能力が高いトレリス符号化変調方式が提案され、図23の様に信号点が円上に配置された遅延検波を用いる変調方式に、この符号化変調方式を適用する専用ICが市販されるに至っている。
この符号化変調方式は、以下の文献に詳しく説明されているので、ここでは、説明を省略する。
▲1▼“A Pragmatic Approach to Trellis-Coded Modulation”Andrew J. Viterbi, Jack K. Wolf, Ephraim Zehavi, Roberto Padovani: IEEE COMMU. Vol.27,No.7,1989
▲2▼ 「符号理論入門」:岩垂好裕著 昭晃堂、pp177−198
▲3▼“Digital Communications(Third Edition)”John G. Proakis:McGraw-Hill,pp511−527
【0006】
【発明が解決しようとする課題】
ところで、BPSK方式対応の軟判定ビタビ復号用のLSIは既に市販されており、比較的安価に入手可能である。 しかし、4値以上の多値変調方式対応の軟判定ビタビ復号用のLSIは市販されていない。 トレリス符号化変調方式に対しても、図23の様な変調信号点配置を持つ遅延検波を用いる変調方式に適用する専用LSIは市販されているが、図19の様な変調信号点配置を有する同期検波を用いる変調方式に適用する専用LSIは市販されていない。
そのため、現状では4値以上の多値変調方式で軟判定のビタビ復号を実施する場合、あるいはトレリス符号化変調方式を用いる場合は、自分でLSIを設計・製作する必要がある。 しかし、LSIの開発には長い時間と高い費用が掛かるため、少量生産の製品では、受信装置の性能は上がっても製品価格が著しく高くなってしまうといった第1の問題が生じる。
また、トレリス符号化変調方式に類似した、変調信号点配置を考慮した誤り訂正符号化方式として、例えば16QAMの変調方式において、伝送する情報符号を3ビット毎に分割する。 そして、その中の1ビットを情報率1/2の畳込み符号化回路でn=2ビットの誤り訂正符号に変換し、残りのm=2ビットと合わせて得られる(n+m)=4ビットの符号を、図24の様に信号空間上に設けた変調信号点に対応させて16QAMの信号に変調するものが考えられる。
【0007】
この際、n=2の2ビットの内の上位ビットを信号空間上のI軸方向の最隣接の変調信号点を区別するビット値として用い、n=2の2ビットの内の下位ビットをQ軸方向の最隣接の変調信号点を区別するビット値として用いる符号配置にする。
この方式では、伝送する3ビットの情報符号が、4ビットの符号に変換されて伝送されるので、実効的に情報率3/4の誤り訂正符号に変換されて伝送されたことになる。
ここで復号する際は、最隣接の変調信号点間の判別の誤りを、情報率1/2の畳込み符号で誤り訂正することになる。 そのため、伝送する全ての情報符号を情報率1/2の畳込み符号に変換して伝送する場合と同程度の高い誤り訂正能力を有しながら、更に高い伝送レートを有する伝送装置が得られる効果がある。
しかし、この方式ではmビットの符号は誤り訂正符号に変換されずに伝送されるため、誤りが発生すると訂正することができない。 その結果、例えば移動体無線等で、建物等の陰に入って電波が瞬断されると符号誤りが残るため、移動体無線に使用するのが困難になるといった第2の問題が生じる。
また、この方式では1ビットの情報符号を2ビットの誤り訂正符号に変換してI軸方向とQ軸方向の最隣接信号点を区別する2ビットの符号として用いているため、16QAM等の変調方式を固定すると、伝送レートが、一意的に定まってしまう。 そのため、回線状況が良好で符号誤りが発生し難い時には、誤り訂正符号の情報率を上げて伝送レートを上げる等、回線状況に合わせたフレキシブルな対応ができないといった第3の問題が生じる。
【0008】
本発明は、これらの欠点を除去し、新たなLSIを開発することなく、比較的安価に入手可能なBPSK方式対応の軟判定ビタビ復号用のLSI等を用いて、トレリス符号化変調方式と同様に変調信号点配置を考慮した誤り訂正符号化方式で、符号誤り訂正能力が高く、電波の瞬断があっても符号誤りの訂正が可能で、しかも回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる、高性能で使い勝手も良好な伝送装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、信号空間上に前もって定めた各信号点(変調信号点)にNビット(Nは2以上の整数)の変調符号を対応させて変調して伝送する多値変調方式の伝送装置であって、上記Nビットの変調符号をM個(Mは2以上の整数)のビットの集まりに分割し、互いに独立に誤り訂正符号に変換したM個の符号列の符号を該M個のビットの集まりに割り当てて変調符号を構成して変調する誤り訂正符号化方式の送信装置を有する伝送装置である。
また、多値変調方式を用いた伝送装置であって、伝送する符号列を第1符号列と第2符号列に分けて出力する符号列分割回路と、上記第1符号列を第1誤り訂正符号列に変換する第1誤り訂正符号化回路と、該第1誤り訂正符号列の符号をnビット(nは2以上の整数)1ワードとしてワード単位に並べ替えた第1ワード列を出力する第1シリアル・パラレル変換回路と、上記第2符号列を第2誤り訂正符号列に変換する第2誤り訂正符号化回路と、該第2誤り訂正符号列の符号をmビット(mは2以上の整数)1ワードとしてワード単位に並べ替えた第2ワード列を出力する第2シリアル・パラレル変換回路と、信号空間上に前もって定めた2(n+m)個の各信号点(変調信号点)に(n+m)ビットの変調符号を対応させる多値変調回路であって、該(n+m)ビットの変調符号は最隣接の変調信号点間で少なくとも1ビットの値が必ず変化するnビットとその他のmビットで構成され、入力する上記第1ワード列の1ワードのnビットと上記第2ワード列の1ワードのmビットで構成される(n+m)ビットの変調符号に対応する信号点の信号を変調信号として出力する多値変調回路を設けた誤り訂正符号化方式の送信装置を有する伝送装置である。
【0010】
更に、上記第1誤り訂正符号化回路と上記第2誤り訂正符号化回路を共に畳み込み符号化回路とし、当該第2畳み込み符号化回路の情報率(畳み込み符号化前と畳み込み符号化後のビット数の比)の値を、上記第1畳み込み符号化回路の情報率の値以上としたものである。
また、受信信号の信号点の座標値を算出し出力する受信信号点算出回路と、当該受信信号点座標値を入力し、前もって定めた変調信号点の中から該受信信号点座標値に最も近い変調信号点を選択すると共に、選択した変調信号点に対応する(n+m)ビットの変調符号の内の上記第1ワード列のnビットに対応する符号値を算出し、受信した第1ワード列として順次出力する第1信号点位置判別回路と、当該受信した第1ワード列をシリアル変換して受信した第1誤り訂正符号列を出力する第1パラレル・シリアル変換回路と、該受信した第1誤り訂正符号列を復号して誤り訂正された受信第1符号列を出力する第1誤り訂正復号回路と、該受信第1符号列を受信第1誤り訂正符号列に変換して出力する上記第1誤り訂正符号化回路と同一の機能を有する受信第1誤り訂正符号化回路と、上記受信第1誤り訂正符号列を上記第1シリアル・パラレル変換回路と同一タイミングでnビットを1ワードとしてワード単位に並べ替えた受信第1ワード列を出力する受信第1シリアル・パラレル変換回路と、上記受信信号点座標値を所定期間遅延する第2遅延回路と、当該受信信号点座標値と上記受信第1ワード列を入力し、該受信信号点座標値の信号点に最も近い変調信号点に対応する(n+m)ビットの符号の中から上記受信第1ワード列のnビットの符号を除く1ワードmビットの符号を算出し、受信した第2ワード列として順次出力する第2信号点位置判別回路と、該受信した第2ワード列をシリアル変換して受信した第2誤り訂正符号列を出力する第2パラレル・シリアル変換回路と、該受信した第2誤り訂正符号列を復号して誤り訂正された受信第2符号列を出力する第2誤り訂正復号回路と、上記受信第1符号列を所定期間遅延する第1遅延回路と、該第1遅延回路から出力される受信第1符号列と上記第2誤り訂正復号回路から出力される受信第2符号列を結合し、伝送された符号列として出力する符号列結合回路を設けた受信装置を有する伝送装置である。
【0011】
さらに、上記第1誤り訂正復号回路を軟判定のビタビ復号を実施する第1ビタビ復号回路、上記第2誤り訂正復号回路を硬判定のビタビ復号を実施する第2ビタビ復号回路としたものである。
また、上記第1誤り訂正復号回路と上記第2誤り訂正復号回路を、共に軟判定のビタビ復号を実施する第1ビタビ復号回路と第2ビタビ復号回路としたものである。
また、多値変調方式を用いた伝送装置であって、伝送する符号列を第1符号列と第2符号列に分けて出力する符号列分割回路と、該第1符号列をパンクチャ処理を用い情報率の異なる複数の畳み込み符号の1つに切り換えて変換し、第1誤り訂正符号列として出力する第1畳み込み符号化回路と、該第1誤り訂正符号列の符号をnビット(nは2以上の整数)1ワードとしてワード単位に並べ替えた第1ワード列を出力する第1シリアル・パラレル変換回路と、上記第2符号列の符号をmビット(mは2以上の整数)1ワードとしてワード単位に並べ替えた第2ワード列を出力する第2シリアル・パラレル変換回路と、信号空間上に前もって定めた2(n+m)個の各信号点(変調信号点)に(n+m)ビットの変調符号を対応させる多値変調回路であって、該(n+m)ビットの変調符号は最隣接の変調信号点間で少なくとも1ビットの値が必ず変化するnビットとその他のmビットで構成され、入力する上記第1ワード列の1ワードのnビットと上記第2ワード列の1ワードのmビットで構成される(n+m)ビットの変調符号に対応する信号点の信号を変調信号として出力する多値変調回路を設けた誤り訂正符号化方式の送信装置を有する伝送装置である。
【0012】
また、受信信号の信号点の座標値を算出し出力する受信信号点算出回路と、当該受信信号点座標値を入力し、前もって定めた変調信号点の中から該受信信号点座標値に最も近い変調信号点を選択すると共に、選択した変調信号点に対応する(n+m)ビットの変調符号の内の上記第1ワード列のnビットに対応する符号値を算出し、受信した第1ワード列として順次出力する第1信号点位置判別回路と、当該受信した第1ワード列をシリアル変換して受信した第1誤り訂正符号列を出力する第1パラレル・シリアル変換回路と、該受信した第1誤り訂正符号列を復号して誤り訂正された受信第1符号列を出力する第1誤り訂正復号回路と、該受信第1符号列を受信第1誤り訂正符号列に変換して出力する上記第1誤り訂正符号化回路と同一の機能を有する受信第1誤り訂正符号化回路と、上記受信第1誤り訂正符号列を上記第1シリアル・パラレル変換回路と同一タイミングでnビットを1ワードとしてワード単位に並べ替えた受信第1ワード列を出力する受信第1シリアル・パラレル変換回路と、上記受信信号点座標値を所定期間遅延する第2遅延回路と、当該受信信号点座標値と上記受信第1ワード列を入力し、該受信信号点座標値の信号点に最も近い変調信号点に対応する(n+m)ビットの符号の中から上記受信第1ワード列のnビットの符号を除く1ワードmビットの符号を算出し、受信した第2ワード列として順次出力する第2信号点位置判別回路と、該受信した第2ワード列をシリアル変換し受信第2符号列を出力する第2パラレル・シリアル変換回路と、上記受信第1符号列を所定期間遅延する第1遅延回路と、該受信第1符号列と上記受信第2符号列を結合し、伝送された符号列として出力する符号列結合回路を設けた受信装置を有する伝送装置である。
【0013】
さらに、上記第1ワード列あるいは上記受信した第1ワード列、受信第1ワード列に対し、ビットインターリーブを実施するようにしたものである。
また、受信信号を外符号であるリードソロモン符号(RS符号)に変換するRS符号化回路あるいは外符号であるRS符号を情報符号に復号するRS復号回路を有し、上記符号列分割回路を、変調符号を構成する(n+m)ビットの符号を構成する上記第2符号列のmビットの符号が、上記RS符号化回路から出力されるRSワード列の1ワード内に同時に含まれるように分割する符号列分割回路とし、上記符号列結合回路を、変調符号を構成する(n+m)ビットの符号を構成する上記受信第2符号列のmビットの符号が、上記RS復号回路に入力する受信RSワード列の1ワード内に同時に含まれるように結合する符号列結合回路としたものである。
【0014】
即ち、情報率が異なる2つの畳み込み符号化回路を設け、伝送する情報符号を2つに分けてそれぞれ異なる情報率の誤り訂正符号に変換する。そして、情報率が低く誤り訂正能力が高い誤り訂正符号を、信号空間上の最隣接の変調信号点を区別する符号ビットとして用いる様に変調符号を配置する。
これにより、信号空間上に前もって定めた2(n+m)個の各変調信号点に対応させた(n+m)ビットの変調符号の内、最隣接の変調信号点を区別するビットであって、最も符号誤りを発生し易いビットには情報率が低く誤り訂正能力が高い誤り訂正符号を配置し、符号誤りを生じ難いその他のビットには情報率が高く誤り訂正能力は低いが伝送レートは高い誤り訂正符号を配置することになる。
即ち、この変調符号の配置は、トレリス符号化変調方式と同様に、変調信号点配置を考慮した符号配置になっている。
この符号配置では、全ての情報符号を通常の様に伝送レートは低いが誤り訂正能力が高い誤り訂正符号、即ち情報率が低い誤り訂正符号を用いたときと同程度の低い符号誤り率を実現しつつ、しかも高い伝送レートが得られる伝送装置を実現できる。 また、容易に入手が可能で安価なLSIを利用できるため、小形で安価な伝送装置で実現できる。 また、全てのビットの符号も誤り訂正符号に変換して伝送するので、移動体無線等で電波が瞬断しても、符号誤りが発生しない伝送装置を実現できる。
さらに、2つの誤り訂正符号化回路としてパンクチャを用いて情報率を容易に変更できる畳み込み符号を用いることにより、回線状況に応じてフレキシブルに情報率を変更できる伝送装置を実現できる。
そのため、誤り訂正能力が高いにも関わらず伝送レートの高いことが要求される移動体無線でも使用可能で、しかも回線状況に応じて情報率を変更できる使い勝手が良好で性能が高い伝送装置が得られる。
また、外符号としてリードソロモン符号を用いる場合、誤りが発生する符号が1つのワードに集められるので、リードソロモン符号の復号による訂正能力を、充分に発揮させることができる効果が得られる。
【0015】
【発明の実施の形態】
本発明の第1の実施例の送信装置の回路構成を図2に、受信装置の回路構成例を図1に示す。 以下、説明の都合上、64QAMで変調する伝送装置を用いて説明するが、本発明は、16QAM,32QAM,64QAM,128QAM,256QAM,・・・等の変調方式にも適用できるのは言うまでもない。
図2の送信装置に入力された情報符号は、まず符号列分割回路20に供給され、2つの符号列である第1符号列と第2符号列に分割される。 この符号列分割回路20の内部の回路構成例を図4に、各部の情報符号の模式図を図3に示す。
符号列分割回路20に入力された図3(a)に示す情報符号は、スイッチ21によって図3の(b1)と(b2)の2つの符号列に分割され、一旦、それぞれ第1のFIFO(First In First Out)メモリ22と第2のFIFOメモリ23に蓄積される。
なお、図3の時間t1からt2の期間が、スイッチングパターンの繰り返しの1周期を構成し、以後同じスイッチングパターンを繰り返すように動作させる。また、図3の(a)から(c2)までの長方形枠内の数字は、時系列で順次入力される情報符号の時間順序を表すビット番号である。
第1のFIFOメモリ22と第2のFIFOメモリ23に蓄積された情報符号は、符号列分割回路20に入力される情報符号のクロックCK0の周波数よりも低い周波数のクロックCK1を用いて、図3の(c1)と(c2)に示す様に、第1符号列と第2符号列の情報符号として、それぞれ読み出される。 ここで、図3の(c1)に示す、符号がない期間24の取り扱いについては後述する。
【0016】
図2において、符号列分割回路20から出力された第1符号列は、第1の畳み込み符号化回路31に入力され、情報率1/2の畳み込み符号に変換された後、図3の(d1)に示す様に、パンクチャを施して情報率2/3の第1の畳み込み符号に変換され、第1誤り訂正符号列として出力される。 なお、図3において点模様を付された長方形の枠は、そのビット値が誤り訂正符号であることを表し、内部の数字はビット番号を表す。 また×印は、パンクチャされたビット位置を表す。
図2の第1の畳み込み符号化回路31から出力された第1誤り訂正符号列は、第1シリアル・パラレル(シリパラ)変換回路41に入力され、2ビット1ワードのワード単位に並べ替えられた後、その中のFIFOメモリに一旦蓄積される。
この第1シリパラ変換回路41の内部の回路構成例を図5に示す。
図2の第1畳み込み符号化回路31でパンクチャを施され、図3の(e1)の様にシリアルな符号列に並べ替えられて出力された第1誤り訂正符号列は、図5のスイッチ回路43に入力され、図3の(f1)の様に、n=2とした2ビット1ワードのワード単位に並べ替えられる。
そして、ビットインターリーブ回路44で下位のビットの符号を上位のビットの符号に対して3ビット遅延された後、第1ワード列としてFIFOメモリ45に一旦蓄積される。
この時、第1畳み込み符号化回路31から第1シリパラ変換回路41に送られる第1誤り訂正符号列は、必ずしも図3の(e1)の様に、シリアルな符号列に並べ替えられた符号列である必要はない。 図3の(d1)のパンクチャされた2ビット1ワードの畳み込み符号をそのまま送るようにしてもよい。 あるいは更に、第1畳み込み符号化回路31と第1シリパラ変換回路41を一体化して、図3の(d1)のパンクチャされた畳み込み符号を直接、(f1)に示すように並べ替えた後、ビットインターリーブ回路44を通して、FIFOメモリ45に蓄積するようにしてもよい。
【0017】
同様に、図2の符号列分割回路20から出力された第2符号列を、第2の畳み込み符号化回路32に入力し、情報率1/2の畳み込み符号に変換した後、図3の(d2)のようにパンクチャを施して情報率7/8の畳み込み符号に変換し、第2誤り訂正符号列として出力する。 この第2誤り訂正符号列は、第2シリパラ変換回路42に入力される。
そして、第2誤り訂正符号列は、第2シリパラ変換回路42で図3の(f2)に示すように、m=4とした4ビット1ワードのワード単位に並べ替えられて、第2ワード列として第2シリパラ変換回路42内のFIFOメモリに、一旦蓄積される。
この第2シリパラ変換回路42としては、例えば図5の回路を単に4ビット化した回路を用いることができる。 但し本実施例では、図3の(g2)の説明図の都合上、第2シリパラ変換回路42ではビットインターリーブを施さない回路を用いるものとして説明する。 ここで、第2畳み込み符号化回路32から第2シリパラ変換回路42に送る第2誤り訂正符号列は、必ずしも図3の(e2)の様に、シリアルな符号列に並べ替えられた符号列である必要はないことは、第1シリパラ変換回路41の場合と同様である。
以上のようにして、図2の第1シリパラ変換回路41内のFIFOメモリと、第2シリパラ変換回路42内のFIFOメモリに蓄積された2ビット1ワードの第1ワード列と4ビット1ワードの第2ワード列の符号は、変調信号のシンボルクロックCK2によって図3の(g1)と(g2)の様に、1ワードずつ同時に読み出され、64QAM変調回路50に入力される。
【0018】
64QAM変調回路50では、信号空間上に前もって定めた、2(n+m)=26=64個の各信号点(変調信号点)に対応させる6ビットの変調符号を、n=2の 2ビットとm=4の4ビットに分け、図6の様に配置しておく。
この変調符号の配置は、最隣接の変調信号点間では、n=2の2ビットの符号の一方の桁の符号値が、必ず互いに異なる配置になっている。
また、図6において太い一点鎖線枠で囲む4つの変調信号点は、共通のm=4の4ビットの値を有するブロックを形成するが、これらのブロックの値が互いにグレーコードの関係にあり、隣接するブロックのm=4の4ビットの値は、その1ビットの値のみが異なる関係になっている。
そして64QAM変調回路50に入力した第1ワード列と第2ワード列の内、第1ワード列の2ビットは、n=2の2ビットに割り付けられ、第2ワード列の4ビットは、m=4の4ビットに割り付けられて変調される。
64QAM変調回路50からは、従来の伝送装置の送信装置と同様に、選択した変調信号点のI成分の値ItxdaとQ成分の値Qtxdaを、64QAM変調方式で変調された変調信号として出力し、D/A変換回路3iと3q、ミキサ4、アップコンバータ5を通してアンテナ6から送信する。
【0019】
本実施例の伝送装置の受信装置においても、受信アンテナ7からA/D変換回路10iと10qまでの回路は、図21の従来の伝送装置の受信装置と同じ信号処理を実施するだけなので、図1の本実施例の受信装置の回路図では、この回路部分を省略してある。
A/D変換回路10iと10qにてディジタル信号に変換された受信信号は、まず、受信信号点算出回路60に入力され、同期再生回路12で再生された基準信号を基に、振幅レベルと位相の回転角の補正を施される。
そして、信号空間上における受信信号の信号点座標値(受信信号点座標値)が算出されて出力され、第1信号点位置判別回路71と第2遅延回路82に入力される。
第1信号点位置判別回路71では、入力された受信信号点座標値を基に、図7の信号空間上の×印14の受信信号点位置に最も近い変調信号点、すなわち符号[0000;11]に対応した信号点を算出し、この符号のn=2の2ビットの値[11]を、雑音などの影響で生じる符号誤りが含まれた受信した第1ワード列の1ワードとして出力する。
この後、受信した第1ワード列に含まれる符号誤りを第1誤り訂正復号回路101で訂正して復号するのであるが、受信した第1ワード列は、図3の(g1)のように、ビットインターリーブ処理を施された構造になっている。
そこで、受信した第1ワード列は、まず、第1パラレル・シリアル(パラシリ)変換回路91に入力され、第1シリパラ変換回路41で実施した手順と逆の手順で、ビットインターリーブを戻し、図3の(f1)の状態に戻す。
その後、更に図3の(e1)の様なシリアルな受信した第1誤り訂正符号列に戻してから、第1誤り訂正復号回路101に供給される。
【0020】
第1誤り訂正復号回路101では、更にパンクチャを考慮して図3の(d1)の様な符号列に直した後、通常のBPSK方式に対応のビタビ復号用のLSI等を用いて復号し、符号誤りを訂正された正しい符号からなる受信第1符号列として出力する。
なお、第1パラシリ変換回路91から第1誤り訂正復号回路101に送られる受信した第1誤り訂正符号列は、必ずしも図3の(e1)の様にシリアルな符号列に並べ替えられた符号列である必要のないことは、前記第1シリパラ変換回路41の場合と同様である。
ところで、第1誤り訂正復号回路101で符号誤りを訂正して復号する必要が生じた場合、このことは同時に、第1誤り訂正復号回路101に入力された受信した第1誤り訂正符号列に、あるいは更にさかのぼって第1信号点位置判別回路71で選択した変調信号点位置に誤りがあったことを意味している。
この変調信号点位置の選択に誤りが有ると、m=4の4ビットの符号値にも、誤りが発生し誤り訂正能力の劣化を招く。
この問題は、符号誤りを訂正して復号された正しい受信第1符号列から正しい受信第1ワード列を逆算し、逆算して求めた受信第1ワード列を用いて、正しい変調信号点を選択し直してから、m=4の4ビットの符号値を算出することにより解消できる。
【0021】
図1の受信第1畳み込み符号化回路111と受信第1シリパラ変換回路121は、正しい受信第1ワード列を逆算するための回路であり、図2の第1畳み込み符号化回路31及び第1シリパラ変換回路41と同じ信号処理を実施する回路である。
即ち、第1誤り訂正復号回路101で復号された受信第1符号列は、受信第1畳み込み符号化回路111で受信第1誤り訂正符号列に変換された後、受信第1シリパラ変換回路121に供給される。
そして、符号誤りの無い受信第1ワード列に変換された後に、第2信号点位置判別回路72に入力される。
一方、受信信号点算出回路60にて算出された受信信号点座標値は、第2遅延回路82を経て、第2信号点位置判別回路72に入力される。
第2遅延回路82は、受信第1ワード列のシンボルのワードの符号タイミングに合わせて、同じシンボルの受信信号点座標値が、第2信号点位置判別回路72に入力される様にタイミングを調整する回路である。
第2信号点位置判別回路72では、入力された受信第1ワード列の、n=2の2ビットの符号を持つ複数の変調信号点を図6の変調信号点の中から取り出す。
そして、取り出した複数の変調信号点の中から、同時に入力された同じシンボルの受信信号点の座標値に最も近い変調信号点を選択し、選択した変調信号点に対応する符号のm=4の4ビットの符号を算出し、受信した第2ワード列の符号として出力する。
例えば、第1信号点位置判別回路71において、図7の信号空間上の×印14の受信信号点位置からn=2の2ビットの値[11]が検出されたにも関わらずこの符号に誤りがあり、誤りを訂正された受信第1ワード列のn=2の2ビットの値が[01]であるとする。
この場合、図6の変調信号点の中から、n=2の2ビットの値が[01]である、図8の四角の枠で示す16点の変調信号点を選び出す。
そして、その中から×印14の受信信号点位置に最も近い変調信号点、即ち、変調符号が[0100;01]の変調信号点を選択し、そのm=4の4ビットの符号[0100]を、受信した第2ワード列の1ワードの符号として出力する。
【0022】
ところで、移動体無線においては、フェージングにより通常以上に受信信号のレベルが低下し、雑音の影響を大きく受けることがある。
例えば、図8において、送信装置で実際に変調に用いた変調信号点は変調符号[0110;01]の四角印15の変調信号点であった場合、依然としてm=4の4ビットの符号に誤りが残る。 電波が瞬断された場合にも同様の現象が発生する。
そこで本実施例では、第2信号点位置判別回路72で算出した受信した第2ワード列に対して更に誤り訂正を施し、その符号誤りを訂正する。
すなわち、第2信号点位置判別回路72から出力された受信した第2ワード列は、第2パラシリ変換回路92に入力され、第2シリパラ変換回路で実施した手順と逆の手順を実施される。
そして、図3の(g2)の受信した第2ワード列は、(e2)の受信した第2誤り訂正符号列に変換されて出力される。
該受信した第2誤り訂正符号列は、更に第2誤り訂正復号回路102に入力され、パンクチャを考慮し図3の(d2)の様な符号列に直された後、通常のBPSK方式に対応のビタビ復号用のLSI等を用いて復号され、符号誤りを訂正された符号からなる受信第2符号列として出力される。
【0023】
符号列結合回路130の内部の回路構成は、図4の回路を逆にした構造を有したもので、第2誤り訂正復号回路102から出力された受信第2符号列は、符号列結合回路130の中の第2のFIFOメモりに一旦蓄積される。 また、第1誤り訂正復号回路101で復号された受信第1符号列は、第1遅延回路81にて遅延されて受信第2符号列の出力タイミングに調整された後、やはり符号列結合回路130内の第1のFIFOメモりに一旦蓄積される。
ここで、第1のFIFOメモりの蓄積容量を、充分大きく設定しておくことにより、第1遅延回路81を兼ねさせることができる。
符号列結合回路130では、第1と第2のFIFOメモり内に蓄積されている図3の(c1)と(c2)の符号を(b1)と(b2)のタイミングで順次読み出しつつ結合することにより、伝送されてきた図3(a)の情報符号を再生して出力する。
上記の説明から明らかな様に、本実施例による方法では、最隣接の変調信号点間を区別するビットであって、雑音等の影響を受けて符号誤りが頻繁に発生するビットの符号は、誤り訂正能力が高い、例えば、情報率2/3の誤り訂正符号で符号化し、逆に符号誤りが発生し難い他のビットの符号は、誤り訂正能力は低いけれど伝送レートが高い、例えば、情報率7/8の誤り訂正符号で符号化し伝送する。
そのため、全ての情報符号を誤り訂正能力が高い情報率2/3の誤り訂正符号で符号化する通常の伝送装置と同程度に符号誤り率が低く、高性能の特性を有しながら、この通常の伝送装置より高い伝送レートを有する伝送装置を得ることができる。
【0024】
また、本実施例による方法では、誤り訂正能力が高い誤り訂正符号により復号した正しいn=2の2ビットの符号を用いて、改めて正しい変調信号点を選択し直し、残りのm=4の4ビットの符号を算出するので、m=4の4ビットの符号に対する信号点間隔は、実質的に16QAMの場合と同等になり、総合的には、全ての情報符号を情報率2/3の誤り訂正符号で符号化する通常の伝送装置より符号誤り率が低く、高性能の特性を得ることができる。
また、m=4の4ビットの符号に対しても誤り訂正復号を実施して符号誤りを訂正するので、電波の瞬断が発生する可能性が高い移動体無線でも、使用可能な伝送装置を得ることができる。
また、誤り訂正符号の構造は、変調信号点配置を考慮したトレリス符号化変調方式に類似しているにも関わらず、トレリス符号化変調方式の様な高価で特殊な専用LSIが不要で、BPSK方式対応の軟判定ビタビ復号用のLSI等の比較的安価に入手可能なLSI等を用いて実現できるので、伝送装置を安価に構成できる効果が得られる。
【0025】
また、本実施例による方法では、情報率1/2の誤り訂正符号の各1ビットをI軸とQ軸に割り当てる様な制限が不要で、n=2の2ビットとm=4の4ビットで用いる誤り訂正符号の情報率は、任意に設定することができる。
そのため、伝送回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる、高性能で使い勝手も良好な伝送装置を得ることができる。
この様に、本実施例による方法では、新たなLSIを開発することなく、比較的安価に入手可能なBPSK方式対応の軟判定ビタビ復号用のLSI等を用いることができる。 即ち、トレリス符号化変調方式と同様に変調信号点配置を考慮した誤り訂正符号化方式であって、符号誤り訂正能力が高く、また電波の瞬断があっても符号誤りの訂正が可能であり、しかも回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる高性能で使い勝手も良好な伝送装置を得ることができる。
【0026】
次に、本発明の第2の実施例について、詳しく説明する。 本実施例は、誤り訂正復号回路として軟判定の復号回路を用い、誤り訂正能力を更に上げるものである。
送信装置の回路構成は図2の回路と同一であり、受信装置の基本的な回路構成も図1の回路と同一である。 異なる点は、図1の受信装置の第1誤り訂正復号回路101と第2誤り訂正復号回路102に、BPSK方式対応の軟判定ビタビ復号用のLSI等を用いる点にある。 軟判定のビタビ復号の方法は、既に良く知られた方法なので、ここでは、軟判定に用いるメトリックの算出方法についてのみ説明する。
ところで通常の軟判定ビタビ復号では、前述した「符号理論」の第12章等の一般の教科書に記載されているように、受信信号点の位置に関わらず、常に受信信号点と変調信号点間のユークリッド距離の2乗をメトリックとして用いることにより、各トレリスのパスメトリックを算出する。
これに対して、本実施例の方法では、信号空間上の受信信号点の位置によってメトリックの算出方法を変えるようにしたものである。
図9は、図6の第1象現の原点近傍の変調信号点配置を拡大して示したものである。
【0027】
まず、図9の×印16の位置に受信信号点があった場合のメトリックの算出について説明する。
図9の×印16の様に、受信信号点の左側にある変調信号点16Lのn=2の2ビットの内で上位のビット、即ち、I軸方向の変調信号点を区別するビットの値が「0」であり、右側にある変調信号点16Rの同じ上位ビットの値が「1」の場合は、最も左側(変調信号点16L)の座標位置に相当するメトリックの値を[000]、最も右側(変調信号点16R)の座標位置に相当するメトリックの値を[111]とし、これらの中間の座標位置に相当するメトリック値は、左から等間隔で順に[001][010][011][100][101][110]とする。 これらのメトリック値は、座標位置と対応付けたメトリック設定用のメモり17に設定される。
従って、×印16にある受信信号点における上記上位ビットのメトリック値としては、その座標位置に対応する[101]が用いられることになる。
【0028】
次に、図9の×印18の位置に受信信号点があった場合のメトリックの値は、以下のようにして算出される。
図9の×印18の様に、上記と逆に受信信号点の右側にある変調信号点18Rのn=2の2ビットの内で上位ビットの値が「0」で、左側の変調信号点18Lの上位ビットの値が「1」の場合は、最も右側(変調信号点18R)の座標位置に相当するメトリック値を[000]、最も左側(変調信号点18L)の座標位置に相当するメトリック値を[111]、中間の座標位置に相当するメトリック値を、右から順に[001][010][011][100][101][110]とする。 これらのメトリック値は、座標位置と対応付けたメトリック設定用のメモり17’に設定される。
従って、×印18にある受信信号点における上記上位ビットのメトリック値としては、その座標位置に対応する[010]が用いられることになる。
【0029】
また、受信信号点のn=2の2ビットの内で下位ビット、即ちQ軸方向の変調信号点を区別するビットに対するメトリック値も、受信信号点の上下の変調信号点の下位ビットの値によって、上側から、[000][001]……[111]と設定するか、[111][110]……[000]と設定するかを使い分け、それぞれ対応するメモリに設定される。
ここで、n=2の2ビットの符号に対する軟判定の符号誤り訂正能力は非常に高いため、残りのm=4の4ビットの符号に対しては必ずしも軟判定にする必要はない。 例えば、m=4の4ビットの符号に対して、硬判定のビタビ復号回路を用いた場合、軟判定のビタビ復号回路より回路規模を縮小できる。
なお、更に誤り訂正能力を高めるために、m=4の4ビットに対しても軟判定の誤り訂正復号を実施するときは、以下の様にすればよい。
まず、受信信号点が、例えば、図9の×印16の位置の様に、最隣接の4つの変調信号点の内の何れの変調信号点が選択されても、m=4の4ビットの符号の値は[0000]であって、符号に誤りが生じることが無い場合には、m=4の4ビットの全てのビットに対して、信頼度が最も高いことを表すメトリック値を用いる。 例えば、このビットの符号値が「0」の時はメトリック値[000]を用い、またビットの符号値が「1」の時はメトリック値[111]を用いる。
【0030】
一方、受信信号点が、例えば、図9の×印18の位置の様に、選択する最隣接の変調信号点によって、m=4の4ビットの符号に値が異なるビットが有る場合は、選択する変調信号点により、値が変化しないビットに対しては信頼度が最も高いことを表すメトリックの値を用い、値が変化するビットに対しては信頼度がやや低いことを表すメトリック値を用いる。
つまり、受信信号点が図9の×印18の位置にあり、選択される変調信号点により、m=4の4ビットの内の一部のビット値が変化する場合は、信頼度がやや低いことを表すメトリック値を用いる。
例えば、変調符号[0101;00]の変調信号点18Rが選択された場合、m=4の4ビットの値[0101]の内で、ビット0とビット2の値「1」は、選択する最隣接の変調信号点を誤ると変化する。
そこで、この場合、信頼度がやや低いことを表すメトリック値である、例えばメトリック値[110]を用いる。
また、変化するビットの値が「0」の時は、例えば、メトリック値[001]を用いる。 あるいは、n=2の2ビットに対するI軸方向のメトリック値か、Q軸方向のメトリック値をそのまま用いても良い。
以上の算出方法を、m=4の各ビットに対して実施することにより、m=4の全てのビットに対するメトリック値を算出することができる。
この様に、本実施例による方法を用いると、軟判定のビタビ復号で必要になるメトリックを算出することができる。 そのため、第1の実施例と同様の効果の他に、誤り訂正能力が更に高い伝送装置を得ることができる。
また、第2符号列に対する誤り訂正復号を硬判定のビタビ復号にする場合は、誤り訂正能力は若干低下するものの、回路規模を縮小できる効果が得られる。
【0031】
次に、本発明の第3の実施例の送信装置のブロック構成を図10に、受信装置のブロック構成例を図11に示し、以下説明する。
本実施例は、第1の実施例である図2と図1の構成から、第2畳み込み符号化回路32と第2ビタビ復号回路102を取り除いたものである。
但し、この変更に伴い、第2シリパラ変換回路42を、図3の(c2)の第2符号列から(g2)の第2ワード列に一挙に並べ替える回路である第2シリパラ変換回路42’に変更する。 また、第2パラシリ変換回路92を、上記と逆に図3の(g2)の受信した第2ワード列を一挙に(c2)の受信第2符号列に並べ替える回路である第2パラシリ変換回路92’に変更する。
これらの回路の動作手順は、第2符号列に対する誤り訂正符号化とその復号を実施しない点を除けば第1の実施例と同じなので、説明を省略する。
この実施例の方法では、m=4の4ビットの符号に生じる符号誤りは訂正できない。 そのため、この伝送装置は、電波が瞬断される可能性のある移動体無線での使用は困難である。 しかし、通常のランダム雑音のみの場合は、m=4の4ビットの符号に誤りが生じるのは、極めてまれである。 そのため、半固定で使用する場合は、第1の実施例による伝送装置と同様、誤り訂正能力が高いにも関わらず、伝送レートが高い良好な伝送装置を得ることができる。
また、本実施例においても第1符号列に対する誤り訂正符号の情報率を自由に変更できるので、回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる、高性能で使い勝手も良好な伝送装置を得ることができる。
この様に、本実施例による方法を用いると、第1の実施例による伝送装置より回路規模が小さいにも関わらず、半固定で使用する場合は、第1の実施例による伝送装置と同様に誤り訂正能力が高く、しかも伝送レートも高い良好な伝送装置を得ることができる。 また、誤り訂正符号の情報率を自由に変更でき、回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる、高性能で使い勝手も良好な伝送装置を得ることができる。
【0032】
次に、本発明の第4の実施例の送信装置の回路構成例を図12に、受信装置の回路構成例を図13に示し、以下に説明する。
本実施例は、第3の実施例の伝送装置に更に外符号としてリードソロモン符号を用いるものであって、新たに8ビット1ワードとして処理するリードソロモン符号化回路であるRS符号化回路142と、同じく8ビット1ワードとして処理するリードソロモン復号回路であるRS復号回路143を加えた点、及び符号列分割回路20’と符号列結合回路130’で処理する処理内容を変更した点が、第3の実施例と異なる。
図12の破線枠140の内部回路は、図10の送信装置の回路と同一であり、図13の破線枠141の内部回路は、図11の受信装置の回路と同一である。
これらの内部回路の動作は、第3の実施例と同じなので説明を省略し、第3の実施例と異なる符号列分割回路20’と符号列結合回路130’の信号処理方法のみ説明する。
ところで、リードソロモン符号の復号では、ワード単位で符号誤りを検出して訂正する。 例えば、前もって定める1ブロック204ワードの中で符号に誤りがあるワード数が8ワード以内であれば、伝送されてきた情報符号の誤りを完全に訂正することができる。 しかし、誤りのあるワード数が8ワードを越えると誤りを訂正できないばかりでなく、誤訂正が発生し却って符号誤りを増加させる問題が発生する。
ここで、1つのワードの中の1ビットでも誤りがあれば、誤りがあるワード数は1ワードになるが、1つのワードの中の全てのビットが誤っている場合でも、符号に誤りがあるワード数は、1ワードに過ぎない。 そのため、一度に複数のビット誤りが発生する現象が起きるときは、同時に誤りが発生しやすいビットを前もって1つのワードに集めておくと、リードソロモンの復号で生じる誤訂正の可能性を大幅に改善することが可能になる。
【0033】
一方、フェージングに因る大きなレベル低下や電波の瞬断が発生すると、図7の×印の受信信号点位置は更に大きくずれ、m=4の4ビットの符号にも誤りが発生する。 極端な場合は、この4ビットの内の2ビット以上に誤りが発生する可能性もある。
この様な状況の場合、図13の第1信号点位置判別回路71で検出される変調符号の状態を、図14の(g1)と(g2)に示す。 図14において、斜線の施された枠のビットは、誤りが発生しているビットを表す。 ここで、図14の(c1),(d1),(e2),(f2)等の番号は、それぞれ図3と同じ処理段階の状態を表している。
ところで、図14の(g1)のn=2の2ビットに発生する誤りは第1ビタビ復号回路101で訂正されるが、(g2)のm=4の4ビットの符号に対しては誤り訂正が実施されない。 そのため、符号列結合回路130’に入力される第2符号列には、図14の(c2)の様に符号誤りがそのまま残る。
この符号列を、単純に8ビット1ワードで分割し、RS復号回路143に入力するRSワード列を構成すると、図14の(a)の様に、2ワードにまたがって符号誤りが発生し、リードソロモン符号の復号で誤訂正が発生し易くなる。
【0034】
そこで、本実施例では、符号列結合回路130’を、第2信号点位置判別回路72で検出されるm=4の4ビットの符号、即ち、図15の(g2)に太線枠で囲まれた4ビットの符号が、(a)に太線枠で示す様に、RSワード列の1つのワードの中に含まれるように分割する回路構成とする。
また逆に、符号列分割回路20’を、図15の(a)のRSワード列の符号を(c2)のように分割して変調し、(a)の太線枠で示す1つのワード内にある符号が、(g2)の様に、変調符号のm=4の4ビットとして配置されるように分配する回路構成とする。 あるいは、図16の(a),(c2),(g2)のように分割あるいは結合する回路構成とする。
また、 m=4の4ビットの第2ワード列に対しては、ビットインターリーブを実施しないようにする。 従って、受信した第2ワード列と受信第2ワード列に対しても、逆ビットインターリーブを実施しないようにする。
このような符号列分割回路20’と符号列結合回路130’を用いると、変調符号のm=4の4ビットの符号は常にRS符号列の同じワード内に配置される。そのため、フェージングによって受信信号レベルが大きく低下したり電波が瞬断し、受信信号の特定のシンボルで複数ビットの符号誤りが発生しても、RS符号列では単に1ワードに誤りが発生するに止まるため、この様な場合に発生しがちな誤訂正を低減し、第3の実施例による伝送装置より、更に符号誤り率が低く、高性能な伝送装置を得ることができる。
【0035】
このように、本実施例による方法を用いると、第3の実施例による伝送装置に単純にリードソロモン符号の外符号を付ける場合に比べ、更に符号誤り率が低い、良好な伝送装置を得ることができる。
なお、変調符号の分割方法としては、図6に示す様な、n=2,m=4の分割方法に限らず、図17の様に、n=4,m=2等の任意の分割方法を用いることができる。 ここで、n=4の4ビットと、m=2の2ビットは、図6の場合と同様に、ブロック内の符号の関係、あるいはブロックを表す符号の関係を、それぞれ互いにグレーコードの関係にしておくことが望ましい。
なお図17の信号符号点配置を用いる場合、図1の受信第1シリパラ変換回路121から出力されるn=4の4ビットの符号値が、例えば[1111]であると、第2信号点位置判別回路72で選択される変調信号点は、図18に四角の枠で示す4点の変調信号点になる。
従って、これらの変調信号点の間隔は実質的にQPSKの場合と同等になり、m=2の2ビットに対する符号誤り率を大幅に低減することができる効果が得られる。 この変調符号の位置は、256QAM等の更に多値数が大きな変調方式で大きな効果が得られる。 ここで、この変調符号は、第3の実施例の伝送装置にも適用できるのは言うまでもない。
また、nの値は任意の正数に設定できるが、I軸方向とQ軸方向を対等にするため、偶数値に設定しておくことが好ましい。
【0036】
また、以上の実施例では変調符号をnビットとmビットの2つに分割してそれぞれを独立に誤り訂正符号に変換する場合を説明したが、更に一般的には、変調符号をkビットとnビットとmビット・・・等、複数のビットの集まりに分割し、それぞれ独立に誤り訂正符号に変換して伝送するようにしても良い。
また、以上の実施例では第2符号列で用いる誤り訂正符号として畳み込み符号を用いる場合についてのみ説明したが、第2符号列に発生する誤りの頻度は充分低いので、リードソロモン符号も使用可能である。 なお、符号誤り率が一定数以下である場合は、リードソロモン符号による誤り訂正能力は極めて高いので、リードソロモン符号を用いることにより、誤り訂正能力が高い伝送装置を得ることができる。
また、本発明は搬送波が1つの通常のディジタル変調方式の伝送装置だけでなく、互いに直交する複数本の搬送波(キャリア)で情報符号を伝送する直交周波数分割多重変調方式(OFDM方式)の伝送装置にも適用できることは、言うまでもない。
また、多値変調された1次元のディジタル信号をFM変調して伝送するなど、1次元方向に多値変調される変調方式にも適用できるのは言うまでもない。
【0037】
【発明の効果】
以上説明したように、本発明を用いると、新たなLSIを開発することなく、比較的安価に入手可能な、BPSK方式対応の軟判定ビタビ復号用のLSI等を用いて、トレリス符号化変調方式と同様に、変調信号点配置を考慮した誤り訂正符号化方式で、符号誤り訂正能力が高く、電波の瞬断があっても符号誤りの訂正が可能であり、しかも回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる高性能で使い勝手も良好な伝送装置を構成することができる。
【図面の簡単な説明】
【図1】本発明による第1の実施例の受信装置の回路構成を示すブロック図
【図2】本発明による第1の実施例の送信装置の回路構成を示すブロック図
【図3】本発明による第1の実施例の信号処理を説明するための模式図
【図4】本発明の符号列分割回路の回路構成を示すブロック図
【図5】本発明の第1シリパラ変換回路の回路構成を示すブロック図
【図6】本発明の第1の実施例の変調信号点と変調符号の配置を示す模式図
【図7】本発明の第1信号点位置判別回路で実施する信号処理を説明する模式図
【図8】本発明の第2信号点位置判別回路で実施する信号処理を説明する模式図
【図9】本発明による第2の実施例のメトリック算出処理を説明する模式図
【図10】本発明による第3の実施例の送信装置の回路構成を示すブロック図
【図11】本発明による第3の実施例の受信装置の回路構成を示すブロック図
【図12】本発明による第4の実施例の送信装置の回路構成を示すブロック図
【図13】本発明による第4の実施例の受信装置の回路構成を示すブロック図
【図14】本発明による第4の実施例の信号処理の問題点を説明する模式図
【図15】本発明による第4の実施例の第1の信号処理方法を説明する模式図
【図16】本発明による第4の実施例の第2の信号処理方法を説明する模式図
【図17】本発明の変調符号の他の配置例を示す模式図
【図18】本発明の変調符号の他の配置例の効果を説明する模式図
【図19】従来の変調信号点と変調符号の配置例を説明する模式図
【図20】従来の16QAM変調方式の送信装置の回路構成を示すブロック図
【図21】従来の16QAM変調方式の受信装置の回路構成を示すブロック図
【図22】従来の受信信号点がずれた状態を説明する模式図
【図23】トレリス符号化変調方式を説明する模式図
【図24】変調信号点配置を考慮した変調信号点と変調符号の配置を示す模式図
【符号の説明】
1:畳み込み符号化回路、2:16QAM変調回路、3i,3q:DA変換回路、4,9:ミキサ、5:アップコンバータ、6:送信アンテナ、7:受信アンテナ、8:ダウンコンバータ、10i,10q:AD変換回路、11:16QAM軟判定ビタビ復号回路、12:同期再生回路、20:符号列分割回路、21:スイッチ、22,23: FIFOメモり、31:第1畳み込み符号化回路、32:第2畳み込み符号化回路、41:第1シリパラ変換回路、42:第2シリパラ変換回路、43:スイッチ回路、44:ビットインターリーブ回路、50:64QAM変調回路、142: RS符号化回路、143: RS復号回路、60:受信信号点算出回路、71:第1信号点位置判別回路、72:第2信号点位置判別回路、82:第2遅延回路、91:第1パラシリ変換回路、92:第2パラシリ変換回路、101:第1ビタビ復号回路、102:第2ビタビ復号回路、111:第1畳み込み符号化回路、121:受信第1シリパラ変換回路、 130:符号列結合回路。
Claims (8)
- 多値変調方式を用いた伝送装置であって、伝送する符号列を第1符号列と第2符号列に分けて出力する符号列分割回路と、上記第1符号列を第1誤り訂正符号列に変換する第1誤り訂正符号化回路と、該第1誤り訂正符号列の符号をnビット(nは4以上の偶数)1ワードとしてワード単位に並べ替えた第1ワード列を出力する第1シリアル・パラレル変換回路と、上記第2符号列を第2誤り訂正符号列に変換する第2誤り訂正符号化回路と、該第2誤り訂正符号列の符号をmビット(mは2)1ワードとしてワード単位に並べ替えた第2ワード列を出力する第2シリアル・パラレル変換回路と、信号空間上に前もって定めた2(n+m)個の各信号点(変調信号点)に(n+m)ビットの変調符号を対応させる多値変調回路であって、該(n+m)ビットの変調符号は、最隣接の変調信号点間で少なくとも1ビットの値が必ず変化する下位nビットと2n個の変調信号点で共通の値を有する上位mビットでブロックを形成し、当該各ブロックの値は互いにグレーコードの関係を形成し、入力する上記第1ワード列の1ワードの下位nビットと上記第2ワード列の1ワードの上位mビットで構成される(n+m)ビットの変調符号に対応する信号点の信号を変調信号として出力する多値変調回路を設けた誤り訂正符号化方式の送信装置を有することを特徴とする伝送装置。
- 請求項1において、上記第1誤り訂正符号化回路と上記第2誤り訂正符号化回路を共に畳み込み符号化回路とし、当該第2畳み込み符号化回路の情報率(畳み込み符号化前と畳み込み符号化後のビット数の比)の値を、上記第1畳み込み符号化回路の情報率の値以上としたことを特徴とする伝送装置。
- 請求項1乃至2において、受信信号の信号点の座標値を算出し出力する受信信号点算出回路と、当該受信信号点座標値を入力し、前もって定めた変調信号点の中から該受信信号点座標値に最も近い変調信号点を選択すると共に、選択した変調信号点に対応する(n+m)ビットの変調符号の内の上記第1ワード列のnビットに対応する符号値を算出し、受信した第1ワード列として順次出力する第1信号点位置判別回路と、当該受信した第1ワード列をシリアル変換して受信した第1誤り訂正符号列を出力する第1パラレル・シリアル変換回路と、該受信した第1誤り訂正符号列を復号して誤り訂正された受信第1符号列を出力する第1誤り訂正復号回路と、該受信第1符号列を受信第1誤り訂正符号列に変換して出力する上記第1誤り訂正符号化回路と同一の機能を有する受信第1誤り訂正符号化回路と、上記受信第1誤り訂正符号列を上記第1シリアル・パラレル変換回路と同一タイミングでnビットを1ワードとしてワード単位に並べ替えた受信第1ワード列を出力する受信第1シリアル・パラレル変換回路と、上記受信信号点座標値を所定期間遅延する第2遅延回路と、当該受信信号点座標値と上記受信第1ワード列を入力し、該受信信号点座標値の信号点に最も近い変調信号点に対応する(n+m)ビットの符号の中から上記受信第1ワード列のnビットの符号を除く1ワードmビットの符号を算出し、受信した第2ワード列として順次出力する第2信号点位置判別回路と、該受信した第2ワード列をシリアル変換して受信した第2誤り訂正符号列を出力する第2パラレル・シリアル変換回路と、該受信した第2誤り訂正符号列を復号して誤り訂正された受信第2符号列を出力する第2誤り訂正復号回路と、上記受信第1符号列を所定期間遅延する第1遅延回路と、該第1遅延回路から出力される受信第1符号列と上記第2誤り訂正復号回路から出力される受信第2符号列を結合し、伝送された符号列として出力する符号列結合回路を設けた受信装置を有することを特徴とする伝送装置。
- 請求項3において、上記第1誤り訂正復号回路を軟判定のビタビ復号を実施する第1ビタビ復号回路、上記第2誤り訂正復号回路を硬判定のビタビ復号を実施する第2ビタビ復号回路としたことを特徴とする伝送装置。
- 請求項3において、上記第1誤り訂正復号回路と上記第2誤り訂正復号回路を、共に軟判定のビタビ復号を実施する第1ビタビ復号回路と第2ビタビ復号回路としたことを特徴とする伝送装置。
- 多値変調方式を用いた伝送装置であって、伝送する符号列を第1符号列と第2符号列に分けて出力する符号列分割回路と、該第1符号列をパンクチャ処理を用い情報率の異なる複数の畳み込み符号の1つに切り換えて変換し、第1誤り訂正符号列として出力する第1畳み込み符号化回路と、該第1誤り訂正符号列の符号をnビット(nは4以上の偶数)1ワードとしてワード単位に並べ替えた第1ワード列を出力する第1シリアル・パラレル変換回路と、上記第2符号列の符号をmビット(mは2)1ワードとしてワード単位に並べ替えた第2ワード列を出力する第2シリアル・パラレル変換回路と、信号空間上に前もって定めた2(n+m)個の各信号点(変調信号点)に(n+m)ビットの変調符号を対応させる多値変調回路であって、該(n+m)ビットの変調符号は、最隣接の変調信号点間で少なくとも1ビットの値が必ず変化する下位nビットと2n個の変調信号点で共通の値を有する上位mビットでブロックを形成し、当該各ブロックの値は互いにグレーコードの関係を形成し、入力する上記第1ワード列の1ワードの下位nビットと上記第2ワード列の1ワードの上位mビットで構成される(n+m)ビットの変調符号に対応する信号点の信号を変調信号として出力する多値変調回路を設けた誤り訂正符号化方式の送信装置を有することを特徴とする伝送装置。
- 請求項6において、受信信号の信号点の座標値を算出し出力する受信信号点算出回路と、当該受信信号点座標値を入力し、前もって定めた変調信号点の中から該受信信号点座標値に最も近い変調信号点を選択すると共に、選択した変調信号点に対応する(n+m)ビットの変調符号の内の上記第1ワード列のnビットに対応する符号値を算出し、受信した第1ワード列として順次出力する第1信号点位置判別回路と、当該受信した第1ワード列をシリアル変換して受信した第1誤り訂正符号列を出力する第1パラレル・シリアル変換回路と、該受信した第1誤り訂正符号列を復号して誤り訂正された受信第1符号列を出力する第1誤り訂正復号回路と、該受信第1符号列を受信第1誤り訂正符号列に変換して出力する上記第1誤り訂正符号化回路と同一の機能を有する受信第1誤り訂正符号化回路と、上記受信第1誤り訂正符号列を上記第1シリアル・パラレル変換回路と同一タイミングでnビットを1ワードとしてワード単位に並べ替えた受信第1ワード列を出力する受信第1シリアル・パラレル変換回路と、上記受信信号点座標値を所定期間遅延する第2遅延回路と、当該受信信号点座標値と上記受信第1ワード列を入力し、該受信信号点座標値の信号点に最も近い変調信号点に対応する(n+m)ビットの符号の中から上記受信第1ワード列のnビットの符号を除く1ワードmビットの符号を算出し、受信した第2ワード列として順次出力する第2信号点位置判別回路と、該受信した第2ワード列をシリアル変換し受信第2符号列を出力する第2パラレル・シリアル変換回路と、上記受信第1符号列を所定期間遅延する第1遅延回路と、該受信第1符号列と上記受信第2符号列を結合し、伝送された符号列として出力する符号列結合回路を設けた受信装置を有することを特徴とする伝送装置。
- 請求項1乃至7において、上記第1ワード列あるいは上記受信した第1ワード列、受信第1ワード列に対し、ビットインターリーブを実施することを特徴とする伝送装置。
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