DE69720712T2

DE69720712T2 - Schaltung zur Rückbildung von QAM-Symbolen

Info

Publication number: DE69720712T2
Application number: DE69720712T
Authority: DE
Inventors: Gerd Spalink
Original assignee: Sony International Europe GmbH
Current assignee: Sony Deutschland GmbH
Priority date: 1997-08-05
Filing date: 1997-08-05
Publication date: 2004-02-26
Anticipated expiration: 2017-08-06
Also published as: JP3822982B2; DE69720712D1; KR100596344B1; EP0896458B1; KR19990023364A; US6226333B1; ES2196221T3; EP0896458A1; JPH11146027A

Description

Die Erfindung betrifft eine Schaltung zur Rückbildung von QAM-Symbolen. Genauer gesagt, betrifft sie eine Schaltung zur Rückbildung von QAM-Symbolen, die in einem Empfänger gemäß dem digitalen Mehrprogrammsystem für Fernseh-, Ton- und Datendienste bei Verteilung über Kabel verwendet wird.
Im August 1994 wurde unter Führung des Joint Technical Committee (JTC) der European Broadcasting Union (EBU) und des European Telecommunications Standards Institute (ETSI) ein Entwurf für einen European Telecommunication Standard (ETS) geschaffen. Dieser ETS-Entwurf beschreibt die Modulation, Kanalcodierung und Rahmenstruktur für digitales Mehrprogrammfernsehen über Kabel. Er beruht auf den beim Projekt European Digital Video Broadcasting (DVB) ausgeführten Untersuchungen.
Gemäß diesem ETS-Entwurf ist ein Kabelsystem als Einrichtungs-Funktionsblock definiert, und es wird der folgende Prozess angewandt, wie er in der 3 dargestellt ist. Die 3 zeigt ein schematisches Blockdiagramm von Elementen im Kabelkopfende und am Empfangsort.
Im Kabelkopfende dient eine Grundband-Schnittstelle 31 als Verbindung zu örtlichen MPEG-2-Programmquellen, einen Beitrag leistenden Übertragungsstrecken, Rückmultiplexern usw. Diese Daten werden in gemultiplexten Transportpaketen gemäß MPEG-2 an eine physikalische Grundband-Schnittstelle 32 gesendet, die die Datenstruktur an das Format der Signalquelle anpasst und eine Synchronisation entsprechend einem Taktsignal ausführt. Hierbei entspricht die Rahmenstruktur der MPEG-2-Transportschicht, und sie enthält Synchronisierbytes.
Danach wird das Syncl-Byte entsprechend der MPEG-2-Rahmenstruktur in einer Syncl-Invertier- & Randomisierschaltung 33, die auf den Datenstrom für Spektrumsformzwecke randomisiert, invertiert. Der sich ergebende Datenstrom verfügt über eine Breite von 8 Bits, und er wird an einen Reed-Solomon-Codierer 34 geliefert, der auf jedes randomisierte Transportpaket einen verkürzten Reed-Solomon-Code anwendet, um ein fehlergeschütztes Paket zu erzeugen. Dieser Code wird auch auf das Synchronisierbyte selbst angewandt.
Danach führt eine Faltungs-Verschachtelungseinrichtung 35 eine Faltungsverschachtelung mit einer Tiefe von I = 12 an den fehlergeschützten Paketen aus. Hierbei bleibt die Periodizität der Synchronisierbytes unverändert.
Die von der Verschachtelungseinrichtung 35 erzeugten Bytes werden in einer Byte-auf-m-Tupel-Wandlerschaltung 36 in QAM-Symbole umgesetzt. Das sich ergebende Ausgangssignal verfügt über eine Breite von m Bits. Um eine rotationsinvariante Konstellation zu erzielen, führt eine anschließend folgende Differenzcodierstufe 37 eine Differenzcodierung der zwei höchstsignifikanten Bits (MSBs) jedes Symbols aus.
Die Endstufe im Kabelkopfende ist eine QAM-Modulations- und physikalische Schnittstellenstufe 38, die an den Signalen I und Q vor der QAM-Modulation eine Cosinusquadratfilterung ausführt. Darauf folgt eine Schnittstellenbildung zwischen dem QAM-modulierten Signal und einem Hochfrequenz(HF)-Kabelkanal 40.
Alle Vorrichtungen 33 bis 38 werden durch einen Takt- & Synchronisiersignalgenerator 39 synchronisiert und/oder gesteuert, der dasselbe Taktsignal wie die physikalische Grundband-Schnittstelle 32 sowie zusätzlich ein Steuersignal der Syncl-Invertier- & Randomisierschaltung 33 empfängt.
Der Kabelempfänger führt die inverse Signalverarbeitung, gegenüber der für den obigen Modulationsprozess beschriebenen, aus, um das Grundbandsignal wiederzugewinnen.
Daher wird das Signal vom HF-Kabelkanal 40 durch eine physikalische HF-Schnittstellen- & QAM-Demodulationsschaltung 41 empfangen, die ein Steuersignal an eine Träger- & Takt- & Synchronisiersignal-Rückgewinnungsschaltung 49 liefert, die alle Schaltungen des Kabelempfängers synchronisiert und/oder steuert, und die das QAM-demodulierte Signal an eine angepasste Filter- & Entzerrerschaltung 42 liefert.
Das Ausgangssignal der angepassten Filter- & Entzerrerschaltung 42 verfügt über eine Breite von m Bits, und es wird an einen Differenzdecodierer 43 geliefert, woraufhin es in einer Symbol-auf-Byte-Abbildungsschaltung 44 eine Symbol- und Byteabbildung erfährt. Hierbei weist das Ausgangssignal eine Breite von 8 Bits auf.
Die nächste Stufe ist eine Faltungs-Entschachtelung in einer Faltungs-Ent schachtelungseinrichtung 45. Die faltungsmäßig entschachtelten, aber immer noch fehlergeschützten Pakete durchlaufen einen Reed-Solomon-Decodierer 46 und eine Syncl-Invertier- & Energiedispersions-Beseitigungsschaltung 47, bevor sie eine physikalische Grundband-Schnittstelle 48 erreichen, die gemultiplexte Transportpakete gemäß MPEG-2 entsprechend den örtlichen MPEG-2-Programmquellen-Beiträge leistenden Übertragungsstrecken, Neumultiplexern usw. sowie ein Taktsignal erzeugt.
Da die Erfindung hauptsächlich die Differenzcodierung im Kabelempfänger betrifft, wird die folgende Beschreibung nur auf diese Stufe und die entsprechende Stufe im Kabelkopfende gerichtet. Im Kabelkopfende werden, nach der Byte-auf-Symbol-Abbildung, die zwei signifikanten Bits jedes Symbols differenzcodiert, um eine n/2-rotationsinvariante QAM-Konstellation zu erzielen. Die Differenzcodierung der zwei MSBs sei durch den folgenden Ausdruck wiedergegebene Ik = (A k ⊕ B k) · (Ak ⊕ Ik-1) + (Ak ⊕ Bk) · (Ak ⊕ Qk-1) Qk = (A k ⊕ B k) · (Bk ⊕ Qk-1) + (Ak ⊕ Bk) · (Bk ⊕ Ik-1) .
Die 4 liefert ein Beispiel für die Realisierung der Byte-auf-Symbol-Umsetzung. Beim in der 4 dargestellten Beispiel erfahren 8 Bits, die von der Faltungs-Verschachtelungseinrichtung 35 parallel an die Byte-auf-m-Tupel-Wandlerschaltung 36 geliefert werden, im Differenzcodierer 37 teilweise eine Differenzcodierung, bevor sie an eine zum Differenzcodierer 37 gehörende Abbildungschaltung 37b geliefert werden. Es werden nur die höchstsignifikanten Bits Ak, Bk am Ausgang des Byte-auf-m-Tupel-Wandlers 36 an den Differenzcodierer 37 geliefert. Der Differenzcodierer 37 erzeugt dann die höchstsignifikanten Bits Q² _k, I¹ _k der phasengleichen und Quadraturphase-Komponenten des modulierten Signals. Die Abbildungsschaltung 37b empfängt auch die unteren q Bits aus der Byte-auf-m-Tupel-Umsetzung. Bei 16-QAM hat Q den Wert 2, bei 32-QAM hat Q den Wert 3 und bei 64-QAM hat Q den Wert 4. Die Abbildungsschaltung 37b gibt die phasengleiche Komponente I und die Quadraturkomponente Q aus.
Die Modulation des Systems ist eine Quadratur-Amplitudenmodulation (QAM) mit 16, 32 oder 64 Punkten im Konstellationsdiagramm.
Die System-Konstellationsdiagramme für 16-QAM, 32-QAM und 64-QAM sind jeweils in den 5a bis 5c dargestellt, wobei angenommen ist, dass Ik und Qk zwei MSBs in jedem Quadranten sind. Wie es in der 5 dargestellt ist, können die Konstellationspunkte im Quadranten 1 dadurch in die Quadranten 2, 3 und 4 umgesetzt werden, dass die zwei MSBs (d. h. Ik und Qk) ausgetauscht werden und die q LSBs entsprechend der folgenden in der Tabelle 1 angegebenen Regel gedreht werden.
Tabelle 1
Der Differenzcodierer 43 dient einfach zum Ausführen einer zum oben beschriebenen inversen Signalverarbeitung. Eine Einheit, die eine herkömmliche Rückabbildungsschaltung und einen herkömmlichen Differenzcodierer kombiniert, ist in der 6 dargestellt.
Bei der 6 trifft ein n-Bit-Signal an einer Vierquadranten-Rückabbildungsschaltung 50 ein, um den empfangenen Signalamplituden die in der 5 dargestellten Datenbitwerte zuzuweisen. Die von der Vierquadranten-Rückabbildungsschaltung 50 ausgegebenen n Bits werden in zwei MSBs, die in einem Differenzdecodierer 1 eine Differenzdecodierung erfahren, und n-2 LSBs aufgeteilt. Nach der Differenzdecodierung werden die zwei MSBs mit den n-2 LSBs rekombiniert, bevor n Bits an die Symbol-auf-Byte-Abbildungsschaltung 44 ausgegeben werden.
Die herkömmliche Vierquadranten-Rückabbildungsschaltung 50 verwendet eine Nachschlagetabelle, die über eine Größe von 2ⁿ auf n Bit verfügen muss. Bei 64-QAM gilt n = 6, und die Größe der Nachschlagetabelle ist 2⁶ . 6 = 64 . 6 = 384 Bits.
Das Dokument US 4,646,325 offenbart, dass in einem QAM-Digitalmodem-Decodiererabschnitt die empfangenen Signale (nach der Entzerrung) in einen vorausgewählten Quadranten der Signalkonstellation transponiert werden, um einen Indexzeiger zu erzeugen. Der Indexzeiger und der aktuelle Quadrant werden dazu verwendet, die QAM-Signale zu decodieren.
Das Dokument US 4,646,325 zeigt eine Rotationseinrichtung zum Hineindrehen von QAM-Signalen in den ersten Quadranten.
Das Dokument WO92/02092 A1 offenbart ein codiertes QRM-System mit den Merkmalen des Oberbegriffs der unabhängigen Ansprüche 1 und 2.
Der Erfindung liegt die Aufgabe zugrunde, eine QAM-Rückabbildungsschaltung zu schaffen, die für die Differenzdecodierung zuständig ist und über eine einfache Konstruktion und verringerte Größe der Nachschlagetabelle verfügt.
Diese Aufgabe ist durch die in den unabhängigen Ansprüchen 1 und 2 definierte QAM-Rückabbildungsschaltung gelöst. Ferner ist eine bevorzugte Ausführungsform der Erfindung im abhängigen Anspruch 3 definiert.
Insbesondere verfügt die Rotationseinrichtung über nur n-2 Inverter, vorzugsweise zwei Gruppen von (n-2)/2 Invertern, 2 · (n – 2) Schaltern, vorzugsweise vier Gruppen von (n-2)/2 Schaltern sowie ein Exklusiv-Oder-Gatter zum Ausführen ihrer Funktion.
Auch ist die Einquadranten-Rückabbildungseinheit nur mit einigen wenigen Elementen aufgebaut, z. B. vier Exklusiv-Oder-Gattern für 256-QAM oder zwei Exklusiv-Oder-Gattern für 64-QAM. Die Einquadranten-Rückabbildungseinheit kann auch eine Nachschlagetabelle mit verringerter Größe im Vergleich zur herkömmlichen Nachschlagetabelle für eine Vierquadranten-Rückabbildungseinheit sein.
Weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung einer bevorzugten Ausführungsform derselben in Verbindung mit den Zeichnungen ersichtlich.
1 zeigt ein Blockdiagramm einer erfindungsgemäßen Rückabbildungsschaltung;
2 zeigt ein detailliertes Schaltbild einer bevorzugten Ausführungsform der in der 1 dargestellten Rückabbildungsschaltung;
3 zeigt ein schematisches Diagramm von Elementen im Kabelkopfende und im Empfangsort des digitalen Mehrprogrammsystems für Fernseh-, Ton- und Datendienste zur Verteilung über Kabel;
4 zeigt eine beispielhafte Realisierung der Byte-auf-m-Tupel-Umsetzung und der Differenzdecodierung für die zwei MSBs im in der 3 dargestellten Kabelkopfende;
5 zeigt Konstellationsdiagramme für 16-QAM, 32-QAM und 64-QAM; und
6 zeigt eine herkömmliche Rückabbildungsschaltung, die dem Differenzdecodierer 43 im in der 3 dargestellten Kabelempfänger entspricht.
Die in der 1 dargestellte erfindungsgemäße Vierquadranten-Rückabbildungsschaltung verfügt über einen Differenzdecodierer 1, eine Rotationseinrichtung 2 sowie eine Einquadranten-Rückabbildungseinheit 3. Das eingehende n-Bit-Signal wird in das MSB der phasengleichen Komponente und das MSB der Quadraturkomponente, die an den Differenzdecodierer 1 geleitet werden, und in die n-2 LSBs der beiden Komponenten aufgeteilt, die an die Rotationseinrichtung 2 geliefert werden. Hierbei werden die LSBs auf Grundlage der vom Differenzdecodierer 1 gelieferten Quadranteninformation um 0°, 90°, 180° oder 270° verdreht. Bei einer bevorzugten Ausführungsform kann die Quadranteninformation direkt aus dem MSB der phasengleichen Komponente und dem MSB der Quadraturkomponente hergeleitet werden. Dann werden die z. B. in den ersten Quadranten gedrehten n-2 Bits der Einquadranten-Rückabbildungseinheit 3 zugeführt, die empfangenen Signalamplituden Datenbitwerte zuweist. Der Differenzdecodierer 1 führt am MSB der phasengleichen Komponente und am MSB der Quadraturkomponente eine Differenzdecodierung aus, wie der in der 6 dargestellte Differenzdecodierer 1. Die zwei Bits des Differenzdecodierers 1 und die n-2 Bits der Einquadranten-Rückabbildungseinheit 3 werden dann rekombiniert, bevor sie einer weiteren Verarbeitungsstufe zugeführt werden, wie der in der 3 dargestellten Symbol-auf-Byte-Abbildungsschaltung 44.
Die 2 zeigt ein detailliertes Schaltbild einer bevorzugten Ausführungsform der in der 1 dargestellten Rückabbildungsschaltung. Bei dieser Ausführungsform ist n auf 8 eingestellt, was bedeutet, dass 256 QAM rückabgebildet werden kann. Das 8-Bit-Eingangssignal verfügt über eine 4-Bit-Phasengleichheitskomponente, die einem Eingang I zugeführt wird, und eine 4-Bit-Quadraturkomponente, die einem Eingang Q zugeführt wird. Die Rotationseinrichtung 2 verdreht jedes Eingangssignal in den ersten Quadranten und liefert das verdrehte Signal an eine Rückabbildungseinheit 3 für diesen. Die MSBs der phasengleichen Komponente und der Quadraturkomponente werden an die Rotationseinrichtung 2 und den Differenzdecodierer 1 geliefert. Das Ausgangssignal der Rückabbildungsschaltung wird durch sechs Bits von der Rückabbildungseinheit 3 und zwei Bits vom Differenzdecodierer 1 gebildet.
Es wird davon ausgegangen, dass die phasengleiche Komponente und die Quadraturkomponente in einer Zweierkomplement-Notation vorliegen.
Die Rotationseinrichtung 2 für den ersten Quadranten empfängt an ihrem Eingang I drei untere Bits der phasengleichen Komponente und das entsprechende MSB. Die drei unteren Bits werden an erste Eingangsanschlüsse 7c eines ersten Schalters 7 und über drei Inverter 4 an zwei Eingangsanschlüsse 7b dieses ersten Schalters 7 geliefert. Der erste Schalter 7 wird so gesteuert, dass er seine drei Ausgangsanschlüsse 7a entweder mit seinen drei ersten Eingangsanschlüssen 7c oder seinen drei zweiten Eingangsanschlüssen 7b abhängig vom MSB der phasengleichen Komponente verbindet. Wenn das MSB der phasengleichen Komponente den Wert "0" hat, werden die drei Ausgangsanschlüsse 7a mit den drei ersten Eingangsanschlüssen 7c verbunden, und wenn das MSB der phasengleichen Komponente den Wert "1" hat, werden die drei Ausgangsanschlüsse 7a mit den drei zweiten Eingangsanschlüssen 7b verbunden.
Entsprechend wird die 4-Bit-Quadraturkomponente in drei untere Bits und das entsprechende MSB am Eingang Q der Rotationseinrichtung 2 aufgeteilt. Die drei unteren Bits werden den drei ersten Eingangsanschlüssen 8c eines zweiten Schalters 8 und über drei Interer 6 drei zweiten Eingangsanschlüssen 8b des zweiten Schalters 8 zugeführt. Die drei Ausgangsanschlüsse 8c des zweiten Schalters 8 werden so gesteuert, dass sie entweder mit den drei ersten Eingangsanschlüssen 8c oder den zweiten Eingangsanschlüssen 8b des zweiten Schalters 8 abhängig vom MSB der Quadraturkomponente verbunden werden. wenn das MSB der Quadraturkomponente den Wert "0" aufweist, werden die drei Ausgangsanschlüsse 8a jeweils mit den drei ersten Eingangsanschlüssen 8c verbunden, und wenn das MSB den Wert "1" aufweist, werden die drei Ausgangsanschlüsse 8a jeweils mit den drei zweiten Eingangsanschlüssen 8b verbunden.
Die drei Ausgangsanschlüsse 7a des ersten Schalters 7 sind jeweils mit drei zweiten Eingangsanschlüssen 9b eines dritten Schalters 9 und drei ersten Eingangsanschlüssen 10c eines vierten Schalters 10 verbunden. Die drei Ausgangsanschlüsse 8a des zweiten Schalters 8 sind jeweils mit drei ersten Eingangsanschlüssen 9c des dritten Schalters 9 und drei zweiten Eingangsanschlüssen 10c des vierten Schalters 10 verbunden. Drei Ausgangsanschlüsse 9a des dritten Schalters 9 bilden eine erste Gruppe von Ausgangsanschlüssen der Rückabbildungseinheit, und drei Ausgangsanschlüsse 10a des vierten Schalters 10 bilden eine zweite Gruppe von Ausgangsanschlüssen der Rotationseinrichtung 2. Die drei Ausgangsanschlüsse 9a des dritten Schalters 9 sowie die drei Ausgangsanschlüsse 10a des vierten Schalters 10 werden so gesteuert, dass sie entweder mit den entsprechenden drei ersten Eingangsanschlüssen 9c, 10c oder den entsprechenden drei zweiten Eingangsanschlüssen 9b, 10b verbunden sind, was von einem Steuersignal abhängt.
Das den dritten und den vierten Schalter steuernde Steuersignal wird durch ein Exklusiv-Oder-Gatter 5 erzeugt, das an seinen zwei Eingangsanschlüssen das MSB der phasengleichen Komponente und das MSB der Quadraturkomponente empfängt. Die drei Ausgangsanschlüsse 9a des dritten Schalters 9 werden jeweils mit den drei zweiten Eingangsanschlüssen 9b dieses dritten Schalters 9 verbunden, wenn das Steuersignal den Wert "0" aufweist, und sie werden mit den drei ersten Eingangsanschlüssen 9c dieses dritten Schalters 9 verbunden, wenn das Steuersignal den Wert "1" aufweist. Die drei Ausgangsanschlüsse 10a des vierten Schalters 10c werden mit den drei zweiten Ausgangsanschlüssen 10b dieses vierten Schalters 10 verbunden, wenn das Steuersignal den Wert "0" aufweist, und sie werden mit den drei ersten Eingangsanschlüssen 10c verbunden, wenn das Steuersignal den Wert "1" aufweist.
Die erste Gruppe der drei Ausgangssignale und die zweite Gruppe der drei Ausgangssignale der Rotationseinrichtung 2 werden an die Rückabbildungseinheit 3 für den ersten Quadranten geliefert. Das geringstsignifikante Bit der ersten Gruppe von Ausgangssignalen wird an einen ersten Eingangsanschluss eines zweiten Exklusiv-Oder-Gatters 11 geliefert. Das höchstsignifikante Bit der drei Bits der ersten Gruppe von Ausgangssignalen wird an einen ersten Eingangsanschluss eines dritten Exklusiv-Oder-Gatters 12 geliefert. Das mittlere Bit der ersten Gruppe von Ausgangssignalen wird an zweite Ausgangsanschlüsse des zweiten Exklusiv-Oder-Gatters 11 und des dritten Exklusiv-Oder-Gatters 12 geliefert.
Entsprechend wird das geringstsignifikante Bit der dritten Ausgangssignale der zweiten Gruppen von Ausgangssignalen an einen ersten Eingangsanschluss eines vierten Exklusiv-Oder-Gatters 13 geliefert, das höchstsignifikante Bit dieser Gruppe von Ausgangssignalen wird an einen ersten Eingangsan schluss eines fünften Exklusiv-Oder-Gatters 14 geliefert, und das mittlere Bit der zweiten Gruppe von Ausgangssignalen wird an zweite Eingangsanschlüsse des vierten Exklusiv-Oder-Gatters 13 und des fünften Exklusiv-Oder-Gatters 14 geliefert.
Die Ausgangssignale der Rückabbildungseinheit 3 für den ersten Quadranten werden aus den folgenden Signalen in der Reihenfolge des geringstsignifikanten Bits zum höchstsignifikanten Bit aufgebaut: DO, das das geringstsignifikante Bit der Rückabbildungseinheit 3 ist, entspricht dem Ausgangssignal des zweiten Exklusiv-Oder-Gatters 11; D1 entspricht dem Ausgangssignal des vierten Exklusiv-Oder-Gatters 13; D2 entspricht dem Ausgangssignal des dritten Exklusiv-Oder-Gatters 12; D3 entspricht dem Ausgangssignal des fünften Exklusiv-Oder-Gatters 14; D4 entspricht dem höchstsignifikanten Bit der ersten Gruppe von Ausgangssignalen der Rotationseinrichtung, das auch an den ersten Eingangsanschluss des dritten Exklusiv-Oder-Gatters 12 geliefert wird; und D5, das das höchstsignifikante Bit der Ausgangssignale der Rückabbildungseinheit 3 ist, entspricht dem höchstsignifikanten Bit der zweiten Gruppe von Ausgangssignalen der Rotationseinrichtung 2, das auch an den ersten Eingangsanschluss des fünften Exklusiv-Oder-Gatters 14 geliefert wird.
Die zwei höchsten Bits der gesamten Rückabbildungsschaltung werden vom Differenzdecodierer 1 geliefert. Der Differenzdecodierer 1 empfängt das MSB der phasengleichen Komponente sowie das MSB der Quadraturkomponente, und er liefert sie an eine Nachschlagetabelle 16. Die Nachschlagetabelle 16 empfängt auch beide MSBs mit einer Verzögerung um ein Symboltaktsignal. Abhängig von diesen vier Eingangssignalen werden zwei Ausgangssignale erzeugt. Diese zwei Ausgangssignale bilden die zwei höchsten Bits der gesamten Rückabbildungsschaltung.
Die Rotationseinrichtung für Verdrehung in den ersten Quadranten arbeitet wie folgt.
Die Schaltung arbeitet mit den eingehenden Stärken von I und Q, die in Zweierkomplement-Notation repräsentiert sein müssen. In diesem Fall sind die höchstsignifikanten Bits die Vorzeichenbits, und sie können dazu verwendet werden, den aktuellen Quadranten des Signals zu ermitteln.
Bei den eingezeichneten Schalterpositionen sind die Ausgangsanschlüsse 7a und 8a mit den ersten Eingangsanschlüssen 7c bzw. 8c verbunden, und die Ausgangsanschlüsse 9a und 10a sind mit den zweiten Eingangsanschlüssen 9b bzw. 10b verbunden, und beide Vorzeichenbits entsprechen "0", d. h. einem Wert aus dem ersten Quadranten. Auf diese weise werden die Znverterblöcke 4, 6 nicht verwendet, und es tritt keine Änderung der Werte I und Q auf.
Wenn das Vorzeichenbit von I hoch ist, d. h. "1", und das Vorzeichenbit von Q niedrig ist, d. h. "0", befindet sich der Wert im zweiten Quadranten. Nun werden die Inverter 4 für das Signal I verwendet, und zusätzlich werden die Werte I und Q gegeneinander vertauscht.
Wenn das Vorzeichenbit von I niedrig ist und das Vorzeichenbit von Q hoch ist, befindet sich der Wert im vierten Quadranten. Nun werden die Inverter 6 für das Signal Q verwendet, und zusätzlich werden die Werte I und Q gegeneinander vertauscht.
Wenn beide Vorzeichenbits I und Q hoch sind, befindet sich der Wert im dritten Quadranten. Nun werden beide Inverterblöcke 4 und 6 verwendet, jedoch erfolgt kein gegenseitiges Austauschen der Werte I und Q.
Nachfolgend wird ein Beispiel für eine Nachschlagetabelle des Differenzdecodierers 1 angegeben. Wenn das verzögerte MSB der phasengleichen Komponente mit a gekennzeichnet wird, das verzögerte MSB der Quadraturkomponente mit b gekennzeichnet wird, das aktuelle MSB der phasengleichen Komponente mit c gekennzeichnet wird und das aktuelle MSB der Quadraturkomponente mit d gekennzeichnet wird, sind das dem MSB, d. h. D7, der Rückabbildungsschaltung entsprechende Ausgangssignal e sowie das dem Ausgangssignal D6 der Rückabbildungsschaltung entsprechende Ausgangssignal f durch die folgende Tabelle 2 gegeben.
Tabelle 2
Die in der 2 dargestellte Schaltung unterstützt 16-, 24- und 256-QAM, wie gemäß dem DVB-Standard definiert. Bei 256-QAM werden alle Ausgangssignale D0 bis D7 verwendet. Bei 64-QAM werden nur die Ausgangssignale D2 bis D7 verwendet. Bei 16-QAM werden nur die Ausgangssignale D4 bis D7 verwendet. Die Schaltungskomponenten der Rückabbildungseinheit 3, die für QAM niedrigerer Ordnung nicht verwendet werden, können weggelassen werden, falls kein QAM höherer Ordnung unterstützt werden soll.
Bei der erfindungsgemäßen Schaltung ist die Größe der kompletten Nachschlagetabelle auf 2^(n-2) · (n-2) Bits verringert, was hinsichtlich der abzuspeichernden Bits eine Verringerung von (3 · n + 2) · 2(ⁿ ^-2) ist. Wie oben beschrieben, beträgt bei 64-QAM mit n = 6 die Größe einer normalen Nachschlagetabelle 26 · 6 = 64 · 6 = 384 Bits, wohingegen die Größe einer verkleinerten Nachschlagetabelle 2⁴ · 4 = 64 Bits ist. Daraus folgt, dass (3 · 6 + 2) · 24 = 320 Bits eingespart werden.
Gemäß dem Stand der Technik wird für 16-QAM das folgende Beispiel einer. Nachschlagetabelle in der Rückabbildungsschaltung benötigt, wie sie in der Tabelle 3 dargestellt ist.
Tabelle 3
Demgegenüber ist gemäß der Erfindung keine Nachschlagetabelle erforderlich, da das rotierte QO-Bit dem Datenbit 5 entspricht und das rotierte IO-Bit dem Datenbit 4 entspricht.

Claims

QAM-Rückabbildungsschaltung mit: – einem Differenzdecodierer (1) zum Ausführen einer Differenzdecodierung von 2 Bits jedes empfangenen n-Bit-Symbols; – einer Rotationseinrichtung (2) zum Verdrehen der restlichen n-2 Bits jedes empfangenen n-Bit-Symbols in den ersten Quadranten auf Grundlage der 2 Bits jedes dem Differenzdecodierer (1) zugeführten n-Bit-Symbols; und – einer Einquadranten-Rückabbildungseinheit (3), um empfangenen Signalamplituden Datenbitwerte auf Grundlage der zurückgedrehten n-2 Bits jedes empfangenen n-Bit-Symbols zuzuweisen; wobei – 2 Ausgangssignale der QAM-Rückabbildungsschaltung vom Differenzdecodierer (1) hergeleitet werden und n-2 Ausgangssignale der Rückabbildungsschaltung von der Einquadranten-Rückabbildungseinheit (3) hergeleitet werden; – das empfangene n-Bit-Symbol eine n/2-Bit-Phasengleichheitskomponente und eine n/2-Bit-Quadraturkomponente aufweist, die beide mit einer Zweierkomplement-Rotation geliefert werden; – die 2 an den Differenzdecodierer (1) gelieferten Bits das höchstsignifikante Bit der phasengleichen Komponente des empfangenen Symbols und das höchstsignifikante Bit der Quadraturkomponente des empfangenen Symbols sind; und – die an die Rotationseinrichtung (2) gelieferten n-2 Bits die unteren Bits der phasengleichen Komponente des empfangenen Symbols und die unteren Bits der Quadraturkomponente des empfangenen Symbols sind; dadurch gekennzeichnet, dass die Rotationseinrichtung (2) Folgendes aufweist: – einen ersten Inverter (4) zum Empfangen der unteren Bits der phasengleichen Komponente und zum jeweiligen Invertieren jedes der Bits; – einen ersten Schalter (7) mit ersten Eingangsanschlüssen (7c), die jeweils die unteren Bits der phasengleichen Komponente empfangen; zweiten Eingangsanschlüssen (7b), die jeweils die invertierten unteren Bits der phasengleichen Komponente von den Ausgängen des ersten Inverters (4) empfangen; und Ausgangsanschlüssen (7a), die auf das höchstsignifikante Bit der phasengleichen Komponente mit den ersten Eingangsanschlüssen (7c) oder den zweiten Eingangsanschlüssen (7b) zu verbinden sind, so dass die Ausgangsanschlüsse (7a) mit den ersten Eingangsanschlüssen (7c) verbunden werden, wenn dieses höchstsignifikante Bit niedrigen Pegel aufweist, und sie mit den zweiten Eingangsanschlüssen (7b) verbunden werden, wenn dieses höchstsignifikante Bit hohen Pegel aufweist; – einen zweiten Inverter (6) zum Empfangen der unteren Bits der Quadraturkomponente und zum jeweiligen Invertieren jedes der Bits; – einen zweiten Schalter (8) mit ersten Eingangsanschlüssen (8c) zum jeweiligen Empfangen der unteren Bits der Quadraturkomponente; zweiten Eingangsanschlüssen (8b) zum jeweiligen Empfangen der invertierten unteren Bits der Quadraturkomponente von den Ausgängen des zweiten Inverters (6); und Ausgangsanschlüssen (8a), die auf das höchstsignifikante Bit der Quadraturkomponente hin mit den ersten Eingangsanschlüssen (8c) oder den zweiten Eingangsanschlüssen (8b) zu verbinden sind, wobei die Ausgangsanschlüsse (8a) mit den ersten Eingangsanschlüssen (8c) verbunden werden, wenn dieses höchstsignifikante Bit niedrigen Pegel aufweist, und sie mit den zweiten Eingangsanschlüssen (8b) verbunden werden, wenn dieses höchstsignifikante Bit hohen Pegel aufweist; – einen dritten Schalter (9) mit ersten Eingangsanschlüssen (9c), die jeweils mit den Ausgangsanschlüssen {8a) des zweiten Schalters (8) verbunden sind; zweiten Eingangsanschlüssen (9b), die jeweils mit den Ausgangsanschlüssen (7a) des ersten Schalters (7) verbunden sind; und Ausgangsanschlüssen (9a), die eine erste Gruppe der Ausgangsanschlüsse der Rotationseinrichtung (2) bilden, die abhängig von einem Steuersignal mit den ersten Eingangsanschlüssen (9c) oder den zweiten Eingangsanschlüssen (9b) zu verbinden sind, so dass die Ausgangsanschlüsse (9a) mit den zweiten Eingangsanschlüssen (9b) verbunden werden, wenn das Steuersignal niedrigen Pegel aufweist, und sie mit den ersten Eingangsanschlüssen (9c) verbunden werden, wenn das Steuersignal hohen Pegel aufweist; – einen vierten Schalter (10) mit ersten Eingangsanschlüssen (10c), die jeweils mit den Ausgangsanschlüssen (7a) des ersten Schalters (7) verbunden sind; zweiten Eingangsanschlüssen (10b) die jeweils mit den Ausgangsanschlüssen (8a) des zweiten Schalters (8) verbunden sind; und Ausgangsanschlüssen (10a), die eine zweite Gruppe der Ausgangsanschlüsse der Rotationseinrichtung bilden, die auf das Steuersignal mit den ersten Eingangsanschlüssen (10c) oder den zweiten Eingangsanschlüssen (10b) zu verbinden sind, so dass die Ausgangsanschlüsse (10a) mit den zweiten Eingangsanschlüssen (10b) verbunden werden, wenn das Steuersignal niedrigen Pegel aufweist, und sie mit den ersten Eingangsanschlüssen (10b) verbunden werden, wenn das Steuersignal hohen Pegel aufweist; und – ein erstes Exklusiv-Oder-Gatter (5) zum Empfangen des höchstsignifikanten Bits der phasengleichen Komponente und des höchstsignifikanten Bits der Quadraturkomponente und zum Erzeugen des genannten Steuersignals; – wobei die jeweiligen Anzahlen der ersten Eingangsanschlüsse (7c, 8c, 9c, 10c), der zweiten Eingangsanschlüsse (7b, 8b, 9b, 10b) und der Ausgangsan schlösse (7a, 8a, 9a, 10a) des ersten Schalters (7), des zweiten Schalters (8), des dritten Schalters (9) und des vierten Schalters (10) gleich sind; und dass n = 8 gilt, entsprechend 256-QAM, und dass die Einquadranten-Rückabbildungseinheit (3) Folgendes aufweist: – ein zweites Exklusiv-Oder-Gatter (11), das mit der ersten Gruppe von drei Ausgangsanschlüssen der Rotationseinrichtung (2), entsprechend den zwei Bits niedrigerer Ordnung, verbunden ist; – ein drittes Exklusiv-Oder-Gatter (12), das mit der ersten Gruppe von drei Ausgangsanschlüssen der Rotationseinrichtung (2), entsprechend den zwei Bits höherer Ordnung, verbunden ist; – ein viertes Exklusiv-Oder-Gatter (13), das mit der zweiten Gruppe von drei Ausgangsanschlüssen der Rotationseinrichtung (2), entsprechend den zwei Bits niedrigerer Ordnung, verbunden ist; – ein fünftes Exklusiv-Oder-Gatter (14), das mit der zweiten Gruppe von drei Ausgangsanschlüssen der Rotationseinrichtung (2), entsprechend den zwei Bits höherer Ordnung, verbunden ist; – wobei die Reihenfolge der sechs Ausgangssignale der Rückabbildungsschaltung vom niedrigsten bis zum höchsten die folgende ist: Ausgangssignal des zweiten Exklusiv-Oder-Gatters (11), Ausgangssignal des, vierten Exklusiv-Oder-Gatters (13), Ausgangssignal des dritten Exklusiv-Oder-Gatters (12), Ausgangssignal des fünften Exklusiv-oder-Gatters (14), Ausgangssignal der ersten Gruppe dreier Ausgangsanschlüsse der Rotationseinrichtung (2), entsprechend dem Bit höchster Ordnung, und Ausgangssignal der zweiten Gruppe dreier Ausgangsanschlüsse der Rotationseinrichtung (2), entsprechend dem Bit höchster Ordnung.
QAM-Rückabbildungsschaltung mit: – einem Differenzdecodierer (1) zum Ausführen einer Differenzdecodierung von 2 Bits jedes empfangenen n-Bit-Symbols; – einer Rotationseinrichtung (2) zum Verdrehen der restlichen n-2 Bits jedes empfangenen n-Bit-Symbols in den ersten Quadranten auf Grundlage der 2 Bits jedes dem Differenzdecodierer (1) zugeführten n-Bit-Symbols; und – einer Einquadranten-Rückabbildungseinheit (3), um empfangenen Signalamplituden Datenbitwerte auf Grundlage der zurückgedrehten n-2 Bits jedes empfangenen n-Bit-Symbols zuzuweisen; wobei – 2 Ausgangssignale der QAM-Rückabbildungsschaltung vom Differenzdecodierer (1) hergeleitet werden und n-2 Ausgangssignale der Rückabbildungsschaltung von der Einquadranten-Rückabbildungseinheit (3) hergeleitet werden; – das empfangene n-Bit-Symbol eine n/2-Bit-Phasengleichheitskomponente und eine n/2-Bit-Quadraturkomponente aufweist, die beide mit einer Zweierkomplement-Rotation geliefert werden; – die 2 an den Differenzdecodierer (1) gelieferten Bits das höchstsignifikante Bit der phasengleichen Komponente des empfangenen Symbols und das höchstsignifikante Bit der Quadraturkomponente des empfangenen Symbols sind; und . – die an die Rotationseinrichtung (2) gelieferten n-2 Bits die unteren Bits der phasengleichen Komponente des empfangenen Symbols und die unteren Bits der Quadraturkomponente des empfangenen Symbols sind; dadurch gekennzeichnet, dass die Rotationseinrichtung (2) Folgendes aufweist: – einen ersten Inverter (4) zum Empfangen der unteren Bits der phasengleichen Komponente und zum jeweiligen Invertieren jedes der Bits; – einen ersten Schalter (7) mit ersten Eingangsanschlüssen (7c), die jeweils die unteren Bits der phasengleichen Komponente empfangen; zweiten Eingangsanschlüssen (7b), die jeweils die invertierten unteren Bits der phasengleichen Komponente von den Ausgängen des ersten Inverters (4) empfangen; und Ausgangsanschlüssen (7a), die auf das höchstsignifikante Bit der phasengleichen Komponente mit den ersten Eingangsanschlüssen (7c) oder den zweiten Eingangsanschlüssen (7b) zu verbinden sind, so dass die Ausgangsanschlüsse (7a) mit den ersten Eingangsanschlüssen (7c) verbunden werden, wenn dieses höchstsignifikante Bit niedrigen Pegel aufweist, und sie mit den zweiten Eingangsanschlüssen (7b) verbunden werden, wenn dieses höchstsignifikante Bit hohen Pegel aufweist; – einen zweiten Inverter (6) zum Empfangen der unteren Bits der Quadraturkomponente und zum jeweiligen Invertieren jedes der Bits; – einen zweiten Schalter (8) mit ersten Eingangsanschlüssen (8c) zum jeweiligen Empfangen der unteren Bits der Quadraturkomponente; zweiten Eingangsanschlüssen (8b) zum jeweiligen Empfangen der invertierten unteren Bits der Quadraturkomponente von den Ausgängen des zweiten Inverters (6); und Ausgangsanschlüssen (8a), die auf das höchstsignifikante Bit der Quadraturkomponente hin mit den ersten Eingangsanschlüssen (8c) oder den zweiten Eingangsanschlüssen (8b) zu verbinden sind, wobei die Ausgangsanschlüsse (8a) mit den ersten Eingangsanschlüssen (8c) verbunden werden, wenn dieses höchstsignifikante Bit niedrigen Pegel aufweist, und sie mit den zweiten Eingangsanschlüssen (8b) verbunden werden, wenn dieses höchstsignifikante Bit hohen Pegel aufweist; - einen dritten Schalter (9) mit ersten Eingangsanschlüssen (9c), die jeweils mit den Ausgangsanschlüssen (8a) des zweiten Schalters (8) verbunden sind; zweiten Eingangsanschlüssen (9b), die jeweils mit den Ausgangsanschlüssen (7a) des ersten Schalters (7) verbunden sind; und Ausgangsanschlüssen (9a), die eine erste Gruppe der Ausgangsanschlüsse der Rotationseinrichtung (2) bilden, die abhängig von einem Steuersignal mit den ersten Eingangsanschlüssen (9c) oder den zweiten Eingangsanschlüssen (9b) zu verbinden sind, so dass die Ausgangsanschlüsse {9a) mit den zweiten Eingangsanschlüssen (9b) verbunden werden, wenn das Steuersignal niedrigen Pegel aufweist, und sie mit den ersten Eingangsanschlüssen {9c) verbunden werden, wenn das Steuersignal hohen Pegel aufweist; – einen vierten Schalter (10) mit ersten Eingangsanschlüssen (10c), die jeweils mit den Ausgangsanschlüssen (7a) des ersten Schalters (7) verbunden sind; zweiten Eingangsanschlüssen (10b) die jeweils mit den Ausgangsanschlüssen (8a) des zweiten Schalters (8) verbunden sind; und Ausgangsanschlüssen (10a), die eine zweite Gruppe der Ausgangsanschlüsse der Rotationseinrichtung bilden, die auf das Steuersignal mit den ersten Eingangsanschlüssen (10c) oder den zweiten Eingangsanschlüssen (10b) zu verbinden sind, so dass die Ausgangsanschlüsse (10a) mit den zweiten Eingangsanschlüssen (10b) verbunden werden, wenn das Steuersignal niedrigen Pegel aufweist, und sie mit den ersten Eingangsanschlüssen (10b) verbunden werden, wenn das Steuersignal hohen Pegel aufweist; und – ein erstes Exklusiv-Oder-Gatter (5) zum Empfangen des höchstsignifikanten Bits der phasengleichen Komponente und des höchstsignifikanten Bits der Quadraturkomponente und zum Erzeugen des genannten Steuersignals; – wobei die jeweiligen Anzahlen der ersten Eingangsanschlüsse (7c, 8c, 9c, 10c), der zweiten Eingangsanschlüsse (7b, 8b, 9b, 10b) und der Ausgangsanschlüsse (7a, 8a, 9a, 10a) des ersten Schalters (7), des zweiten Schalters (8), des dritten Schalters (9) und des vierten Schalters (10) gleich sind; und dass n = 6 gilt, entsprechend 64-QAM, und dass die Einquadranten-Rückabbildungseinheit (3) Folgendes aufweist: – ein drittes Exklusiv-Oder-Gatter (12), das mit der ersten Gruppe zweier Ausgangsanschlüsse der Rückabbildungseinheit (2) verbunden ist; – ein zweites Exklusiv-Oder-Gatter (14), das mit der zweiten Gruppe zweier Ausgangsanschlüsse der Rotationseinrichtung (2) verbunden ist; – wobei die Reihenfolge der Ausgangssignale der Rückabbildungsschaltung vom niedrigsten bis zum höchsten die folgende ist: Ausgangssignal des dritten Exklusiv-Oder-Gatters (12), Ausgangssignal des zweiten Exklusiv-Oder-Gatters (14), Ausgangssignal der ersten Gruppe zweier Ausgangsanschlüsse der Rotationseinrichtung (2), entsprechend dem Bit höchster Ordnung, und Ausgangssignal der zweiten Gruppe zweier Ausgangsanschlüsse der Rotationsein richtung (2), entsprechend dem Bit höchster Ordnung.
QAM-Rückabbildungsschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Differenzdecodierer (1) Folgendes aufweist: – ein Verzögerungselement (15), das die 2 Bits des empfangenen Symbols empfängt und sie um ein Symboltaktsignal verzögert; und – eine Nachschlagetabelle (16), die die verzögerten 2 Bits und die 2 Bits des empfangenen Symbols empfängt, um die 2 höchsten Bits des Ausgangssignals der Rückabbildungsschaltung auszugeben.