JPH0575653A - デイジタル通信システム - Google Patents

デイジタル通信システム

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JPH0575653A
JPH0575653A JP4059053A JP5905392A JPH0575653A JP H0575653 A JPH0575653 A JP H0575653A JP 4059053 A JP4059053 A JP 4059053A JP 5905392 A JP5905392 A JP 5905392A JP H0575653 A JPH0575653 A JP H0575653A
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Abstract

(57)【要約】 【目的】 ディジタルデータ通信システムにおける劣化
を受信端において各ビットの周期内で受信信号の多数の
サンプルを取出すことにより検知することを目的とす
る。 【構成】フリップフロップ（４，７，８）が次の様にデ
ィジタル化された受信信号から複数のサンプルを取出す
ため使用されている：フリップフロップ（４）はビット
の中央の値を示すビットの中央のサンプルを；フリップ
フロップ（７）はビットの中央のサンプルの前方でビッ
ト同期で取出した前方の中央のサンプルを；フリップフ
ロップ（８）はビットの中央のサンプルの後方でビット
周期で取出した後方の中央のサンプルを取出す。ゲート
回路（２３，２４，２５）が３つのサンプルを分折する
ため使用されており分析結果としてレジスタ１１に“良
好”または“不良”の出力信号を出力する。サンプルの
いずれか１つが他のサンプルと異なる値を有していれば
劣化があると判断される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はディジタル通信システ
ム、特にこのシステムにおけるデータの劣化を検出する
方法とその装置に関する。この発明はコードレス電話の
分野、特に新ＣＴ２型ディジタルシステムへの応用が考
えられるが、これらの応用には限定されない。
【０００２】
【従来の技術】ディジタル通信システムにおいて、伝送
システムの不完全性によりデータは例えばＲＦリンク上
で妨害やフェージングにより劣化を生ずる場合がある。
前述のような応用において、余分な情報を伝送し受信端
で誤り検出と訂正の両方または一方を行うことができ
る。このような方法にはパリティチェック、巡回冗長符
号等がある。しかし他の応用分野においては、このよう
に情報を付加するために必要とされるデータ速度または
伝送時間が増加することは実用向きでない。
【０００３】
【発明が解決しようとする課題】この発明はこのような
状況に関しており、特に帯域幅が制限されたディジタル
通信システムにおいて誤り率を検出する方法およびその
装置を与えるものである。この発明によると送信される
データを少しも余分に必要とすることなくデータの完全
性を実現することができる。データの劣化の始まりはし
ばしば予想できる、すなわちリンクの劣化の検出は、デ
ータが実際に劣化した状況と同じくデータが未だ正しく
復元できる領域まで広げて行うことができる。
【０００４】この発明が使用される特別な応用として、
ＣＴ２型ディジタルコードレス電話システムのＲＦリン
クにおいて、ディジタル化された音声を伝送する場合が
ある。このシステムでは、誤り検出／訂正データを音声
データに付け加えるのに必ずしも十分な帯域幅が使用で
きない。それ故、低い信号強度または妨害による悪い受
信状態を検出し、ビット誤り率がかなり悪い時音声デコ
ーダが発生する大きな雑音を使用者が受けることを妨ぐ
必要がある。
【０００５】受信したＲＦ信号強度をモニタすること
は、通常無線の分野で劣化の始まりを予測することに使
用されているが、しかしこの技術は先頭の信号の強度が
かなり高く継続するような妨害信号の場合には劣化を検
出することができない。更に信号強度とデータの劣化と
の相関はＲＦユニットの間で変化し予測が不正確となる
場合がある。
【０００６】雑音または妨害が帯域制限されたデータの
流れに加わると、次の２つの事が生ずる。１番目はビッ
トを復元した値が妨害される場合である。誤りのない検
出データが送出され送信データが多値を有するならば、
この劣化は通常検出できない。２番目はビットの値の間
の伝送時間が通常の位置から変化することである（ジッ
タ）。この発明ではこのジッタを検出し、ビットの（可
能な）劣化のインジケーションとして用いている。
【０００７】ビット当たり入力信号について多数のサン
プルを取出し、これらのサンプルの値に対するいくつか
の関数（例えば多数決判定）を用いて受信データビット
の正しい値を決める同期回路が既に知られている。複数
のサンプルの値を用いて自動的に利得を同期させる方法
も既に知られている。
【０００８】この発明の技術では入力ビット当たり多数
のサンプルを取出しており、これらのサンプルの値の関
数をいくつか用いて存在するジッタが１以上のシュレッ
ショルドを越えるか決定する。このジッタの存在と程度
の両方または一方に対する単一のインジケーションを与
え、またはこの発生の回数と程度の両方または一方に対
するインジケーションを周期的に与えることができる。
これらのインジケーションは通信リンクの品質を定める
ことと劣化を検出するために使用されており、これによ
り訂正または防止の操作を行うことができる。
【０００９】
【課題を解決するための手段】この発明の１番目の面に
よればディジタル通信システムにおけるデータの劣化を
検出する方法が与えられており、前記の方法には過度な
ジッタが発生したかどうかを決めるため受信信号につい
てサンプルを取出すことと、このサンプルの値について
のいくつかの関数を利用することから成り、このジッタ
が存在するか否かは可能なデータの劣化のインジケーシ
ョンとして使用されており、更に前記の方法では受信信
号の各ビットに対し２つのサンプルを次の様に取出すこ
とを特徴としている：１）ビットのほぼ中央の位置での
値を示すビットの中央のサンプル；２）ビットの中央の
サンプルの前方または後方のいずれかでビットの周期内
で取出した追加サンプル；前記の方法は更にジッタが存
在するかどうかを決めるためビットの中央のサンプルと
前記の追加サンプルの値とを比較することから成る。
【００１０】この発明の２番目の面によれば、ディジタ
ル通信システムにおけるデータの劣化を検出する装置が
与えられており、前記の装置にはこのシステムの受信端
に過度なジッタが発生したかどうかを決めるため受信信
号のサンプルを取出し、このサンプルの値のいくつかの
関数を利用する装置があり、このジッタが存在するか否
かは可能なデータの劣化のインジケーションとして使用
されており、更に前記装置はビットのほぼ中央の位置で
の値を示すビットの中央のサンプルを取出す１番目の装
置と、ビットの中央の前方または後方のいずれかの時間
でビット周期内に追加サンプルを取出す２番目の装置と
を含んだ前記のサンプル取出し装置から成ることを特徴
とし、更にジッタが存在するかどうか決めるためビット
の中央のサンプルと前記の追加サンプルの値とを比較す
る装置から成ることを特徴とする。
【００１１】取出したサンプルは受信アナログ波形のサ
ンプルであり、このアナログ波形はスライスされ受信ア
ナログ波形を表わす一連の０と１から成るディジタル波
形を作る。これを以下に更に詳しく説明する。各ビット
の長さはビット周期と呼ばれており、両方のサンプルは
この周期内で取出されている；しかし同期を取る目的か
ら各ビットの端でトランジションのサンプルを取出すこ
とが好ましく、その値はあるビットから次のビットへの
公称トランジション時間における信号の値を示してい
る。このトランジションサンプルは受信信号とクロック
を同期させるため、例えばビットの中央のサンプルと関
連して使用されるが、この受信信号によりサンプル取出
し装置を制御するために使用されるクロック信号が与え
られる。
【００１２】この発明の好ましい実施例においては単一
の追加ビットだけが使用されているが、各ビット内には
次の２つの追加サンプルが取出される：１つはビットの
中央のサンプルより前方にある前方中央サンプルで、他
の１つはビットの中央のサンプルの後方にある後方中央
サンプルである。データの劣化を検出するためこれらの
３つのサンプル（前方の中央、中央および後方の中央）
の値は比較され、更にもし１つの値が他の２つの値と異
なるならば劣化があると判断される。
【００１３】更に２つの追加サンプルを取出すことも可
能である。必須条件ではないが論理的な配置として、例
えば３個の前方サンプルと３個の後方サンプルにより全
部で６個の追加サンプルが与えられるように、ビットの
中央の両側に追加サンプルを同数置くことができる。追
加サンプルの全ては互いに離れており、ビット内に配置
されビットの劣化の程度を検出する：例えばビットの中
央のサンプルに近い前方中央サンプルが異なる値をとる
と、これによりビットの中央のサンプルから離れた前方
中央サンプルの値の変化よりもビットの劣化が厳しいイ
ンジケーションとして取出される。このように追加サン
プルの論理的分析によりビットの劣化の増加（または減
少）のインジケーションを得ることができる。
【００１４】
【実施例】以下図面に基づいてこの発明を更に詳しく説
明する。図１ａの上側には送信機に同期したオシロスコ
ープ上に表われるような帯域制限されたデータと１ビッ
ト周期を示す。全ての可能なビット状態とトランジショ
ン状態が重ね合わされ、いわゆる“アイ”パターンを発
生している。これをその平均レベルと比較すると下側に
示すディジタル“スライス”信号が得られる。図１ａは
ほぼ雑音がない状況を示している；図１ｂと図１ｃはそ
れに対応する図で徐々により多くの雑音が加わった状態
を示している。比較用スレッショルドが各ビット上で若
干時間が異なって交差していることが判るがこれは瞬時
の雑音電圧が異なるからであり、スライスされたデータ
にジッタが生じているからである。雑音量が増加すると
トランジション領域はビット内に入る。この発明でジッ
タの検出はトランジション時間の近くでスライスされた
データのサンプルを取出すことと、ビットの中央での値
とこれらのサンプルを比較することにより行われる。こ
れらのサンプルが異なれば、ジッタが存在していると判
断される。
【００１５】次にこの発明の実現に必要な回路を例とし
てデータリンクの受信端で必要な同期回路まで広げて述
べる。図２はこのシステムの入出力信号を示している。
入力アナログ信号（Ａ）はその平均レベルと比較されス
ライスされたディジタル信号（Ｂ）を発生する。同期回
路はこの信号から次のものを発生する： ａ）リカバークロック信号（Ｃ）で、これには各入力ビ
ットに対し周期があり、そのトランジションは入力デー
タのトランジションの平均位置を追っている； ｂ）リタイムデータ信号（Ｄ）で、これには入力データ
と同じビットの流れがあるが、このトランジションはリ
カバークロックに同期している。
【００１６】入力データ（Ｂ）とリタイムデータ（Ｄ）
の間には、図に示すように必ず遅延がいくらかある。リ
カバークロック信号（Ｃ）とリタイムデータ信号（Ｄ）
はデータ受信システムの後半の部分を通過するが、この
後半の部分はこの出願に基づくものである。
【００１７】周知の同期技術では各ビットの間に受信デ
ータのサンプルが２つ取出されている、１つはトランジ
ションの中央においてであり、他の１つはトランジショ
ンの公称時間においてである。中央でのサンプルにより
ビットの値が与えられ、リタイムデータ信号を作成する
のに使用されている。トランジション状態でのサンプル
は前方および後方のビットの中央のサンプルと関連があ
るが、このサンプルはトランジション状態がその公称時
間に対して早いか遅いかを決めるために使用することが
できる。リカバークロック信号がデータのトランジショ
ンを追跡できるようにするため、早い場合と遅い場合と
がありリカバークロックの発生を制御している。このシ
ステムはそれ自体で調整でき、最初同期が正しくなくて
も入力データとリカバークロック信号との間に正しい関
係を与えることができる。
【００１８】図３には周知の技術を実施する典型的な回
路を示している。分周器１は高周波マスタークロック１
５からの出力を（通常は）Ｎで分周することにより出力
Ｑにリカバークロック信号を発生している。データが帯
域制限された入力信号は入力端子１６に加えられ一方の
入力として比較器２に加えられている。比較器２への他
の入力は端子１７に加えられたシュレッショルドレベル
から取出されている。比較器はアナログ入力データに対
しスライス回路として働き、図２のＢに示すようにディ
ジタルデータ信号を発生する。比較器２の出力はフリッ
プフロップのＤ入力に加えられている。リカバークロッ
ク信号はこのフリップフロップのクロック入力ＣＫに加
えられている。フリップフロップ４はリカバークロック
信号の正側のエッジで比較器出力からサンプルを取出し
ている。同期していればこれは入力ビットの中央で生ず
る（図２参照）。このサンプルはフリップフロップ４か
らの出力であり、リタイムデータ信号を形成している。
【００１９】フリップフロップ４からのＱ出力は、更に
フリップフロップ５のＤ入力に接続されているが、フリ
ップフロップ４と５は共にシフトレジスタであり、フリ
ップフロップ４は現在のビットの中央でデータの値を保
持し、フリップフロップ５は前のビットの中央でデータ
の値を保持する。比較器２の出力もフリップフロップ３
のＤ入力に加えられている。フリップフロップ３にはク
ロック信号が供給されているが、このクロック信号はイ
ンバータ１８で反転されている。このようにフリップフ
ロップ３は入力データ信号のデータビットの端に対応し
て（例えば公称トランジション時間）、リカバークロッ
ク信号のエッジで比較器出力のサンプルを取出す。この
ようにフリップフロップ３，４，５からの出力はそれぞ
れビットの端、ビットの中央、前のビットの中央でのサ
ンプルを表わしている。これらのサンプルにより作られ
た信号はゲート回路６の各入力に加えられている。ゲー
ト回路６はライン１９と２０の上に３つのデータサンプ
ルからのアーリー（ｅａｒｌｙ）およびレイト（ｌａｔ
ｅ）インジケーションを示す各信号を発生するが、これ
らの２つの信号は分周器１を制御している。アーリーお
よびレイト信号はこのカウンタの分周比を変えるために
作られている。これらの信号は図示のように分周器１の
Ｎ−１（アーリー）およびＮ＋１（レイト）制御入力に
加えられカウンタを制御している。もしレイトトランジ
ションが発生していればカウンタは１周期の間にＮ＋１
で分周される。これによりリカバークロックの次のエッ
ジが通常時間に対し遅延され、入力データをトラッキン
グする。反対の動作はアーリートランジションの後に生
ずる；カウンタはＮ−１で分周されその出力エッジが進
む。図４には入力アナログデータ信号に対する３つのサ
ンプルの位置を示している。３つのサンプルは中央に対
してはＭ、端に対してはＥ、前方の中央に対してはＰで
示している。
【００２０】この発明では少なくとも１つの特別なサン
プルが各ビット周期の間に取出されている。図６に示す
例では２つの特別なサンプル、すなわち前方の中央（２
１を参照）と後方の中央（２２を参照）が各ビット周期
の間に取出されている。これらの特別なサンプルはビッ
トの中央のサンプルの直前および直後に置かれており、
図示の例においてはビットの中央のサンプルから等しく
置かれている。間隔の選択については後述する。これら
２つのサンプルの値はビットの中央のサンプルの値と一
緒に用いられビットの完全性が定められる。１つのサン
プルの値が他の２つのサンプルの値と異なるならばジッ
タによると考えられリンク劣化のインジケーションが生
ずる。ジッタの程度またはこのインジケーションの発生
の頻度はデータリンクの品質を定めるように用いられて
いる。
【００２１】上述のように雑音増加による劣化の場合、
トランジション領域はビットの端から中央に向かって徐
々に広がる（図１）。２つの新しいサンプルの間隔を適
当に選択することにより、ジッタの検出はビットの値
（これはビットの中央のサンプルにより定まる）が反対
にされる前に行われる。サンプルの位置はトランジショ
ン時間から十分離れた位置にある必要があるが、このト
ランジション時間は同期回路または伝送システムに固有
な他の効果により生ずる系統的なジッタがスプリアスイ
ンジケーションを生じないものである。
【００２２】妨害信号の場合にはジッタの検出がビット
の劣化の前に行われるが、トランジション時間が通常乱
されるように通常検出することを一般には保証できな
い。
【００２３】図５にはこの発明の技術を実施するための
回路を例示している。回路の殆んどの部分は図３と同じ
であるので再度記載しない。前述のように入力アナログ
信号は比較器２によりスライスされる。比較器出力の４
個のサンプルは各ビット周期の間Ｄ型フリップフロップ
３，４，７，８により取られ分周器１とデコーダ９によ
り定められる。分周器１はビット周期の時間を定め高周
波マスタークロック１５のＮサイクルに等しくなる。デ
コーダ９は新奇であるが、４つのカウンタの値を選択
し、その値のサンプルは各データビット内の適当な時間
に対応して取出される。
【００２４】フリップフロップ５が保持した前方ビット
の中央のサンプルと共にビットのサンプルの端、すなわ
ちビットの中央のサンプルはゲート回路６を有した同期
回路に入力されるが、このゲート回路は分周器１の基数
を変えるため“アーリー”および“レイト”信号を発生
するように動作し、図３のように同期を確立する。
【００２５】前方中央サンプル２１はフリップフロップ
７のＱ出力に発生し排他的ＯＲゲート２３の入力の１つ
に加えられている。後方中央サンプル２２はフリップフ
ロップ８のＱ出力に発生し排他的ＯＲゲート２４の入力
の１つに加えられている。ゲート２３と２４のそれぞれ
の他の入力はフリップフロップ４からビットの中央のサ
ンプルの出力を受けている。ゲート２３と２４の出力は
ＯＲゲート２５の各入力に加えられている。
【００２６】ゲート２３，２４に対しては種々の可能性
を取る入力があることが判る。次の４つの例により動作
を説明する： １）中央、後方の中央、前方の中央のサンプルが全て論
理的に０： ゲート２３，２４からの出力＝論理的に０ ゲート２５からの出力＝論理的に０ ２）中央、後方の中央、前方の中央のサンプルが全て論
理的に１： ゲート２３，２４からの出力＝論理的に０ ゲート２５からの出力＝論理的に０ ３）中央のサンプルが論理的に１、後方の中央、前方の
中央のサンプルが共に論理的に０： ゲート２３，２４からの出力＝１ ゲート２５からの出力＝１ ４）中央、後方の中央のサンプルが共に論理的に１、前
方の中央のサンプルが論理的に０： ゲート２３からの出力＝１ ゲート２４からの出力＝０ ゲート２５からの出力＝１
【００２７】ゲート２３と２４への入力が論理的に０ま
たは論理的に１であるかどうかは関係のあるサンプルの
大きさによって決定されることは勿論である：このよう
にサンプルが全くないかまたは所定のスレッショルドよ
りレベルが低ければ、論理的に０と見なされる；同様に
サンプルがスレッショルドレベルより高ければ、論理的
に１と見なされる。
【００２８】これを基に、上述の例３と例４はジッタの
インジケーションを与えると見なされるが、これはサン
プルの１つが他の２つのサンプルと異なるからである。
２３から２５のゲート回路はこれらの相違を検出し、ジ
ッタが存在すると判断した時のみ論理的に１を出力す
る。この場合、ゲート２５の出力を受けるバッド（ｂａ
ｄ）トランジションカウンタ１１はビットの端で増加す
る。
【００２９】カウンタ１１はクロックがリカバークロッ
ク信号であり、追加カウンタ１３のＱ出力からの信号に
よりクリアされカウンタの内容が新しくなる。カウンタ
１３もまたクロックがリカバークロック信号であり、所
定数のクロックビット数がカウントされてからカウンタ
１１をクリアするように動作する。このように所定数の
ビットの後にカウンタ１１に保持されたカウント（周期
の間バッドトランジションの数を示す）はカウンタ１１
のＱ出力に接続されたレジスタ１２にラッチされ、カウ
ンタ１１は他の測定のためクリアされる。レジスタ１２
の出力値は端子２６で制御用プロセッサ（図示していな
い）により試験するため“バッドトランジションカウン
タ”として利用できる。このサイクルは連続して繰返さ
れる。リタイムデータ信号とリカバークロック信号はそ
れぞれ端子２７と２８でレイター（ｌａｔｅｒ）回路
（図示していない）により使用することができる。
【００３０】図示のシステムにおいて、“中央”のサン
プルの値は受信データの値として使用することができる
（通常）。この代替として、“中央”、“前方の中
央”、“後方の中央”について多数決判定を使用するこ
とができ、または“中央”および“中央”から離れた他
の２つのサンプルについて多数決判定を使用することが
できる。サンプルを分折する方法は状況により変化する
が、詳細な記載は省略する。
【図面の簡単な説明】
【図１ａ】図の上側は典型的な受信アナログデータ信号
で、下側はスライス後の等価アナログデータ信号を示し
ている。
【図１ｂ】図の上側は典型的な受信アナログデータ信号
で、下側はスライス後の等価アナログデータ信号で雑音
が増えた影響を示している。
【図１ｃ】図の上側は典型的な受信アナログデータ信号
で、下側はスライス後の等価アナログデータ信号で雑音
が更に増えた影響を示している。
【図２】典型的な周知の同期回路における入出力波形を
示す一連の波形である。
【図３】周知の同期技術を実施する典型回路のブロック
ダイヤグラムを示す。
【図４】入力のアナログ波形であり、周知の同期技術を
実施するため使用したサンプル位置を示す。
【図５】図３と同様な図であるが、この発明の誤り検出
システムを示す。
【図６】図４と同様な図であるが、この発明の誤り検出
システムに使用したサンプルの位置を示す。
【符号の説明】
１ 分周器 ２ 比較器 ３，４，５，７，８ フリップフロップ ６ ゲート回路 ９ デコーダ １１ バッドトラジションカウンタ １２ レジスタ １３ 追加カウンタ １５ 高周波マスタークロック １６ 入力端子 １７，２６，２７，２８ 端子 １８ インバータ １９，２０ ライン ２１ 前方中央ライン ２２ 後方中央ライン ２３，２４ 排他的ＯＲゲート ２５ ＯＲゲート

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ディジタル通信システムにおけるデータ
    の劣化の検出法であり、前記の方法は過度なジッタが発
    生したかどうかを決めるため受信信号についてサンプル
    を取出すことと、このサンプルの値についてのいくつか
    の関数を利用することから成り、このジッタが存在する
    か否かは可能なデータの劣化のインジケーションとして
    使用されており、更に前記の方法は受信信号の各ビット
    に対し２つのサンプルを次の様に取出すことを特徴とし
    ている： １）ビットのほぼ中央の位置での値を示すビットの中央
    のサンプル； ２）ビットの中央のサンプルの前方または後方のいずれ
    かでビット周期内で取出した追加サンプル；前記の方法
    は更にジッタが存在するかどうか決めるためビットの中
    央のサンプルと前記の追加サンプルの値とを比較するこ
    とから成ることを特徴とする。
  2. 【請求項２】 再追加サンプルがビット周期内で取出さ
    れていることを特徴とする請求項１に記載の方法。
  3. 【請求項３】 前記追加サンプルと前記再追加サンプル
    の一方がビットの中央のサンプルの前方で取出されてお
    り、更に前記追加サンプルと前記再追加サンプルの他の
    一方がビットの中央のサンプルの後方で取出されている
    ことを特徴とする請求項２に記載の方法。
  4. 【請求項４】 ジッタがあるかどうか決めるため３つの
    サンプルの全ての値を互いに比較することから成る請求
    項２または３のいずれかに記載の方法。
  5. 【請求項５】 １つのサンプルの値が他の２つのサンプ
    ルと異なっていればジッタのあることを想定する請求項
    ４に記載の方法。
  6. 【請求項６】 あるビットから次のビットへのトランジ
    ションの公称時間での値を示す受信信号のトランジショ
    ンビットのサンプルを取出すことから更に成る上記請求
    項のいずれか１つに記載の方法。
  7. 【請求項７】 ビット周期を決めるため入力データ信号
    に同期したクロック信号を発生させることを含む上記請
    求項のいずれかに記載の方法。
  8. 【請求項８】 前記クロック信号の同期が前記トランジ
    ションビットのサンプルを現在のビットおよび前方のビ
    ットの中央のサンプルと比較することにより行われるこ
    とを特徴とする請求項６と７に記載の方法。
  9. 【請求項９】 ディジタル通信システムにおけるデータ
    の劣化を検出するための装置であり、前記の装置にはこ
    のシステムの受信端に過度なジッタが発生したかどうか
    決めるため受信信号のサンプルを取出しこのサンプルの
    値のいくつかの関数を利用する装置があり、このジッタ
    が存在するか否かは可能なデータの劣化のインジケーシ
    ョンとして使用しており、更に前記装置はビットのほぼ
    中央のサンプルを取出す１番目の装置と、ビットの中央
    のサンプルの前方または後方のいずれかの時間でビット
    周期内に追加サンプルを取出す２番目の装置とを含んだ
    前記のサンプル取出し装置から成ることを特徴とし、更
    にジッタが存在するかどうか決めるためビットの中央の
    サンプルと前記の追加サンプルとの値を比較する装置か
    ら成ることを特徴とする。
  10. 【請求項１０】 前記サンプル取出し装置がビット周期
    内で再追加サンプルを取出す３番目の装置から更に構成
    され、前記比較装置はジッタが存在するかどうか決定す
    るため３つの全てのサンプルを比較するように動作する
    ことを特徴とする請求項９に記載の装置。
  11. 【請求項１１】 前記サンプルを取出す時間を制御する
    ように動作するクロック装置から更に構成される請求項
    ９または１０のいずれかに記載の装置。
  12. 【請求項１２】 受信データ信号でクロック信号を同期
    させるための同期装置から更に構成される請求項１１に
    記載の装置。
  13. 【請求項１３】 前記サンプル取出し装置の１部を構成
    する前記１番目の装置、２番目の装置、３番目の装置が
    適当な時間でサンプルを取出すため前記のクロック信号
    により制御されたゲート回路からそれぞれ成ることを特
    徴とする請求項１１または１２のいずれかに記載の装
    置。
  14. 【請求項１４】 前記ゲート回路の出力が追加ゲート回
    路に加えられており、この追加ゲート回路はサンプル信
    号のいずれか１つが他の１つまたは複数のサンプル信号
    と異なるかどうか決定するため、このサンプル信号に論
    理的な操作を行うことを特徴とする請求項１３に記載の
    装置。
  15. 【請求項１５】 前記サンプル取出し装置に応用するた
    め受信アナログデータ信号をディジタル信号に変換する
    スライス回路から更に構成される請求項９から１４のい
    ずれか１つに記載の装置。
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