JPH03230647A - 再生中継器 - Google Patents
再生中継器Info
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- JPH03230647A JPH03230647A JP2668790A JP2668790A JPH03230647A JP H03230647 A JPH03230647 A JP H03230647A JP 2668790 A JP2668790 A JP 2668790A JP 2668790 A JP2668790 A JP 2668790A JP H03230647 A JPH03230647 A JP H03230647A
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- Japan
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- 238000011069 regeneration method Methods 0.000 claims description 22
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- 238000012935 Averaging Methods 0.000 abstract 1
- 101710174876 Probable triosephosphate isomerase 2 Proteins 0.000 abstract 1
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- 101100126625 Caenorhabditis elegans itr-1 gene Proteins 0.000 description 5
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Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は再生中継器に関し、特に３Ｒ機能を有し、識別
再生におけるタイミング信号の位相を自動制御する機能
を付与した再生中継器に関する。
再生におけるタイミング信号の位相を自動制御する機能
を付与した再生中継器に関する。
３Ｒ機能を有する再生中継器はよく知られている。ここ
でいう３Ｒ機能とは、伝送路において減衰を受け、歪ん
だ受信波形を増幅・整形しＳ／Ｎの良い等化波形をする
波形等化（Ｒｅｓｈａｐｉｎｇ）と、等化波形から２進
情報を識別し送信信と同し符号に振幅再生する識別再生
（Ｒｅｇｅｎｅｒａｔｉｎｇ）と、送信信号の符号を正
しい時間間隔に位相再生するタイミング再生（Ｒｅｔｉ
ｍｉｎｇ）を示すこともよく知られている。
でいう３Ｒ機能とは、伝送路において減衰を受け、歪ん
だ受信波形を増幅・整形しＳ／Ｎの良い等化波形をする
波形等化（Ｒｅｓｈａｐｉｎｇ）と、等化波形から２進
情報を識別し送信信と同し符号に振幅再生する識別再生
（Ｒｅｇｅｎｅｒａｔｉｎｇ）と、送信信号の符号を正
しい時間間隔に位相再生するタイミング再生（Ｒｅｔｉ
ｍｉｎｇ）を示すこともよく知られている。
第２図は従来の再生中継器の構成を示すブロック図であ
る。データ入力は等化増幅回路（以下ＥＱＬと呼ぶ）１
によって増幅・整形されタイミング抽出回路（以下ＴＩ
Ｍと呼ぶ）に供給される。
る。データ入力は等化増幅回路（以下ＥＱＬと呼ぶ）１
によって増幅・整形されタイミング抽出回路（以下ＴＩ
Ｍと呼ぶ）に供給される。
ＴＩＭ１６はクロック（以下ＣＬＫと呼ぶ）を抽出して
ＤＥＣ１７に供給し、ＤＥＣ１７は、このクロックを利
用してデータ信号を識別再生し、再生データをデータ出
力として送出する。
ＤＥＣ１７に供給し、ＤＥＣ１７は、このクロックを利
用してデータ信号を識別再生し、再生データをデータ出
力として送出する。
上述した従来の再生中継器は、識別再生に用いるデータ
信号と、クロック信号の位相が回路長によって決定され
ており、装置ごとのタイミング抽出回路の特性のバラツ
キにより、布線長を個個に微調整することが必要である
という欠点がある。
信号と、クロック信号の位相が回路長によって決定され
ており、装置ごとのタイミング抽出回路の特性のバラツ
キにより、布線長を個個に微調整することが必要である
という欠点がある。
本発明の再生中継器は、３Ｒ機能を有する再生中継器に
おいて、伝送路を介して入力したデータ入力を増幅・整
形する等化増幅回路と、前記等化増幅回路の出力を受け
送信信号の正しいタイミング再生を行なうタイミング抽
出回路と、前記タイミング抽出回路の出力を受けて第１
のクロックを発生し外部からその位相を可変可能とする
位相可変回路と、前記第１のクロックを前記データ入力
の周期Ｔの１／２を超えない範囲であらかじめ設定する
Ｔ１だけ遅延した第２のタロツクとして出力する第１の
遅延回路と、前記第１の遅延回路の出力を前記Ｔ１だけ
遅延した第３のクロックとして出力する第２の遅延回路
と、前記等化増幅回路の出力と前記第１のクロックによ
って送信信号を再生する第１の識別再生回路と、前記等
化増幅回路の出力と前記第２のクロックによって送信信
号を再生しデータ出力とする第２の識別再生回路と、前
記等化増幅回路の出力と前記第３のクロックによって送
信信号を再生する第３の識別再生回路と、前記第１の識
別再生回路の出力を前記ＴＩだけ遅延する第３の遅延回
路と、前記第２の識別再生回路の出力を前記Ｔ１だけ遅
延する第４の遅延回路と、前記第３の識別再生回路の出
力と前記第４の遅延回路の出力を受け排他的論理和３と
る第１の排他的論理和回路と、前記第２の識別再生回路
の出力と前記第３の遅延回路の出力を受け排他的論理和
をとる第２の排他的論理和回路と、前記第１の排他的論
理和回路の出力の所定の時間ごとの平均をとる第１の平
均値回路と、前記第２の排他的論理和回路の出力の所定
の時間ごとの平均をとる第２の平均値回路と、前記第１
．の平均値回路の出力と前記第２の平均値回路の出力を
２入力とし前記２入力が平衡する方向に前記位相可変回
路の抽出する前記第１のクロックの位相を制御する比較
回路とを備えて構成される。
おいて、伝送路を介して入力したデータ入力を増幅・整
形する等化増幅回路と、前記等化増幅回路の出力を受け
送信信号の正しいタイミング再生を行なうタイミング抽
出回路と、前記タイミング抽出回路の出力を受けて第１
のクロックを発生し外部からその位相を可変可能とする
位相可変回路と、前記第１のクロックを前記データ入力
の周期Ｔの１／２を超えない範囲であらかじめ設定する
Ｔ１だけ遅延した第２のタロツクとして出力する第１の
遅延回路と、前記第１の遅延回路の出力を前記Ｔ１だけ
遅延した第３のクロックとして出力する第２の遅延回路
と、前記等化増幅回路の出力と前記第１のクロックによ
って送信信号を再生する第１の識別再生回路と、前記等
化増幅回路の出力と前記第２のクロックによって送信信
号を再生しデータ出力とする第２の識別再生回路と、前
記等化増幅回路の出力と前記第３のクロックによって送
信信号を再生する第３の識別再生回路と、前記第１の識
別再生回路の出力を前記ＴＩだけ遅延する第３の遅延回
路と、前記第２の識別再生回路の出力を前記Ｔ１だけ遅
延する第４の遅延回路と、前記第３の識別再生回路の出
力と前記第４の遅延回路の出力を受け排他的論理和３と
る第１の排他的論理和回路と、前記第２の識別再生回路
の出力と前記第３の遅延回路の出力を受け排他的論理和
をとる第２の排他的論理和回路と、前記第１の排他的論
理和回路の出力の所定の時間ごとの平均をとる第１の平
均値回路と、前記第２の排他的論理和回路の出力の所定
の時間ごとの平均をとる第２の平均値回路と、前記第１
．の平均値回路の出力と前記第２の平均値回路の出力を
２入力とし前記２入力が平衡する方向に前記位相可変回
路の抽出する前記第１のクロックの位相を制御する比較
回路とを備えて構成される。
次に、図面を参照して本発明を説明する。
第１図は本発明の再生中継器の一実施例の構成図である
。第１図に示す実施例の再生中継器は、ＥＱＬｌと、Ｔ
ＩＭ２と、第１のＤＥＣ３、第２のＤＥＣ４、第３のＤ
ＥＣ５、位相可変回路６、位相遅延回路７、第２の位相
遅延回路８、第３の位相遅延回路９、第４の位相遅延回
路１０、第１の排他的論理和回路１１、第２の排他的論
理和回路１２、第１の平均値回路１３、第２の平均値回
路１４および比較回路１５を備えて成る。
。第１図に示す実施例の再生中継器は、ＥＱＬｌと、Ｔ
ＩＭ２と、第１のＤＥＣ３、第２のＤＥＣ４、第３のＤ
ＥＣ５、位相可変回路６、位相遅延回路７、第２の位相
遅延回路８、第３の位相遅延回路９、第４の位相遅延回
路１０、第１の排他的論理和回路１１、第２の排他的論
理和回路１２、第１の平均値回路１３、第２の平均値回
路１４および比較回路１５を備えて成る。
次に、第１図の実施例の動作について説明する。
ＥＱＬｌの出力信号は４分岐し、それぞれＴＩＭ２と第
１のＤＥＣ３と第２のＤＥＣ４と第３のＤＥＣ５に入力
する。ＴＩＭ２の出力は位相可変回路６に入力し、その
出力信号は第１のクロックＣＬＫＩとして第１のＤＥＣ
３に入力すると同時に第１の位相遅延回路７を介して第
２のクロックＣＬＫ２として第２のＤＥＣ４に入力され
、さらに第２の位相遅延回路８を介して第３のＤＥＣ５
に入力する。第１．２．３のＤＥＣ３，４，５における
データとクロックの位相関係と第３図に示す。第３図は
、クロック位相と識別再生回路におけるデータの位相が
最適関係にあるときの各部波形図である。第３図におい
て、（１）はデータ入力（２＋ 、 ｆ３１および（４
）は第１．第２および第３のクロックＣＬＫ１．ＣＬＫ
２およびＣＬ Ｋ ３ 、 ＋５ｉ 〜＋９１はそれぞ
れａ点〜ｅ点の波形を示す。（１）のデータ入力はＮＲ
Ｚ符号で周期はＴである。第１の位相遅延回路と第２の
位相遅延回路８の位相遅延量は共にＴ、に設定しである
。ここてＴ１はＴ＞２ＸＴ１の条件を満足する値として
あらかじめ選択される。
１のＤＥＣ３と第２のＤＥＣ４と第３のＤＥＣ５に入力
する。ＴＩＭ２の出力は位相可変回路６に入力し、その
出力信号は第１のクロックＣＬＫＩとして第１のＤＥＣ
３に入力すると同時に第１の位相遅延回路７を介して第
２のクロックＣＬＫ２として第２のＤＥＣ４に入力され
、さらに第２の位相遅延回路８を介して第３のＤＥＣ５
に入力する。第１．２．３のＤＥＣ３，４，５における
データとクロックの位相関係と第３図に示す。第３図は
、クロック位相と識別再生回路におけるデータの位相が
最適関係にあるときの各部波形図である。第３図におい
て、（１）はデータ入力（２＋ 、 ｆ３１および（４
）は第１．第２および第３のクロックＣＬＫ１．ＣＬＫ
２およびＣＬ Ｋ ３ 、 ＋５ｉ 〜＋９１はそれぞ
れａ点〜ｅ点の波形を示す。（１）のデータ入力はＮＲ
Ｚ符号で周期はＴである。第１の位相遅延回路と第２の
位相遅延回路８の位相遅延量は共にＴ、に設定しである
。ここてＴ１はＴ＞２ＸＴ１の条件を満足する値として
あらかじめ選択される。
第１のＤＥＣ３の出力は第３の位相遅延回路を９を介し
て第２の排他的論理和回路１２の１入力として供給され
る。
て第２の排他的論理和回路１２の１入力として供給され
る。
第２のＤＥＣ４の出力は３分岐し、その１つは第２の排
他的論理和回路１２の他入力として供給される。また、
他の１つは第４の位相遅延回路１０を介して第１の排他
的論理和回路１１の１入力として供給され残る１つの分
岐出力はデータ出力として利用される。第３のＤＥＣの
出力は第１の排他的論理和回路１］のもう１つの入力と
して供給される。上述した第３の位相遅延回路つと第４
の位相遅延回路１０の位相遅延量も共にＴｌに設定しで
ある。第３図に示す（５）のａ点と（６）の６点は第３
の位相遅延回路９の入出力、また口の０点は第２のＤＥ
Ｃ４の出力、（８）のｄては第４の位相遅延回路１０の
出力、（９）の０点は第３のＤＥＣ５の出力をそれぞれ
示す。
他的論理和回路１２の他入力として供給される。また、
他の１つは第４の位相遅延回路１０を介して第１の排他
的論理和回路１１の１入力として供給され残る１つの分
岐出力はデータ出力として利用される。第３のＤＥＣの
出力は第１の排他的論理和回路１］のもう１つの入力と
して供給される。上述した第３の位相遅延回路つと第４
の位相遅延回路１０の位相遅延量も共にＴｌに設定しで
ある。第３図に示す（５）のａ点と（６）の６点は第３
の位相遅延回路９の入出力、また口の０点は第２のＤＥ
Ｃ４の出力、（８）のｄては第４の位相遅延回路１０の
出力、（９）の０点は第３のＤＥＣ５の出力をそれぞれ
示す。
第３図の各部波形は、データ入力から抽出・再生したク
ロックの位相とＤＥＣにおけるデータの位相とが理想的
な最適関係を保持している場合のものである。この状態
では位相が適切に設定され、各ＤＥＣでエラーが生じで
ない為、第１および第２の排他的論理和回路１１および
１２の入力論理が常に一致し、従ってこれら２つの排他
的論理和回路の出力は常に°゛０”レベルとなり、平均
値回路１３．１４を介して比較回路１５に供給される２
入力が等しく、平衡した状態となって正しいデータ出力
が得られる。
ロックの位相とＤＥＣにおけるデータの位相とが理想的
な最適関係を保持している場合のものである。この状態
では位相が適切に設定され、各ＤＥＣでエラーが生じで
ない為、第１および第２の排他的論理和回路１１および
１２の入力論理が常に一致し、従ってこれら２つの排他
的論理和回路の出力は常に°゛０”レベルとなり、平均
値回路１３．１４を介して比較回路１５に供給される２
入力が等しく、平衡した状態となって正しいデータ出力
が得られる。
次に、クロックの位相とＤＥＣのデータとの間の位相が
最適状態からずれた場合について考える。
最適状態からずれた場合について考える。
第４図は、クロック位相と識別再生回路におけるデータ
位相が最適関係からずれた場合の第１図の実施例の各部
波形図であり、第４図の（１）〜（９）はそれぞれ第３
図の（１）〜（９）に対応する波形項目である。
位相が最適関係からずれた場合の第１図の実施例の各部
波形図であり、第４図の（１）〜（９）はそれぞれ第３
図の（１）〜（９）に対応する波形項目である。
いま、第４図に示す如く、ΔＴだけ位相が最適値から遅
れた場合、第１のＤＥＣ３と第２のＤＥＣ４はクロック
ＣＬＫＩとＣＬＫ２がデータ入力周期内にあって誤りな
しに識別再生されるが、第３のＤＥＣ５では、クロック
ＣＬＫ３の位相がずれるので誤りを生じる。この為、第
１の排他的論理和回路１１の入力が第４図（８１、（９
１に示すように異なる論理関係にあって出力°′１”を
生じる。
れた場合、第１のＤＥＣ３と第２のＤＥＣ４はクロック
ＣＬＫＩとＣＬＫ２がデータ入力周期内にあって誤りな
しに識別再生されるが、第３のＤＥＣ５では、クロック
ＣＬＫ３の位相がずれるので誤りを生じる。この為、第
１の排他的論理和回路１１の入力が第４図（８１、（９
１に示すように異なる論理関係にあって出力°′１”を
生じる。
方、第２の排他的論理和回路１２の入力は、第４図ｆ６
１．（７）に示すように等しいので、出力は“０”とな
る。比較回路１５の出力は、その２入力が等しくなって
平衡する方向に位相可変回路６を制御し、位相を進める
。
１．（７）に示すように等しいので、出力は“０”とな
る。比較回路１５の出力は、その２入力が等しくなって
平衡する方向に位相可変回路６を制御し、位相を進める
。
実際の回路においては、データ波形の立上り。
立下り部には位相雑音を生じており、立上り、立下り点
近傍では誤りは確率分布に従って生じるため、誤り率に
対応してこれら排他的論理回路の出力にパ１“が多くな
れば、平均値回路１３あるいは１４の出力電圧が高くな
る。これに対応して誤りの少ない方向に自動的に位相調
整するフィードバックループとして動作する。
近傍では誤りは確率分布に従って生じるため、誤り率に
対応してこれら排他的論理回路の出力にパ１“が多くな
れば、平均値回路１３あるいは１４の出力電圧が高くな
る。これに対応して誤りの少ない方向に自動的に位相調
整するフィードバックループとして動作する。
以上説明したように本発明は、データ入力がら抽出する
クロックと識別再生回路におけるデータとの位相関係を
自動的に最適に保持するように制御することにより、タ
イミング抽出回路の特性が装置ごとにばらついても個個
の布線長を微調整する必要がなく、識別再生回路におけ
るデータ信号とクロック信号の位相を最適点に設定でき
る効果がある。
クロックと識別再生回路におけるデータとの位相関係を
自動的に最適に保持するように制御することにより、タ
イミング抽出回路の特性が装置ごとにばらついても個個
の布線長を微調整する必要がなく、識別再生回路におけ
るデータ信号とクロック信号の位相を最適点に設定でき
る効果がある。
第１図は本発明の再生中継器の一実施例を示す構成図、
第２図は従来の再生中継器の構成図、第３図は第１図の
実施例におけるクロックと識別再生回路におけるデータ
との位相が最適状態に設定された場合の各部波形図、第
４図は第１図の実施例におけるクロックと識別再生回路
におけるデータとの位相が最適状態からずれた場合の各
部波形図である。 ｌ・・・等化増幅回路、２．１６・・・タイミング抽出
回路、３・・・第１の識別再生回路、４・・・第２の識
別再生回路、５・・・第３の識別再生回路、６・・・位
相可変回路、７・・・第１の位相遅延回路、８・・・第
２の位相遅延回路、９・・・第３の位相遅延回路、１０
・・・第４の位相遅延回路、１１・・・第１の排他的論
理和回路、１２・・・第２の排他的論理和回路、１３・
・・第１の平均値回路、１４・・・第２の平均値回路、
１５・・・比較回路、１７・・・識別再生回路。
第２図は従来の再生中継器の構成図、第３図は第１図の
実施例におけるクロックと識別再生回路におけるデータ
との位相が最適状態に設定された場合の各部波形図、第
４図は第１図の実施例におけるクロックと識別再生回路
におけるデータとの位相が最適状態からずれた場合の各
部波形図である。 ｌ・・・等化増幅回路、２．１６・・・タイミング抽出
回路、３・・・第１の識別再生回路、４・・・第２の識
別再生回路、５・・・第３の識別再生回路、６・・・位
相可変回路、７・・・第１の位相遅延回路、８・・・第
２の位相遅延回路、９・・・第３の位相遅延回路、１０
・・・第４の位相遅延回路、１１・・・第１の排他的論
理和回路、１２・・・第２の排他的論理和回路、１３・
・・第１の平均値回路、１４・・・第２の平均値回路、
１５・・・比較回路、１７・・・識別再生回路。
Claims (1)
- ３Ｒ機能を有する再生中継器において、伝送路を介して
入力したデータ入力を増幅・整形する等化増幅回路と、
前記等化増幅回路の出力を受け送信信号の正しいタイミ
ング再生を行なうタイミング抽出回路と、前記タイミン
グ抽出回路の出力を受けて第１のクロックを発生し外部
からその位相を可変可能とする位相可変回路と、前記第
１のクロックを前記データ入力の周期Ｔの１／２を超え
ない範囲であらかじめ設定するＴ＿１だけ遅延した第２
のクロックとして出力する第１の遅延回路と、前記第１
の遅延回路の出力を前記Ｔ＿１だけ遅延した第３のクロ
ックとして出力する第２の遅延回路と、前記等化増幅回
路の出力と前記第１のクロックによって送信信号を再生
する第１の識別再生回路と、前記等化増幅回路の出力と
前記第２のクロックによって送信信号を再生しデータ出
力とする第２の識別再生回路と、前記等化増幅回路の出
力と前記第３のクロックによって送信信号を再生する第
３の識別再生回路と、前記第１の識別再生回路の出力を
前記Ｔ＿１だけ遅延する第３の遅延回路と、前記第２の
識別再生回路の出力を前記Ｔ＿１だけ遅延する第４の遅
延回路と、前記第３の識別再生回路の出力と前記第４の
遅延回路の出力を受け排他的論理和をとる第１の排他的
論理和回路と、前記第２の識別再生回路の出力と前記第
３の遅延回路の出力を受け排他的論理和をとる第２の排
他的論理和回路と、前記第１の排他的論理和回路の出力
の所定の時間ごとの平均をとる第１の平均値回路と、前
記第２の排他的論理和回路の出力の所定の時間ごとの平
均をとる第２の平均値回路と、前記第１の平均値回路の
出力と前記第２の平均値回路の出力を２入力とし前記２
入力が平衡する方向に前記位相可変回路の抽出する第１
のクロックの位相を制御する比較回路とを備えて成るこ
とを特徴とする再生中継器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2668790A JPH03230647A (ja) | 1990-02-05 | 1990-02-05 | 再生中継器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2668790A JPH03230647A (ja) | 1990-02-05 | 1990-02-05 | 再生中継器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230647A true JPH03230647A (ja) | 1991-10-14 |
Family
ID=12200309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2668790A Pending JPH03230647A (ja) | 1990-02-05 | 1990-02-05 | 再生中継器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230647A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07221800A (ja) * | 1994-02-02 | 1995-08-18 | Nec Corp | データ識別再生回路 |
| WO2010079749A1 (ja) * | 2009-01-09 | 2010-07-15 | 株式会社ニコンシステム | データ転送装置及びカメラ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229236A (ja) * | 1985-07-31 | 1987-02-07 | ミシエル セルヴル | 局部クロック信号と受信データ信号とを再同期させる機構 |
-
1990
- 1990-02-05 JP JP2668790A patent/JPH03230647A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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