JPH03230647A - 再生中継器 - Google Patents
再生中継器Info
- Publication number
- JPH03230647A JPH03230647A JP2668790A JP2668790A JPH03230647A JP H03230647 A JPH03230647 A JP H03230647A JP 2668790 A JP2668790 A JP 2668790A JP 2668790 A JP2668790 A JP 2668790A JP H03230647 A JPH03230647 A JP H03230647A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- clock
- phase
- identification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001172 regenerating effect Effects 0.000 title claims abstract description 17
- 238000000605 extraction Methods 0.000 claims abstract description 11
- 230000008929 regeneration Effects 0.000 claims description 22
- 238000011069 regeneration method Methods 0.000 claims description 22
- 230000005540 biological transmission Effects 0.000 claims description 10
- 230000003111 delayed effect Effects 0.000 claims description 4
- 239000000284 extract Substances 0.000 claims description 3
- 238000012935 Averaging Methods 0.000 abstract 1
- 101710174876 Probable triosephosphate isomerase 2 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 101100126625 Caenorhabditis elegans itr-1 gene Proteins 0.000 description 5
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 2
- 101150074789 Timd2 gene Proteins 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は再生中継器に関し、特に3R機能を有し、識別
再生におけるタイミング信号の位相を自動制御する機能
を付与した再生中継器に関する。
再生におけるタイミング信号の位相を自動制御する機能
を付与した再生中継器に関する。
3R機能を有する再生中継器はよく知られている。ここ
でいう3R機能とは、伝送路において減衰を受け、歪ん
だ受信波形を増幅・整形しS/Nの良い等化波形をする
波形等化(Reshaping)と、等化波形から2進
情報を識別し送信信と同し符号に振幅再生する識別再生
(Regenerating)と、送信信号の符号を正
しい時間間隔に位相再生するタイミング再生(Reti
ming)を示すこともよく知られている。
でいう3R機能とは、伝送路において減衰を受け、歪ん
だ受信波形を増幅・整形しS/Nの良い等化波形をする
波形等化(Reshaping)と、等化波形から2進
情報を識別し送信信と同し符号に振幅再生する識別再生
(Regenerating)と、送信信号の符号を正
しい時間間隔に位相再生するタイミング再生(Reti
ming)を示すこともよく知られている。
第2図は従来の再生中継器の構成を示すブロック図であ
る。データ入力は等化増幅回路(以下EQLと呼ぶ)1
によって増幅・整形されタイミング抽出回路(以下TI
Mと呼ぶ)に供給される。
る。データ入力は等化増幅回路(以下EQLと呼ぶ)1
によって増幅・整形されタイミング抽出回路(以下TI
Mと呼ぶ)に供給される。
TIM16はクロック(以下CLKと呼ぶ)を抽出して
DEC17に供給し、DEC17は、このクロックを利
用してデータ信号を識別再生し、再生データをデータ出
力として送出する。
DEC17に供給し、DEC17は、このクロックを利
用してデータ信号を識別再生し、再生データをデータ出
力として送出する。
上述した従来の再生中継器は、識別再生に用いるデータ
信号と、クロック信号の位相が回路長によって決定され
ており、装置ごとのタイミング抽出回路の特性のバラツ
キにより、布線長を個個に微調整することが必要である
という欠点がある。
信号と、クロック信号の位相が回路長によって決定され
ており、装置ごとのタイミング抽出回路の特性のバラツ
キにより、布線長を個個に微調整することが必要である
という欠点がある。
本発明の再生中継器は、3R機能を有する再生中継器に
おいて、伝送路を介して入力したデータ入力を増幅・整
形する等化増幅回路と、前記等化増幅回路の出力を受け
送信信号の正しいタイミング再生を行なうタイミング抽
出回路と、前記タイミング抽出回路の出力を受けて第1
のクロックを発生し外部からその位相を可変可能とする
位相可変回路と、前記第1のクロックを前記データ入力
の周期Tの1/2を超えない範囲であらかじめ設定する
T1だけ遅延した第2のタロツクとして出力する第1の
遅延回路と、前記第1の遅延回路の出力を前記T1だけ
遅延した第3のクロックとして出力する第2の遅延回路
と、前記等化増幅回路の出力と前記第1のクロックによ
って送信信号を再生する第1の識別再生回路と、前記等
化増幅回路の出力と前記第2のクロックによって送信信
号を再生しデータ出力とする第2の識別再生回路と、前
記等化増幅回路の出力と前記第3のクロックによって送
信信号を再生する第3の識別再生回路と、前記第1の識
別再生回路の出力を前記TIだけ遅延する第3の遅延回
路と、前記第2の識別再生回路の出力を前記T1だけ遅
延する第4の遅延回路と、前記第3の識別再生回路の出
力と前記第4の遅延回路の出力を受け排他的論理和3と
る第1の排他的論理和回路と、前記第2の識別再生回路
の出力と前記第3の遅延回路の出力を受け排他的論理和
をとる第2の排他的論理和回路と、前記第1の排他的論
理和回路の出力の所定の時間ごとの平均をとる第1の平
均値回路と、前記第2の排他的論理和回路の出力の所定
の時間ごとの平均をとる第2の平均値回路と、前記第1
.の平均値回路の出力と前記第2の平均値回路の出力を
2入力とし前記2入力が平衡する方向に前記位相可変回
路の抽出する前記第1のクロックの位相を制御する比較
回路とを備えて構成される。
おいて、伝送路を介して入力したデータ入力を増幅・整
形する等化増幅回路と、前記等化増幅回路の出力を受け
送信信号の正しいタイミング再生を行なうタイミング抽
出回路と、前記タイミング抽出回路の出力を受けて第1
のクロックを発生し外部からその位相を可変可能とする
位相可変回路と、前記第1のクロックを前記データ入力
の周期Tの1/2を超えない範囲であらかじめ設定する
T1だけ遅延した第2のタロツクとして出力する第1の
遅延回路と、前記第1の遅延回路の出力を前記T1だけ
遅延した第3のクロックとして出力する第2の遅延回路
と、前記等化増幅回路の出力と前記第1のクロックによ
って送信信号を再生する第1の識別再生回路と、前記等
化増幅回路の出力と前記第2のクロックによって送信信
号を再生しデータ出力とする第2の識別再生回路と、前
記等化増幅回路の出力と前記第3のクロックによって送
信信号を再生する第3の識別再生回路と、前記第1の識
別再生回路の出力を前記TIだけ遅延する第3の遅延回
路と、前記第2の識別再生回路の出力を前記T1だけ遅
延する第4の遅延回路と、前記第3の識別再生回路の出
力と前記第4の遅延回路の出力を受け排他的論理和3と
る第1の排他的論理和回路と、前記第2の識別再生回路
の出力と前記第3の遅延回路の出力を受け排他的論理和
をとる第2の排他的論理和回路と、前記第1の排他的論
理和回路の出力の所定の時間ごとの平均をとる第1の平
均値回路と、前記第2の排他的論理和回路の出力の所定
の時間ごとの平均をとる第2の平均値回路と、前記第1
.の平均値回路の出力と前記第2の平均値回路の出力を
2入力とし前記2入力が平衡する方向に前記位相可変回
路の抽出する前記第1のクロックの位相を制御する比較
回路とを備えて構成される。
次に、図面を参照して本発明を説明する。
第1図は本発明の再生中継器の一実施例の構成図である
。第1図に示す実施例の再生中継器は、EQLlと、T
IM2と、第1のDEC3、第2のDEC4、第3のD
EC5、位相可変回路6、位相遅延回路7、第2の位相
遅延回路8、第3の位相遅延回路9、第4の位相遅延回
路10、第1の排他的論理和回路11、第2の排他的論
理和回路12、第1の平均値回路13、第2の平均値回
路14および比較回路15を備えて成る。
。第1図に示す実施例の再生中継器は、EQLlと、T
IM2と、第1のDEC3、第2のDEC4、第3のD
EC5、位相可変回路6、位相遅延回路7、第2の位相
遅延回路8、第3の位相遅延回路9、第4の位相遅延回
路10、第1の排他的論理和回路11、第2の排他的論
理和回路12、第1の平均値回路13、第2の平均値回
路14および比較回路15を備えて成る。
次に、第1図の実施例の動作について説明する。
EQLlの出力信号は4分岐し、それぞれTIM2と第
1のDEC3と第2のDEC4と第3のDEC5に入力
する。TIM2の出力は位相可変回路6に入力し、その
出力信号は第1のクロックCLKIとして第1のDEC
3に入力すると同時に第1の位相遅延回路7を介して第
2のクロックCLK2として第2のDEC4に入力され
、さらに第2の位相遅延回路8を介して第3のDEC5
に入力する。第1.2.3のDEC3,4,5における
データとクロックの位相関係と第3図に示す。第3図は
、クロック位相と識別再生回路におけるデータの位相が
最適関係にあるときの各部波形図である。第3図におい
て、(1)はデータ入力(2+ 、 f31および(4
)は第1.第2および第3のクロックCLK1.CLK
2およびCL K 3 、 +5i 〜+91はそれぞ
れa点〜e点の波形を示す。(1)のデータ入力はNR
Z符号で周期はTである。第1の位相遅延回路と第2の
位相遅延回路8の位相遅延量は共にT、に設定しである
。ここてT1はT>2XT1の条件を満足する値として
あらかじめ選択される。
1のDEC3と第2のDEC4と第3のDEC5に入力
する。TIM2の出力は位相可変回路6に入力し、その
出力信号は第1のクロックCLKIとして第1のDEC
3に入力すると同時に第1の位相遅延回路7を介して第
2のクロックCLK2として第2のDEC4に入力され
、さらに第2の位相遅延回路8を介して第3のDEC5
に入力する。第1.2.3のDEC3,4,5における
データとクロックの位相関係と第3図に示す。第3図は
、クロック位相と識別再生回路におけるデータの位相が
最適関係にあるときの各部波形図である。第3図におい
て、(1)はデータ入力(2+ 、 f31および(4
)は第1.第2および第3のクロックCLK1.CLK
2およびCL K 3 、 +5i 〜+91はそれぞ
れa点〜e点の波形を示す。(1)のデータ入力はNR
Z符号で周期はTである。第1の位相遅延回路と第2の
位相遅延回路8の位相遅延量は共にT、に設定しである
。ここてT1はT>2XT1の条件を満足する値として
あらかじめ選択される。
第1のDEC3の出力は第3の位相遅延回路を9を介し
て第2の排他的論理和回路12の1入力として供給され
る。
て第2の排他的論理和回路12の1入力として供給され
る。
第2のDEC4の出力は3分岐し、その1つは第2の排
他的論理和回路12の他入力として供給される。また、
他の1つは第4の位相遅延回路10を介して第1の排他
的論理和回路11の1入力として供給され残る1つの分
岐出力はデータ出力として利用される。第3のDECの
出力は第1の排他的論理和回路1]のもう1つの入力と
して供給される。上述した第3の位相遅延回路つと第4
の位相遅延回路10の位相遅延量も共にTlに設定しで
ある。第3図に示す(5)のa点と(6)の6点は第3
の位相遅延回路9の入出力、また口の0点は第2のDE
C4の出力、(8)のdては第4の位相遅延回路10の
出力、(9)の0点は第3のDEC5の出力をそれぞれ
示す。
他的論理和回路12の他入力として供給される。また、
他の1つは第4の位相遅延回路10を介して第1の排他
的論理和回路11の1入力として供給され残る1つの分
岐出力はデータ出力として利用される。第3のDECの
出力は第1の排他的論理和回路1]のもう1つの入力と
して供給される。上述した第3の位相遅延回路つと第4
の位相遅延回路10の位相遅延量も共にTlに設定しで
ある。第3図に示す(5)のa点と(6)の6点は第3
の位相遅延回路9の入出力、また口の0点は第2のDE
C4の出力、(8)のdては第4の位相遅延回路10の
出力、(9)の0点は第3のDEC5の出力をそれぞれ
示す。
第3図の各部波形は、データ入力から抽出・再生したク
ロックの位相とDECにおけるデータの位相とが理想的
な最適関係を保持している場合のものである。この状態
では位相が適切に設定され、各DECでエラーが生じで
ない為、第1および第2の排他的論理和回路11および
12の入力論理が常に一致し、従ってこれら2つの排他
的論理和回路の出力は常に°゛0”レベルとなり、平均
値回路13.14を介して比較回路15に供給される2
入力が等しく、平衡した状態となって正しいデータ出力
が得られる。
ロックの位相とDECにおけるデータの位相とが理想的
な最適関係を保持している場合のものである。この状態
では位相が適切に設定され、各DECでエラーが生じで
ない為、第1および第2の排他的論理和回路11および
12の入力論理が常に一致し、従ってこれら2つの排他
的論理和回路の出力は常に°゛0”レベルとなり、平均
値回路13.14を介して比較回路15に供給される2
入力が等しく、平衡した状態となって正しいデータ出力
が得られる。
次に、クロックの位相とDECのデータとの間の位相が
最適状態からずれた場合について考える。
最適状態からずれた場合について考える。
第4図は、クロック位相と識別再生回路におけるデータ
位相が最適関係からずれた場合の第1図の実施例の各部
波形図であり、第4図の(1)〜(9)はそれぞれ第3
図の(1)〜(9)に対応する波形項目である。
位相が最適関係からずれた場合の第1図の実施例の各部
波形図であり、第4図の(1)〜(9)はそれぞれ第3
図の(1)〜(9)に対応する波形項目である。
いま、第4図に示す如く、ΔTだけ位相が最適値から遅
れた場合、第1のDEC3と第2のDEC4はクロック
CLKIとCLK2がデータ入力周期内にあって誤りな
しに識別再生されるが、第3のDEC5では、クロック
CLK3の位相がずれるので誤りを生じる。この為、第
1の排他的論理和回路11の入力が第4図(81、(9
1に示すように異なる論理関係にあって出力°′1”を
生じる。
れた場合、第1のDEC3と第2のDEC4はクロック
CLKIとCLK2がデータ入力周期内にあって誤りな
しに識別再生されるが、第3のDEC5では、クロック
CLK3の位相がずれるので誤りを生じる。この為、第
1の排他的論理和回路11の入力が第4図(81、(9
1に示すように異なる論理関係にあって出力°′1”を
生じる。
方、第2の排他的論理和回路12の入力は、第4図f6
1.(7)に示すように等しいので、出力は“0”とな
る。比較回路15の出力は、その2入力が等しくなって
平衡する方向に位相可変回路6を制御し、位相を進める
。
1.(7)に示すように等しいので、出力は“0”とな
る。比較回路15の出力は、その2入力が等しくなって
平衡する方向に位相可変回路6を制御し、位相を進める
。
実際の回路においては、データ波形の立上り。
立下り部には位相雑音を生じており、立上り、立下り点
近傍では誤りは確率分布に従って生じるため、誤り率に
対応してこれら排他的論理回路の出力にパ1“が多くな
れば、平均値回路13あるいは14の出力電圧が高くな
る。これに対応して誤りの少ない方向に自動的に位相調
整するフィードバックループとして動作する。
近傍では誤りは確率分布に従って生じるため、誤り率に
対応してこれら排他的論理回路の出力にパ1“が多くな
れば、平均値回路13あるいは14の出力電圧が高くな
る。これに対応して誤りの少ない方向に自動的に位相調
整するフィードバックループとして動作する。
以上説明したように本発明は、データ入力がら抽出する
クロックと識別再生回路におけるデータとの位相関係を
自動的に最適に保持するように制御することにより、タ
イミング抽出回路の特性が装置ごとにばらついても個個
の布線長を微調整する必要がなく、識別再生回路におけ
るデータ信号とクロック信号の位相を最適点に設定でき
る効果がある。
クロックと識別再生回路におけるデータとの位相関係を
自動的に最適に保持するように制御することにより、タ
イミング抽出回路の特性が装置ごとにばらついても個個
の布線長を微調整する必要がなく、識別再生回路におけ
るデータ信号とクロック信号の位相を最適点に設定でき
る効果がある。
第1図は本発明の再生中継器の一実施例を示す構成図、
第2図は従来の再生中継器の構成図、第3図は第1図の
実施例におけるクロックと識別再生回路におけるデータ
との位相が最適状態に設定された場合の各部波形図、第
4図は第1図の実施例におけるクロックと識別再生回路
におけるデータとの位相が最適状態からずれた場合の各
部波形図である。 l・・・等化増幅回路、2.16・・・タイミング抽出
回路、3・・・第1の識別再生回路、4・・・第2の識
別再生回路、5・・・第3の識別再生回路、6・・・位
相可変回路、7・・・第1の位相遅延回路、8・・・第
2の位相遅延回路、9・・・第3の位相遅延回路、10
・・・第4の位相遅延回路、11・・・第1の排他的論
理和回路、12・・・第2の排他的論理和回路、13・
・・第1の平均値回路、14・・・第2の平均値回路、
15・・・比較回路、17・・・識別再生回路。
第2図は従来の再生中継器の構成図、第3図は第1図の
実施例におけるクロックと識別再生回路におけるデータ
との位相が最適状態に設定された場合の各部波形図、第
4図は第1図の実施例におけるクロックと識別再生回路
におけるデータとの位相が最適状態からずれた場合の各
部波形図である。 l・・・等化増幅回路、2.16・・・タイミング抽出
回路、3・・・第1の識別再生回路、4・・・第2の識
別再生回路、5・・・第3の識別再生回路、6・・・位
相可変回路、7・・・第1の位相遅延回路、8・・・第
2の位相遅延回路、9・・・第3の位相遅延回路、10
・・・第4の位相遅延回路、11・・・第1の排他的論
理和回路、12・・・第2の排他的論理和回路、13・
・・第1の平均値回路、14・・・第2の平均値回路、
15・・・比較回路、17・・・識別再生回路。
Claims (1)
- 3R機能を有する再生中継器において、伝送路を介して
入力したデータ入力を増幅・整形する等化増幅回路と、
前記等化増幅回路の出力を受け送信信号の正しいタイミ
ング再生を行なうタイミング抽出回路と、前記タイミン
グ抽出回路の出力を受けて第1のクロックを発生し外部
からその位相を可変可能とする位相可変回路と、前記第
1のクロックを前記データ入力の周期Tの1/2を超え
ない範囲であらかじめ設定するT_1だけ遅延した第2
のクロックとして出力する第1の遅延回路と、前記第1
の遅延回路の出力を前記T_1だけ遅延した第3のクロ
ックとして出力する第2の遅延回路と、前記等化増幅回
路の出力と前記第1のクロックによって送信信号を再生
する第1の識別再生回路と、前記等化増幅回路の出力と
前記第2のクロックによって送信信号を再生しデータ出
力とする第2の識別再生回路と、前記等化増幅回路の出
力と前記第3のクロックによって送信信号を再生する第
3の識別再生回路と、前記第1の識別再生回路の出力を
前記T_1だけ遅延する第3の遅延回路と、前記第2の
識別再生回路の出力を前記T_1だけ遅延する第4の遅
延回路と、前記第3の識別再生回路の出力と前記第4の
遅延回路の出力を受け排他的論理和をとる第1の排他的
論理和回路と、前記第2の識別再生回路の出力と前記第
3の遅延回路の出力を受け排他的論理和をとる第2の排
他的論理和回路と、前記第1の排他的論理和回路の出力
の所定の時間ごとの平均をとる第1の平均値回路と、前
記第2の排他的論理和回路の出力の所定の時間ごとの平
均をとる第2の平均値回路と、前記第1の平均値回路の
出力と前記第2の平均値回路の出力を2入力とし前記2
入力が平衡する方向に前記位相可変回路の抽出する第1
のクロックの位相を制御する比較回路とを備えて成るこ
とを特徴とする再生中継器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2668790A JPH03230647A (ja) | 1990-02-05 | 1990-02-05 | 再生中継器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2668790A JPH03230647A (ja) | 1990-02-05 | 1990-02-05 | 再生中継器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03230647A true JPH03230647A (ja) | 1991-10-14 |
Family
ID=12200309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2668790A Pending JPH03230647A (ja) | 1990-02-05 | 1990-02-05 | 再生中継器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03230647A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07221800A (ja) * | 1994-02-02 | 1995-08-18 | Nec Corp | データ識別再生回路 |
WO2010079749A1 (ja) * | 2009-01-09 | 2010-07-15 | 株式会社ニコンシステム | データ転送装置及びカメラ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6229236A (ja) * | 1985-07-31 | 1987-02-07 | ミシエル セルヴル | 局部クロック信号と受信データ信号とを再同期させる機構 |
-
1990
- 1990-02-05 JP JP2668790A patent/JPH03230647A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6229236A (ja) * | 1985-07-31 | 1987-02-07 | ミシエル セルヴル | 局部クロック信号と受信データ信号とを再同期させる機構 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07221800A (ja) * | 1994-02-02 | 1995-08-18 | Nec Corp | データ識別再生回路 |
WO2010079749A1 (ja) * | 2009-01-09 | 2010-07-15 | 株式会社ニコンシステム | データ転送装置及びカメラ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6801380B1 (en) | Acquisition timing loop for read channel | |
KR20210016085A (ko) | 명령 지연 조절 회로를 포함하는 장치 및 방법 | |
JPH06103881B2 (ja) | クロックスキュー補正回路 | |
JP2948841B2 (ja) | データを復元する方法と装置 | |
JPH1174734A (ja) | 位相検出器 | |
US20010033615A1 (en) | Automatic equalization circuit and receiver circuit using the same | |
JPH03230647A (ja) | 再生中継器 | |
US6803791B2 (en) | Equalizing receiver with data to clock skew compensation | |
JP3237829B2 (ja) | クロック識別再生回路 | |
US5414739A (en) | Transmission system constituted of multistage reproduction nodes | |
JPH02121431A (ja) | 識別再生装置 | |
JP3154302B2 (ja) | 位相差検出回路 | |
JP4753800B2 (ja) | Cdr回路 | |
JP3791762B2 (ja) | 同時双方向送受信装置及び信号送受信システム | |
JPH11225172A (ja) | パルス幅補正回路およびパルス幅補正方法 | |
JP2923877B2 (ja) | クロック分配回路 | |
JP2000196681A (ja) | ドライバ回路、レシ―バ回路、信号伝送システムおよび信号伝送方法 | |
JP2626476B2 (ja) | フレームアライナ | |
JPH0865284A (ja) | 自動位相制御装置 | |
JPH0328862B2 (ja) | ||
JPS63107246A (ja) | クロツク・フレ−ム信号送受信方式 | |
JP2001196907A (ja) | 位相比較回路 | |
JPH03230648A (ja) | 再生中継器 | |
JPH0567966A (ja) | 自動位相調整識別回路 | |
JPH05110514A (ja) | 光受信回路 |