JP2948841B2

JP2948841B2 - データを復元する方法と装置

Info

Publication number: JP2948841B2
Application number: JP1297793A
Authority: JP
Inventors: オロフヨハキムヘッドベルグマッツ
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1988-11-18
Filing date: 1989-11-17
Publication date: 1999-09-13
Anticipated expiration: 2014-09-13
Also published as: ES2045558T3; DE68909374T2; EP0369966A1; EP0369966B1; AU4531089A; US5054038A; JPH02260730A; AU628104B2; ATE95017T1; SE8804196D0; SE469203B; SE8804196L; DE68909374D1

Description

【発明の詳細な説明】（産業上の利用分野）本発明は信号処理の分野に関係する。特に、本発明は
利用可能な周期クロック信号の助けによりデータ信号を
再生又は復元する方法と装置に関係する。

（従来の技術）ある形で発生されたデータ信号は電気回路の伝播中に
歪むようになる。１個以上の電気回路を通過した後、デ
ータ信号は発生された時に与えられた時条列とは多少と
も偏位した時系列を与えられる。２進データ信号では歪
み、中でもパルス比変化やジッタの形で現われるのが普
通である。データ信号の歪みは帯域制限や漏話、反射及
び電気機器の他の物理的不完全又は制限により生じる。

データ信号が複数個の回路や他の接続部を介して伝播
する装置では、歪みが大きいため１か所以上で情報を担
持する能力が失われる危険性を避けるようデータ信号を
復元することが必要である。データ信号、特にクロック
信号周波数に対応するデータ・タイミングを有する２進
信号を多かれ少なかれ再成する又は復元するいくつかの
既知の方法と装置がある。

クロック信号に対してデータ信号の位相合せをする自
動位相補正回路は、ドイツ連邦ベルリン州1000、ベルリ
ンGmbHの通信技術ハインリッヒ・ヘルツ・インスティチ
ュートのケー・デー・ランガー、エフ・ルーカネック、
アイ・バテケオッホとゲー・ワルフによる論文「7OMBIT
/Sのブロードバンド・スイッチング回路とTVスイッチン
グ回路」に要約して記載されている。位相補正回路は信
号遅延装置、検出装置、位相検出器を含む。位相補正回
路は原理的にはいわば遅延素子をスイッチ・イン及びス
イッチ・アウトするように機能する。

データ信号を復元し、クロック信号に対してこれを位
相合せする装置はドイツ連邦シュツッツガルト州7000、
スタンダード電気ローレンツAG（SEL）研究センタのデ
ー・ベートルとエム・クラインによる「ブロードバンド
通信用高速（140MBIT/S）スイッチング技術」に記述さ
れている。この装置は復元されるデータ信号を受信し遅
延させるため接続された可変遅延回路を含む。又この装
置はクロック信号と遅延データ信号を受信するため接続
された位相検出器も含む。加えて、この装置は位相検出
器と遅延線に接続した制御論理部を含む。位相検出器は
クロック信号により定められる３又は５検出時間に遅延
信号を検出する。制御論理部はこの検出の結果に応答し
て遅延線の遅延を段階的に変化させる。各段階は約1nS
で、遅延線の最大遅延は約7nSで、これは140M bit/sの
周波数のクロック信号の１周期に大体対応する。

（発明の要約）データ信号を復元する又は再生する既知の方法と装置
の問題は、異なるデータ速度に容易に調節可能ではない
又は適合できない点である。

データ信号を復元する又は再生する既知の方法と装置
の他の問題は、温度や電圧変動と共に所要装置の製造時
パラメータの分散に敏感な点である。

データ信号を復元する又は再生する既知の方法と装置
の別の問題は、情報を失うことなくデータ信号の動的位
相変化に追随するにはある種の困難がある点である。

同じクロック信号の助けによりいくつかのデータ信号
を復元する又は再生する既知の方法と装置のさらに他の
問題は、復元又は再生をより効率的なものとし、結果と
してデータ信号当りのコストを低下させるよう復元時の
ある種の動作を協働させるのに困難を有する点である。

本発明はこれらの問題を解決し、クロック信号の助け
により少なくとも第１データ信号を復元する又は再生す
る方法と装置を可能とする目的を有する。

本発明、特にその望ましい実施例による方法と装置を
区別するものは独立項及び従属項の特許請求の範囲に開
示されている。

簡略化すると、本発明による方法では、調節可能な時
間ステップを有する時間遅延の少なくとも２個の信号遅
延装置を配置し、その時間ステップは少なくとも１つの
周辺の因子、例えば温度と実質的に同じ応答を与えられ
ていると言える。第１の信号は信号遅延装置の第１のも
のの助けにより遅延される。第１の復元信号はクロック
信号により決定されるある第１時に遅延第１信号を検出
することにより作成される。

異なる検出時間の検出結果が比較され、第１信号遅延
装置による第１信号の遅延は比較に応答した時間ステッ
プ数の変更により段階的に変更される。第２信号遅延装
置はクロック信号の周期に復数個の時間ステップを関係
づけるために用いられる。第１及び第２信号遅延装置の
両方の時間ステップの大きさは、１時間ステップの大き
さがクロック信号周期に対して一定の関係であるような
関係に応答して同時に制御される。

関係付処理では、クロック信号から２つの関係信号が
作られ、クロック信号周期に応答した周期と相互位相位
置を与えられることが望ましい。一方の関係信号は他方
の信号に対して一定個数の時間ステップだけ遅延され
る。遅延後の２つの関係信号の位相位置は比較され、そ
の相互位相位置に応答して時間ステップの大きさが制御
される。関係信号の相互遅延には、２つの遅延素子を第
２信号遅延装置に任意に使用可能である。この場合、遅
延素子は、その時間ステップは周辺に対して第１信号遅
延装置と実質的に同じ振幅と応答を与えられるように配
置される。

本発明による方法は又第２データ信号を復元し、利用
可能なクロック信号に対して第２データ信号を位相合せ
するために用いられるのが望ましい。このような場合、
第２信号は第３信号遅延装置の助けにより遅延される。
第２の復元信号はクロック信号により決定される第２検
出時間に遅延第２データ信号を検出することにより作ら
れる。異なる第２検出時に第２データ信号を検出した結
果は互いに比較される。最後に、第３信号遅延装置によ
る第２信号の遅延は比較結果に応答して時間ステップ数
を変化させることにより段階的に変化される。

簡略化すると、本発明による装置は、制御可能な大き
さの時間ステップを等しく調節可能な信号時間遅延を有
する少なくとも２個の信号遅延装置を含む。信号遅延装
置の最初のものは第１データ信号を受信遅延させるため
接続されている。第１検出装置は信号遅延装置により遅
延された第１データ信号を受信するため接続され、第１
信号比較装置は第１クロック信号により定まる一定の第
１検出時に遅延された第１データ信号を検出する。第１
比較又は制御装置は遅延第１データ信号の検出の結果を
比較し、検出結果に応答して第１信号遅延装置により第
１データ信号の遅延の時間ステップ数を制御するよう接
続される。

装置中の第２信号遅延装置は、周辺因子に対して第１
信号遅延装置と実質的に同じ応答を時間ステップが与え
るように配置されている。この装置は又第１及び第２信
号遅延装置に結合した第２比較及び制御装置を含む。第
２比較制御装置はクロック信号周期又はその一部分の大
きさを表わす第１量を第２信号遅延装置の複数時間ステ
ップの大きさを表わす第２量に対して関係づける。加え
て、第２比例制御装置はクロック信号周期に対して一定
の関係となるように信号遅延装置の時間ステップの大き
さを同時に制御する。

第１及び第２量は２つの関係信号間の位相差を構成す
ることが望ましい。

本発明による装置は、クロック信号周期を基にした周
期と相互位相位置を有する第１及び第２関係信号をクロ
ック信号から作成する装置を含むことが望ましい。関係
信号の一方が他方の関係信号に対して一定の時間ステッ
プ数だけ遅延されることを実行するため第２信号遅延装
置は接続される。関係付け時に第２比較制御装置は遅延
後の２つの関係信号の位相位置を互いに比較し、位相比
較の結果に応答して信号遅延装置の時間ステップの大き
さを制御する。

第２信号遅延装置は、第１信号遅延装置と同じ型式の
２個の遅延素子を含むことが好ましく、これらの素子は
その時間ステップが少なくとも１つの周辺因子に対して
第１信号遅延装置の時間ステップと実質的に同じ大きさ
と応答を与えられるよう配置される。本装置はクロック
信号から第１及び第２関係信号を作成する装置を含み、
これらの信号はクロック信号周期に依存する周期と相互
位相位置を有する。ここで、２個の遅延素子は一定の時
間ステップ数だけ異なっている異なる遅延時間によりそ
の各々の関係信号を遅延させるために接続される。関係
付過程で、第２比較制御装置は遅延後の２つの関係信号
の位相を比較し、位相比較の結果に応答して信号遅延装
置の時間ステップの大きさを制御する。

信号遅延装置は集積回路の形式で製造することが望ま
しく、共通電圧源から給電される。

本発明の装置は第２データ信号を復元し、利用可能な
クロック信号に対してこの第２データ信号を位相合せす
るために形成されることが望ましい。第３信号遅延装置
は第２信号を受信し遅延させる装置に接続される。加え
て、第３検出装置はクロック信号と第３信号遅延装置に
より遅延された第２データ信号とを受信するよう接続さ
れ、利用可能なクロック信号により定まる一定の第２検
出時に遅延第２信号を検出する。第３比較制御装置が検
出結果を比較するため接続され、又第２データ信号の検
出結果に応答して第３信号遅延装置による第２信号の遅
延の時間ステップ数を制御するため第３信号遅延装置に
接続される。最後に、第２比較制御装置が第１及び第２
信号遅延装置の時間ステップと同時に第３信号遅延装置
の時間ステップの大きさを制御するために接続される。

本発明による方法と装置、特にその望ましい実施例
は、望ましい実施例に強調されている以下の利点を主に
有する。

ある制限内で異なるデータ速度とクロック周波数に対
して復元は十分機能し、かつそれ自体自動的に調節す
る。ある制限内で復元は使用する装置のパラメータ分
散、温度及び電圧変動に多少とも鈍感である。

データを失うことなくデータ信号の動的位相変更に追
随しうる。

異なる検出時間の分解能はクロック信号周期に対して
自動的に一定となりうる。

望ましい実施例の以下の説明を研究した後当業者には
別な利点も理解できる。

（実施例）第１図には、データ信号を復元し、周期クロック信号
CLに対して位相合せをする本発明による装置が非常に簡
略化されて図示されている。本装置は第１信号遅延装置
１、第１検出比較制御装置２、第２信号遅延装置３、第
２比較制御装置４を含む。

第１信号遅延装置１は第１図で信号入力、信号出力及
び制御入力を有する。第１信号遅延装置は復元されるべ
きデータ信号DATA INを受信するよう接続実装され、こ
のデータ信号を一定の信号遅延で装置２へ送る。信号遅
延の大きさは第１制御入力を介して実質的に等しい時間
ステップで段階的に変更可能である。

装置２はクロック信号CLを受信するよう接続され、遅
延データ信号を受信するよう接続実装されている。検出
装置はクロック信号により定まる一定の第１検出時に遅
延データ信号を検出する。

装置２は一定の検出時に遅延データ信号を検出した結
果を比較するため接続実装した第１比較制御装置も含
む。第１比較制御装置は装置１の第１制御入力に接続し
た制御出力を有し、検出結果に応答して第１信号遅延装
置の信号遅延の時間ステップ数を制御するよう実装され
ている。

第１信号遅延装置と同じく、第２信号遅延装置３は第
１図で信号入力、信号出力、制御入力を有する。装置３
の信号入力は装置４から信号を受信するため装置４に接
続される。装置３の信号出力は一定の信号遅延で受信信
号を装置４へ再送するため装置４に接続される。信号遅
延の大きさは第１制御入力を介して実質的に等しい時間
ステップで段階的に変更可能である。時間ステップの共
通の大きさは制御可能である。

第２信号遅延装置は、時間ステップが周辺温度、供給
電圧や他の周辺因子に対して第１信号遅延装置の時間ス
テップと実質的に同じ応答を有するように配置されてい
る。

比較制御装置４はクロック信号CLを受信し、第２信号
遅延装置３から遅延信号を受信するよう接続されてい
る。加えて、装置４は一方の制御出力を第２信号遅延装
置の第１制御入力へ、他方の制御出力を第１及び第２信
号遅延装置両方の第２制御入力へ接続されている。

第２比較制御装置４は第２信号遅延装置の選択時間ス
テップ数の大きさを表わす第２量に対してクロック信号
周期又はその一部の大きさを表わす第１量を関係づけ
る。関係付に応答して、第２比較制御装置は両信号遅延
装置の時間ステップの大きさを同時に制御するため、こ
れらはクロック信号周期に対して限定的な関係にある。

第２図では、第２信号遅延装置と関連比較制御装置の
第１実施例が図示されている。この装置はパルス整形器
10、第１遅延素子を構成する第１の直列接続群遅延要素
11−18、第２遅延素子を構成する第２の直列接続群遅延
要素21−28、位相検出器19、制御信号回路20を含む。

パルス整形器はクロック信号CLを受信するよう接続さ
れた入力と、遅延要素11の信号入力に接続した第１出力
と、遅延要素21の信号入力に接続した第２出力とを有す
る。

遅延要素は相互に同である。各要素は単一の入力と単
一の出力、時間ステップ用の２進制御入力とステップ量
用のアナログ制御入力を有する。各遅延要素は２進制御
入力上の２進信号を変更することにより１時間ステップ
毎変更可能な信号遅延を有する。この時間ステップの量
はアナログ制御入力上のアナログ制御信号ａによりアナ
ログ的に制御可能である。

第２図で、両群（両素子）の全ての遅延要素はそのア
ナログ制御入力上に同一のアナログ制御信号ａを供給さ
れる。全ての遅延要素はそれ故同一のステップ量を有す
る。第１素子の８個の遅延要素11−18はその２進制御入
力上に論理値０の２進制御信号を供給され、一方第２素
子の８個の遅延要素21−28はその２進制御入力に論理値
１の２進信号を供給される。それ故第１群の８個の遅延
要素11−18は、遅延要素21−28がパルス整形器から位相
検出器へ信号に対して共に実施する遅延から８時間ステ
ップだけ異なるパルス整形器から位相検出器への遅延を
実行する。

パルス整形器は、クロック信号周期Ｔに対応する等価
な幅と、少なくとも素子中の遅延要素の数と同じ周期で
あることが望ましいクロック信号の複数周期nTに対応す
る等価相互間隔を有するパルスを含むパルス列をその第
１出力に発生する。

その第２出力にはパルス整形器はパルス整形器の第１
出力上のパルス列と他の点では一致しているが時間シフ
トしているパルス列を発生する。パルス整形器出力上の
パルス列間の時間シフトはクロック信号の周期Ｔに対応
している。

位相検出器19は遅延要素18の信号出力に接続された第
１入力と遅延要素28の信号出力に接続された第２入力と
を有する。検出器は第１入力に受信したパルスと第２入
力に受信した対応するパルス間の時間シフトを表わす出
力信号をその出力上に発生する。

他方の群の遅延より８時間ステップ短い信号遅延を有
する遅延要素21−28の群は、他方の出力上のパルス列の
後にクロック周期パルスだけ時間シフトされたパルス列
を送信するパルス整形器の出力に接続される。それ故よ
り長い遅延時間を有する群中の第１の遅延要素11は、短
い遅延時間を有する群中の第１の遅延要素21がパルス整
形器から対応するパルスを受取る１クロック信号周期前
にパルス整形器10からパルスを受取る。

位相検出器の到着時間に関しては、それ故パルス整形
器出力上のパルス列間の時間シフトは素子中の遅延要素
の群間の時間遅延の差を相殺する。パルス整形器出力上
のパルス列間の時間シフトが第１及び第２素子（群）の
信号遅延間の差と一致する場合、対応するパルスは位相
検出器入力へ同時に到着する。

制御回路20は位相検出器からの出力信号を受取り、こ
の信号に応答して両群中の全ての遅延要素のステップ量
を制御するアナログ制御信号ａを発生する。同じアナロ
グ制御信号が第１図の第１信号遅延装置１のステップ量
も制御する。

位相検出器からの信号はその入力のどちらからパルス
を最初に受信したか、その入力のどちらからパルスを最
後に受信したかを指示する。アナログ制御信号ａにより
制御信号回路はステップ量を制御しようとするため、対
応するパルスは位相検出器入力へ同時に到達し、これは
クロック信号周期が８時間ステップと一致した時にこう
なる。それ故制御信号回路は位相検出器と協力動作して
調節器として機能してクロック信号周期に応じてステッ
プ量を調節する。制御信号回路は比例及び集積化調節機
能を有することが望ましい。

第１図による装置では、信号遅延装置と第２図に図示
した比較制御装置の組合せの全体が第１信号遅延装置で
ステップ量を制御する仕事を有するため、これはクロッ
ク信号周期に対して一定の関係を有している。第３図は
同一の仕事を有する信号遅延装置と比較制御装置の組合
せの別な実施例を図示する。

第３図の装置は第２図と同じ型式のパルス整形器1
0′、スイッチ29、遅延素子を構成する第２図と同一型
式の８個の直列接続遅延要素11−18の群、位相検出器1
9′、第２図の制御回路と同じ仕事の制御信号回路2
0′、カウンタ30を含む。

カウンタ30は、スイッチ29の制御入力、位相検出器1
9′の制御入力、遅延要素11−18の２進制御入力に接続
された２進制御信号の出力を有する。カウンタ30はクロ
ック信号を受取ってその周期をカウントすると共に、一
定数のクロック信号周期の後にその２進制御信号の論理
２進値を定期的に変更する。

パルス整形器10′はカウンタの２進制御信号の論理２
進値の変化に対応する周期の相互に時間偏位したパルス
列を出力に発生する。スイッチ29は２進制御信号が一定
の論理値を有している時パルス整形器の一方の入力から
のパルスを遅延要素11へ転送し、２進制御信号が反対の
論理値を有している時にはパルス整形器の第２入力から
遅延要素11へパルスを転送する。それ故遅延要素11はパ
ルス整形器の一方及び他方の出力から交互にパルスを受
取る。２進信号の値に応じて、各遅延要素11−18は短長
どちらかの時間遅延をパルスに与える。遅延要素の短長
遅延間の差は１時間ステップである。２進制御信号の変
化はパルス整形器のパルス列へ調節され従ってパルス整
形器の一方の出力から位置検出器へのパルスはパルス整
形器の他方の出力から位相検出器へのパルスより８時間
ステップだけ遅延要素11−18により遅延される。パルス
整形器の異なる出力からのパルス間の時間シフトはそれ
故パルスが位相検出器へ到達する時８時間ステップだけ
増減される。

位相検出器19′はその出力上に受信パルス間の時間遅
延を表わす出力信号を発生し、この遅延はパルス整形器
出力上の対応パルス間の時間遅延と遅延素子の８時間ス
テップの量に応答する。

制御信号回路20′は位相検出器からの出力信号を受取
り、この出力信号に応答して遅延素子の全遅延要素11−
18のステップ量を制御するアナログ制御信号ａを発生す
る。同一のアナログ制御信号ａが第１図の第１信号遅延
装置１のステップ量も制御する。アナログ制御信号ａに
より、制御信号回路はステップ量を制御しようとし、従
って８時間ステップはクロック信号周期に対応する。制
御信号回路は本明細書では比例集積化調節機能を有する
ことが望ましい。

第４図では第１信号遅延装置と関連する検出比較制御
装置の実施例が図示されている。この装置は、第２図−
第３図の要素11−18,21−28と同一型式の９個の直列接
続遅延要素31−39の群と、シフトレジスタ40、各々が要
素11−18,31−38と同一型式の２個の直列接続遅延要素4
1−46を有する３群と、全周期遅延要素47、半周期遅延
要素48、半周期シフト用の第１シフト論理部49、時間ス
テップ・シフト用の第２シフト論理部、スイッチ51、第
1ORゲート52、第2ORゲート53を含む。

全遅延要素31−39,40−46は第２図の制御信号回路20
又は第３図の20′、又は第１図の対応する比較制御装置
４から遅延要素11−18と同じアナログ制御信号ａを供給
される。加えて、遅延要素31−39は各々シフトレジスタ
のその各レジスタ出力から２進制御信号b1−b9を供給さ
れる。遅延要素41,43,44は論理値の２進制御信号を供給
され、一方遅延要素42,45,46は論理値０の２進制御信号
を供給される。クロック信号CLは全周期及び半周期遅延
要素へ供給される。

シフトレジスタ40は２つのレジスタ入力を有し、その
左方は論理値０の２進信号を、その右方は論理値１の２
進信号を供給される。シフトレジスタはORゲート52の出
力に接続した左側シフト入力とORゲート53の出力に接続
した右側シフト入力とを有する。加えて、シフトレジス
タはスイッチ51上の制御入力へ接続した２進制御信号用
の出力を有する。

シフトレジスタは遅延要素31−39の数と丁度同じ２進
数記憶用のレジスタ位置を有する。各レジスタ位置でレ
ジスタは遅延要素31−39の内の１つの２進制御入力に接
続した出力を有する。一定の遅延要素への２進制御信号
bxは対応するレジスタ位置ｘに記憶されているものと同
じ論理値、すなわち１又は０を有する。それ故遅延要素
31−39の全体遅延はシフトレジスタ中の０と１の数に依
存する。右側レジスタ入力から左へ１をシフト入力する
ことにより、又は左側レジスタ入力から右へ０をシフト
入力することにより、遅延要素31−39の全遅延は時間ス
テップと等しく段階的に変更可能である。

簡単に言うと、第２図と第３図の実施例間の差は以下
のように要約できる。第２図では遅延装置はパルス整形
器からの異なるパルスを遅延させる２個の遅延装置を含
む。第３図では、遅延装置はパルス整形器からの異なる
パルスを遅延させるための時分割多重で用いられる１個
の遅延装置のみを含む。

復元されるべきデータ信号は遅延要素31の信号入力へ
送られる。第２シフト論理部50は遅延要素42,44,46上の
信号出力に接続した遅延データ信号用の３つの入力を有
する。各々が２個の直列接続遅延要素を有する３群があ
るため、異なる組合せの２進制御信号が供給され、シフ
ト論理部50の３入力上のデータ信号は１時間ステップだ
け相互に時間シフトされる。遅延要素42への信号出力へ
接続されている入力上のデータ信号は残りの入力の一方
に到着する対応するデータ信号により１時間ステップ前
に到着するが、ステップシフト論理部50の残りの入力の
他方に到着する対応するデータ信号より１時間ステップ
後に到着する。

ステップシフト論理部50はORゲート52の入力へ接続さ
れた第１出力とORゲート53の入力に接続された第２出力
とを有する。ステップシフト論理部はクロック信号によ
り定まる第１検出時t_sにその３入力上のデータ信号を検
出し、対応する検出の結果を比較する。３データ信号全
ての対応する検出が同じ２進結果を与える時、ステップ
シフト論理部はそのどの出力にもシフトパルスを発生し
ない。反対に、遅延要素44又は46から受取ったデータ信
号の一方の検出結果が残りの入力両方の対応するデータ
信号の検出結果と異なる時には、ステップシフト論理部
はその出力のどちらかにシフト・パルスを発生する。ど
ちらの出力にパルスが発生されるかはどちらの検出が他
方両方とは異なる２進結果を与えるかに依存する。

ステップシフト論理部の検出は第５図に図示されてい
る。３つの２進データ信号全ての検出は検出時t_sに同時
に発生する。データ信号は右から左へ各入力上に発生す
る、すなわち第５図で上のデータ信号は中央のデータ信
号の１時間ステップ後に時間シフトされ、一方下のデー
タ信号は中央のデータ信号の１時間ステップ前に時間シ
フトされる。明瞭な図面を得るため、時間ステップの量
はクロック信号周期に対して誇張されている。

検出時間t_sは中央のデータ信号の異なる２進値間の移
行に対して中央にない。このことは、上下のデータ信号
が中央のデータ信号に対して時間シフトされていること
と組合されて、下のデータ信号の検出結果がある場合に
は中央のデータ信号の対応する検出結果から偏位してい
ることを意味する。反対に、上のデータ信号の検出結果
は中央のデータ信号の対応する検出結果と全t_s時で一致
している。第５図を観察することにより、全てのデータ
信号を検出時に対して第５図でいく分左へシフトした場
合、すなわち全データ信号をすこしだけさらに遅延させ
ると、下のデータ信号の検出結果は中央のデータ信号の
検出結果と常に一致するようになることが直ちに理解で
きる。このようなさらなる遅延は第２シフト論理部が実
行することである。このさらなる遅延は、クロック信号
により決定される検出時間t_sは中央のデータ信号の異な
る２進値間の転移に対して少なくともある程度まで中央
に置かれることを意味する。このことは又、中央のデー
タ信号はクロック信号により決定される検出時間へ向け
て位相合せされるということにより表現可能である。

第６図は第５図のデータ信号と比較して遅延された３
つのデータ信号の検出を図示する。中央のデータ信号の
異なる２進値間の転移に対してここではどの検出時t_sも
中央にはない。このことは、上下のデータ信号が中央の
データ信号に対して時間シフトしていることと組合せ
て、上のデータ信号の検出結果がある場合には中央のデ
ータ信号の対応する検出結果から偏位していることを意
味する。反対に、全t_s時の下のデータ信号の検出結果は
中央のデータ信号の対応する検出結果と一致している。
第６図を観察することにより、検出時t_sに対して図面の
いく分右側へ全データ信号をシフトした場合、すなわち
全データ信号の遅延をいく分減少させた場合、上のデー
タ信号の任意のt_s時の検出結果は中央のデータ信号の検
出結果と常に一致する。このようなデータ信号の遅延の
減少は第２のシフト論理が実行するものである。この減
少は、クロック信号により定まる検出時t_sは中央のデー
タ信号の異なる２進値間の転位に対して少なくともある
程度まで中央にあることを意味する。これは又中央のデ
ータ信号はクロック信号により定まる検出時へ向けて位
相を合されると言うことにより表現可能である。

上述のデータ信号の位相合せは大体１のパルス比を有
するデータ信号に対して十分機能する。反対に、データ
信号パルス比が１から著しくずれている場合には問題が
ある。この問題を解決するため、第４図の装置は半クロ
ック信号周期に対応する時間ステップだけ要素31−39の
遅延を増減させるための第１シフト論理部49を有する。

第１シフト論理部49は遅延要素42,47,48の信号出力に
接続した遅延データ信号用の３つの入力を有する。要素
47,48の遅延は各々全及び半クロック信号周期に達す
る。それ故シフト論理部49の入力上の信号は各々半及び
全クロック信号周期だけ相互に時間シフトされる。シフ
ト論理部はクロック信号により定まる検出時にその３入
力上のデータ信号を検出し、対応する検出の２進結果を
互いに比較する。３データ信号全ての対応する検出が同
じ２進結果を与えた場合、シフト論理部49はスイッチ51
へ接続した出力上にシフト・パルスは発生しない。遅延
要素48からのデータ信号の検出結果が要素42又は47のど
ちらかからの対応する検出結果と一致する時も、シフト
論理部49はシフト・パルスを発生しない。反対に、遅延
要素47からのデータ信号の検出結果が要素42からのデー
タ信号の検出結果と一致しているが、要素48からの信号
の検出結果が他の両者とも異なっている場合には、シフ
ト論理部はその出力にいくつかのシフト・パルスを発生
する。発生されるシフト・パルス数は半クロック信号周
期に対応する時間ステップ数に一致する。従って、８時
間ステップが全クロック信号周期に対応する場合、シフ
ト論理部49は適当な場合に４シフト・パルスを発生す
る。

シフトレジスタからの２進制御信号に応答して、スイ
ッチ51はORゲート52への第１出力又はORゲート53への第
２出力のどちらかを介して可能なシフト・パルスを進め
る。シフトレジスタからの２進制御信号はシフトレジス
タ位置の半分以上が１を記憶している場合に一方の２進
値を有し、前記位置の半分以下が１を記憶している場合
に反対の２進値を有する。半分以上の位置が１を記憶し
ている場合、それ故シフト論理部49からのパルスは、要
素31−39中の遅延が半クロック信号周期だけ増加するの
と同じステップだけシフトレジスタが右へシフトされる
ことを生じる。反対に、半分以下の位置が１を記憶して
いる場合、シフト論理部からのパルスは、遅延要素31−
39の遅延全体が半クロック信号周期だけ減少されるのと
同じステップだけシフトレジスタが左へシフトされるこ
とを生じる。

第７図では検出時t_sの３つのデータ信号の検出が図示
されている。上のデータ信号はパルス比１を有し、その
論理レベル間の転位は検出時に対して中央にある。中央
のデータ信号は上のものに対応するが、高レベルでは短
周期、低レベルでは長周期を有するよう歪んでいる。従
ってそのパルス比は実質的に１からずれている。下のデ
ータ信号も上のものに対応するが、高レベルでは長周
期、低レベルでは短周期を有するよう歪んでいる。従っ
てこのパルス比も実質的に１からずれている。

第７図から、検出時t_sが信号の異なるレベル間の転位
に対して中央にある時には歪んだデータ信号の検出は歪
まない信号のものと同じ結果を与えることがわかる。

第８図では、第７図に対応しているが時間シフトして
いる３つのデータ信号の検出が図示されており、検出時
t_sは信号の異なる論理レベル間の転位に対して中央にな
い。パルス比１のデータ信号では第７図の同じ検出結果
が得られる。反対に、ある検出時には歪み信号では誤っ
た結果が得られる。第８図の全てのデータ信号がクロッ
ク信号周期の半分だけ時間シフトされる場合は検出結果
は３信号全てに対して正しい。半クロック信号周期のこ
のような時間シフトは第１シフト論理部49が実行するも
のである。

第９図及び第10図は第１シフト論理部によるデータ信
号検出を図示している。第９図の信号は全て第７図又は
第８図の中央の信号に対応し、クロック信号周期の半分
だけ相互に時間シフトされている。第10図の信号は全て
第７図又は第８図の下の信号に対応し、クロック信号周
期の半分だけ相互に時間シフトされている。検出時t_s ^＊
では、同時に検出した上下の信号から中央のデータ信号
の検出が異なっている結果が得られる。この異なる結果
は、半クロック信号周期の遅延を変更する必要性の基準
として第１シフト論理部49で利用される。

第11図には、第２データ信号を復元し、この信号をク
ロック信号CLに対して位相合せする装置が図示されてい
る。第11図による装置は第１図によるものとは第３信号
遅延装置５と第３検出比較制御装置６が異なる。装置5,
6は装置1,2と同様に別々にかつ共同して機能するが、入
力IN2で受取った第２データ信号を再生する。第３信号
遅延装置５は装置４から第１及び第２信号遅延装置と同
じアナログ制御信号ａをその第２制御入力に受取る。装
置１−６は共通のVLSI回路の一部として設計されること
が望ましい。

本発明は上述の実施例又は図面に図示したものに限定
されない。例えば、第２図又は第３図によるものとはい
く分異なる装置といく分異なる方法を用いて時間ステッ
プ量をクロック信号周期に関係づけることも考えられ
る。遅延要素の数は第１及び第２信号遅延装置で同じで
ある必要性はなく、その数も９以上又は８以下でもよ
い。第１シフト論理部はフィルタ機能の論理回路を含み
うる。この時シフト論理部は、遅延要素48からのデータ
信号の検出結果が残りの両信号の検出結果と異なると直
ちにシフト点数を発生しない。代りに、検出結果が所定
の方法で１回以上、例えば３回の連続検出で異なった後
のみにシフト論理部はシフトパルスを発生する。

第２シフト論理部も第１シフト論理部と同様のフィル
タ機能の論理回路を有することもそれ自体考えうる。こ
れ以上の修正も本発明の範囲内で考えられうる。

【図面の簡単な説明】

第１図は本発明によるデータ信号の復元を実施する装置
の非常に簡略化した実施例を示す図、第２図から第４図
までは第１図による装置に含まれうる装置の実施例を示
す図、第５図及び第６図は等しく遅延されたパルス比１
の検出データ信号を示す図、第７図及び第８図は異なる
パルス比を有する検出データ信号を示す図、第９図及び
第10図は異なって遅延されかつ１から非常に偏位したパ
ルス比を有する検出データ信号を示す図、第11図は本発
明によるいくつかのデータ信号の復元を実施する装置を
示す図。 1,3,5……信号遅延装置、2,4,6……比較制御装置、10…
…パルス整形器、11−18,21−28……遅延要素、19……
位相検出器、20……制御信号回路、29……スイッチ、30
……カウンタ、31−39,41−46……遅延要素、40……シ
フトレジスタ、49,50……シフト論理部。

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも第１データ信号を再生し、利用
可能な周期クロック信号に対して第１データ信号を位相
合せする方法において、第１信号は第１信号遅延装置の
助けにより遅延され、前記第１信号遅延装置は複数個の
実質的に等しい時間ステップで段階的に変更可能な遅延
時間を有し、時間ステップの大きさは制御可能であり、
第１復元データ信号はクロック信号により定まる第１検
出時に遅延第１データ信号を検出することにより作成さ
れ、異なる検出時の検出結果が比較され、比較結果に応
答して時間ステップ数を変更することにより第１遅延装
置の遅延時間が段階的に変更され、第１のものと同様の
型式の第２信号遅延装置を配置してその時間ステップは
少なくとも１つの周辺因子に対して第１装置と実質的に
同じ大きさと応答を与えるようにし、第２遅延装置の複
数時間ステップの量はクロック信号周期に関係し、第１
及び第２両信号遅延装置の時間ステップは同時に制御さ
れて従って時間ステップの量はクロック信号周期に対し
て一定の関係にあることを特徴とする第１データ信号を
再生し、利用可能な周期クロック信号に対して第１デー
タ信号を位相合せする方法。
【請求項２】請求項第１項記載の方法において、関係付
け過程で２つの関係信号は第２信号遅延装置の助けによ
りクロック信号から作成され、一方の関係信号は第２関
係信号に対して一定の時間ステップ数遅延され、遅延後
の２つの関係信号の位相は比較され、遅延後の両関係信
号間には一定の相互位相位置が存在する方法。
【請求項３】請求項第１項記載の方法において、関係付
け過程でクロック信号から第１関係信号と第２関係信号
が作成され、前記関係信号はクロック信号周期に応答し
て周期と相互位相位置を与えられ、第１関係信号は第２
信号遅延装置の助けにより第２関係信号に対して一定の
時間ステップ数遅延され、遅延後の２つの信号の位相が
比較され、遅延後の両関係信号間に一定の相互位相位置
が存在するよう時間ステップ量が制御される方法。
【請求項４】請求項第１項記載の方法において、第１遅
延装置と同じ型式の第２信号遅延装置中に２個の遅延素
子を配置することにより、その時間ステップは少なくと
も１つの周辺因子に対して第１遅延装置と実質的に同じ
大きさと応答を与えられるようにし、関係付け過程では
クロック信号から第１関係信号と第２関係信号が作成さ
れ、これらの信号はクロック信号周期に応答して周期と
相互位相位置を与えられ、２個の遅延素子の遅延時間は
一定の時間ステップ数だけ異なるよう調節され、関係信
号の一方は遅延装置の一方の助けにより遅延され、関係
信号の他方は他方の遅延装置の助けにより遅延され、遅
延後の関係信号の位相の１つが比較され、位相比較の結
果に応答して時間ステップの量が制御される方法。
【請求項５】請求項第２項記載の方法において、第２デ
ータ信号を復元し、これを利用可能なクロック信号に対
して位相合せし、第２データ信号は第３信号遅延装置の
助けにより遅延され、第２復元データ信号はクロック信
号により定まるある第２検出時に遅延第２信号を検出す
ることにより作成され、検出時の第２データ信号の検出
結果は互いに比較され、第３信号遅延装置による第２デ
ータ信号の遅延は比較結果に応答して時間ステップ数を
変更することにより段階的に変更される方法。
【請求項６】少なくとも第１データ信号を復元し、利用
可能な周期クロック信号に対して第１データ信号を位相
合せする装置において、第１データ信号を受信遅延させ
るよう接続した第１信号遅延装置を含み、前記第１信号
遅延装置は実質的に等しい時間ステップ段階的に変更可
能な信号の時間遅延を有し、前記時間ステップは制御可
能な大きさを有し、第遅延データ信号を受信するよう接
続した検出装置を含み、前記検出装置はクロック信号に
より定まるある第１検出時に遅延第１データ信号を検出
し、遅延第１データ信号の検出結果を比較し、検出結果
に応答して第１信号遅延装置の遅延の時間ステップ数を
制御するよう接続された第１比較制御装置を含み、第１
のものと同じ型式の第２信号遅延装置であって、第１及
び第２信号遅延装置に接続した第２比較制御装置により
少なくとも１つの周辺因子に対して第１信号遅延装置と
実質的に同じ応答をその時間ステップが与えるように配
置され、第２比較制御装置はクロック信号周期又はクロ
ック信号周期の一部の量を表わす第１量を第２信号遅延
装置の複数時間ステップの量を表わす第２量に関係付
け、第２比較制御装置はクロック信号周期に対して一定
の関係となるよう信号遅延装置中の時間ステップの大き
さを同時に制御する第１データ信号を復元し、利用可能
な周期クロック信号に対して第１データ信号を位相合せ
する装置。
【請求項７】請求項第６項記載の装置において、第１及
び第２量は、クロック信号から得られ、第２信号遅延装
置の助けにより異なる量だけ遅延された２つの関係信号
間の位相差を構成する装置。
【請求項８】請求項第６項記載の装置において、クロッ
ク信号から第１及び第２関係信号を作成する装置を特徴
とし、該関係信号はクロック信号周期に応答する周期と
相互位相位置を有し、第２信号遅延装置は一方の関係信
号が第２関係信号に対して一定の時間ステップ数だけ遅
延されることを実行するよう接続され、関係中の第２比
較制御装置は遅延後の２つの関係信号の位相を互いに比
較し、第２比較制御装置は位相比較の結果に応答して信
号遅延装置の時間ステップの大きさを制御する装置。
【請求項９】請求項第６項記載の装置において、第１信
号遅延装置と同じ型式の第２遅延装置中の２個の遅延素
子であって、その時間ステップは少なくとも１つの周辺
因子に対して第１信号遅延装置と実質的に同じ大きさと
応答を与えられるように配置されている前記２個の遅延
素子と、クロック信号周期に応答する周期と相互位相位
置を有する第１及び第２関係信号をクロック信号から作
成する装置と、を特徴とし、第１及び第２遅延装置は異
なる遅延時間だけ自身の関係信号を遅延させるよう各々
接続され、前記遅延時間は一定の時間ステップ数だけ異
なり、第２比較制御装置は関係付け過程で遅延後の２つ
の関係信号の位相位置を比較し、第２比較制御装置は位
相比較の結果に応答して信号遅延装置の時間ステップの
大きさを制御する装置。
【請求項１０】請求項第６項記載の装置において、第２
データ信号も復元し、これを利用可能なクロック信号に
対して位相合せし、第２データ信号を受信遅延させるよ
う接続した第３信号遅延装置を特徴とし、第３検出装置
はクロック信号と第３信号遅延装置により遅延された第
２データ信号とを受信するよう接続され、前記第３検出
装置は利用可能なクロック信号により定まる一定の第２
検出時に遅延第２データ信号を検出し、検出結果を比較
し第２データ信号の検出の結果に応答して第３信号遅延
装置での第２データ信号の遅延の時間ステップ数を制御
するよう接続した第３比較制御装置を特徴とし、第２比
較制御装置は又第１及び第２信号遅延装置の時間ステッ
プと同時に第３信号遅延装置の時間ステップの大きさを
制御するよう接続されている装置。
【請求項１１】請求項第６項記載の装置において、信号
遅延装置は共通の集積回路の形式で製造され、共通の電
圧源から供電される装置。