JPH02260730A - データを復元する方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は信号処理の分野に関係する。特に、本発明は利
用可能な周期クロック信号の助けによりデータ信号を再
生又は復元する方法と装置に関係する。

（従来の技術） ある形で発生されたデータ信号は電気回路の伝播中に歪
むようになる。１個以上の電気回路を通る。２進デ一タ
信号では歪み、中でもパルス比変化やジッタの形で現わ
れるのが普通である。データ信号の歪みは帯域制限や漏
話、反射及び電気機器の他の物理的不完全又は制限によ
り生じる。

データ信号が複数個の回路や他の接続部を介して伝播す
る装置では、歪みが大きいため１か所以上で情報を担持
する能力が失われる危険性を避けるようデータ信号を復
元することが必要である。

データ信号、特にクロック信号周波数に対応するデータ
・タイミングを有する２進信号を多かれ少なかれ構成す
る又は復元するいくつかの既知の方法と装置がある。

クロック信号に対してデータ信号の位相合せをする自動
位相補正回路は、ドイツ連邦ベルリン用１０００、ベル
リンＧｍ　ｂ　Ｈの通信技術ハインリッヒ・ヘルツ拳イ
ンステイチュートのグー・デー・ランガー、エフ・ルー
力ネック、アイ・パテケオッホとグー・ワルツによる論
文ｒ７０ＭＢＩＴ／Ｓのブロードバンド・スイッチング
回路とＴＶスイッチング回路」に要約して記載されてい
る。

位相補正回路は信号遅延装置、検出装置、位相検出器を
含む。位相補正回路は原理的にはいわば遅延素子をスイ
ッチ・イン及びスイッチ・アウトするように機醍する。

データ信号を復元し、クロック信号に対してこれを位相
合せする装置はドイツ連邦シュツツツガルト州７０００
．スタンダード電気ローレンツＡＧ（ＳＥＬ）研究セン
タのデー・ベートルとエム・クラインによる［ブロード
バンド通信用高速（１４０ＭＢＩＴ／Ｓ）スイッチング
技術」に記述されている。この装置は復元されるデータ
信号を受信し遅延させるため接続された可変遅延回路を
含む。又この装置はクロック信号と遅延データ信号を受
信するため接続された位相検出器も含む。

加えて、この装置は位相検出器と遅延線に接続した制御
論理部を含む。位相検出器はクロック信号により定めら
れる３又は５検出時間に遅延信号を検出する。制御論理
部はこの検出の結果に応答して遅延線の遅延を段階的に
変化させる。各段階は約１ｎｓで、遅延線の最大遅延は
約７ｎＳで、これは１４０８　ｂｉｔ　／ｓの周波数の
クロック信号の１周期に大体対応する。

（発明の要約） データ信号を復元する又は再生する既知の方法と装置の
問題は、異なるデータ速度に容易に調節可能ではない又
は適合できない点である。

データ信号を復元する又は再生する既知の方法と装置の
他の問題は、温度や電圧変動と共に所要装置の製造時パ
ラメータの分散に敏感な点である。

データ信号を復元する又は再生する既知の方法と装置の
別の問題は、情報を失うことなくデータ信号の動的位相
変化に追随するにはある種の困難がある点である。

同じクロック信号の助けによりいくつかのデータ信号を
復元する又は再生する既知の方法と装置のさらに他の問
題は、復元又は再生をより効率的なものとし、結果とし
てデータ信号当りのコストを低下させるよう復元時のあ
る種の動作を協働させるのに困難を有する点である。

本発明はこれらの問題を解決し、クロック信号の助けに
より少なくとも第１データ信号を復元する又は再生する
方法と装置を可能とする目的を有する。

本発明、特にその望ましい実施例による方法と装置を区
別するものは独立項及び従属項の特許請求の範囲に開示
されている。

簡略化すると、本発明による方法では、調節可能な時間
ステップを有する時間遅延の少なくとも２個の信号遅延
装置を配置し、その時間ステップは少なくとも１つの周
辺の因子、例えば温度と実質的に同じ応答を与えられて
いると言える。第１の信号は信号遅延装置の第１のもの
の助けにより遅延される。第１の復元信号はクロック信
号により決定されるある第１時に遅延第１信号を検出す
ることにより作成される。

異なる検出ＦＲ間の検出結果が比較され、第１信号遅延
装置による第１信号の遅延は比較に応答した時間ステッ
プ数の変更により段階的に変更される。第２信号遅延装
置はクロック信号の周期に複数個の時間ステップを関係
づけるために用いられる。第１及び第２信号遅延装置の
両方の時間ステップの大きさは、１時間ステップの大き
さがクロック信号周期に対して一定の関係であるような
関係に応答して同時に制御される。

関係付処理では、クロック信号から２つの関係信号が作
られ、クロック信号周期に応答した周期と相互位相位置
を与えられることが望ましい。−方の関係信号は他方の
信号に対して一定個数の時間ステップだけ遅延される。

遅延後の２つの関係信号の位相位置は比較され、その相
互位相位置に応答して時間ステップの大きさが制御され
る。関係信号の相互遅延には、２つの遅延素子を第２信
＠遅延装置に任意に使用可能である。この場合、遅延素
子は、その時間ステップは周辺に対して第１信号遅延装
置と実質的に同じ振幅と応答を与えられるように配置さ
れる。

本発明による方法は又第２データ信号を復元し、利用可
能なクロック信号に対して第２データ信号を位相合せす
るために用いられるのが望ましい。

このような場合、第２信号は第３信号遅延装置の助けに
より遅延される。第２の復元信号はクロック信号により
決定される第２検出時間に遅延第２データ信号を検出す
ることにより作られる。異なる第２検出時に第２データ
信号を検出した結果は互いに比較される。最後に、第３
信号遅延装置による第２信号の遅延は比較結果に応答し
て時間ステップ数を変化させることにより段階的に変化
される。

簡略化すると、本発明による装置は、制御可能な大きさ
の時間ステップを等しく調節可能な信号時開遅延を有す
る少なくとも２個の信号遅延装置を含む。信号遅延装置
の最初のものは第１データ信号を受信遅延させるため接
続されている。第１検出装置は信号遅延装置により遅延
された第１データ信号を受信するため接続され、第１信
号比較装置は第１クロツク信号により定まる一定の第１
検出時に遅延された第１データ信号を検出する。

第１比較又は制御装置は遅延第１データ信号の検出の結
果を比較し、検出結果に応答して第１信号遅延装置によ
り第１データ信号の遅延の時間ステップ数を制御するよ
う接続される。

装置中の第２信号遅延装置は、周辺因子に対して第１信
号遅延装置と実質的に同じ応答を時間ステップが与える
ように配置されている。この装置は又第１及び第２信号
遅延装置に結合した第２比較及び制御装置を含む。第２
比較制御装置はクロツク信号周期又はその一部分の大き
さを表わす第１ｆｆｉを第２信号遅延装置の複数時間ス
テップの大きさを表わす第２量に対して関係づける。加
えて、第２比較制御装置はクロック信号周期に対して一
定の関係となるように信号遅延装置の時間ステップの大
きさを同時に制御する。

第１及び第２１は２つの関係信号間の位相差を構成する
ことが望ましい。

本発明による装置は、クロック信号周期を基にした周期
と相互位相位置を有する第１及び第２関係信号をクロッ
ク信号から作成する装置を含むことが望ましい。関係信
号の一方が他方の関係信号に対して一定の時間ステップ
数だけ遅延されることを実行するため第２信号遅延装置
は接続される。

関係付は時に第２比較制御装置は遅延後の２つの関係信
号の位相位置を互いに比較し、位相比較の結果に応答し
て信号遅延装置の時間ステップの大きさを制御する。

第２信号遅延装置は、第１信号遅延装置と同じ型式の２
個の遅延素子を含むことが好ましく、これらの素子はそ
の時間ステップが少なくとも１つの周辺因子に対して第
１信号遅延装置の時間ステップと実質的に同じ大きさと
応答を与えられるよう配置される。本装置はクロック信
号から第１及び第２関係信号を作成する装置を含み、こ
れらの信号はクロック信号周期に依存する周期と相互位
相位置を有する。ここで、２個の遅延素子は一定の時間
ステップ数だけ異なっている異なる遅延時間によりその
各々の関係信号を遅延させるために接続される。関係付
過程で、第２比較制御装置は遅延後の２つの関係信号の
位相を比較し、位相比較の結果に応答して信号遅延装置
の時間ステップの大きさを制御する。

信号遅延装置は集積回路の形式で製造することが望まし
く、共通電圧源から給電される。

本発明の装置は第２データ信号を復元し、利用可能なク
ロック信号に対してこの第２データ信号を位相合せする
ために形成されることが望ましい。

第３信号遅延装置は第２信号を受信し遅延させる装置に
接続される。加えて、第３検出装置はクロック信号と第
３信号遅延装置により遅延された第２データ信号とを受
信するよう接続され、利用可能なクロック信号により定
まる一定の第２検出時に遅延第２信号を検出する。第３
比較制御装置が検出結果を比較するため接続され、又第
２データ信号の検出結果に応答して第３信号遅延装置に
よる第２信号の遅延の時間ステップ数をｉｌｌ　ｉｌｌ
するため第３信号遅延装置に接続される。最後に、第２
比較制御装置が第１及び第２信号遅延装置の時間ステッ
プと同時に第３信号遅延装置の時間ステップの大きさを
制御するために接続される。

本発明による方法と装置、特にその望ましい実施例は、
望ましい実施例に強調されている以下の利点を主に有す
る。

ある制限内で異なるデータ速度とクロック周波数に対し
て復元は十分機能し、かつそれ自体自動的に調節する。

ある制限内で復元は使用する装置のパラメータ分散、温
度及び電圧変動に多少とも鈍感である。

データを失うことな（データ信号の動的位相変更に追随
しつる。

異なる検出時間の分解能はクロック信号周期に対して自
動的に一定となりうる。

望ましい実施例の以下の説明を研究した後当業者には別
な利点も理解できる。

（実施例） 第１図には、データ信号を復元し、周期クロック信号Ｏ
Ｌに対して位相合せをする本発明による装置が非常に簡
略化されて図示されている。本装置は第１信号遅延装置
１、第１検出比較制御装置２、第２信号遅延装置３、第
２比較制御装置４を含む。

第１信号遅延装置１は第１図で信号入力、信号出力及び
制御入力を有する。第１信号遅延装置は復元されるべき
データ信号ＤＡＴＡ　　ＩＮを受信するよう接続実装さ
れ、このデータ信号を一定の信号遅延で装置２へ送る。

信号遅延の大きさは第１制御入力を介して実質的に等し
い時間ステップで段階的に変更可能である。

装置２はクロック信号ＯＬを受信するよう接続され、遅
延データ信号を受信するよう接続実装されている。検出
装置はクロック信号により定まる一定の第１検出時に遅
延データ信号を検出する。

装置２は一定の検出時に遅延データ信号を検出した結果
を比較するため接続実装した第１比較制御装置も含む。

第１比較！ＩＪＩＩＩ装置は装置１の第１制御入力に接
続した制御出力を有し、検出結果に応答して第１信号遅
延装置の信号遅延の時間ステップ数を制御するよう実装
されている。

第１信号遅延装置と同じく、第２信号遅延装置３は第１
図で信号入力、信号出力、制御入力を有する。装置３の
信号入力は装置４から信号を受信するため装置４に接続
される。装置３の信号出力は一定の信号遅延で受信信号
を装置４へ再送するため装置４に接続される。信号遅延
の大きさは第１制御入力を介して実質的に等しい時間ス
テップで段階的に変更可能である。時間ステップの共通
の大きさは制御可能である。

第２信号遅延装置は、時間ステップが周辺温度、供給電
圧や他の周辺因子に対して第１信号遅延装置の時間ステ
ップと実質的に同じ応答を有するよう゛に配置されてい
る。

比較制御装置４はクロック信号ＣＬを受信し、第２信号
遅延装置３から遅延信号を受信するよう接続されている
。加えて、装置４は一方の制御出力を第２信号遅延装置
の第１制御入力へ、他方の制御出力を第１及び第２信号
遅延装置両方の第２制御入力へ接続されている。

第２比較制御装置４は第２信号遅延装置の選択時間ステ
ップ数の大きさを表わす第２量に対してクロック信号周
期又はその一部の大きさを表わす第１量を関係づける。

関係付に応答して、第２比較制御装置は両信号遅延装置
の時間ステップの大きさを同時に制御するため、これら
はクロック信号周期に対して限定的な関係に競る。

第２図では、第２信号遅延装置と関連比較制御装置の第
１実施例が図示されている。この装置はパルス整形器１
０．第２遅延素子を構成する第１の直列接続群遅延要素
１１−１８、第２遅延素子を構成する第２の直列接続群
遅延要素２１−２８、位相検出器１９、制御信号回路２
０を含む。

パルス整形器はクロック信号ＣＬを受信するよう接続さ
れた入力と、遅延要素１１の信号入力に接続した第１出
力と、遅延要素２１の信号入力に接続した第２出力とを
有する。

遅延要素は相互に同じである。各要素は単一の入力と単
一の出力、時間ステップ用の２進制御入力とステップ同
月のアナログ！ＩＩ　ｍ入力を有する。

各遅延要素は２進制御入力上の２進信号を変更すること
により１時間ステップ毎変更可能な信号遅延を有する。

この時間ステップの量はアナログ制御入力上のアナログ
制御信号ａによりアナログ的に制御可能である。

第２図で、両群（画素子）の全ての遅延要素はそのアナ
ログ制御入力上に同一のアナログ制御信号ａを供給され
る。全ての遅延要素はそれ放向−のステップ量を有する
。第１素子の８個の遅延要素１１−１８はその２進制御
入力上に論理値０の２進制御信号を供給され、一方策２
素子の８個の遅延要素２１−２８はその２進υ１１Ｍ１
入力に論理値１の２進信号を供給される。それ故第１群
の８個の遅延要素１１−１８は、遅延要素２１−２８が
パルス整形器から位相検出器へ信号に対して共に実施す
る遅延から８時間ステップだけ異なるパルス整形器から
位相検出器への遅延を実行する。

パルス整形器は、クロック信号周期Ｔに対応する等価な
幅と、少なくとも素子中の遅延要素の数と同じ周期であ
ることが望ましいりａツク信号のその第２出力にはパル
ス整形器はパルス整形囚の第１出力上のパルス列と他の
点では一致しているが時間シフトしているパルス列を発
生する。パルス整形器出力上のパルス列間の時間シフト
はクロック信号の周期Ｔに対応している。

位相検出器１９は遅延要素１８の信号出力に接続された
第１人力と遅延要素２８の信号出力に接続された第２人
力とを有する。検出器は第１人力に受信したパルスと第
２人力に受信した対応するパルス間の時間シフトを表わ
す出力信号をその出力士に発生する。

他方の群の遅延より８時間ステップ短い信号遅延を有す
る遅延要素２１−２８の群は、他方の出力上のパルス列
の後にクロック周期パルスだけ時間シフトされたパルス
列を送信するパルス整形器の出力に接続される。それ故
より長い遅延時間を有する群中の第１の遅延要素１１は
、短い遅延時間を有する群中の第１の遅延要素２１がパ
ルス整形器から対応するパルスを受取る１クロック信号
周ＩＩ前にパルス整形器１０からパルスを受取る。

位相検出器の到着時間に関しては、それ故パルス整形器
出力上のパルス列間の時間シフトは素子中の遅延要素の
群間の時間遅延の差を相殺する。

パルス整形器出力上のパルス列間の時間シフトが第１及
び第２素子（群）の信号遅延間の差と一致する場合、対
応するパルスは位相検出器入力へ同時に到着する。

制御回路２０は位相検出器からの出力信号を受取り、こ
の信号に応答して両群中の全ての遅延要素のステップ量
を制御するアナログ制御信号ａを発生する。同じアナロ
グ制御信号が第１図の第１信号遅延装置１のステップｍ
も制御する。

位相検出器からの信号はその入力のどちらからパルスを
最初に受信したか、その入力のどちらからパルスを最後
に受信したかを指示する。アナログ制御信号ａにより制
御信号回路はステップ量を制御しようとするため、対応
するパルスは位相検出器入力へ同時に到達し、これはク
ロック信号周期が８時間ステップと一致した時にこうな
る。それ数制御信号回路は位相検出器と協力動作して調
節器として機能してクロック信号周期に応じてステップ
量を調節する。制御信号回路は比例及び集積化調節機能
を有すること・が望ましい。

第１図による装置では、信号遅延装置と第２図に図示し
た比較制御装置の組合せの全体が第１信号遅延装置でス
テップ量を制御する仕事を有するため、これはクロック
信号周期に対して一定の関係を有している。第３図は同
一の仕事を有する信号遅延装置と比較１ｉＩＪＩＩｌ装
置の組合せの別な実施例を図示する。

第３図の装置は第２図と同じ型式のパルス整形器１０′
、スイッチ２９、遅延素子を構成する第２図と同一型式
の８個の直列接続遅延要素１１−１８の群、位相検出器
１９′、第２図の制御回路と同じ仕事の制御信号回路２
０′、カウンタ３０を含む。

カウンタ３ｏは、スイッチ２９の制御入力、位相検出器
１９′の制御入力、遅延要素１１−１８の２進制御入力
に接続された２進制御信号の出力を有する。カウンタ３
０はクロック信号を受取ってその周期をカウントすると
共に、一定数のクロック信号周期の後にその２進制御信
号の論理２進値を定期的に変更する。

パルス整形器１０′はカウンタの２進制御信号の論理２
進値の変化に対応する周期の相互に時間偏位したパルス
列を出力に発生する。スイッチ２９は２進制御信号が一
定の論理値を有している時パルス整形器の一方の入力か
らのパルスを遅延要素１１へ転送し、２進制御信号が反
対の論理値を有している時にはパルス整形器の第２人力
から°遅延要素１１ヘパルスを転送する。それ故遅延要
素１１はパルス整形器の一方及び他方の出力から交互に
パルスを受取る。２送信号の値に応じて、各遅延要素１
１−１８は短長どちらかの時間遅延をパルスに与える。

遅延要素の短長遅延間の差は１時間ステップである。２
進制御信号の変化はパルス整形器のパルス列へ調節され
従ってパルス整形器の一方の出力から位置検出器へのパ
ルスはパルス整形器の他方の出力から位相検出器へのパ
ルスより８時間ステップだけ遅延要素１１−１８により
遅延される。パルス整形器の異なる出力からのパルス間
の時間シフトはそれ故パルスが位相検出器へ到達する時
８時間ステップだけ増減される。

位相検出器１９′はその出力上に受信パルス間の時間遅
延を表わす出力信号を発生し、この遅延はパルス整形器
出力上の対応パルス間の時間遅延と遅延素子の８時間ス
テップの世に応答する。

制御信号回路２０’は位相検出器からの出力信号を受取
り、この出力信号に応答して遅延素子の全遅延要素１１
−１８のステップ量を制御するアナログ制御信号ａを発
生する。同一のアナログ制御信号ａが第１図の第１信号
遅延装置１のステップ量も制御する。アナログ制御信号
ａにより、制御信号回路はステップ量を制御しようとし
、従って８時間ステップはクロック信号周期に対応する
。

制御信号回路は本明細囚では比例集積化調節機能を有す
ることが望ましい。

第４図では第１信号遅延装置と関連する検出比較制御装
置の実施例が図示されている。この装置は、第２図−第
３図の要素１１−１８．２１−２８と同一型式の９個の
直列接続遅延要素３１−３９の群と、シフトレジスタ４
０．各々が要素１１−１８．３１−３８と同一型式の２
個の直列接続遅延要素４１−４６を有する３群と、全周
期遅延要素４７、半周期遅延要素４８、半周期シフト用
の第１シフト論理部４９、時間ステップ・シフト用の第
２シフト論理部、スイッチ５１、第１０Ｒゲート５２、
第２ＯＲゲート５３を含む。

全遅延要素３１−３９．４０−４６は第２図の制御信号
回路２０又は第３図の２０′、又は第１図の対応する比
較制御装置４から遅延要素１１−１８と同じアナログ制
御信号ａを供給される。加えて、遅延要素３１−３９は
各々シフトレジスタのその各レジスタ出力から２進制御
信号ｂｉ−ｂ９を供給される。遅延要素４１．４３．４
４は論理値１の２進制御信号を供給され、一方遅延要素
４２．４５．４６は論理値Ｏの２進制御信号を供給され
る。り０ツク信号ＯＬは全周期及び半周期遅延要素へ供
給される。

シフトレジスタ４０は２つのレジスタ入力を有し、その
左方は論理値０の２進信号を、その右方は論理値１の２
進信号を供給される。シフトレジスタはＯＲゲート５２
の出力に接続した左側シフト入力とＯＲゲート５３の出
力に接続した右側シフト入力とを有する。加えて、シフ
トレジスタはスイッチ５１上の制御入力へ接続した２進
制御信号用の出力を有する。

シフトレジスタは遅延要素３１−３９の数と丁度同じ２
進数記憶用のレジスタ位置を有する。各レジスタ位置で
レジスタは遅延要素３１−３９の内の１つの２進制御入
力に接続した出力を有する。

一定の遅延要素への２進制御信号ｂｘは対応するレジス
タ位置Ｘに記憶されているものと同じ論理値、すなわち
１又は０を有する。それ故遅延要素３１−３９の全体遅
延はシフトレジスタ中の０と１の数に依存する。右側レ
ジスタ入力から左へ１をシフト入力することにより、又
は左側レジスタ入力から右へＯをシフト入力することに
より、遅延要素３１−３９の全遅延は時間ステップと等
しく段階的に変更可能である。

簡単に言うと、第２図と第３図の実施例間の差は以下の
ように要約できる。第２図では遅延装置はパルス整形器
からの異なるパルスを遅延させる２個の遅延装置を含む
。第３図では、遅延装置はパルス整形器からの異なるパ
ルスを遅延させるための時分割多重で用いられる１個の
遅延装置のみを含む。

復元されるべきデータ信号は遅延要素３１の信号入力へ
送られる。第２シフト論理部５０は遅延要素４２，４４
．４６上の信号出力に接続した遅延データ信号用の３つ
の入力を有する。各々が２個の直列接続遅延要素を有す
る３群があるため、異なる組合せの２進制御信号が供給
され、シフト論理部５ｏの３人力上のデータ信号は１時
間ステップだけ相互に時間シフトされる。遅延要素４２
への信号出力へ接続されている入力上のデータ信号は残
りの入力の一方に到着する対応するデータ信号より１時
間ステップ前に到着するが、ステップシフト論理部５０
の残りの入力の他方に到着する対応するデータ信号より
１時間ステップ後に到着する。

ステップシフト論理部５０はＯＲゲート５２の入力へ接
続された第１出がとＯＲゲート５３の入力に接続された
第２出力とを有する。ステップシフト論理部はクロック
信号により定まる第１検出時ｔ、にその３人力上のデー
タ信号を検出し、対応する検出の結果を比較する。３デ
一タ信号全ての対応する検出が同じ２進結果を与える時
、ステップシフト論理部はそのどの出力にもシフトパル
スを発生しない。反対に、遅延要素４４又は４６から受
取ったデータ信号の一方の検出結果が残りの入力両方の
対応するデータ信号の検出結果と異なる時には、ステッ
プシフト論理部はその出力のどちらかにシフト・パルス
を発生する。どちらの出力にパルスが発生されるかはど
ちらの検出が他方両方とは異なる２進結果を与えるかに
依存する。

ステップシフト論理部の検出は第５図に図示されている
。３つの２進デ一タ信号全ての検出は検出時ｔ、に同時
に発生する。データ信号は右から左へ各入力上に発生す
る、すなわち第５図で上のデータ信号は中央のデータ信
号の１時間ステップ後に時間シフトされ、一方下のデー
タ信号は中央のデータ信号の１時間ステップ前に時間シ
フトされる。明瞭な図面を得るため、時間ステップの量
はクロック信号周期に対して誇張されてい棒。

検出時間ｔ、は中央のデータ信号の異なる２進値間の移
行に対して中央にない。このことは、上下のデータ信号
が中央のデータ信号に対して時間シフトされていること
と組合されて、下のデータ信号の検出結果がある場合に
は中央のデータ信号の対応する検出結果から偏位してい
ることを意味する。反対に、上のデータ信号の検出結果
は中央のデータ信号の対応する検出結果と全ｔ　時で一
致している。第５図を観察することにより、全てのデー
タ信号を検出時に対して第５図でいく分左ヘシフトした
場合、すなわち全データ信号をすこしだけさらに遅延さ
せると、下のデータ信号の検出結果は中央のデータ信号
の検出結果と常に一致するようになることが直ちに理解
できる。このようなさらなる遅延は第２シフト論理部が
実行することである。このさらなる遅延は、クロック信
号により決定される検出時間ｔ、は中央のデータ信号の
異なる２進値間の転移に対して少なくともある程度まで
中央に置かれることを意味する。このことは又、中央の
データ信号はクロック信号により決定される検出時間へ
向けて位相合せされるということにより表現可能である
。

第６図は第５図のデータ信号と比較して遅延された３つ
のデータ信号の検出を図示する。中央のデータ信号の異
なる２進値間の転移に対してここではどの検出時ｔ、も
中央にはない。このことは、上下のデータ信号が中央の
データ信号に対して時間シフトしていることと組合せて
、上のデータ信号の検出結果がある場合には中央のデー
タ信号の対応する検出結果から偏位していることを意味
する。反対に、全ｔ８時の下のデータ信号の検出結果は
中央のデータ信号の対応する検出結果と一致している。

第６図を観察することにより、検出時ｔ、に対して図面
のいく分布側へ全データ信号をシフトした場合、すなわ
ち全データ信号の遅延をいく分減少させた場合、上のデ
ータ信号の任意のｔ５時の検出結果は中央のデータ信号
の検出結果と常に一致する。このようなデータ信号の遅
延の減少は第２のシフト論理が実行するものである。

この減少は、クロック信号により定まる検出時ｔ、は中
央のデータ信号の異なる２進値間の転位に対して少なく
ともある程度まで中央にあることを意味する二これは又
中火のデータ信号はクロック信号により定まる検出時へ
向けて位相を合されると言うことにより表現可能である
。

上述のデータ信号の位相合せは大体１のパルス比を有す
るデータ信号に対して十分機能する。反対に、データ信
号パルス比が１から著しくずれている場合には問題があ
る。この問題を解決するため、第４図の装置は半クロツ
ク信号周期に対応する時間ステップだけ要素３１−３９
の遅延を増減させるための第１シフト論理部４９を有す
る。

第１シフト論理部４９は遅延要素４２．４７゜４８の信
号出力に接続した遅延データ信号用の３つの入力を有す
る。要素４７．４８の遅延は各々全及び半クロツク信号
周期に達する。それ故シフト論理部４９の入力上の信号
は各々半及び全クロック信号周期だけ相互に時間シフト
される。シフト論理部はクロック信号により定まる検出
時にその３人力上のデータ信号を検出し、対応する検出
の２進結果を互いに比較する。３デ一タ信号全ての対応
する検出が同じ２進結果を与えた場合、シフト論理部４
９はスイッチ５１へ接続した出力上にシフト・パルスは
発生しない。遅延要素４８からのデータ信号の検出結果
が要素４２又は４７のどちらかからの対応する検出結果
と一致する時も、シフト論理部４９はシフト・パルスを
発生しない。

反対に、遅延要素４７からのデータ信号の検出結果が要
素４２からのデータ信号の検出結果と一致しているが、
要素４８からの信号の検出結果が他の両者とも異なって
いる場合には、シフト論理部はその出力にいくつかのシ
フト・パルスを発生する。発生されるシフト・パルス数
は半クロツク信号周期に対応する時間ステップ数に一致
する。従って、８時間ステップが全クロック信号周期に
対応する場合、シフト論理部４９は適当な場合に４シフ
ト・パルスを発生する。

シフトレジスタからの２進＄１１１１１信号に応答して
、スイッチ５１はＯＲゲート５２への第１出力又はＯＲ
ゲート５３への第２出力のどちらかを介して可能なシフ
ト・パルスを進める。シフトレジスタからの２進制御信
号はシフトレジスタ位置の半分以上が１を記憶している
場合に一方の２進値を有し、前記位置の半分以下が１を
記憶している場合に反対の２進値を有する。半分以上の
位置が１を記憶している場合、それ酸シフト論理部４９
からのパルスは、要素３１−３９中の遅延が半クロツク
信号周期だけ増加するのと同じステップだけシフトレジ
スタが右ヘシフトされることを生じる。

反対に、半分以下の位置が１を記憶している場合、シフ
ト論理部からのパルスは、遅延要素３１−３９の遅延全
体が半クロツク信号周期だけ減少されるのと同じステッ
プだけシフトレジスタが左ヘシフトされることを生じる
。

第７図では検出時ｔ、の３デ一タ信号の検出が図示され
ている。上のデータ信号はパルス比１を有し、その論理
レベル間の転位は検出時に対して中央にある。中央のデ
ータ信号は上のものに対応するが、高レベルでは短周期
、低レベルでは長周期を有するよう歪んでいる。従って
そのパルス比は実質的に１からずれている。下のデータ
信号も上のものに対応するが、高レベルでは長周期、低
レベルでは短周期を有するよう歪んでいる。従ってこの
パルス比も実質的に１からずれている。

第７図から、検出時ｔ、が信号の異なるレベル間の転位
に対して中央にある時には歪んだデータ信号の検出は歪
まない信号のものと同じ結果を与えることがわかる。

第８図では、第７図に対応しているが時間シフトしてい
る３つのデータ信号の検出が図示されており、検出時ｔ
、は信号の異なる論理レベル間の転位に対して中央にな
い。パルス比１のデータ信号では第７図の同じ検出結果
が得られる。反対に、ある検出時には歪み信号では誤っ
た結果が得られる。第８図の全てのデータ信号がクロッ
ク信号周期の半分だけ時間シフトされる場合は検出結果
は３信号全てに対して正しい。半クロツク信号周期のこ
のような時間シフトは第１シフト論理部４９が実行する
ものである。

第９図及び第１０図は第１シフト論理部によるデータ信
号検出を図示している。第９図の信号は全て第７図又は
第８図の中央の信号に対応し、クロック信号周期の半分
だけ相互に時間シフトされている。第１０図の信号は全
て第７図又は第８図の下の信号に対応し、クロック信号
周期の半分だけ相互に時間シフトされている。検出時ｔ
　８では、同時に検出した上下の信号から中央のデータ
信号の検出が異なっている結果が得られる。この異なる
結果は、半クロツク信号周期の遅延を変更する必要性の
基準として第１シフト論理部４９で利用される。

第１１図には、第２データ信号を復元し、この信号をク
ロック信号ＣＬに対して位相合せする装置が図示されて
いる。第１１図による装置は第１図によるものとは第３
信号遅延装置５と第３検出比較制御装Ｗ６が異なる。装
置５，６は装置１゜２と同様に別々にかつ共同して機能
するが、入力ＩＮ２で受取った第２データ信号を再生す
る。第３信号遅延装置５は装＠４から第１及び第２信号
遅延装置と同じアナログ制御信号ａをその第２制御入力
に受取る。装置１−６は共通のＶＬＳ１回路の一部とし
て設計されることが望ましい。

本発明は上述の実施例又は図面に図示したものに限定さ
れない。例えば、第２図又は第３図によるものとはいく
分異なる装置とい（分異なる方法４゜ を用いて時間ステップ量をクロック信号周期に関係づけ
ることも考えられる。遅延要素の数は第１及び第２信号
遅延装置で同じである必要性はなく、その数も９以上又
は８以下でもよい。第１シフト論理部はフィルタ機能の
論理回路を含みつる。この時シフト論理部は、遅延要素
４８からのデータ信号の検出結果が残りの両信号の検出
結果と異なると直ちにシフト点数を発生しない。代りに
、検出結果が所定の方法で１回以上、例えば３回の連続
検出で異なった後のみにシフト論理部はシフトパルスを
発生する。

第２シフト論理部も第１シフト論理部と同様のフィルタ
機能の論理回路を有することもそれ自体者えうる。これ
以上の修正も本発明の範囲内で考えられつる。

【図面の簡単な説明】

第１図は本発明によるデータ信号の復元を実施する装置
の非常に簡略化した実施例を示す図、第２図から第４図
までは第１図による装置に含まれうる装置の実施例を示
す図、第５図及び第６図は等しく遅延されたパルス比１
の検出データ信号を示す図、第７図及び第８図は異なる
パルス比を有する検出データ信号を示す図、第９図及び
第１０図は異なって遅延されかつ１から非常に偏位した
パルス比を有する検出データ信号を示す図、第１１図は
本発明によるいくつかのデータ信号の復元を実施する装
置を示す図。 １．３．５・・・信号遅延装置、２．４．６・・・比較
制御装置、１０・・・パルス整形器、１１−１８．２１
−２８・・・遅延要素、１９・・・位相検出器、２０・
・・制御信号回路、２９・・・スイッチ、３０・・・カ
ウンタ、３１−３９．４１−４６・・・遅延要素、４０
・・・シフトレジスタ、４９．５０・・・シフト論理部
。

Claims (11)

【特許請求の範囲】
1. （１）少なくとも第１データ信号を再生し、利用可能な
   周期クロック信号に対して第１データ信号を位相合せす
   る方法において、第１信号は第１信号遅延装置の助けに
   より遅延され、前記第１信号遅延装置は複数個の実質的
   に等しい時間ステップで段階的に変更可能な遅延時間を
   有し、時間ステップの大きさは制御可能であり、第１復
   元データ信号はクロック信号により定まる第１検出時に
   遅延第１データ信号を検出することにより作成され、異
   なる検出時の検出結果が比較され、比較結果に応答して
   時間ステップ数を変更することにより第１遅延装置の遅
   延時間が段階的に変更され、第１のものと同様の型式の
   第２信号遅延装置を配置してその時間ステップは少なく
   とも１つの周辺因子に対して第１装置と実質的に同じ大
   きさと応答を与えるようにし、第２遅延装置の複数時間
   ステップの量はクロック信号周期に関係し、第１及び第
   ２両信号遅延装置の時間ステップは同時に制御されて従
   つて時間ステップの量はクロック信号周期に対して一定
   の関係にあることを特徴とする第１データ信号を再生し
   、利用可能な周期クロック信号に対して第１データ信号
   を位相合せする方法。
2. （２）請求項第１項記載の方法において、関係付け過程
   で２つの関係信号は第２信号遅延装置の助けによりクロ
   ック信号から作成され、一方の関係信号は第２関係信号
   に対して一定の時間ステップ数遅延され、遅延後の２つ
   の関係信号の位相は比較され、遅延後の両関係信号間に
   は一定の相互位相位置が存在する方法。
3. （３）請求項第１項記載の方法において、関係付け過程
   でクロック信号から第１関係信号と第２関係信号が作成
   され、前記関係信号はクロック信号周期に応答して周期
   と相互位相位置を与えられ、第１関係信号は第２信号遅
   延装置の助けにより第２関係信号に対して一定の時間ス
   テップ数遅延され、遅延後の２つの信号の位相が比較さ
   れ、遅延後の両関係信号間に一定の相互位相位置が存在
   するよう時間ステップ量が制御される方法。
4. （４）請求項第１項記載の方法において、第１遅延装置
   と同じ型式の第２信号遅延装置中に２個の遅延素子を配
   置することにより、その時間ステップは少なくとも１つ
   の周辺因子に対して第１遅延装置と実質的に同じ大きさ
   と応答を与えられるようにし、関係付け過程ではクロッ
   ク信号から第１関係信号と第２関係信号が作成され、こ
   れらの信号はクロック信号周期に応答して周期と相互位
   相位置を与えられ、２個の遅延素子の遅延時間は一定の
   時間ステップ数だけ異なるよう調節され、関係信号の一
   方は遅延装置の一方の助けにより遅延され、関係信号の
   他方は他方の遅延装置の助けにより遅延され、遅延後の
   関係信号の位相の１つが比較され、位相比較の結果に応
   答して時間ステップの量が制御される方法。
5. （５）請求項第２項記載の方法において、第２データ信
   号を復元し、これを利用可能なクロック信号に対して位
   相合せし、第２データ信号は第３信号遅延装置の助けに
   より遅延され、第２復元データ信号はクロック信号によ
   り定まるある第２検出時に遅延第２信号を検出すること
   により作成され、検出時の第２データ信号の検出結果は
   互いに比較され、第３信号遅延装置による第２データ信
   号の遅延は比較結果に応答して時間ステップ数を変更す
   ることにより段階的に変更される方法。
6. （６）少なくとも第１データ信号を復元し、利用可能な
   周期クロック信号に対して第１データ信号を位相合せす
   る装置において、第１データ信号を受信遅延させるよう
   接続した第１信号遅延装置を含み、前記第１信号遅延装
   置は実質的に等しい時間ステップ段階的に変更可能な信
   号の時間遅延を有し、前記時間ステップは制御可能な大
   きさを有し、第１遅延データ信号を受信するよう接続し
   た検出装置を含み、前記検出装置はクロック信号により
   定まるある第１検出時に遅延第１データ信号を検出し、
   遅延第１データ信号の検出結果を比較し、検出結果に応
   答して第１信号遅延装置の遅延の時間ステップ数を制御
   するよう接続された第１比較制御装置を含み、第１のも
   のと同じ型式の第２信号遅延装置であって、第１及び第
   ２信号遅延装置に接続した第２比較制御装置により少な
   くとも１つの周辺因子に対して第１信号遅延装置と実質
   的に同じ応答をその時間ステップが与えるように配置さ
   れ、第２比較制御装置はクロック信号周期又はクロック
   信号周期の一部の量を表わす第１量を第２信号遅延装置
   の複数時間ステップの量を表わす第２量に関係付け、第
   ２比較制御装置はクロック信号周期に対して一定の関係
   となるよう信号遅延装置中の時間ステップの大きさを同
   時に制御する第１データ信号を復元し、利用可能な周期
   クロック信号に対して第１データ信号を位相合せする装
   置。
7. （７）請求項第６項記載の装置において、第１及び第２
   量は、クロック信号から得られ、第２信号遅延装置の助
   けにより異なる量だけ遅延された２つの関係信号間の位
   相差を構成する装置。
8. （８）請求項第６項記載の装置において、クロック信号
   から第１及び第２関係信号を作成する装置を特徴とし、
   該関係信号はクロック信号周期に応答する周期と相互位
   相位置を有し、第２信号遅延装置は一方の関係信号が第
   ２関係信号に対して一定の時間ステップ数だけ遅延され
   ることを実行するよう接続され、関係中の第２比較制御
   装置は遅延後の２つの関係信号の位相を互いに比較し、
   第２比較制御装置は位相比較の結果に応答して信号遅延
   装置の時間ステップの大きさを制御する装置。
9. （９）請求項第６項記載の装置において、第１信号遅延
   装置と同じ型式の第２遅延装置中の２個の遅延素子であ
   って、その時間ステップは少なくとも１つの周辺因子に
   対して第１信号遅延装置と実質的に同じ大きさと応答を
   与えられるように配置されている前記２個の遅延素子と
   、クロック信号周期に応答する周期と相互位相位置を有
   する第１及び第２関係信号をクロック信号から作成する
   装置と、を特徴とし、第１及び第２遅延装置は異なる遅
   延時間だけ自身の関係信号を遅延させるよう各々接続さ
   れ、前記遅延時間は一定の時間ステップ数だけ異なり、
   第２比較制御装置は関係付け過程で遅延後の２つの関係
   信号の位相位置を比較し、第２比較制御装置は位相比較
   の結果に応答して信号遅延装置の時間ステップの大きさ
   を制御する装置。
10. （１０）請求項第６項記載の装置において、第２データ
    信号も復元し、これを利用可能なクロック信号に対して
    位相合せし、第２データ信号を受信遅延させるよう接続
    した第３信号遅延装置を特徴とし、第３検出装置はクロ
    ック信号と第３信号遅延装置により遅延された第２デー
    タ信号とを受信するよう接続され、前記第３検出装置は
    利用可能なクロック信号により定まる一定の第２検出時
    に遅延第２データ信号を検出し、検出結果を比較し第２
    データ信号の検出の結果に応答して第３信号遅延装置で
    の第２データ信号の遅延の時間ステップ数を制御するよ
    う接続した第３比較制御装置を特徴とし、第２比較制御
    装置は又第１及び第２信号遅延装置の時間ステップと同
    時に第３信号遅延装置の時間ステップの大きさを制御す
    るよう接続されている装置。
11. （１１）請求項第６項記載の装置において、信号遅延装
    置は共通の集積回路の形式で製造され、共通の電圧源か
    ら供電される装置。