JP3092660B2 - ランダムな時刻情報から基準クロックを再生するｐｌｌとその方法 - Google Patents
ランダムな時刻情報から基準クロックを再生するｐｌｌとその方法Info
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
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Description
【０００１】
【発明の属する技術分野】本発明は、転送された基準ク
ロックの再生に用いられる位相同期ループ、以下ＰＬＬ
という、に関し、特にＭＰＥＧ２（Moving Picture Exp
erts Group 2）等の現行ＴＶ以上の画像符号化に使用さ
れる基準クロックの転送方式における受信側の基準クロ
ック再生用のディジタルＰＬＬに関する。
ロックの再生に用いられる位相同期ループ、以下ＰＬＬ
という、に関し、特にＭＰＥＧ２（Moving Picture Exp
erts Group 2）等の現行ＴＶ以上の画像符号化に使用さ
れる基準クロックの転送方式における受信側の基準クロ
ック再生用のディジタルＰＬＬに関する。
【０００２】
【従来の技術】動画像のディジタル転送方式を検討して
いるＩＳＯのＭＰＥＧの仕様等によると、送信側は、カ
ウンタで計数している基準クロックの計数値をランダム
な時間間隔で読み出して、数値情報として送出し、受信
側は、ＰＬＬによって送信側から送られてきた数値情報
の計数値と、受信側で計数している受信基準クロックの
計数値とを比較してその差を数値情報として求め、この
数値情報によって送信側に同期した基準クロックを再生
する。この数値情報により基準クロックを再生する方法
としてディジタル信号処理型のＰＬＬが知られている。
いるＩＳＯのＭＰＥＧの仕様等によると、送信側は、カ
ウンタで計数している基準クロックの計数値をランダム
な時間間隔で読み出して、数値情報として送出し、受信
側は、ＰＬＬによって送信側から送られてきた数値情報
の計数値と、受信側で計数している受信基準クロックの
計数値とを比較してその差を数値情報として求め、この
数値情報によって送信側に同期した基準クロックを再生
する。この数値情報により基準クロックを再生する方法
としてディジタル信号処理型のＰＬＬが知られている。
【０００３】例えば、Ｊ．ガロドニック（Joseph Garod
nick）等がIEEE Transactions on Communications, vo
l. COM-22, NO.6,JUNE 1974 に「Response of an All D
igital Phase-Locked Loop 」として、１次、２次及び
３次の全ディジタル型のＰＬＬのシミュレーションと実
験結果について報告されている。
nick）等がIEEE Transactions on Communications, vo
l. COM-22, NO.6,JUNE 1974 に「Response of an All D
igital Phase-Locked Loop 」として、１次、２次及び
３次の全ディジタル型のＰＬＬのシミュレーションと実
験結果について報告されている。
【０００４】このディジタル信号処理型のＤＰＬＬの動
作について図７に示すブロック図を参照して説明する。
作について図７に示すブロック図を参照して説明する。
【０００５】雑音を含む受信ＦＭ波の入力は、帯域幅Ｂ
のバンドパスフィルタＢＰＦにより帯域制限されてＸ
（ｔ）となり、サンプリングされたのち、Ａ／Ｄ変換器
により２進符号に変換されてディジタル信号Ｘｋとな
る。ディジタル信号ＸｋはＶＣＯの出力Ｗｋとともに位
相比較器である乗算器に入力されて位相誤差信号Ｅｋを
発生する。位相誤差信号Ｅｋは、ディジタルフィルタを
通ってＶＣＯの制御信号Ｙｋとなり新しいＶＣＯ出力Ｗ
ｋ＋１を決定する。一方制御信号Ｙｋはループの出力と
してＤ／Ａ変換器により階段状信号にされたのち、ＬＰ
Ｆによりアナログ信号Ｙ（ｔ）として取り出される。デ
ィジタルフィルタの型には、線形のパス、線形プラス積
分型のパス、及び線形プラス積分型プラス二重積分型の
パスがあり、それぞれ、１次、２次及び３次のＤＰＬＬ
と呼ばれる。
のバンドパスフィルタＢＰＦにより帯域制限されてＸ
（ｔ）となり、サンプリングされたのち、Ａ／Ｄ変換器
により２進符号に変換されてディジタル信号Ｘｋとな
る。ディジタル信号ＸｋはＶＣＯの出力Ｗｋとともに位
相比較器である乗算器に入力されて位相誤差信号Ｅｋを
発生する。位相誤差信号Ｅｋは、ディジタルフィルタを
通ってＶＣＯの制御信号Ｙｋとなり新しいＶＣＯ出力Ｗ
ｋ＋１を決定する。一方制御信号Ｙｋはループの出力と
してＤ／Ａ変換器により階段状信号にされたのち、ＬＰ
Ｆによりアナログ信号Ｙ（ｔ）として取り出される。デ
ィジタルフィルタの型には、線形のパス、線形プラス積
分型のパス、及び線形プラス積分型プラス二重積分型の
パスがあり、それぞれ、１次、２次及び３次のＤＰＬＬ
と呼ばれる。
【０００６】
【発明が解決しようとする課題】上述の従来のディジタ
ル信号処理型ＰＬＬでは、送信クロック情報が一定周期
でサンプリングされているものとして処理されているの
で、ランダムな時間間隔でサンプリングされた情報で駆
動するとジッタ抑圧特性が不定となり、伝送品質の劣化
を招くという問題点がある。
ル信号処理型ＰＬＬでは、送信クロック情報が一定周期
でサンプリングされているものとして処理されているの
で、ランダムな時間間隔でサンプリングされた情報で駆
動するとジッタ抑圧特性が不定となり、伝送品質の劣化
を招くという問題点がある。
【０００７】すなわち、ディジタル信号処理型ＤＰＬＬ
においては、基本素子である１次低域濾波器及び積分器
が遅延量Ｔｓ秒の固定遅延素子で構成されているので、
一定の差分時間で演算される。しかし、サンプル間隔が
ランダムなときは、数値情報の到着時刻のバラツキか
ら、遅延素子による遅延量がその都度変動して遅延素子
で決定される時定数が変動し、従ってＰＬＬの周波数特
性がその都度変動するため、ジッタ抑圧特性が不定とな
る。
においては、基本素子である１次低域濾波器及び積分器
が遅延量Ｔｓ秒の固定遅延素子で構成されているので、
一定の差分時間で演算される。しかし、サンプル間隔が
ランダムなときは、数値情報の到着時刻のバラツキか
ら、遅延素子による遅延量がその都度変動して遅延素子
で決定される時定数が変動し、従ってＰＬＬの周波数特
性がその都度変動するため、ジッタ抑圧特性が不定とな
る。
【０００８】本発明の目的は、ランダムな時刻情報から
ジッタ帯域が一定不変な基準クロックを再生できるＰＬ
Ｌを提供することにある。
ジッタ帯域が一定不変な基準クロックを再生できるＰＬ
Ｌを提供することにある。
【０００９】
【課題を解決するための手段】本発明は、時間積分を表
す式１
す式１
【００１０】
【数１】 を
【００１１】
【数２】 に置き換えて表すことができることに着眼して、Δｔを
受信カウンタの現在の計数値Ｔ（ｉ）と前回の計数値Ｔ
（ｉ−１）との時間差から求め、各構成要素の演算子と
してΔｔを用いることにより、遅延素子がランダムな時
刻情報にも対応して動作するように構成されたものであ
る。
受信カウンタの現在の計数値Ｔ（ｉ）と前回の計数値Ｔ
（ｉ−１）との時間差から求め、各構成要素の演算子と
してΔｔを用いることにより、遅延素子がランダムな時
刻情報にも対応して動作するように構成されたものであ
る。
【００１２】本発明による完全２次系ＰＬＬは、送信側
の基準クロックを計数するカウンタと同一構成を有し
て、受信した基準クロックを計数する受信カウンタと、
受信カウンタの出力を所定の期間記憶するメモリと、送
信側からカウンタの計数値が送られてくる度に受信カウ
ンタの計数値を読み出して、送られてきた計数値と受信
カウンタの計数値と比較する減算器と、受信カウンタの
現在の計数値と前回の計数値との差分時間を算出する差
分時間演算器と、減算器の出力のゲインを減衰する第１
の減衰器と、第１の減衰器の出力をさらに減衰する第２
の減衰器と、第２の減衰器の出力を差分時間演算器で算
出した差分時間を基に積分する積分器と、第１の減衰器
の出力と積分器の出力を加算する加算器と、加算器の加
算結果を電圧信号に変換する変換器と、変換器により変
換された電圧信号を入力して受信カウンタに出力する電
圧制御発振器とを有する。
の基準クロックを計数するカウンタと同一構成を有し
て、受信した基準クロックを計数する受信カウンタと、
受信カウンタの出力を所定の期間記憶するメモリと、送
信側からカウンタの計数値が送られてくる度に受信カウ
ンタの計数値を読み出して、送られてきた計数値と受信
カウンタの計数値と比較する減算器と、受信カウンタの
現在の計数値と前回の計数値との差分時間を算出する差
分時間演算器と、減算器の出力のゲインを減衰する第１
の減衰器と、第１の減衰器の出力をさらに減衰する第２
の減衰器と、第２の減衰器の出力を差分時間演算器で算
出した差分時間を基に積分する積分器と、第１の減衰器
の出力と積分器の出力を加算する加算器と、加算器の加
算結果を電圧信号に変換する変換器と、変換器により変
換された電圧信号を入力して受信カウンタに出力する電
圧制御発振器とを有する。
【００１３】本発明による３次系ＰＬＬは、２次系ＰＬ
Ｌの減算器と差分時間演算器との出力を入力して、出力
を第１の減衰器に入力する１次低域濾波器を設けたもの
である。
Ｌの減算器と差分時間演算器との出力を入力して、出力
を第１の減衰器に入力する１次低域濾波器を設けたもの
である。
【００１４】本発明の動作及び作用については、例え
ば、１次低域濾波器の場合について説明する。
ば、１次低域濾波器の場合について説明する。
【００１５】図４は１次低域濾波器の構成図、図５はＺ
平面上の展開図、図６はこの回路の周波数応答特性を示
す図である。
平面上の展開図、図６はこの回路の周波数応答特性を示
す図である。
【００１６】１次低域濾波器は、図４に示すように、Ｒ
Ｃ回路で構成することができる。このとき、周波数伝達
特性Ｙ（ｊω）は、
Ｃ回路で構成することができる。このとき、周波数伝達
特性Ｙ（ｊω）は、
【００１７】
【数３】 すなわち、Ｓ平面上では、
【００１８】
【数４】 となる。ここに、Ａは系の利得であり、１次低域濾波器
の時定数１／ＲＣの逆数である。
の時定数１／ＲＣの逆数である。
【００１９】この伝達特性を差分化によりＺ平面に展開
すると、
すると、
【００２０】
【数５】 となる。ここで、Ｚ-1は遅延素子で、Δｔ＝Ｔ（ｉ）−
Ｔ（ｉ−１）なる遅延を発生し、時刻Ｔ（ｉ−１）に受
信したデータを時刻Ｔ（ｉ）に出力する。
Ｔ（ｉ−１）なる遅延を発生し、時刻Ｔ（ｉ−１）に受
信したデータを時刻Ｔ（ｉ）に出力する。
【００２１】（４）式に（５）式を代入すると
【００２２】
【数６】 ここで、ａ＝Ａ・Δｔ， ｂ＝１／（１＋Ａ・Δｔ）
である。
である。
【００２３】図６に示すＺ平面上に展開された１次低域
濾波器の周波数応答特性は、最大サンプリング間隔Ｔを
０．１秒に設定している。ここで、Δｔ＝０．０１秒の
示す１０Ｈｚ以下の特性は、（３）式の示す特性と一致
する。
濾波器の周波数応答特性は、最大サンプリング間隔Ｔを
０．１秒に設定している。ここで、Δｔ＝０．０１秒の
示す１０Ｈｚ以下の特性は、（３）式の示す特性と一致
する。
【００２４】４Ｈｚ以下においては、Δｔが変動しても
均一な特性が得られることが確認される。
均一な特性が得られることが確認される。
【００２５】なお、Δｔ＝０．１ｓにおいて、５Ｈｚの
点でピークが発生しているが、有意な周波数領域がサン
プリング定理によりサンプリング周波数の１／２以下な
ので特に問題はない。
点でピークが発生しているが、有意な周波数領域がサン
プリング定理によりサンプリング周波数の１／２以下な
ので特に問題はない。
【００２６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２７】図１は本発明の第１実施例の２次系ＰＬＬ
の回路図である。
の回路図である。
【００２８】図１において、この第１実施例の２次系Ｐ
ＬＬは、送信側で基準クロックをカウンタで計数してそ
の計数結果を時間間隔Ｔ秒より短いランダムな時間間隔
で読み出し、読み出された時刻情報を転送する基準クロ
ック転送方式の受信側の２次系ＰＬＬで、送信側の基準
クロックを計数するカウンタと同一構成を有して、受信
した基準クロックを計数する受信カウンタ４−１と、受
信カウンタ４−１の出力を所定の期間記憶するメモリ４
−２と、送信側からカウンタの計数値が送られてくる度
に受信カウンタ４−１の計数値を読み出して、送られて
きた計数値と受信カウンタの計数値と比較する減算器４
−３と、受信カウンタ４−１の現在の計数値と前回の計
数値との差分時間を算出する差分時間演算器４−４と、
減算器４−３の出力のゲインを減衰する第１の減衰器４
−５と、第１の減衰器４−５の出力をさらに減衰する第
２の減衰器４−６と、第２の減衰器４−６の出力を差分
時間演算器４−４で算出した差分時間を基に積分する積
分器４−７と、第１の減衰器４−５の出力と積分器４−
７の出力を加算する加算器４−８と、加算器４−８の加
算結果を電圧信号に変換する変換器４−９と、変換器４
−９により変換された電圧信号を入力して受信カウンタ
４−１に出力する電圧制御発振器４−１０とを有する。
ＬＬは、送信側で基準クロックをカウンタで計数してそ
の計数結果を時間間隔Ｔ秒より短いランダムな時間間隔
で読み出し、読み出された時刻情報を転送する基準クロ
ック転送方式の受信側の２次系ＰＬＬで、送信側の基準
クロックを計数するカウンタと同一構成を有して、受信
した基準クロックを計数する受信カウンタ４−１と、受
信カウンタ４−１の出力を所定の期間記憶するメモリ４
−２と、送信側からカウンタの計数値が送られてくる度
に受信カウンタ４−１の計数値を読み出して、送られて
きた計数値と受信カウンタの計数値と比較する減算器４
−３と、受信カウンタ４−１の現在の計数値と前回の計
数値との差分時間を算出する差分時間演算器４−４と、
減算器４−３の出力のゲインを減衰する第１の減衰器４
−５と、第１の減衰器４−５の出力をさらに減衰する第
２の減衰器４−６と、第２の減衰器４−６の出力を差分
時間演算器４−４で算出した差分時間を基に積分する積
分器４−７と、第１の減衰器４−５の出力と積分器４−
７の出力を加算する加算器４−８と、加算器４−８の加
算結果を電圧信号に変換する変換器４−９と、変換器４
−９により変換された電圧信号を入力して受信カウンタ
４−１に出力する電圧制御発振器４−１０とを有する。
【００２９】ここで、送信側において基準カウンタで基
準クロックをΔtの間計数し結果を受信側に送出する。
受信側ではＶＣＸＯの出力である受信した基準クロック
を受信カウンタで計数し、送信側からカウンタの計数値
が送られてくる度に受信カウンタの計数値を読み出し、
送られてきた計数値と受信カウンタの計数値との差を求
めることによりΔｔ間に現れる送信の基準クロックと受
信側の基準クロックとの差を４−３の減算器によって求
める。
準クロックをΔtの間計数し結果を受信側に送出する。
受信側ではＶＣＸＯの出力である受信した基準クロック
を受信カウンタで計数し、送信側からカウンタの計数値
が送られてくる度に受信カウンタの計数値を読み出し、
送られてきた計数値と受信カウンタの計数値との差を求
めることによりΔｔ間に現れる送信の基準クロックと受
信側の基準クロックとの差を４−３の減算器によって求
める。
【００３０】図３は積分器４−７の構成図である。積分
器の伝達特性は、
器の伝達特性は、
【００３１】
【数７】 Ｚ平面に展開すると、
【００３２】
【数８】 となる。
【００３３】この２次系のＰＬＬは、特にΔｔを受信カ
ウンタ４−１の現在の計数値Ｔ（ｉ）と前回の計数値Ｔ
（ｉ−１）の時間差から演算し、積分器４−７の演算子
としてΔｔを用いることにより、ランダムな時刻情報に
対して遅延素子がΔｔに対応して動作する。
ウンタ４−１の現在の計数値Ｔ（ｉ）と前回の計数値Ｔ
（ｉ−１）の時間差から演算し、積分器４−７の演算子
としてΔｔを用いることにより、ランダムな時刻情報に
対して遅延素子がΔｔに対応して動作する。
【００３４】次に、本発明による３次系のＰＬＬは、２
次系ＰＬＬの減算器と差分時間演算器との出力を入力し
て、出力を第１の減衰器に入力する１次低域濾波器を設
けたものである。
次系ＰＬＬの減算器と差分時間演算器との出力を入力し
て、出力を第１の減衰器に入力する１次低域濾波器を設
けたものである。
【００３５】図２は、本発明による３次系のＰＬＬの１
実施例のブロック回路図である。
実施例のブロック回路図である。
【００３６】図２において、この第２施例の３次系ＰＬ
Ｌは、送信側の基準クロックを計数するカウンタと同一
構成を有して、受信した基準クロックを計数する受信カ
ウンタ５−１と、受信カウンタ５−１の出力を所定の期
間記憶するメモリ５−２と、送信側からカウンタの計数
値が送られてくる度に受信カウンタ５−１の計数値を読
み出して、送られてきた計数値と受信カウンタの計数値
と比較する減算器５−３と、受信カウンタ５−１の現在
の計数値と前回の計数値との差分時間を算出する差分時
間演算器５−４と、減算器５−３の出力に差分時間演算
器５−４で算出した差分時間を用いて動作する１次低域
濾波器５−５と、１次低域濾波器５−５の出力のゲイン
を減衰する第１の減衰器５−６と、第１の減衰器５−６
の出力をさらに減衰する第２の減衰器５−７と、第２の
減衰器５−７の出力を差分時間演算器５−４で算出した
差分時間を基に積分する積分器５−８と、第１の減衰器
５−６の出力と積分器５−８の出力を加算する加算器５
−９と、加算器５−９の加算結果を電圧信号に変換する
変換器５−１０と、変換器５−１０により変換された電
圧信号を入力して受信カウンタ５−１に出力する電圧制
御発振器５−１１とを有する。
Ｌは、送信側の基準クロックを計数するカウンタと同一
構成を有して、受信した基準クロックを計数する受信カ
ウンタ５−１と、受信カウンタ５−１の出力を所定の期
間記憶するメモリ５−２と、送信側からカウンタの計数
値が送られてくる度に受信カウンタ５−１の計数値を読
み出して、送られてきた計数値と受信カウンタの計数値
と比較する減算器５−３と、受信カウンタ５−１の現在
の計数値と前回の計数値との差分時間を算出する差分時
間演算器５−４と、減算器５−３の出力に差分時間演算
器５−４で算出した差分時間を用いて動作する１次低域
濾波器５−５と、１次低域濾波器５−５の出力のゲイン
を減衰する第１の減衰器５−６と、第１の減衰器５−６
の出力をさらに減衰する第２の減衰器５−７と、第２の
減衰器５−７の出力を差分時間演算器５−４で算出した
差分時間を基に積分する積分器５−８と、第１の減衰器
５−６の出力と積分器５−８の出力を加算する加算器５
−９と、加算器５−９の加算結果を電圧信号に変換する
変換器５−１０と、変換器５−１０により変換された電
圧信号を入力して受信カウンタ５−１に出力する電圧制
御発振器５−１１とを有する。
【００３７】ここで、送信側において基準カウンタで基
準クロックをΔｔの間計数し、その結果を受信側に送出
する。受信側ではＶＣＸＯの出力である受信した基準ク
ロックを受信カウンタで計数し、送信側からカウンタの
計数値が送られてくる度に受信カウンタの計数値を読み
出し、送られてきた計数値と受信カウンタの計数値との
差を求めることにより、Δｔ間に現れる送信の基準クロ
ックと受信側の基準クロックとの差を４−３および５−
３の減算器によって求める。また３次系のＰＬＬは、特
にΔｔを受信カウンタ５−１の現在の計数値Ｔ（ｉ）と
前回の計数値Ｔ（ｉ−１）の時間差から演算し、１次低
域濾波器５−５及び積分器５−８の演算子としてΔｔを
用いることにより、ランダムな時刻情報に対して遅延素
子がΔｔに対応して動作する。
準クロックをΔｔの間計数し、その結果を受信側に送出
する。受信側ではＶＣＸＯの出力である受信した基準ク
ロックを受信カウンタで計数し、送信側からカウンタの
計数値が送られてくる度に受信カウンタの計数値を読み
出し、送られてきた計数値と受信カウンタの計数値との
差を求めることにより、Δｔ間に現れる送信の基準クロ
ックと受信側の基準クロックとの差を４−３および５−
３の減算器によって求める。また３次系のＰＬＬは、特
にΔｔを受信カウンタ５−１の現在の計数値Ｔ（ｉ）と
前回の計数値Ｔ（ｉ−１）の時間差から演算し、１次低
域濾波器５−５及び積分器５−８の演算子としてΔｔを
用いることにより、ランダムな時刻情報に対して遅延素
子がΔｔに対応して動作する。
【００３８】
【発明の効果】上述のように本発明は、受信カウンタの
現在の計数値Ｔ（ｉ）と前回の計数値Ｔ（ｉ−１）との
差の時間から演算してΔｔを求め、各構成要素の演算子
としてΔｔを用いることにより、遅延素子がランダムな
時刻情報にも対応して動作することが可能となり、ジッ
タ抑圧特性が一定の周波数伝達特性のＰＬＬが実現でき
る効果がある。
現在の計数値Ｔ（ｉ）と前回の計数値Ｔ（ｉ−１）との
差の時間から演算してΔｔを求め、各構成要素の演算子
としてΔｔを用いることにより、遅延素子がランダムな
時刻情報にも対応して動作することが可能となり、ジッ
タ抑圧特性が一定の周波数伝達特性のＰＬＬが実現でき
る効果がある。
【図１】本発明の第１実施例の２次系ＰＬＬのブロック
回路図である。
回路図である。
【図２】本発明の第２実施例の３次系ＰＬＬのブロック
回路図である。
回路図である。
【図３】差分化時間間隔で動作する積分器のブロック回
路図である。
路図である。
【図４】１次低域濾波器のブロック回路図である。
【図５】１次低域濾波器をＺ平面上に展開した図であ
る。
る。
【図６】Ｚ平面上に展開された１次低域濾波器の周波数
応答特性である。
応答特性である。
【図７】従来の典型的なディジタルＰＬＬのブロック回
路図である。
路図である。
４−１，５−１ 受信カウンタ ４−２，５−２ メモリ ４−３，５−３ 減算器 ４−４，５−４ 差分時間演算器 ４−５，５−６ 第１の減衰器 ４−６，５−７ 第２の減衰器 ４−７，５−８ 積分器 ４−８，５−９ 加算器 ４−９，５−１０ 変換器 ４−１０，５−１１ 電圧制御（水晶）発振器、ＶＣＸ
Ｏ ５−５ １次低域濾波器
Ｏ ５−５ １次低域濾波器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/181 H04L 7/033 H04N 5/00 - 7/24
Claims (8)
- 【請求項１】 送信側において基準クロックを計数し
て、その計数結果を所定の時間間隔Ｔ秒より短いランダ
ムな時間間隔で読み出し、読み出された時刻情報の値を
転送し、受信側において受信した基準クロックを電圧制
御発振器で再生し、再生した受信基準クロックを計数し
てクロック計数値と時刻情報を求めて送信側の基準クロ
ックの位相に同期した基準クロックを再生する基準クロ
ック転送方式の受信側のＰＬＬにおいて、 受信側の現在の計数値と前回の計数値から両者の差分時
間を算出する差分時間算出手段と、 算出した差分時間を演算子とする、１次低域濾波器もし
くは積分器を有することを特徴とするＰＬＬ。 - 【請求項２】 前記受信側のＰＬＬは、送信側の基準ク
ロック計数カウンタと同一構成を有し、受信した基準ク
ロックを計数する受信カウンタと、 送信側からカウンタの計数値が送られてくる度に受信カ
ウンタの計数値を読み出して、送られてきた計数値と受
信カウンタの計数値とを比較する減算器と、 受信カウンタの現在の計数値と前回の計数値との差分時
間を算出する差分時間演算器と、 減算器の出力のゲインを減衰する第１の減衰器と、 第１の減衰器の出力をさらに減衰する第２の減衰器と、 第２の減衰器の出力を差分時間演算器で算出した差分時
間を基に積分する積分器と、 第１の減衰器の出力と積分器の出力を加算する加算器
と、 加算器の加算結果を電圧信号に変換する変換器と、 変換器の出力の電圧信号を入力して制御信号に変換して
受信カウンタに出力する電圧制御発振器とを有する請求
項１に記載のＰＬＬ。 - 【請求項３】 前記受信側のＰＬＬは、送信側の基準ク
ロック計数カウンタと同一構成で、受信した基準クロッ
クを計数する受信カウンタと、 送信側からカウンタの計数値が送られてくる度に受信カ
ウンタの計数値を読み出して、送られてきた計数値と受
信カウンタの計数値と比較する減算器と、 受信カウンタの現在の計数値と前回の計数値との差分時
間を算出する差分時間演算器と、 減算器の出力と差分時間演算器の出力を入力する１次低
域濾波器と、 １次低域濾波器の出力のゲインを減衰する第１の減衰器
と、 第１の減衰器の出力をさらに減衰する第２の減衰器と、 第２の減衰器の出力を差分時間演算器で算出した差分時
間を基に積分する積分器と、 第１の減衰器の出力と積分器の出力を加算する加算器
と、 加算器の加算結果を電圧信号に変換する変換器と、 電圧信号により制御された出力を受信カウンタに入力す
る電圧制御発振器とを有する請求項１に記載のＰＬＬ。 - 【請求項４】 送信側において基準クロックを計数し
て、その計数結果を所定の時間間隔Ｔ秒より短いランダ
ムな時間間隔で読み出し、読み出された基準クロックの
計数値とその時刻情報を転送し、受信側において受信し
た基準クロックを電圧制御発振器で再生し、再生した受
信クロックを計数してクロック計数値と時刻情報を求め
て、送信側の基準クロックの位相に同期した基準クロッ
クを再生するＰＬＬの基準クロック再生方法において、 受信側の現在の計数値と前回の計数値から両者の差分時
間を算出する差分時間算出手段を備え、 送信側の基準クロックと受信側の基準クロックを比較す
る減算器により両者の差を求めて、差分時間の間に発生
した位相誤差とし、 前記 差の値を、前記差分時間算出手段により算出された
差分時間を演算子とする１次低域濾波器により高周波を
濾波し、 １次低域濾波器の出力を減衰器により減衰し、 減衰結果を電圧信号に変換し、 変換された電圧信号を電圧制御発振器に入力して受信基
準クロックを再生し、 再生した基準クロックを受信基準カウンタに帰還するこ
とを特徴とする不完全２次系ＰＬＬの基準クロック再生
方法。 - 【請求項５】 送信側において基準クロックを計数し
て、その計数結果を所定の時間間隔Ｔ秒より短いランダ
ムな時間間隔で読み出し、読み出された基準クロックの
計数値とその時刻情報を転送し、受信側において受信し
た基準クロックを電圧制御発振器で再生し、再生した受
信クロックを計数してクロック計数値と時刻情報を求め
て、送信側の基準クロックの位相に同期した基準クロッ
クを再生する基準クロック転送方式の受信側の基準クロ
ック再生方法において、 受信側の現在の計数値と前回の計数値から両者の差分時
間を算出する差分時間算出手段を備え、 送信側の基準クロックと受信側の基準クロックを比較す
る減算器により両者の差を求め、 差の値を、第１の減衰器により減衰し、 第１の減衰器の出力を更に第２の減衰器により減衰し、 第２の減衰器の出力を、前記差分時間算出手段により算
出された差分時間を演算子とする積分器により積分し、 第１の減衰器の出力と、積分器の出力を加算し、 加算結果を電圧信号に変換し、 変換された電圧信号を電圧制御発振器に入力して受信基
準クロックを再生し、 再生した基準クロックを受信基準カウンタに帰還するこ
とを特徴とする完全２次系ＰＬＬの基準クロック再生方
法。 - 【請求項６】 送信側において基準クロックを計数し
て、その計数結果を所定の時間間隔Ｔ秒より短いランダ
ムな時間間隔で読み出し、読み出された基準クロックの
計数値とその時刻情報を転送し、受信側において受信し
た基準クロックを電圧制御発振器で再生し、再生した受
信クロックを計数してクロック計数値と時刻情報を求め
て、送信側の基準クロックの位相に同期した基準クロッ
クを再生する基準クロック転送方式の受信側の基準クロ
ック再生方法において、 受信側の現在の計数値と前回の計数値から両者の差分時
間を算出する差分時間算出手段を備え、 送信側の基準クロックと受信側の基準クロックを比較す
る減算器により両者の差を求め、 差の値を、前記差分時間算出手段により算出された差分
時間を演算子とする１次低域濾波器により高周波を濾波
し、 １次低域濾波器の出力を第１の減衰器により減衰し、 第１の減衰器の出力を更に第２の減衰器により減衰し、 第２の減衰器の出力を、前記差分時間算出手段により算
出された差分時間を演算子とする積分器により積分し、 第１の減衰器の出力と、積分器の出力を加算し、 加算結果を電圧信号に変換し、 変換された電圧信号を電圧制御発振器に入力して受信基
準クロックを再生し、 再生した基準クロックを受信基準カウンタに帰還するこ
とを特徴とする３次系ＰＬＬの基準クロック再生方法。 - 【請求項７】 前記１次低域濾波器は、入力信号Ｘｉｎ
に第１の系数ａを乗じる第１の乗算器と、第１の乗算器
の出力に第２の系数ｂを乗じる第２の乗算器と、出力信
号Ｘｏｕｔを遅延時間Δｔだけ遅らせる遅延回路と、前
記遅延回路の出力に第２の系数ｂを乗じる第３の乗算器
と、第２の乗算器と第３の乗算器の出力を入力してその
加算結果を出力信号Ｘｏｕｔとして出力する加算器とか
らなり、前記第１の系数ａ及び第２の系数ｂが、それぞ
れ、回路の時定数１／ＲＣの逆数である定数Ａ及び遅延
時間Δｔとにより定められる１次低域濾波器である請求
項４または６に記載のＰＬＬの基準クロック再生方法。 - 【請求項８】 前記積分器は、入力信号Ｘｉｎに遅延時
間Δｔを乗ずる乗算器と、出力信号Ｘｏｕｔを遅延時間
Δｔだけ遅延して帰還する遅延回路と、前記遅延回路を
介して帰還される信号及び前記乗算器の出力が入力さ
れ、入力された両者の加算結果を出力信号Ｘｏｕｔとし
て出力する加算器とによって構成される積分器である請
求項５または６に記載のＰＬＬの基準クロック再生方
法。
Priority Applications (5)
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|---|---|---|---|
| JP35119397A JP3092660B2 (ja) | 1997-12-19 | 1997-12-19 | ランダムな時刻情報から基準クロックを再生するｐｌｌとその方法 |
| CNB981231993A CN1137538C (zh) | 1997-12-19 | 1998-12-11 | 从随机时间信号恢复标准时钟的锁相环 |
| EP19980124050 EP0924862A3 (en) | 1997-12-19 | 1998-12-17 | PLL for reproducing standard clock from random time information |
| US09/215,339 US6496553B1 (en) | 1997-12-19 | 1998-12-18 | PLL for reproducing standard clock from random time information |
| CA 2256583 CA2256583C (en) | 1997-12-19 | 1998-12-18 | Pll for reproducing standard clock from random time information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35119397A JP3092660B2 (ja) | 1997-12-19 | 1997-12-19 | ランダムな時刻情報から基準クロックを再生するｐｌｌとその方法 |
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|---|---|
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| JP3092660B2 true JP3092660B2 (ja) | 2000-09-25 |
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ID=18415690
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|---|---|---|---|
| JP35119397A Expired - Fee Related JP3092660B2 (ja) | 1997-12-19 | 1997-12-19 | ランダムな時刻情報から基準クロックを再生するｐｌｌとその方法 |
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| JPH08161829A (ja) | 1994-12-01 | 1996-06-21 | Canon Inc | デジタル情報再生装置及びデジタルｐｌｌ装置 |
| JPH08321772A (ja) | 1995-05-24 | 1996-12-03 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
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| JPH09205564A (ja) | 1996-01-29 | 1997-08-05 | Oki Electric Ind Co Ltd | クロック生成回路 |
| JP3617171B2 (ja) | 1996-03-22 | 2005-02-02 | ソニー株式会社 | エンコーダ装置及び方法、デコーダ装置及び方法、並びに信号伝送方法 |
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1997
- 1997-12-19 JP JP35119397A patent/JP3092660B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-11 CN CNB981231993A patent/CN1137538C/zh not_active Expired - Fee Related
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- 1998-12-18 US US09/215,339 patent/US6496553B1/en not_active Expired - Lifetime
- 1998-12-18 CA CA 2256583 patent/CA2256583C/en not_active Expired - Fee Related
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