JPH09191417A

JPH09191417A - クロック再生装置

Info

Publication number: JPH09191417A
Application number: JP246196A
Authority: JP
Inventors: Minoru Hirata; 稔平田
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1996-01-10
Filing date: 1996-01-10
Publication date: 1997-07-22

Abstract

(57)【要約】【課題】従来のクロック再生装置は、引き算器はＣＲ
値とＬＣ値の全ビットの引き算を実行しているため、回
路規模が大きくなる。ループ内の伝達関数を動作状態に
かかわらず固定しているため、ＣＲ値の受信頻度が大き
く変化すると、再生動作の効率が悪くなってしまい、定
常カウント誤差を０にする制御は実現できない。【解決手段】桁数縮小器１２は入力されたＣＲ値の桁
数を縮小し、動作開始の一番初めなどに縮小値をＬＣカ
ウンタ２０にセットする。引き算器１３は桁数の縮小さ
れたＣＲ値とＬＣカウンタ２０のＬＣ値と引き算する。
引き算器１３の出力差分値は、可変演算器１５、フィル
タ係数可変のディジタルフィルタ１６、アナログフィル
タ１８を経てＶＣＸＯ１９の出力発振周波数を制御す
る。ＶＣＸＯ１９の出力信号はＬＣカウンタ２０でカウ
ントされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック再生装置に
係り、特にエンコーダ側の基準クロックをデコーダ側で
再生するクロック再生装置に関する。

【０００２】

【従来の技術】国際標準の画像圧縮方式であるＭＰＥＧ
（Moving Picture Experts Group）システムでは、デコ
ーダにおいて時刻基準となる同期情報の値を、エンコー
ダ側で意図した値にセット、校正するために、送信側で
あるエンコーダが基準クロックのカウント値（以下、Ｃ
Ｒ（ＣｌｏｃｋＲｅｆｅｒｅｎｃｅ）値という）を時
刻基準参照値として送信データの一部に挿入して伝送
し、受信側のデコーダでは受信したＣＲ値と内部の局部
的なクロックのカウント値（以下、ＬＣ（Ｌｏｃａｌ
Ｃｌｏｃｋ）値という）を比較、演算処理して受信側の
クロックの発振周波数を制御する。これにより、デコー
ダではエンコーダのＣＲ値を再生することができる。

【０００３】ここで、エンコーダは水晶発振器から出力
される２７ＭＨｚ±２０ｐｐｍ（すなわち、２７ＭＨｚ
±５４０Ｈｚ）の基準クロックに基づいてエンコード作
業を行っている。同時に、この基準クロックは下位３０
０進数９ビット上位１６進数３３ビットのカウンタでカ
ウントされており、このカウント値が前記ＣＲ値として
使用される。従って、ＣＲ値は、下位３００進数９ビッ
ト、上位１６進数３３ビットの計４２ビットである。

【０００４】このＣＲ値の下位３００進数９ビットは、
ＭＰＥＧ規格で定められた９０ｋＨｚ（＝２７［ＭＨ
ｚ］／３００）のシステムクロックをデコーダで再現す
るためであり、上位１６進数３３ビットは、９０ｋＨｚ
のシステムクロックでの計測値で１日２４時間の範囲を
表現できるようにするためである。

【０００５】図１１は上記のＣＲ値に基づいてクロック
再生を行う従来のクロック再生装置の一例のブロック図
を示す。同図において、エンコーダより送信され、デコ
ーダで受信されたＣＲ値は引き算器５１により後述のカ
ウンタ５５の出力ＬＣ値と引き算された後、Ｄ／Ａ変換
器５２でディジタル・アナログ変換される。このＤ／Ａ
変換器５２の出力アナログ信号は、低域フィルタ（ＬＰ
Ｆ）５３により不要な高周波数成分が除去された後、電
圧制御発振器（ＶＣＯ）５４に制御電圧として印加さ
れ、その出力発振周波数を可変制御する。

【０００６】ＶＣＯ５４の出力発振周波数は２７ＭＨｚ
であり、再生クロックとして出力される一方、カウンタ
５５により分周されて９０ｋＨｚとされ、引き算器５１
にＬＣ値として入力される。また、カウンタ５５は入力
ＣＲ値がセットされる。これにより、引き算器５１、Ｄ
／Ａ変換器５２、ＬＰＦ５３、ＶＣＯ５４及びカウンタ
５５からなる一巡のフィードバックループ回路により、
入力ＣＲ値に同期し、エンコーダのシステムクロックと
完全に周波数の一致したシステムクロックを再生するこ
とができる。

【０００７】

【発明が解決しようとする課題】しかるに、上記の従来
のクロック再生装置は、引き算器５１はＣＲ値とＬＣ値
との差分値の絶対値を考慮しないで、４２ビットのＣＲ
値の全ビットとの引き算を実行しているため、引き算器
５１、Ｄ／Ａ変換器５２、カウンタ５５などの回路規模
が大きくなるという問題がある。

【０００８】また、従来のクロック再生装置では、ルー
プ内の伝達関数を動作状態にかかわらず固定しているた
め、ＣＲ値の受信頻度が大きく変化すると、再生動作の
効率が悪くなってしまい、また、定常カウント誤差を０
にする制御は実現できない。

【０００９】更に、従来のクロック再生装置では、ロッ
ク動作を早くするため、ループゲインを大きくすると、
ジッタが大きいときには得ようとする映像信号の色副搬
送波の変化率（スルーレート）が大きくなり過ぎるとい
う問題もある。

【００１０】本発明は以上の点に鑑みなされたもので、
回路規模を縮小し得るクロック再生装置を提供すること
を目的とする。

【００１１】また、本発明の他の目的は、動作状態に応
じて最適なループ伝達関数制御ができるクロック再生装
置を提供することにある。

【００１２】更に、本発明の他の目的は、定常カウント
誤差を０にできるクロック再生装置を提供することにあ
る。

【００１３】

【課題を解決するための手段】本発明は上記の目的を達
成するため、本発明は、受信したデータから抽出したＸ
ビットの基準クロックのカウント値を入力信号として受
け、その下位Ｙビット（Ｘ＞Ｙ）に桁数を縮小すると共
に、このＹビットの下位（Ｙ−１）ビットの値に差分値
を考慮した値を補正加算して出力する桁数縮小器と、桁
数縮小器のＹビット出力値と生成したカウント値とを、
それらの大小関係に応じてＹビット出力値の下位（Ｙ−
１）ビットとカウント値との引き算を行って差分値を得
る引き算器と、入力制御信号に応じて出力発振周波数が
可変制御される可変周波数発振器と、引き算器の出力差
分値に応じた制御信号を生成して可変周波数発振器の出
力発振周波数を可変制御して基準クロックの再生クロッ
クを出力させる制御信号生成手段と、可変周波数発振器
の出力再生クロックをカウントして生成したカウント値
を引き算器へ出力するカウンタとを有する構成としたも
のである。

【００１４】この発明では引き算器に入力される基準ク
ロックのカウント値の桁数ＸビットがＹビットに縮小さ
れているため、（Ｘ−Ｙ）ビットの桁数削減により回路
規模を縮小できる。

【００１５】また、本発明は引き算器と制御信号生成手
段の間に設けられ、入力差分値と外部入力演算係数との
演算を行う可変演算器と、引き算器、可変演算器、制御
信号生成手段、可変周波数発振器及びカウンタからなる
一巡のフィードバックループのロック状態を引き算器の
出力差分値及び制御信号生成手段の出力制御信号に基づ
いて判定するロック状態判定手段と、ロック状態判定手
段によりロック状態到達前と判定されたときに比し、ロ
ック状態到達と判定されたときのループゲインを小さく
する演算係数を可変演算器に入力する演算係数算出手段
とを有する構成としたものである。

【００１６】本発明では、可変演算器及び演算係数算出
手段により、ロック状態に到達するまでのループゲイン
をロック状態時よりも大きく制御できる。

【００１７】また、本発明は引き算器と制御信号生成手
段の間に設けられ、入力差分値のフィルタリングを外部
入力フィルタ係数に応じて行うフィルタと、引き算器、
フィルタ、制御信号生成手段、可変周波数発振器及びカ
ウンタからなる一巡のフィードバックループのロック状
態を引き算器の出力差分値及び制御信号生成手段の出力
制御信号に基づいて判定するロック状態判定手段と、ロ
ック状態判定手段によりロック状態到達前と判定された
ときに比し、ロック状態到達と判定されたときのフィル
タの遮断周波数を低くするフィルタ係数をフィルタに入
力するフィルタ係数選択手段とを有することを特徴とす
る。

【００１８】この発明では、ロック状態判定時にはロッ
ク状態到達前よりもフィルタの遮断周波数が低くされる
ため、比較的短い周期のジッタをロック状態時に低減で
きる。

【００１９】また、本発明によれば、演算係数算出手段
を、ロック状態判定手段によりロック状態到達と判定さ
れたときは、引き算器の出力差分値に基づき、制御信号
をロック状態時の制御の中心点の値に移行するように制
御する演算係数を出力する構成としたことを特徴とす
る。

【００２０】更に、本発明によれば、引き算器を、桁数
縮小器の今回のＹビット出力値と今回生成したカウント
値との差分値を、今回のＹビット出力値と前回のＹビッ
ト出力値との差分値で除算した値を生成出力する構成と
したことを特徴とする。

【００２１】

【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。図１は本発明になるクロック再生装置の一
実施の形態のブロック図を示す。同図において、図示し
ないエンコーダより送信されたパケットデータはデコー
ダにより受信され、ＣＲ入力器１１に供給される。この
パケットデータは、エンコーダが生成したエレメンタリ
・ストリーム（ＥＳ：Elementary Stream）をある長さ
でパケット化したもので、例えば図２に示すようなパケ
ットサイズド・エレメンタリ・ストリーム（ＰＥＳ：Pa
cketized Elementary Stream）パケットである。図２に
おいて、ＰＥＳパケットは先頭にヘッダ３１が付加さ
れ、続いて４２ビットのＣＲ値３２、付加情報３３が多
重され、最後にＥＳデータ３４が多重された構成であ
る。

【００２２】パケット化されたＥＳデータは応用システ
ムのフォーマットに従い、他のパケットと混合される。
混合の際、ＣＲ値は各パケットがデコーダバッファに入
力終了した時に、パケットの生成時刻を示すＣＲ値とし
て矛盾しないよう、値を補正した後に挿入される。

【００２３】このパケットデータは図１のＣＲ入力器１
１に入力され、ここでＣＲ入力器１１に有効なパケット
のみ抽出され、その中からＣＲ値が抽出されて桁数縮小
器１２に供給される。桁数縮小器１２は本発明の要部を
なす回路部で、その詳細な動作は後述するが、入力され
た４２ビットのＣＲ値の桁数を縮小し、動作開始の一番
初め、不連続を示すフラグ情報を得た場合、及び動作を
初期化する指示を外部又は本装置内のロック状態判定器
２２から受けた場合だけ、その桁数縮小出力値を１６進
のＬＣカウンタ２０にセットする。

【００２４】桁数縮小器１２の出力値（桁数が縮小され
たＣＲ値）は引き算器１３に供給され、ここで１６進の
ＬＣカウンタ２０のカウント値（ＬＣ値）と引き算され
る。ここで、ＣＲ値とＬＣ値の差の絶対値について説明
する。この実施の形態ではＣＲ値とＬＣ値の差分値を制
御に用いるが、両者の差の絶対値が小さければ４２ビッ
トの引き算やＬＣカウンタは必要ない。両者の差の絶対
値について見当をつけると以下のようになる。いま、Ｌ
Ｃ値を生成するために２７ＭＨｚ±２００ｐｐｍのＶＣ
ＸＯを使用すると、エンコーダ基準クロックとの１秒当
りの差は最大２２０ｐｐｍ、すなわち５９４０Ｈｚとな
る。逆に、３０ビット分の差が生じるには、この最大ず
れ状態が約５０時間続くことになる。従って、差の絶対
値は３０ビットあれば十分すぎるほど表現できる。な
お、３０ビットという桁数は３２ビットＣＰＵ処理に因
んで検討したものである。

【００２５】次に、引き算器１３の動作について図３と
共に説明する。図３はＣＲ値とＬＣ値を（Ｍ−１）ビッ
トのフルスケールで打ち切った場合、（Ｍビット目まで
使用）の差の計算方法を示す。ただし、この場合、以下
の２つの条件が必要になる。

【００２６】第１の条件は、ＣＲ値とＬＣ値の差の絶対
値が（Ｍ−２）ビットフルスケール未満であることであ
る。これは、図中、パターン番号の判断を間違わないた
めの条件である。第２の条件は、ＣＲ値を下位９ビット
と上位３３ビットを１６進数で揃え、（Ｍ−１）ビット
分の範囲に変換したとき、その値域が（Ｍ−１）ビット
のフルスケールまで連続して変化するよう上手に桁数の
縮小が行われていることである。なお、上位ビットを単
純にカットした後、１６進数変換するとフルスケールま
で連続して変化しない。この桁数の縮小方法については
後述する。

【００２７】図３において、縦軸は１０進数の値、横軸
は時間であり、実線ＡはＣＲ値で（Ｍ−１）ビットオー
ルの値「０」から（Ｍ−１）ビットオール「１」の値
「２^M-1−１」まで周期的に直線的に変化し、一点鎖線
Ｂは図１のＬＣカウンタ２０により得られるＬＣ値が、
図１の回路によって入力ＣＲ値に追従して変化した場合
を示している。この場合、次の判定をするため、ＬＣ
値、ＣＲ値の差の絶対値が２^M-2−１未満であることが
条件であるため、ＣＲ値とＬＣ値との大小関係によって
パターンＩ〜パターンIIIまでの３つのパターンに分け
る。引き算器１３はこの３つのパターンのうちどのパタ
ーンに属するかによってＣＲ値とＬＣ値の差を算出す
る。

【００２８】パターンＩは差分の絶対値が２^M-2−１未
満のときであり、このときの差分値はＣＲ値のＭ−１ビ
ット目から１ビット目までで表される値（これをＡ［Ｍ
−１．．１］で表すものとする）からＬＣ値のＭ−１ビ
ット目から１ビット目までで表される値（これをＢ［Ｍ
−１．．１］で表すものとする）を差し引いた値であ
る。パターンII及びIIIは差分の絶対値が２^M-2−１以上
の場合である。

【００２９】これらの３つのパターンの判定方法と差分
値の計算式をまとめると、表１に示すようになる。ただ
し、表１中［ａ］はＡ［Ｍ−１．．１］であり、［ｂ］
はＢ［Ｍ−１．．１］である。

【００３０】

【表１】次に、上記の引き算器１３による引き算を実現するため
の桁数縮小器１２による桁数縮小動作について説明す
る。引き算器１３による引き算を実現するためには、図
３に実線Ａで示したように、桁数を（Ｍ−１）ビットに
縮小したＣＲ値は、その値域が（Ｍ−１）ビットのフル
スケールまで連続して鋸波状に変化するように桁数の縮
小が行われていることが前提である。

【００３１】ここで、ＣＲ値は下位３００進数９ビッ
ト、上位１６進数３３ビットのカウント値であるため、
上位３３ビットに３００を乗じて下位ビットに加えるこ
とで１６進数に変換できる。ただし、この変換後の値は
４２ビットのフルスケールまで変化しない。下位９ビッ
トが３００進数であり、フルスケールまで変化しないか
らである。

【００３２】同様に、下位３００進数９ビット、上位１
６進数３３ビットのうち、下位９ビットと上位３３ビッ
トのうちの下からＮビットを使用し１６進数変換する
と、そのときの（９＋Ｎ）ビットのうちの下位９ビット
は３００進数であり、「０」から「２９９」までしか変
化しないから、図４に破線Ｉで示すように「０」から
「３００×２^N−１」までの値域でしか変化しない。す
なわち、１６進数に変換された（９＋Ｎ）ビットは、
「２^9+N−１」までのフルスケールのうち、「３００×
２^N−１」までの値域しか用いていないこととなる。

【００３３】そこで、変換された（９＋Ｎ）ビットの最
上位ビットをカットして（９＋Ｎ−１）ビットとする
と、この場合の値は図４に実線IIで示すように、「０」
から「２^9+N-1 −１（＝５１２×２^N-1−１）」まで直
線的に増加した後、「０」に戻り、次に「（３００×２
^N−１）−（５１２×２^N-1−１）＝Ｄ［Ｎ］」まで直線
的に増加し、再び「０」に戻る。

【００３４】従って、この場合は図４にIIで示すように
ギザギザ変化を繰り返し、図３に実線Ａで示したような
鋸波状の変化とならないから、変換された（９＋Ｎ）ビ
ットの最上位ビットをカットして単純に（９＋Ｎ−１）
ビットとしただけでは引き算器１３による引き算ができ
ない。図３と共に説明したように、パターンに応じて引
き算するためには、鋸波状の変化をする特性である必要
があるからである。

【００３５】そこで、この実施の形態では、上記のギザ
ギザ変化をきれいな鋸波状の変化とするために以下のよ
うな補正を施す。まず、１回目の補正について考える。
実線IIの小さい方のギザギザ変化は、（９＋Ｎ）ビット
の最上位ビットの変化により検出できる（この検出方法
は小さい方の変化点には何回目でも適用できる）。そこ
で、この最上位ビットの変化（具体的には「０」から
「１」への変化）を検出した瞬間以降に、小さいギザギ
ザ変化分の値Ｄ［Ｎ］を２回目の小さいギザギザ変化ま
での間加算し続けることにより、１回目の補正ができ
る。この１回目の補正を図５にａで示す。

【００３６】同様に、２回目以降の補正については、２
回目以降の小さなギザギザ変化が検出される毎に、その
検出以降更に変化分のＤ［Ｎ］を水増しして加算し続け
ればよい。一方、加算分自体及び加算結果Ｃは「５１２
×２^N-1−１」までの値域であることを考慮すると、Ｋ
回目の補正分ＣＯＭＰ（Ｋ）及び加算結果Ｃは値域上限
の論理積（又は剰余）をとって次のように表せる。

【００３７】ＣＯＭＰ（Ｋ）＝｛（Ｋ×Ｄ［Ｎ］）｝＆
｛（５１２×２^N-1−１）｝Ｃ＝｛Ｂ＋ＣＯＭＰ（Ｋ）｝＆｛（５１２×２^N-1−
１）｝（ただし、＆は論理積を示す記号、Ｂは（９＋Ｎ−１）
ビットで表される値）なお、図５のｂは２回目の補正、ｃは３回目の補正を示
す。この補正により、ギザギザ変化を図５に実線III
で、図６に実線IVで示すようなきれいな鋸波状に変換で
きる。なお、図６の上半分の図はＮ＝１１の場合の具体
的な値の変化を示す。

【００３８】しかし、この補正ではこのままではＫの値
がＫ＝０のときから順番に数えていかないと解らない。
途中再生等の場合を考慮すると、Ｋは受信するＣＲ値か
ら直接見出す必要がある。この問題は、ＣＲ値の構成か
らＮを０から順番に増やして考えていくと、結局、１６
進数変換の際カットした上位（３３−Ｎ）ビット、及び
使用した（９＋Ｎ）ビットの最上位ビットを合わせた値
の上位（３４−Ｎ）ビットの値が上記Ｋの値に相当して
いることが解る。この補正により、ＣＲ値の桁数を（９
＋Ｎ）ビットに縮小して（９＋Ｎ−１）ビット同士の引
き算を行うことができる。

【００３９】再び図１に戻って説明するに、引き算器１
３により引き算された桁数が縮小されたＣＲ値とＬＣカ
ウンタ２０よりのＬＣ値との差分値は、メモリ１４に蓄
積される一方、可変演算器１５、ディジタルフィルタ１
６、Ｄ／Ａ変換器１７及びアナログフィルタ１８をそれ
ぞれ経てアナログ制御電圧として電圧制御型水晶発振器
（ＶＣＸＯ）１９に印加され、その出力発振周波数２７
ＭＨｚを可変制御する。このＶＣＸＯ１９の出力信号は
ＬＣカウンタ２０によりカウントされる。このカウンタ
２０のカウント値ＬＣは引き算器１３に入力されると共
にメモリ１４に蓄積される。

【００４０】これにより、引き算器１３、可変演算器１
５、ディジタルフィルタ１６、Ｄ／Ａ変換器１７、アナ
ログフィルタ１８、ＶＣＸＯ１９及びＬＣカウンタ２０
よりなる一巡のフィードバックループによりＶＣＸＯ１
９の出力発振周波数は入力ＣＲ値の変化に同期するよう
に制御される。

【００４１】なお、桁数縮小器１２により引き算器１３
において引き算するＣＲ値とＬＣ値のビット数を従来よ
りも少なくできるので、引き算器１３などの回路を簡略
化できると共に、引き算器１３をＣＰＵを用いて演算動
作させた場合は、処理時間を従来に比べて短縮すること
ができる。

【００４２】また、メモリ１４には、ディジタルフィル
タ１６より取り出されたＶＣＸＯ１９のディジタル制御
信号が蓄積される。更に、アナログフィルタ１８より取
り出されたＶＣＸＯ１９のアナログ制御電圧はＡ／Ｄ変
換器２１に供給されて再びディジタル制御信号に変換さ
れた後、ロック状態判定器２２に供給される。ロック状
態判定器２２はこのディジタル制御信号とメモリ１４か
ら読み出されたディジタル信号とに基づいて、上記フィ
ードバックループがロック状態に入ったかどうかを判定
しており、その判定結果に応じて演算係数算出器２４及
びフィルタ係数選択器２３を制御すると共に、ＬＣカウ
ンタ２０を制御する。

【００４３】演算係数算出器２４はロック状態に応じて
演算係数を算出し、その演算係数を可変演算器１５に供
給してループゲインを可変制御する。また、フィルタ係
数選択器２３はロック状態に応じてフィルタ係数を算出
し、そのフィルタ係数をディジタルフィルタ１６及びア
ナログフィルタ１８にそれぞれ供給し、そのフィルタ特
性を可変制御する。

【００４４】すなわち、演算係数算出器２４は、差分値
が一定間隔で入力された場合に、図７に実線Ｖで示すよ
うな特性が得られるような演算係数を発生して可変演算
器１５に供給し、入力差分値との演算により特性Ｖが得
られるループゲインに設定する。

【００４５】図７に示すループゲイン特性Ｖは、ＶＣＸ
Ｏ１９の最大制御電圧Ｖｍａｘと最小制御電圧Ｖｍｉｎ
との範囲内で、かつ、エンコーダのシステムクロックの
上限周波数がＶＣＸＯ１９から出力される制御電圧と下
限周波数が出力される制御電圧の電圧範囲VIの中心がＶ
ＣＸＯ１９の制御電圧中心Ｖ₀に一致する特性で、この
クロック再生装置がロック状態に引き込む前には、電圧
範囲VIの外における急峻なループゲイン特性とされ、ロ
ック状態到達後は電圧範囲VIにおける緩やかなループゲ
イン特性である。これにより、ロック状態に引き込むま
での所要時間を短くできる。

【００４６】また、クロック再生装置がロック状態に引
き込まれた後は演算係数算出器２４は、差分値が一定間
隔で入力された場合に、図８に実線VIIで示すような特
性が得られるような演算係数を発生して可変演算器１５
に供給してもよい。図８中、図７と同一部分には同一符
号を付してある。図８において、差分値を制御の中心点
（ロック実績点）Ｖ₁に緩やかに移行するように再制御
を行う。これにより、ＶＣＸＯ１９は図８にVIIIで示す
電圧範囲内で制御され、差分値が０に向かう制御が行
え、定常的なカウント誤差を小さくすることができる。
また、この再制御と共に、可変演算器１５の入出力特性
を図８にVIIで示すように補正することにより、ロック
状態時の安定性を一層高められる。

【００４７】更に、上記のループゲインの制御と同時
に、フィルタ係数選択器２３によるディジタルフィルタ
１６及びアナログフィルタ１８のフィルタ特性の制御が
ロック状態に応じて行われる。すなわち、ロック状態に
入るまでは、ディジタルフィルタ１６及びアナログフィ
ルタ１８は、フィルタ係数選択器２３より入力されたフ
ィルタ係数に基づき、図９にＸで示す低域フィルタ特性
であるのに対し、ロック状態に到達した後は図９にXIで
示すようにロック状態前に比べて遮断周波数が低下した
低域フィルタ特性に制御される。これにより、ロック状
態時には、回線デコーダにおけるジッタ補正とは別に、
比較的短い周期のＣＲ値ジッタに対するこの実施の形態
の応答を緩和させることができる。

【００４８】ところで、上記のクロック再生装置はＭＰ
ＥＧデコーダと組み合わせて使用できる。図１０はこの
クロック再生装置を用いたビデオ信号再生装置の一例の
ブロック図を示す。同図において、ＭＰＥＧエンコーダ
からのパケットデータは入力バッファ４１及び上記の本
発明のクロック再生装置４２にそれぞれ入力される。ク
ロック再生装置４２により再生されたクロックはＭＰＥ
Ｇデコーダ４４及びスイッチ回路４５の端子４５ｂに入
力され、また、クロック再生装置４２よりのロック状態
の有無を示すロック判定信号が切換制御信号としてスイ
ッチ回路４５に供給される。

【００４９】入力バッファ４１より出力されたＰＥＳパ
ケットデータは、ＭＰＥＧデコーダ４４に供給され、こ
こでビデオデータがデコード出力され、フレームシンク
ロナイザ４６でクロック信号に基づいてジッタが補正さ
れた後、ディジタルＮＴＳＣエンコーダ４７に供給さ
れ、クロック信号に基づいて生成された色副搬送波を有
するＮＴＳＣ方式のビデオ信号に変換されて出力され
る。

【００５０】ここで、スイッチ回路４５はロック状態に
入る前には端子４５ａ側に接続され、水晶発振器４３か
ら発振出力された所定周波数のクロック信号をスイッチ
回路４５を通してフレームシンクロナイザ４６及びディ
ジタルＮＴＳＣエンコーダ４７にそれぞれ入力する。す
なわち、ロック前にはＮＴＳＣのビデオレートとクロッ
ク再生装置４２により再生されるクロック信号とはずれ
があるため、フレームシンクロナイザ４６がその差を隠
し必要に応じてフレームスリップしながらビデオ再生す
る。この際のずれのため、ＭＰＥＧデコーダ４４の入力
側に入力バッファ４１を設け、ＭＰＥＧデコーダ４４の
バッファ制御を助けると共に、クロック信号としては水
晶発振器４３の出力信号を用いる。

【００５１】クロック再生装置４２のロック後はスイッ
チ回路４５は端子４５ｂ側に切換接続され、クロック再
生装置４２により再生された所定周波数のクロック信号
をスイッチ回路４５を通してフレームシンクロナイザ４
６及びディジタルＮＴＳＣエンコーダ４７にそれぞれ入
力する。これにより、ロック後はクロック再生装置４２
からのクロック信号により完全にビデオ信号を再生でき
る。これにより、ＮＴＳＣ方式ビデオ信号の色副搬送波
の周波数変化率を小さく抑えることができる。

【００５２】なお、本発明は以上の実施の形態に限定さ
れるものではなく、例えば引き算器１３は入力ＣＲ値と
ＬＣ値を実際には表１に示したように、また実質的には
両者の差分値を得る引き算動作をするように説明した
が、例えば差分値として（Ｐ_crn+1−Ｌ_cn+1）／（Ｐ
_crn+1−Ｐ_crn）なる重み付けした値を得るような引き算
動作を行うようにしてもよい（ただし、Ｐ_crn+1は今回
入力されたＣＲ値、Ｐ_crnは前回入力されたＣＲ値、Ｌ
_cn+1は、今回入力されたＬＣ値）。この場合には、ＣＲ
値の受信頻度が変化しても、クロック再生動作の効率低
下を抑えることができる。また、本発明はＭＰＥＧ以外
のディジタル信号中のクロックの再生装置にも適用でき
る。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
引き算器に入力される基準クロックのカウント値の桁数
ＸビットがＹビットに縮小されているため、（Ｘ−Ｙ）
ビットの桁数削減により回路規模を縮小でき、よって、
引き算器だけでなく、カウンタ制御信号生成手段の回路
規模を縮小でき、これにより、コストを低減できると共
に、ＣＰＵを用いて引き算などを実行する場合は処理時
間を短縮することができる。

【００５４】また、本発明によれば、可変演算器及び演
算係数算出手段により、ロック状態に到達するまでのル
ープゲインをロック状態時よりも大きくするように制御
したため、迅速にロック状態に到達させることができ
る。また、本発明によれば、ロック状態判定時にはロッ
ク状態到達前よりもフィルタの遮断周波数が低くされる
ため、比較的短い周期の基準クロックのカウンタ値のジ
ッタをロック状態時に低減できる。

【００５５】更に、本発明によれば、演算係数算出手段
は、ロック状態判定手段によりロック状態到達と判定さ
れたときは、引き算器の出力差分値に基づき、制御信号
をロック状態時の制御の中心点の値に移行するように制
御する演算係数を出力するようにしたため、差分値が０
に向かう制御が行われ、定常的なカウント誤差を小さく
できる。

【００５６】更に、本発明によれば、引き算器は、桁数
縮小器の今回のＹビット出力値と今回生成したカウント
値との差分値を、今回のＹビット出力値と前回のＹビッ
ト出力値との差分値で除算した値を生成出力するように
したため、基準クロックのカウンタ値の受信頻度が変化
してもクロック再生動作の効率低下を抑制することがで
きる。

【図面の簡単な説明】

【図１】本発明になるクロック再生装置の一実施の形態
のブロック図である。

【図２】入力されるパケットデータの一例のフォーマッ
トを示す図である。

【図３】図１中の引き算器の動作説明図である。

【図４】１６進数に変換した（９＋Ｎ）ビットの値域及
び最上位ビットをカットした（９＋Ｎ−１）ビットの値
域をそれぞれ示す図である。

【図５】図１中の桁数縮小器の補正加算動作説明図であ
る。

【図６】図１中の桁数縮小器の補正加算動作説明図であ
る。

【図７】図１のロック動作到達前のループゲイン特性説
明図である。

【図８】図１のロック動作到達後のループゲイン特性説
明図である。

【図９】図１のフィルタ特性制御動作説明図である。

【図１０】本発明装置とＭＰＥＧ２のビデオ再生装置を
組み合わせた装置の一例のブロック図である。

【図１１】従来のクロック再生装置の一例のブロック図
である。

【符号の説明】

１１ＣＲ入力器１２桁数縮小器１３引き算器１４メモリ（ロック状態判定手段、フィルタ係数選択
手段、演算係数算出手段）１５可変演算器１６ディジタルフィルタ（制御信号生成手段）１７Ｄ／Ａ変換器（制御信号生成手段）１８アナログフィルタ（制御信号生成手段）１９電圧制御型水晶発振器（ＶＣＸＯ）（可変周波数
発振器）２０ＬＣカウンタ２１Ａ／Ｄ変換器２２ロック状態判定器（ロック状態判定手段）２３フィルタ係数選択器（フィルタ係数選択手段）２４演算係数算出器（演算係数算出手段）３２ＣＲ値４１入力バッファ４２本発明のクロック再生装置４３水晶発振器４４ＭＰＥＧデコーダ４５スイッチ回路４６フレームシンクロナイザ４７ディジタルＮＴＳＣエンコーダ

Claims

【特許請求の範囲】

【請求項１】受信したデータから抽出したＸビットの
基準クロックのカウント値を入力信号として受け、その
下位Ｙビット（Ｘ＞Ｙ）に桁数を縮小すると共に、この
Ｙビットの下位（Ｙ−１）ビットの値に差分値を考慮し
た値を補正加算して出力する桁数縮小器と、前記桁数縮小器のＹビット出力値と生成したカウント値
とを、それらの大小関係に応じて前記Ｙビット出力値の
下位（Ｙ−１）ビットとカウント値との引き算を行って
前記差分値を得る引き算器と、入力制御信号に応じて出力発振周波数が可変制御される
可変周波数発振器と、前記引き算器の出力差分値に応じた前記制御信号を生成
して前記可変周波数発振器の出力発振周波数を可変制御
して前記基準クロックの再生クロックを出力させる制御
信号生成手段と、前記可変周波数発振器の出力再生クロックをカウントし
て生成した前記カウント値を前記引き算器へ出力するカ
ウンタとを有することを特徴とするクロック再生装置。
【請求項２】前記引き算器と前記制御信号生成手段の
間に設けられ、入力差分値と外部入力演算係数との演算
を行う可変演算器と、前記引き算器、可変演算器、制御信号生成手段、可変周
波数発振器及びカウンタからなる一巡のフィードバック
ループのロック状態を前記引き算器の出力差分値及び制
御信号生成手段の出力制御信号に基づいて判定するロッ
ク状態判定手段と、前記ロック状態判定手段によりロック状態到達前と判定
されたときに比し、ロック状態到達と判定されたときの
ループゲインを小さくする前記演算係数を前記可変演算
器に入力する演算係数算出手段とを有することを特徴と
する請求項１記載のクロック再生装置。
【請求項３】前記引き算器と前記制御信号生成手段の
間に設けられ、入力差分値のフィルタリングを外部入力
フィルタ係数に応じて行うフィルタと、前記引き算器、フィルタ、制御信号生成手段、可変周波
数発振器及びカウンタからなる一巡のフィードバックル
ープのロック状態を前記引き算器の出力差分値及び制御
信号生成手段の出力制御信号に基づいて判定するロック
状態判定手段と、前記ロック状態判定手段によりロック状態到達前と判定
されたときに比し、ロック状態到達と判定されたときの
前記フィルタの遮断周波数を低くする前記フィルタ係数
を前記フィルタに入力するフィルタ係数選択手段とを有
することを特徴とする請求項１又は２記載のクロック再
生装置。
【請求項４】前記演算係数算出手段は、前記ロック状
態判定手段によりロック状態到達と判定されたときは、
前記引き算器の出力差分値に基づき、前記制御信号をロ
ック状態時の制御の中心点の値に移行するように制御す
る演算係数を出力することを特徴とする請求項２記載の
クロック再生装置。
【請求項５】前記引き算器は、前記桁数縮小器の今回
のＹビット出力値と今回生成したカウント値との差分値
を、今回のＹビット出力値と前回のＹビット出力値との
差分値で除算した値を生成出力することを特徴とする請
求項１記載のクロック再生装置。
【請求項６】前記Ｘビットの基準クロックは下位３０
０進数９ビット、上位１６進数３３ビットの計４２ビッ
トであり、前記下位Ｙビットは前記下位９ビットと前記
上位３３ビットの下位Ｎビットからなる（９＋Ｎ）ビッ
トであり、前記桁数縮小器は、前記差分値を考慮しＫ回
目に補正加算する値として、次式ＣＯＭＰ（Ｋ）＝｛（Ｋ×Ｄ［Ｎ］）｝＆｛（５１２×
２^Ｎ−１−１）｝Ｄ［Ｎ］＝（３００×２^Ｎ−１）−（５１２×２^Ｎ−１
−１）（ただし、＆は論理積を示す記号）で表されるＣＯＭＰ
（Ｋ）を前記下位（Ｙ−１）ビットの値に加算すること
を特徴とする請求項１記載のクロック再生装置。