JP3894046B2 - Ｙｃ分離回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＹＣ分離回路に係り、特にディジタル処理によりＮＴＳＣコンポジット映像信号から輝度信号と搬送色信号（クロマ信号）に分離するディジタルビデオ機器における３次元ＹＣ分離回路に関する。
【０００２】
【従来の技術】
図８は従来のＹＣ分離回路の一例の回路系統図を示す。ＮＴＳＣ方式のコンポジット映像信号は、周知のように、ベースバンド帯の輝度信号の高周波数領域に、周波数ｆｓｃのサブキャリアを２種類の色信号で平衡変調して得られた搬送色信号（以下、クロマ信号という）が帯域共用多重化された信号であり、例えば記録処理などの際に輝度信号とクロマ信号がＹＣ分離回路により分離されて、それぞれ別々の信号処理がされる。
【０００３】
図８において、ＮＴＳＣ方式のコンポジット映像信号は、Ａ／Ｄ変換器（ＡＤコンバータ）３１に供給され、ここで入力コンポジット映像信号のカラーバースト信号に位相同期した周波数４ｆｓｃ（ｆｓｃ：サブキャリア周波数）のクロックでサンプリングされてコンポジット映像データとされた後、２次元ＹＣ分離回路３２に供給されて公知のラインメモリを用いた方法によりクロマ信号が分離された後スイッチ回路３７の端子ａに入力される。
【０００４】
また、これと同時にＡ／Ｄ変換器３１から出力されたコンポジット映像データは、減算器３３に供給され、ここでフレームメモリ３４により１フレーム遅延されたコンポジット映像データと減算されて、フレーム周期のくし型フィルタ特性によりクロマ信号が分離される。減算器３３から取り出されたクロマ信号は、レベル調整器３６により振幅が１／２にされた後スイッチ回路３７の端子ｂに供給される。また、フレームメモリ３４により１フレーム遅延されたコンポジット映像データは、フレームメモリ３５により更に１フレーム遅延された後、動き検出回路３８に供給される。
【０００５】
動き検出回路３８は、Ａ／Ｄ変換器３１から出力されたコンポジット映像データと、フレームメモリ３４から出力された１フレーム遅延コンポジット映像データと、フレームメモリ３５から出力された２フレーム遅延コンポジット映像データをそれぞれ入力として受け、それらを比較して動きの有無を検出し、動きがあるときには、スイッチ回路３７を端子ａ側に接続して２次元ＹＣ分離回路３２からのクロマ信号を選択させ、動きが殆ど無いときにはスイッチ回路３７を端子ｂ側に接続してレベル調整器３６からのクロマ信号を選択させる。
【０００６】
スイッチ回路３７はクロマ信号を出力すると共に、減算器３９に供給し、Ａ／Ｄ変換器３１からのコンポジット映像データからクロマ信号を減算させて輝度信号を減算器３９から分離出力させる。
【０００７】
ここで、ＮＴＳＣ規格に準拠したコンポジット映像信号をカラーバースト信号に位相同期した４ｆｓｃクロックでサンプリングした場合、このクロック信号周波数は
4fsc＝4×(455/2)×fh＝910・fh (fh:水平走査周波数) (1)
であり、１フレーム遅延信号を得るには、５２５本の水平走査線分遅延する必要があるので、次式の遅延量が必要となる。
【０００８】
910[T/Line]×525[Line/Frame]＝477750[T/Frame] (2)
ただし、（２）式中Ｔはサンプリング周期、すなわち、1/(4fsc)である。すなわち、１フレーム遅延信号を得るには、（２）式より４７７７５０Ｔの遅延により実現できる。
【０００９】
【発明が解決しようとする課題】
ところで、Ｄ−ＶＨＳ（登録商標）やＤＶＣ（家庭用ディジタルＶＴＲ）などのディジタルビデオ機器においては、クロックとして入力信号とは関係のないフリーランで発生させた１３.５ＭＨｚが用いられている。このクロックを図８に示した上記の従来のＹＣ分離回路のサンプリング用クロックとして用いた場合、１３.５ＭＨｚはＮＴＳＣ方式の水平走査周波数ｆｈの８５８倍の周波数であるが、クロックが入力コンポジット映像信号にロックしていない（クロック周波数が正確に入力コンポジット映像信号のｆｈの８５８倍であるとは限らない）ため、１フレーム遅延信号を得るために、従来のように、５２５本の水平走査線分遅延するべく、次式
858×525＝450450T' (T':サンプリング周期、1/13.5MHz) (3)
で表される４５０４５０Ｔ’の固定クロック数の遅延をしても、１フレーム遅延信号を得ることができない。
【００１０】
例えば、入力コンポジット映像信号の１Ｈ（Ｈ：水平走査期間）の時間が８５８.１Ｔ（１１６.５５ｐｐｍのずれ）であるとすると、１フレーム遅延信号を得るには、
858.1×525＝450502.5T' (4)
の遅延が必要になる。従って、１フレーム遅延信号を得るために、４５０４５０Ｔ’の固定遅延にしてしまうと、図８に示した従来のＹＣ分離回路では正常な３次元ＹＣ分離動作はできなくなってしまう。
【００１１】
本発明は、上記の点に鑑みなされたもので、入力コンポジット映像信号のバースト信号に位相同期していないクロックを用いた場合にも、正確に１フレーム遅延信号、２フレーム遅延信号を得ることができ、もって十分な３次元ＹＣ分離性能を得ることができるＹＣ分離回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、クロックによりサンプリングされたコンポジット映像信号を、外部から入力された１フレーム遅延信号と２フレーム遅延信号に基づいて映像の動きに応じた適応的なＹＣ分離を行って、輝度信号とクロマ信号を出力するＹＣ分離回路部と、ＹＣ分離回路部から出力されたクロマ信号をデコードして色差信号を得ると共に、コンポジット映像信号のサブキャリアの位相値を求めるデコーダと、クロックによるサンプリング周期とデコーダからのサブキャリアの位相値とに基づいて、サンプリング位相情報を検出するサンプリング位相検出手段と、コンポジット映像信号とサンプリング位相情報とが時系列的に合成された合成信号を入力として受け、１フレーム遅延された第１の合成信号と２フレーム遅延された第２の合成信号とを、メモリを用いて出力する遅延手段と、サンプリング位相検出手段からのサンプリング位相情報と第１の合成信号とが入力され、第１の合成信号から抽出した第１のサンプリング位相情報を、サンプリング位相検出手段からのサンプリング位相情報に合わせるようにフィルタ伝達関数が制御され、第１の合成信号中のコンポジット映像信号をフィルタ出力する第１の補間フィルタ手段と、サンプリング位相検出手段からのサンプリング位相情報と第２の合成信号とが入力され、第２の合成信号から抽出した第２のサンプリング位相情報を、サンプリング位相検出手段からのサンプリング位相情報に合わせるようにフィルタ伝達関数が制御され、第２の合成信号中のコンポジット映像信号をフィルタ出力する第２の補間フィルタ手段と、サンプリング位相検出手段からのサンプリング位相情報に応じたタイミングで所定期間毎に１回所定論理値となるタイミング信号を生成し、このタイミング信号に基づき遅延手段に対して１クロック単位の遅延制御を行う制御手段とを有し、第１の補間フィルタ手段及び第２の補間フィルタ手段のそれぞれより、１フレーム遅延信号と２フレーム遅延信号を出力する構成としたものである。
【００１３】
この発明では、入力コンポジット映像信号のサブキャリア位相を基に生成したタイミング信号を用いて、メモリによる遅延手段の１クロック単位の遅延制御と、入力コンポジット映像信号、１フレーム遅延信号及び２フレーム遅延信号の、サンプリング位相情報に基づいた第１及び第２の補間フィルタ手段による１クロック未満の位相補正を行うようにしたため、入力コンポジット映像信号をサンプリングするクロックが、入力コンポジット映像信号のカラーバースト信号に位相同期していないフリーランで発生されたクロックであっても、入力コンポジット映像信号に位相同期した１フレーム遅延信号及び２フレーム遅延信号を出力することができる。
【００１４】
【発明の実施の形態】
次に、本発明の一実施の形態について図面と共に説明する。図１は本発明になるＹＣ分離回路の一実施の形態のブロック図を示す。本実施の形態では、映像の動きに応じて適応的にＹＣ分離を行う、動き適応３次元ＹＣ分離回路において、１フレーム遅延、２フレーム遅延の制御を１クロック単位の遅延制御と１クロック未満の遅延制御（位相補正）とに分けて考え、（１）入力信号のサブキャリア位相を基に生成したｈｄ信号を用いたフレームメモリ制御による１クロック単位の遅延制御、（２）入力信号、１フレーム遅延信号、および２フレーム遅延信号のサンプリング位相検出結果を基にした補間フィルタ２０，２１による１クロック未満の位相補正を行っている。
【００１５】
まず、（２）の補間フィルタ２０,２１による１クロック未満の位相補正について説明する。１クロック未満の位相補正は、現在の信号の位相と１フレーム遅延信号、および２フレーム遅延信号のサンプリング位相との位相差を検出し、その位相差を補間フィルタにより補正することにより行われる。以下にサンプリング位相検出の方法について述べる。
【００１６】
図１において、アナログ信号であるＮＴＳＣ方式コンポジット映像信号は、Ａ／Ｄ変換器１１に供給され、ここでフリーランで発生されている１３.５ＭＨｚのサンプリング用クロックに基づいてディジタル信号であるコンポジット映像データｃｏｍｐ０に変換された後、スイッチ回路１７の端子ａに入力される一方、従来の３次元ＹＣ分離回路１２を通して輝度信号とクロマ信号とに分離される。
【００１７】
ここで、従来の３次元ＹＣ分離回路１２は、図８に示した従来のＹＣ分離回路のうち、Ａ／Ｄ変換器３１、フレームメモリ３４及び３５を削除した回路構成であり、１フレーム遅延信号及び２フレーム遅延信号は、それぞれ図１の後述する補間フィルタ２０、２１から供給される。
【００１８】
従来の３次元ＹＣ分離回路１２により分離されたクロマ信号は、クロマデコーダ１３に供給されて、２種類の色差信号にデコードされると共に、サブキャリア位相値Ψ’が出力される。
【００１９】
図２はクロマデコーダ１３の一実施の形態のブロック図を示す。図２に示すように、クロマデコーダ１３は、入力コンポジット映像信号のカラーバースト信号に位相同期したサブキャリア周波数の信号ｓｉｎψ、ｃｏｓψをＲＯＭテーブル１３９から出力して、入力されるクロマ信号に乗算器１３１及び１３２でそれぞれ乗算し、その乗算後の信号の高周波成分を低域フィルタ（ＬＰＦ）１３３、１３４で除去することにより、色差信号（Ｂ−Ｙ）、（Ｒ−Ｙ）を生成する。
【００２０】
ここで、上記のカラーバースト信号に位相同期したサブキャリア周波数の信号ｓｉｎψ、ｃｏｓψは、まずサブキャリア位相値ψを計算により求め、その位相値ψからＲＯＭテーブル１３９により正弦値、余弦値を参照することで得られる。すなわち、図２において、ＬＰＦ１３４から取り出された、デコードされた色差信号（Ｒ−Ｙ）は、エラー量検出回路１３５に供給され、ここでバースト期間のエラー量が検出される。これは、色差信号（Ｒ−Ｙ）のバースト期間の振幅は本来ゼロであるので、この信号振幅がゼロからどれだけずれているかによりエラー量が検出される。なお、バースト期間以外は映像信号をデコードした信号であり、エラー検出ができないので、バースト期間以外ではエラー量を０としている。
【００２１】
エラー量検出回路１３５から出力された検出エラー量は、加算器１３６において１クロック遅延回路１３８からの後述の信号ψ’と加算され、更に加算器１３７で一定量Δθと加算された後、１クロック遅延回路１３８に供給される。１クロック遅延回路１３８から出力されたサブキャリア位相値ψは、ＲＯＭテーブル１３９のアドレス端子に入力され、そのサブキャリア位相値ψに応じたｓｉｎψ、ｃｏｓψの信号をＲＯＭテーブル１３９から出力させる。なお、加算器１３６では１クロック毎にエラー信号が加算され、加算器１３７では１クロック毎にΔθが加算されるため、加算器１３６及び１３７と１クロック遅延回路１３８により形成されるループで、これらの信号の累積が行われる。
【００２２】
ここで、サブキャリアの位相を表す位相値ψのＭＳＢ側にさらに８ビット拡張した場合（これを上記のψ’とする）を考える。この時の上位８ビットはサブキャリアの１周期で１カウントアップするサブキャリアカウンタとなる。サブキャリア周波数ｆｓｃと水平走査周波数ｆｈには
fsc＝(455/2)・ｆｈ (5)
の関係があるので、クロックと入力信号が同期している場合には、１Ｈ（Ｈは水平走査期間）でψ’は２２７.５（ディジタル値：１１１０ ００１１ １０００ ００００・・・（上位８ビットが整数部））カウントアップする。入力信号とクロックが同期していない場合は、２２７.５からずれた値になる。
【００２３】
そこで、上記の１クロック遅延回路１３８から出力されたサブキャリア位相値ψに、上位８ビットが付加された信号ψ’は、図１のサンプリング位相検出回路１４に供給され、ここで１Ｈ毎に求められるψ’の２２７.５からのずれ量が入力信号のサンプリング位相φとして検出される。
【００２４】
図３にサンプリング時刻とサブキャリア位相値ψ’＝２２７.５付近の位相値の様子を示す。同図中、ψ'ｔｈはサンプリング位相検出基準値２２７.５であり、ψ'Ａ、ψ'Ｂはクロックのサンプリング周期の間隔で、ψ'Ａ＜ψ'ｔｈ≦ψ'Ｂを満たすサンプリング値である。
【００２５】
このサンプリング部がバースト期間以外の場合は、前述のようにエラー量を０としているので、サンプリング時刻対サブキャリア位相値は直線（傾き：△θ／Ｔ）になる。図３において、ψ'Ａのサンプリング時刻からψ'ｔｈを横切るまでの時間△ｔを求めると、
Δｔ＝（ψ'th−ψ'Ａ）／（ψ'Ｂ−ψ'Ａ）・Ｔ (6)
となる。（６）式の両辺をサンプリング周期Ｔで除算すると次式が得られる。
【００２６】
Δｔ/Ｔ＝（ψ'th−ψ'Ａ）／（ψ'Ｂ−ψ'Ａ） (7)
（７）式のΔｔ/Ｔは０＜△ｔ／Ｔ≦１であり、これをこの信号のサンプリング位相φと定義する。サンプリング位相検出回路１４は、このサンプリング位相φを（７）式に基づいて算出して出力する。
【００２７】
次に、サンプリング位相検出結果を基に、１クロック未満の位相補正を行う方法について説明する。
【００２８】
１クロック未満の位相補正は、１フレーム遅延信号ｃｏｍｐ１のサンプリング位相φ１、及び２フレーム遅延信号ｃｏｍｐ２のサンプリング位相φ２を現在の信号ｃｏｍｐ０のサンプリング位相φに合わせることにより行う。現在の信号ｃｏｍｐ０のサンプリング位相φの検出結果は、図１において、サンプリング位相検出回路１４から補間フィルタ２０、補間フィルタ２１にそれぞれ供給されると共に、スイッチ回路１７の端子ｂにも供給される。
【００２９】
位相検出は１Ｈにつき１回行われ、メモリコントロール部１６より出力される制御信号に基づき、位相情報をコンポジット信号ｃｏｍｐ０に重畳する。スイッチ回路１７は通常は端子ａ側に接続されており、位相情報の重畳時にメモリコントロール部１６からの制御信号により端子ｂ側に切換接続される。スイッチ回路１７が端子ｂに接続されている時間は、１Ｔ以上で画像に影響のない範囲である。
【００３０】
この信号重畳は画像に影響のない有効画面外で行われる。スイッチ回路１７からはコンポジット信号ｃｏｍｐ０又はサンプリング位相検出回路１４で検出されたサンプリング位相φが取り出されてフレームメモリ１８に供給され、ここで１フレーム遅延されて１フレーム遅延信号ｃｏｍｐ１及びサンプリング位相φ１が出力された後、フレームメモリ１９に供給されて更に１フレーム遅延されて２フレーム遅延信号ｃｏｍｐ２及びサンプリング位相φ２が出力される。
【００３１】
補間フィルタ２０は、フレームメモリ１８から１フレーム遅延信号ｃｏｍｐ１及びサンプリング位相φ１が入力され、また、補間フィルタ２１は、フレームメモリ１９から２フレーム遅延信号ｃｏｍｐ２及びサンプリング位相φ２が入力され、それぞれメモリコントロール部１６より出力される制御信号に基づき、重畳された位相情報（サンプリング位相φ１、φ２）を抽出する。補間フィルタ２０、２１は、更にサンプリング位相検出回路１４より出力されるサンプリング位相φと、抽出されたサンプリング位相φ１、φ２を基にフィルタの伝達関数を制御する。
【００３２】
補間フィルタ２０の場合、ｃｏｍｐ０のサブキャリア位相値をψ'Ａ、ψ'Ｂ、ｃｏｍｐ１のサブキャリア位相値をψ'Ａ１、ψ'Ｂ１とすると、ｃｏｍｐ１のサンプリング位相値をｃｏｍｐ０のサンプリング位相値に合わせるには、ψ'Ａ１とψ'Ｂ１よりψ'Ａまたはψ'Ｂを求めればよく、補間フィルタ２０により求めるポイントの補正位相φｃ１は、サンプリング時刻対サブキャリア位相がφ１≧φのときは図４（ａ）に、またφ１＜φのときは図４（ｂ）に示される、これらより次式に基づいて算出される。
【００３３】
【数１】
となる。同様に、補間フィルタ２１での補正位相φｃ２は次式で表される。
【００３４】
【数２】
【００３５】
サンプリング位相φは無限個数の値を取り得るが、ディジタル信号処理を行う場合には、これを有限の個数に制限する必要がある。ここでは一例として、１クロック内を１／８の精度で位相検出する場合について説明する。この場合、補正位相は０.１２５、０.２５、０.３７５、０.５、０.６２５、０.７５、０.８７５の７通りとなる。
【００３６】
次に、補間フィルタ２０、２１について説明する。補間フィルタ２０、２１によって位相補正を行うには、検出された補正位相に応じて補間フィルタ２０、２１の伝達関数を選択すればよい。補間フィルタ２０、２１の一例として、フィルタ２０、２１の補正位相がサンプリングの中間点（０.５）のときには、６タップのフィルタ（伝達関数Ｇ（ｚ））の（１１）式及び（１５）式で表される伝達関数Ｈ４（ｚ）を選択し、さらにその中間点（０.２５、０.７５）の時に４タップのフィルタ、さらにその中間点（０.１２５、０.３７５、０.６２５、０.８７５）の時に直線補間を用いた場合のフィルタの伝達関数Ｈ１(z)、Ｈ２(z)、・・・、Ｈ７(z)を（１２）式〜（１８）式に示す。
【００３７】
G(z)＝39/64(z-2＋z-3)−9/64(z-1＋z-4)＋2/64(1＋z-5) (11)
0.125:H1(z)＝1/2(H2(z)＋z-4) (12)
0.25 :H2(z)＝9/16(G(z)z-1＋z-4)−1/16(z-3＋G(z)z-2) (13)
0.375:H3(z)＝1/2(H2(z)＋H4(z)) (14)
0.5 :H4(z)＝G(z)z-1 (15)
0.625:H5(z)＝1/2(H4(z)＋H6(z)) (16)
0.75 :H6(z)＝9/16(z-3＋G(z)z-1)−1/16(G(z)＋z-4) (17)
0.875:H7(z)＝1/2(z-3＋H6(z)) (18)
【００３８】
上記の伝達関数Ｈ１(z)、Ｈ２(z)、・・・、Ｈ７(z)のときの周波数特性は、図５に示される。このような伝達関数に制御される補間フィルタ２０、２１から１クロック未満の位相補正された１フレーム遅延コンポジット映像信号、２フレーム遅延映像信号が出力される。
【００３９】
次に、前記（１）のｈｄ信号を用いたフレームメモリ制御による１クロック単位の遅延制御について説明する。上記のｈｄ信号は、図１のサンプリング位相検出回路１４から出力されたサンプリング位相φを入力として受けるタイミング生成回路１５により生成された、１Ｈに１回ハイレベルとなるタイミング信号であり、このタイミング信号ｈｄに基づいて、メモリコントロール部１６がフレームメモリ１８、１９の読み出し／書き込み動作を制御する制御信号を発生する。
【００４０】
ここで、１クロック単位で正確な１フレーム遅延信号、２フレーム遅延信号を補間フィルタ２０、２１により得るには、タイミング信号ｈｄは前記（２）のサンプリング位相検出の基準と同じ基準から発生されなければならない。そこで、図４においてサブキャリア位相がψ’Ｂとなるタイミング（あるいはそれを適宜遅延させたタイミング）で１Ｈにつき一回ハイレベルとなるタイミング信号ｈｄをタイミング生成回路１５が生成する。
【００４１】
１クロック単位での１フレーム遅延制御を行うには、１フレーム＝５２５Ｈであるので、図６のようにｈｄ（ｍ）のタイミングで、図１の第１のフレームメモリ１８へのラインｍの書き込みを開始した信号（ｃｏｍｐ０′）を、ｈｄ（ｍ＋５２５）のタイミングでｃｏｍｐ１として読み出すことにより実現している。同様に、２フレーム遅延信号を得るには、このフレームメモリ１８からｈｄ（ｍ＋５２５）のタイミングで読み出された信号ｃｏｍｐ１を、さらに図１の第２のフレームメモリ１９に書き込み、その後ｈｄ（ｍ＋１０５０）のタイミングでフレームメモリ１９からｃｏｍｐ２として読み出すことにより実現している。
【００４２】
また、メモリの使用効率向上のために、信号のブランキング部でフレームメモリ１８、１９の読み書きを止める場合には、図７に示すようにｈｄから同じ遅延時間後（ｎＴ）のタイミングでフレームメモリ１８、１９への書き込み、フレームメモリ１８、１９からの読み出しを開始する。
【００４３】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、サンプリング用クロック周波数は１３.５ＭＨｚではなく、２倍の２７ＭＨｚやその他のサンプリング周波数においても本発明は適用可能である。また、位相検出の精度も１／８でなく、さらに１／１６、１／３２など高精度にすることにより、回路規模は大きくなるが、さらに性能の良い３次元ＹＣ分離が可能である。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、入力コンポジット映像信号をサンプリングするクロックが、入力コンポジット映像信号のカラーバースト信号に位相同期していないフリーランで発生されたクロックであっても、入力コンポジット映像信号に位相同期した１フレーム遅延信号及び２フレーム遅延信号を生成できるようにしたため、フリーランクロックを用いた場合にも十分な性能の３次元ＹＣ分離を行うことができる。
【００４５】
また、本発明によれば、１フレーム遅延信号、２フレーム遅延信号のサンプリング位相を現在の信号のサンプリング位相に合わせるように、１フレーム遅延信号、２フレーム遅延信号を補間する構成としており、その際映像の動画部では現在の信号のみを用いる２次元ＹＣ分離回路（図８の２次元ＹＣ分離回路３２に相当する回路）の出力信号が３次元ＹＣ分離回路の出力信号となり、補間信号を用いない。従って、カラーバースト信号に位相同期した周波数４ｆｓｃのクロックによりＡ／Ｄ変換されたコンポジット信号を１３.５ＭＨｚのクロックで再サンプリング（補間回路が必要）したコンポジット信号を入力とする構成とした３次元ＹＣ分離回路と比較した場合に、本願発明では映像の動画部における補間処理が行われないため、特に動画部においてより正確なＹＣ分離ができる。
【図面の簡単な説明】
【図１】 本発明のＹＣ分離回路の一実施の形態のブロック図である。
【図２】図１中のクロマデコーダの一実施の形態のブロック図である。
【図３】 図１におけるサンプリング時刻対サブキャリア位相値ψ’を示す図である。
【図４】図１におけるサンプリング時刻対サブキャリア位相（ｃｏｍｐ０、ｃｏｍｐ１）を示す図である。
【図５】 各伝達関数における周波数特性図である。
【図６】図１のフレームメモリ書き込み読み出しタイミング図（１）である。
【図７】図１のフレームメモリ書き込み読み出しタイミング図（２）である。
【図８】従来のＹＣ分離回路の一例の回路系統図である。
【符号の説明】
１１ Ａ／Ｄ変換器
１２ 従来の３次元ＹＣ分離回路
１３ クロマデコーダ
１４ サンプリング位相検出回路
１５ タイミング生成回路
１６ メモリコントロール部
１７ スイッチ回路
１８、１９ フレームメモリ
２０、２１ 補間フィルタ
１３１、１３２ 乗算器
１３３、１３４ 低域フィルタ（ＬＰＦ）
１３５ エラー量検出回路
１３６、１３７ 加算器
１３８ １クロック遅延回路
１３９ ＲＯＭテーブル
【発明の属する技術分野】
本発明はＹＣ分離回路に係り、特にディジタル処理によりＮＴＳＣコンポジット映像信号から輝度信号と搬送色信号（クロマ信号）に分離するディジタルビデオ機器における３次元ＹＣ分離回路に関する。
【０００２】
【従来の技術】
図８は従来のＹＣ分離回路の一例の回路系統図を示す。ＮＴＳＣ方式のコンポジット映像信号は、周知のように、ベースバンド帯の輝度信号の高周波数領域に、周波数ｆｓｃのサブキャリアを２種類の色信号で平衡変調して得られた搬送色信号（以下、クロマ信号という）が帯域共用多重化された信号であり、例えば記録処理などの際に輝度信号とクロマ信号がＹＣ分離回路により分離されて、それぞれ別々の信号処理がされる。
【０００３】
図８において、ＮＴＳＣ方式のコンポジット映像信号は、Ａ／Ｄ変換器（ＡＤコンバータ）３１に供給され、ここで入力コンポジット映像信号のカラーバースト信号に位相同期した周波数４ｆｓｃ（ｆｓｃ：サブキャリア周波数）のクロックでサンプリングされてコンポジット映像データとされた後、２次元ＹＣ分離回路３２に供給されて公知のラインメモリを用いた方法によりクロマ信号が分離された後スイッチ回路３７の端子ａに入力される。
【０００４】
また、これと同時にＡ／Ｄ変換器３１から出力されたコンポジット映像データは、減算器３３に供給され、ここでフレームメモリ３４により１フレーム遅延されたコンポジット映像データと減算されて、フレーム周期のくし型フィルタ特性によりクロマ信号が分離される。減算器３３から取り出されたクロマ信号は、レベル調整器３６により振幅が１／２にされた後スイッチ回路３７の端子ｂに供給される。また、フレームメモリ３４により１フレーム遅延されたコンポジット映像データは、フレームメモリ３５により更に１フレーム遅延された後、動き検出回路３８に供給される。
【０００５】
動き検出回路３８は、Ａ／Ｄ変換器３１から出力されたコンポジット映像データと、フレームメモリ３４から出力された１フレーム遅延コンポジット映像データと、フレームメモリ３５から出力された２フレーム遅延コンポジット映像データをそれぞれ入力として受け、それらを比較して動きの有無を検出し、動きがあるときには、スイッチ回路３７を端子ａ側に接続して２次元ＹＣ分離回路３２からのクロマ信号を選択させ、動きが殆ど無いときにはスイッチ回路３７を端子ｂ側に接続してレベル調整器３６からのクロマ信号を選択させる。
【０００６】
スイッチ回路３７はクロマ信号を出力すると共に、減算器３９に供給し、Ａ／Ｄ変換器３１からのコンポジット映像データからクロマ信号を減算させて輝度信号を減算器３９から分離出力させる。
【０００７】
ここで、ＮＴＳＣ規格に準拠したコンポジット映像信号をカラーバースト信号に位相同期した４ｆｓｃクロックでサンプリングした場合、このクロック信号周波数は
4fsc＝4×(455/2)×fh＝910・fh (fh:水平走査周波数) (1)
であり、１フレーム遅延信号を得るには、５２５本の水平走査線分遅延する必要があるので、次式の遅延量が必要となる。
【０００８】
910[T/Line]×525[Line/Frame]＝477750[T/Frame] (2)
ただし、（２）式中Ｔはサンプリング周期、すなわち、1/(4fsc)である。すなわち、１フレーム遅延信号を得るには、（２）式より４７７７５０Ｔの遅延により実現できる。
【０００９】
【発明が解決しようとする課題】
ところで、Ｄ−ＶＨＳ（登録商標）やＤＶＣ（家庭用ディジタルＶＴＲ）などのディジタルビデオ機器においては、クロックとして入力信号とは関係のないフリーランで発生させた１３.５ＭＨｚが用いられている。このクロックを図８に示した上記の従来のＹＣ分離回路のサンプリング用クロックとして用いた場合、１３.５ＭＨｚはＮＴＳＣ方式の水平走査周波数ｆｈの８５８倍の周波数であるが、クロックが入力コンポジット映像信号にロックしていない（クロック周波数が正確に入力コンポジット映像信号のｆｈの８５８倍であるとは限らない）ため、１フレーム遅延信号を得るために、従来のように、５２５本の水平走査線分遅延するべく、次式
858×525＝450450T' (T':サンプリング周期、1/13.5MHz) (3)
で表される４５０４５０Ｔ’の固定クロック数の遅延をしても、１フレーム遅延信号を得ることができない。
【００１０】
例えば、入力コンポジット映像信号の１Ｈ（Ｈ：水平走査期間）の時間が８５８.１Ｔ（１１６.５５ｐｐｍのずれ）であるとすると、１フレーム遅延信号を得るには、
858.1×525＝450502.5T' (4)
の遅延が必要になる。従って、１フレーム遅延信号を得るために、４５０４５０Ｔ’の固定遅延にしてしまうと、図８に示した従来のＹＣ分離回路では正常な３次元ＹＣ分離動作はできなくなってしまう。
【００１１】
本発明は、上記の点に鑑みなされたもので、入力コンポジット映像信号のバースト信号に位相同期していないクロックを用いた場合にも、正確に１フレーム遅延信号、２フレーム遅延信号を得ることができ、もって十分な３次元ＹＣ分離性能を得ることができるＹＣ分離回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、クロックによりサンプリングされたコンポジット映像信号を、外部から入力された１フレーム遅延信号と２フレーム遅延信号に基づいて映像の動きに応じた適応的なＹＣ分離を行って、輝度信号とクロマ信号を出力するＹＣ分離回路部と、ＹＣ分離回路部から出力されたクロマ信号をデコードして色差信号を得ると共に、コンポジット映像信号のサブキャリアの位相値を求めるデコーダと、クロックによるサンプリング周期とデコーダからのサブキャリアの位相値とに基づいて、サンプリング位相情報を検出するサンプリング位相検出手段と、コンポジット映像信号とサンプリング位相情報とが時系列的に合成された合成信号を入力として受け、１フレーム遅延された第１の合成信号と２フレーム遅延された第２の合成信号とを、メモリを用いて出力する遅延手段と、サンプリング位相検出手段からのサンプリング位相情報と第１の合成信号とが入力され、第１の合成信号から抽出した第１のサンプリング位相情報を、サンプリング位相検出手段からのサンプリング位相情報に合わせるようにフィルタ伝達関数が制御され、第１の合成信号中のコンポジット映像信号をフィルタ出力する第１の補間フィルタ手段と、サンプリング位相検出手段からのサンプリング位相情報と第２の合成信号とが入力され、第２の合成信号から抽出した第２のサンプリング位相情報を、サンプリング位相検出手段からのサンプリング位相情報に合わせるようにフィルタ伝達関数が制御され、第２の合成信号中のコンポジット映像信号をフィルタ出力する第２の補間フィルタ手段と、サンプリング位相検出手段からのサンプリング位相情報に応じたタイミングで所定期間毎に１回所定論理値となるタイミング信号を生成し、このタイミング信号に基づき遅延手段に対して１クロック単位の遅延制御を行う制御手段とを有し、第１の補間フィルタ手段及び第２の補間フィルタ手段のそれぞれより、１フレーム遅延信号と２フレーム遅延信号を出力する構成としたものである。
【００１３】
この発明では、入力コンポジット映像信号のサブキャリア位相を基に生成したタイミング信号を用いて、メモリによる遅延手段の１クロック単位の遅延制御と、入力コンポジット映像信号、１フレーム遅延信号及び２フレーム遅延信号の、サンプリング位相情報に基づいた第１及び第２の補間フィルタ手段による１クロック未満の位相補正を行うようにしたため、入力コンポジット映像信号をサンプリングするクロックが、入力コンポジット映像信号のカラーバースト信号に位相同期していないフリーランで発生されたクロックであっても、入力コンポジット映像信号に位相同期した１フレーム遅延信号及び２フレーム遅延信号を出力することができる。
【００１４】
【発明の実施の形態】
次に、本発明の一実施の形態について図面と共に説明する。図１は本発明になるＹＣ分離回路の一実施の形態のブロック図を示す。本実施の形態では、映像の動きに応じて適応的にＹＣ分離を行う、動き適応３次元ＹＣ分離回路において、１フレーム遅延、２フレーム遅延の制御を１クロック単位の遅延制御と１クロック未満の遅延制御（位相補正）とに分けて考え、（１）入力信号のサブキャリア位相を基に生成したｈｄ信号を用いたフレームメモリ制御による１クロック単位の遅延制御、（２）入力信号、１フレーム遅延信号、および２フレーム遅延信号のサンプリング位相検出結果を基にした補間フィルタ２０，２１による１クロック未満の位相補正を行っている。
【００１５】
まず、（２）の補間フィルタ２０,２１による１クロック未満の位相補正について説明する。１クロック未満の位相補正は、現在の信号の位相と１フレーム遅延信号、および２フレーム遅延信号のサンプリング位相との位相差を検出し、その位相差を補間フィルタにより補正することにより行われる。以下にサンプリング位相検出の方法について述べる。
【００１６】
図１において、アナログ信号であるＮＴＳＣ方式コンポジット映像信号は、Ａ／Ｄ変換器１１に供給され、ここでフリーランで発生されている１３.５ＭＨｚのサンプリング用クロックに基づいてディジタル信号であるコンポジット映像データｃｏｍｐ０に変換された後、スイッチ回路１７の端子ａに入力される一方、従来の３次元ＹＣ分離回路１２を通して輝度信号とクロマ信号とに分離される。
【００１７】
ここで、従来の３次元ＹＣ分離回路１２は、図８に示した従来のＹＣ分離回路のうち、Ａ／Ｄ変換器３１、フレームメモリ３４及び３５を削除した回路構成であり、１フレーム遅延信号及び２フレーム遅延信号は、それぞれ図１の後述する補間フィルタ２０、２１から供給される。
【００１８】
従来の３次元ＹＣ分離回路１２により分離されたクロマ信号は、クロマデコーダ１３に供給されて、２種類の色差信号にデコードされると共に、サブキャリア位相値Ψ’が出力される。
【００１９】
図２はクロマデコーダ１３の一実施の形態のブロック図を示す。図２に示すように、クロマデコーダ１３は、入力コンポジット映像信号のカラーバースト信号に位相同期したサブキャリア周波数の信号ｓｉｎψ、ｃｏｓψをＲＯＭテーブル１３９から出力して、入力されるクロマ信号に乗算器１３１及び１３２でそれぞれ乗算し、その乗算後の信号の高周波成分を低域フィルタ（ＬＰＦ）１３３、１３４で除去することにより、色差信号（Ｂ−Ｙ）、（Ｒ−Ｙ）を生成する。
【００２０】
ここで、上記のカラーバースト信号に位相同期したサブキャリア周波数の信号ｓｉｎψ、ｃｏｓψは、まずサブキャリア位相値ψを計算により求め、その位相値ψからＲＯＭテーブル１３９により正弦値、余弦値を参照することで得られる。すなわち、図２において、ＬＰＦ１３４から取り出された、デコードされた色差信号（Ｒ−Ｙ）は、エラー量検出回路１３５に供給され、ここでバースト期間のエラー量が検出される。これは、色差信号（Ｒ−Ｙ）のバースト期間の振幅は本来ゼロであるので、この信号振幅がゼロからどれだけずれているかによりエラー量が検出される。なお、バースト期間以外は映像信号をデコードした信号であり、エラー検出ができないので、バースト期間以外ではエラー量を０としている。
【００２１】
エラー量検出回路１３５から出力された検出エラー量は、加算器１３６において１クロック遅延回路１３８からの後述の信号ψ’と加算され、更に加算器１３７で一定量Δθと加算された後、１クロック遅延回路１３８に供給される。１クロック遅延回路１３８から出力されたサブキャリア位相値ψは、ＲＯＭテーブル１３９のアドレス端子に入力され、そのサブキャリア位相値ψに応じたｓｉｎψ、ｃｏｓψの信号をＲＯＭテーブル１３９から出力させる。なお、加算器１３６では１クロック毎にエラー信号が加算され、加算器１３７では１クロック毎にΔθが加算されるため、加算器１３６及び１３７と１クロック遅延回路１３８により形成されるループで、これらの信号の累積が行われる。
【００２２】
ここで、サブキャリアの位相を表す位相値ψのＭＳＢ側にさらに８ビット拡張した場合（これを上記のψ’とする）を考える。この時の上位８ビットはサブキャリアの１周期で１カウントアップするサブキャリアカウンタとなる。サブキャリア周波数ｆｓｃと水平走査周波数ｆｈには
fsc＝(455/2)・ｆｈ (5)
の関係があるので、クロックと入力信号が同期している場合には、１Ｈ（Ｈは水平走査期間）でψ’は２２７.５（ディジタル値：１１１０ ００１１ １０００ ００００・・・（上位８ビットが整数部））カウントアップする。入力信号とクロックが同期していない場合は、２２７.５からずれた値になる。
【００２３】
そこで、上記の１クロック遅延回路１３８から出力されたサブキャリア位相値ψに、上位８ビットが付加された信号ψ’は、図１のサンプリング位相検出回路１４に供給され、ここで１Ｈ毎に求められるψ’の２２７.５からのずれ量が入力信号のサンプリング位相φとして検出される。
【００２４】
図３にサンプリング時刻とサブキャリア位相値ψ’＝２２７.５付近の位相値の様子を示す。同図中、ψ'ｔｈはサンプリング位相検出基準値２２７.５であり、ψ'Ａ、ψ'Ｂはクロックのサンプリング周期の間隔で、ψ'Ａ＜ψ'ｔｈ≦ψ'Ｂを満たすサンプリング値である。
【００２５】
このサンプリング部がバースト期間以外の場合は、前述のようにエラー量を０としているので、サンプリング時刻対サブキャリア位相値は直線（傾き：△θ／Ｔ）になる。図３において、ψ'Ａのサンプリング時刻からψ'ｔｈを横切るまでの時間△ｔを求めると、
Δｔ＝（ψ'th−ψ'Ａ）／（ψ'Ｂ−ψ'Ａ）・Ｔ (6)
となる。（６）式の両辺をサンプリング周期Ｔで除算すると次式が得られる。
【００２６】
Δｔ/Ｔ＝（ψ'th−ψ'Ａ）／（ψ'Ｂ−ψ'Ａ） (7)
（７）式のΔｔ/Ｔは０＜△ｔ／Ｔ≦１であり、これをこの信号のサンプリング位相φと定義する。サンプリング位相検出回路１４は、このサンプリング位相φを（７）式に基づいて算出して出力する。
【００２７】
次に、サンプリング位相検出結果を基に、１クロック未満の位相補正を行う方法について説明する。
【００２８】
１クロック未満の位相補正は、１フレーム遅延信号ｃｏｍｐ１のサンプリング位相φ１、及び２フレーム遅延信号ｃｏｍｐ２のサンプリング位相φ２を現在の信号ｃｏｍｐ０のサンプリング位相φに合わせることにより行う。現在の信号ｃｏｍｐ０のサンプリング位相φの検出結果は、図１において、サンプリング位相検出回路１４から補間フィルタ２０、補間フィルタ２１にそれぞれ供給されると共に、スイッチ回路１７の端子ｂにも供給される。
【００２９】
位相検出は１Ｈにつき１回行われ、メモリコントロール部１６より出力される制御信号に基づき、位相情報をコンポジット信号ｃｏｍｐ０に重畳する。スイッチ回路１７は通常は端子ａ側に接続されており、位相情報の重畳時にメモリコントロール部１６からの制御信号により端子ｂ側に切換接続される。スイッチ回路１７が端子ｂに接続されている時間は、１Ｔ以上で画像に影響のない範囲である。
【００３０】
この信号重畳は画像に影響のない有効画面外で行われる。スイッチ回路１７からはコンポジット信号ｃｏｍｐ０又はサンプリング位相検出回路１４で検出されたサンプリング位相φが取り出されてフレームメモリ１８に供給され、ここで１フレーム遅延されて１フレーム遅延信号ｃｏｍｐ１及びサンプリング位相φ１が出力された後、フレームメモリ１９に供給されて更に１フレーム遅延されて２フレーム遅延信号ｃｏｍｐ２及びサンプリング位相φ２が出力される。
【００３１】
補間フィルタ２０は、フレームメモリ１８から１フレーム遅延信号ｃｏｍｐ１及びサンプリング位相φ１が入力され、また、補間フィルタ２１は、フレームメモリ１９から２フレーム遅延信号ｃｏｍｐ２及びサンプリング位相φ２が入力され、それぞれメモリコントロール部１６より出力される制御信号に基づき、重畳された位相情報（サンプリング位相φ１、φ２）を抽出する。補間フィルタ２０、２１は、更にサンプリング位相検出回路１４より出力されるサンプリング位相φと、抽出されたサンプリング位相φ１、φ２を基にフィルタの伝達関数を制御する。
【００３２】
補間フィルタ２０の場合、ｃｏｍｐ０のサブキャリア位相値をψ'Ａ、ψ'Ｂ、ｃｏｍｐ１のサブキャリア位相値をψ'Ａ１、ψ'Ｂ１とすると、ｃｏｍｐ１のサンプリング位相値をｃｏｍｐ０のサンプリング位相値に合わせるには、ψ'Ａ１とψ'Ｂ１よりψ'Ａまたはψ'Ｂを求めればよく、補間フィルタ２０により求めるポイントの補正位相φｃ１は、サンプリング時刻対サブキャリア位相がφ１≧φのときは図４（ａ）に、またφ１＜φのときは図４（ｂ）に示される、これらより次式に基づいて算出される。
【００３３】
【数１】
【００３４】
【数２】
サンプリング位相φは無限個数の値を取り得るが、ディジタル信号処理を行う場合には、これを有限の個数に制限する必要がある。ここでは一例として、１クロック内を１／８の精度で位相検出する場合について説明する。この場合、補正位相は０.１２５、０.２５、０.３７５、０.５、０.６２５、０.７５、０.８７５の７通りとなる。
【００３６】
次に、補間フィルタ２０、２１について説明する。補間フィルタ２０、２１によって位相補正を行うには、検出された補正位相に応じて補間フィルタ２０、２１の伝達関数を選択すればよい。補間フィルタ２０、２１の一例として、フィルタ２０、２１の補正位相がサンプリングの中間点（０.５）のときには、６タップのフィルタ（伝達関数Ｇ（ｚ））の（１１）式及び（１５）式で表される伝達関数Ｈ４（ｚ）を選択し、さらにその中間点（０.２５、０.７５）の時に４タップのフィルタ、さらにその中間点（０.１２５、０.３７５、０.６２５、０.８７５）の時に直線補間を用いた場合のフィルタの伝達関数Ｈ１(z)、Ｈ２(z)、・・・、Ｈ７(z)を（１２）式〜（１８）式に示す。
【００３７】
G(z)＝39/64(z-2＋z-3)−9/64(z-1＋z-4)＋2/64(1＋z-5) (11)
0.125:H1(z)＝1/2(H2(z)＋z-4) (12)
0.25 :H2(z)＝9/16(G(z)z-1＋z-4)−1/16(z-3＋G(z)z-2) (13)
0.375:H3(z)＝1/2(H2(z)＋H4(z)) (14)
0.5 :H4(z)＝G(z)z-1 (15)
0.625:H5(z)＝1/2(H4(z)＋H6(z)) (16)
0.75 :H6(z)＝9/16(z-3＋G(z)z-1)−1/16(G(z)＋z-4) (17)
0.875:H7(z)＝1/2(z-3＋H6(z)) (18)
【００３８】
上記の伝達関数Ｈ１(z)、Ｈ２(z)、・・・、Ｈ７(z)のときの周波数特性は、図５に示される。このような伝達関数に制御される補間フィルタ２０、２１から１クロック未満の位相補正された１フレーム遅延コンポジット映像信号、２フレーム遅延映像信号が出力される。
【００３９】
次に、前記（１）のｈｄ信号を用いたフレームメモリ制御による１クロック単位の遅延制御について説明する。上記のｈｄ信号は、図１のサンプリング位相検出回路１４から出力されたサンプリング位相φを入力として受けるタイミング生成回路１５により生成された、１Ｈに１回ハイレベルとなるタイミング信号であり、このタイミング信号ｈｄに基づいて、メモリコントロール部１６がフレームメモリ１８、１９の読み出し／書き込み動作を制御する制御信号を発生する。
【００４０】
ここで、１クロック単位で正確な１フレーム遅延信号、２フレーム遅延信号を補間フィルタ２０、２１により得るには、タイミング信号ｈｄは前記（２）のサンプリング位相検出の基準と同じ基準から発生されなければならない。そこで、図４においてサブキャリア位相がψ’Ｂとなるタイミング（あるいはそれを適宜遅延させたタイミング）で１Ｈにつき一回ハイレベルとなるタイミング信号ｈｄをタイミング生成回路１５が生成する。
【００４１】
１クロック単位での１フレーム遅延制御を行うには、１フレーム＝５２５Ｈであるので、図６のようにｈｄ（ｍ）のタイミングで、図１の第１のフレームメモリ１８へのラインｍの書き込みを開始した信号（ｃｏｍｐ０′）を、ｈｄ（ｍ＋５２５）のタイミングでｃｏｍｐ１として読み出すことにより実現している。同様に、２フレーム遅延信号を得るには、このフレームメモリ１８からｈｄ（ｍ＋５２５）のタイミングで読み出された信号ｃｏｍｐ１を、さらに図１の第２のフレームメモリ１９に書き込み、その後ｈｄ（ｍ＋１０５０）のタイミングでフレームメモリ１９からｃｏｍｐ２として読み出すことにより実現している。
【００４２】
また、メモリの使用効率向上のために、信号のブランキング部でフレームメモリ１８、１９の読み書きを止める場合には、図７に示すようにｈｄから同じ遅延時間後（ｎＴ）のタイミングでフレームメモリ１８、１９への書き込み、フレームメモリ１８、１９からの読み出しを開始する。
【００４３】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、サンプリング用クロック周波数は１３.５ＭＨｚではなく、２倍の２７ＭＨｚやその他のサンプリング周波数においても本発明は適用可能である。また、位相検出の精度も１／８でなく、さらに１／１６、１／３２など高精度にすることにより、回路規模は大きくなるが、さらに性能の良い３次元ＹＣ分離が可能である。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、入力コンポジット映像信号をサンプリングするクロックが、入力コンポジット映像信号のカラーバースト信号に位相同期していないフリーランで発生されたクロックであっても、入力コンポジット映像信号に位相同期した１フレーム遅延信号及び２フレーム遅延信号を生成できるようにしたため、フリーランクロックを用いた場合にも十分な性能の３次元ＹＣ分離を行うことができる。
【００４５】
また、本発明によれば、１フレーム遅延信号、２フレーム遅延信号のサンプリング位相を現在の信号のサンプリング位相に合わせるように、１フレーム遅延信号、２フレーム遅延信号を補間する構成としており、その際映像の動画部では現在の信号のみを用いる２次元ＹＣ分離回路（図８の２次元ＹＣ分離回路３２に相当する回路）の出力信号が３次元ＹＣ分離回路の出力信号となり、補間信号を用いない。従って、カラーバースト信号に位相同期した周波数４ｆｓｃのクロックによりＡ／Ｄ変換されたコンポジット信号を１３.５ＭＨｚのクロックで再サンプリング（補間回路が必要）したコンポジット信号を入力とする構成とした３次元ＹＣ分離回路と比較した場合に、本願発明では映像の動画部における補間処理が行われないため、特に動画部においてより正確なＹＣ分離ができる。
【図面の簡単な説明】
【図１】 本発明のＹＣ分離回路の一実施の形態のブロック図である。
【図２】図１中のクロマデコーダの一実施の形態のブロック図である。
【図３】 図１におけるサンプリング時刻対サブキャリア位相値ψ’を示す図である。
【図４】図１におけるサンプリング時刻対サブキャリア位相（ｃｏｍｐ０、ｃｏｍｐ１）を示す図である。
【図５】 各伝達関数における周波数特性図である。
【図６】図１のフレームメモリ書き込み読み出しタイミング図（１）である。
【図７】図１のフレームメモリ書き込み読み出しタイミング図（２）である。
【図８】従来のＹＣ分離回路の一例の回路系統図である。
【符号の説明】
１１ Ａ／Ｄ変換器
１２ 従来の３次元ＹＣ分離回路
１３ クロマデコーダ
１４ サンプリング位相検出回路
１５ タイミング生成回路
１６ メモリコントロール部
１７ スイッチ回路
１８、１９ フレームメモリ
２０、２１ 補間フィルタ
１３１、１３２ 乗算器
１３３、１３４ 低域フィルタ（ＬＰＦ）
１３５ エラー量検出回路
１３６、１３７ 加算器
１３８ １クロック遅延回路
１３９ ＲＯＭテーブル
Claims (1)
- クロックによりサンプリングされたコンポジット映像信号を、外部から入力された１フレーム遅延信号と２フレーム遅延信号に基づいて映像の動きに応じた適応的なＹＣ分離を行って、輝度信号とクロマ信号を出力するＹＣ分離回路部と、
前記ＹＣ分離回路部から出力された前記クロマ信号をデコードして色差信号を得ると共に、前記コンポジット映像信号のサブキャリアの位相値を求めるデコーダと、
前記クロックによるサンプリング周期と前記デコーダからの前記サブキャリアの位相値とに基づいて、サンプリング位相情報を検出するサンプリング位相検出手段と、
前記コンポジット映像信号と前記サンプリング位相情報とが時系列的に合成された合成信号を入力として受け、１フレーム遅延された第１の合成信号と２フレーム遅延された第２の合成信号とを、メモリを用いて出力する遅延手段と、
前記サンプリング位相検出手段からのサンプリング位相情報と前記第１の合成信号とが入力され、前記第１の合成信号から抽出した第１のサンプリング位相情報を、前記サンプリング位相検出手段からのサンプリング位相情報に合わせるようにフィルタ伝達関数が制御され、前記第１の合成信号中のコンポジット映像信号をフィルタ出力する第１の補間フィルタ手段と、
前記サンプリング位相検出手段からのサンプリング位相情報と前記第２の合成信号とが入力され、前記第２の合成信号から抽出した第２のサンプリング位相情報を、前記サンプリング位相検出手段からのサンプリング位相情報に合わせるようにフィルタ伝達関数が制御され、前記第２の合成信号中のコンポジット映像信号をフィルタ出力する第２の補間フィルタ手段と、
前記サンプリング位相検出手段からのサンプリング位相情報に応じたタイミングで所定期間毎に１回所定論理値となるタイミング信号を生成し、このタイミング信号に基づき前記遅延手段に対して１クロック単位の遅延制御を行う制御手段と
を有し、前記第１の補間フィルタ手段及び前記第２の補間フィルタ手段のそれぞれより、前記１フレーム遅延信号と２フレーム遅延信号を出力することを特徴とするＹＣ分離回路。
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