JP3395311B2 - 双方向レートコンバータ及び撮像装置 - Google Patents
双方向レートコンバータ及び撮像装置Info
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- digital
- mhz
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0657—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
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- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
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- H04N7/0102—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving the resampling of the incoming video signal
Description
【０００１】
【産業上の利用分野】本発明は、２つの異なるクロック
レートで動作するディジタル回路間でデータを受け渡し
するためデータのレートを変換するレートコンバータ及
びこのレートコンバータを設けた撮像装置に関し、特
に、データの受け渡しを双方向で行う双方向レートコン
バータ及び撮像装置に関するものである。
レートで動作するディジタル回路間でデータを受け渡し
するためデータのレートを変換するレートコンバータ及
びこのレートコンバータを設けた撮像装置に関し、特
に、データの受け渡しを双方向で行う双方向レートコン
バータ及び撮像装置に関するものである。
【０００２】
【従来の技術】一般に、２つ異なるクロックレートで動
作するディジタル回路間でデータの授受を行うには、デ
ータのレートを変換するレートコンバータを必要とす
る。
作するディジタル回路間でデータの授受を行うには、デ
ータのレートを変換するレートコンバータを必要とす
る。
【０００３】例えば、１８ＭＨｚのクロックレートで動
作する撮像装置のディジタル映像信号処理回路と、１
３．５ＭＨｚのクロックレートで動作するＤ１規格に準
拠したディジタルビデオテープレコーダ（Ｄ・ＶＴＲ）
のディジタル映像信号処理回路との間でディジタル映像
信号の授受を行う場合には、上記撮像装置から出力され
るディジタル映像信号のレートを１８ＭＨｚから１３．
５ＭＨｚに変換するダウンレートコンバータや上記Ｄ・
ＶＴＲから出力されるディジタル映像信号のレートを１
３．５ＭＨｚから１８ＭＨｚに変換するアップレートコ
ンバータなどのレートコンバータが必要となる。
作する撮像装置のディジタル映像信号処理回路と、１
３．５ＭＨｚのクロックレートで動作するＤ１規格に準
拠したディジタルビデオテープレコーダ（Ｄ・ＶＴＲ）
のディジタル映像信号処理回路との間でディジタル映像
信号の授受を行う場合には、上記撮像装置から出力され
るディジタル映像信号のレートを１８ＭＨｚから１３．
５ＭＨｚに変換するダウンレートコンバータや上記Ｄ・
ＶＴＲから出力されるディジタル映像信号のレートを１
３．５ＭＨｚから１８ＭＨｚに変換するアップレートコ
ンバータなどのレートコンバータが必要となる。
【０００４】一般に、固体撮像素子を用いた撮像装置
は、上記固体撮像素子の画素数により決定されるクロッ
クレートを有し、例えば５０万画素の固体撮像素子を用
いた撮像装置ではディジタル映像信号処理回路が１８Ｍ
Ｈｚのクロックレートで動作するようになっている。
は、上記固体撮像素子の画素数により決定されるクロッ
クレートを有し、例えば５０万画素の固体撮像素子を用
いた撮像装置ではディジタル映像信号処理回路が１８Ｍ
Ｈｚのクロックレートで動作するようになっている。
【０００５】そして、従来のレートコンバータは、入力
データを入力クロックレートと出力クロックレートの最
小公倍数のクロックレートにアップコンバートして、フ
ィルタをかけて間引くことにより、目的の出力クロック
レートの出力データを得るものであって、上記最小公倍
数のクロックレートでのフィルタリング処理を必要とし
ていた。
データを入力クロックレートと出力クロックレートの最
小公倍数のクロックレートにアップコンバートして、フ
ィルタをかけて間引くことにより、目的の出力クロック
レートの出力データを得るものであって、上記最小公倍
数のクロックレートでのフィルタリング処理を必要とし
ていた。
【０００６】例えば、ダウンレートコンバータでは、図
１０及び図１１に示すようなフィルタリング処理によっ
て、１８ＭＨｚのクロックレートの入力データを１３．
５ＭＨｚのクロックレートの出力データに変換する。
１０及び図１１に示すようなフィルタリング処理によっ
て、１８ＭＨｚのクロックレートの入力データを１３．
５ＭＨｚのクロックレートの出力データに変換する。
【０００７】すなわち、ダウンレートコンバータでは、
先ず、図１０のＡに示すような１８ＭＨｚのクロックレ
ートの入力データ｛Ｘn ｝に対して、図１０のＢに示す
ように、１３．５ＭＨｚのサンプルポイントとなりうる
箇所に０データを挿入して、上記１８ＭＨｚと１３．５
ＭＨｚの最小公倍数の周波数すなわち５４ＭＨｚのクロ
ックレートにアップコンバートする。これにより、周波
数領域では、図１１のＡに示すように１８ＭＨｚを単位
として繰り返していた周波数成分が、図１１のＢに示す
ように周波数特性はそのままで繰り返しの単位が５４Ｍ
Ｈｚになる。
先ず、図１０のＡに示すような１８ＭＨｚのクロックレ
ートの入力データ｛Ｘn ｝に対して、図１０のＢに示す
ように、１３．５ＭＨｚのサンプルポイントとなりうる
箇所に０データを挿入して、上記１８ＭＨｚと１３．５
ＭＨｚの最小公倍数の周波数すなわち５４ＭＨｚのクロ
ックレートにアップコンバートする。これにより、周波
数領域では、図１１のＡに示すように１８ＭＨｚを単位
として繰り返していた周波数成分が、図１１のＢに示す
ように周波数特性はそのままで繰り返しの単位が５４Ｍ
Ｈｚになる。
【０００８】次に、上記５４ＭＨｚのクロックレートに
データに図１０のＣ及び図１１のＣに示すような特性の
フィルタをかける。すなわち、出力クロックレートは１
３．５ＭＨｚなので、サンプリング定理により５４ＭＨ
ｚの半分の２７ＭＨｚまでの間に１３．５ＭＨｚの半分
の６．７５ＭＨｚ以上の周波数成分があると１３．５Ｍ
Ｈｚのクロックレートにしたときに折り返してしまい、
元の周波数特性の維持出来なくなるため、６．７５ＭＨ
ｚ以上の周波数成分を抑圧するローパスフィルタをかけ
る。
データに図１０のＣ及び図１１のＣに示すような特性の
フィルタをかける。すなわち、出力クロックレートは１
３．５ＭＨｚなので、サンプリング定理により５４ＭＨ
ｚの半分の２７ＭＨｚまでの間に１３．５ＭＨｚの半分
の６．７５ＭＨｚ以上の周波数成分があると１３．５Ｍ
Ｈｚのクロックレートにしたときに折り返してしまい、
元の周波数特性の維持出来なくなるため、６．７５ＭＨ
ｚ以上の周波数成分を抑圧するローパスフィルタをかけ
る。
【０００９】ここで、６．７５ＭＨｚ以上の周波数成分
を抑圧した５４ＭＨｚのクロックレートのデータ
｛Ｙn ｝は、入力データＸn ＝ｚn ・ Ｘ1 に対して、５
４ＭＨｚで動作するディジタルフィルタで例えばタップ
数を１２とする次の数１で示される
を抑圧した５４ＭＨｚのクロックレートのデータ
｛Ｙn ｝は、入力データＸn ＝ｚn ・ Ｘ1 に対して、５
４ＭＨｚで動作するディジタルフィルタで例えばタップ
数を１２とする次の数１で示される
【００１０】
【数１】
【００１１】なる伝達関数Ｆ1(ｚ) のフィルタリング処
理を施すことにより、 Ｙ1 ＝ｋ2 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ2 ＝ｋ0 ・ Ｘ5 ＋ｋ3 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 Ｙ3 ＝ｋ1 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ10・ Ｘ2 Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ5 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ6 ＝ｋ1 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ10・ Ｘ3 Ｙ7 ＝ｋ2 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 ＋ｋ11・ Ｘ3 Ｙ8 ＝ｋ0 ・ Ｘ7 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ6 Ｙ9 ＝ｋ1 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ10・ Ｘ5 Ｙ10＝ｋ2 ・ Ｘ7 ＋ｋ5 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 ＋ｋ11・ Ｘ6 Ｙ11＝ｋ0 ・ Ｘ8 ＋ｋ3 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ9 ・ Ｘ5 Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ6 Ｙ13＝ｋ2 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ8 ・ Ｘ6 ＋ｋ11・ Ｘ5 Ｙ14＝ｋ0 ・ Ｘ9 ＋ｋ3 ・ Ｘ8 ＋ｋ6 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 なるデータＹ1 〜Ｙ14として得ることができる。
理を施すことにより、 Ｙ1 ＝ｋ2 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ2 ＝ｋ0 ・ Ｘ5 ＋ｋ3 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 Ｙ3 ＝ｋ1 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ10・ Ｘ2 Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ5 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ6 ＝ｋ1 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ10・ Ｘ3 Ｙ7 ＝ｋ2 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 ＋ｋ11・ Ｘ3 Ｙ8 ＝ｋ0 ・ Ｘ7 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ6 Ｙ9 ＝ｋ1 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ10・ Ｘ5 Ｙ10＝ｋ2 ・ Ｘ7 ＋ｋ5 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 ＋ｋ11・ Ｘ6 Ｙ11＝ｋ0 ・ Ｘ8 ＋ｋ3 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ9 ・ Ｘ5 Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ6 Ｙ13＝ｋ2 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ8 ・ Ｘ6 ＋ｋ11・ Ｘ5 Ｙ14＝ｋ0 ・ Ｘ9 ＋ｋ3 ・ Ｘ8 ＋ｋ6 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 なるデータＹ1 〜Ｙ14として得ることができる。
【００１２】そして、このようにして得られた図１０の
Ｄ及び図１１のＤに示すような上記５４ＭＨｚのクロッ
クレートのデータ｛Ｙn ｝から、図１０のＥに示すよう
に１３．５ＭＨｚのクロックレートでデータを取り出す
ことにより、図１１のＥに示すように入力データ
｛Ｘn ｝の周波数特性を最大現維持した１３．５ＭＨｚ
のクロックレートの出力データを得ることができる。
Ｄ及び図１１のＤに示すような上記５４ＭＨｚのクロッ
クレートのデータ｛Ｙn ｝から、図１０のＥに示すよう
に１３．５ＭＨｚのクロックレートでデータを取り出す
ことにより、図１１のＥに示すように入力データ
｛Ｘn ｝の周波数特性を最大現維持した１３．５ＭＨｚ
のクロックレートの出力データを得ることができる。
【００１３】また、アップレートコンバータでは、図１
２及び図１３に示すようなフィルタリング処理によっ
て、１３．５ＭＨｚのクロックレートの入力データを１
８ＭＨｚのクロックレートの出力データに変換する。
２及び図１３に示すようなフィルタリング処理によっ
て、１３．５ＭＨｚのクロックレートの入力データを１
８ＭＨｚのクロックレートの出力データに変換する。
【００１４】すなわち、アップレートコンバータにおい
ても、図１２のＡに示すような１３．５ＭＨｚのクロッ
クレートの入力データ｛Ｘn ｝に対して、図１２のＢに
示すように、１８ＭＨｚのサンプルポイントとなりうる
箇所に０データを挿入して、上記１３．５ＭＨｚと１８
ＭＨｚの最小公倍数の周波数すなわち５４ＭＨｚのクロ
ックレートにアップコンバートする。これにより、周波
数領域では、図１３のＡに示すように１３．５ＭＨｚを
単位として繰り返していた周波数成分が、図１３のＢに
示すように周波数特性はそのままで繰り返しの単位が５
４ＭＨｚになる。
ても、図１２のＡに示すような１３．５ＭＨｚのクロッ
クレートの入力データ｛Ｘn ｝に対して、図１２のＢに
示すように、１８ＭＨｚのサンプルポイントとなりうる
箇所に０データを挿入して、上記１３．５ＭＨｚと１８
ＭＨｚの最小公倍数の周波数すなわち５４ＭＨｚのクロ
ックレートにアップコンバートする。これにより、周波
数領域では、図１３のＡに示すように１３．５ＭＨｚを
単位として繰り返していた周波数成分が、図１３のＢに
示すように周波数特性はそのままで繰り返しの単位が５
４ＭＨｚになる。
【００１５】次に、上記５４ＭＨｚのクロックレートに
データに図１２のＣ及び図１３のＣに示すような特性の
フィルタをかける。すなわち、出力クロックレートは１
８ＭＨｚなので、サンプリング定理により５４ＭＨｚの
半分の２７ＭＨｚまでの間に１８ＭＨｚの半分の９ＭＨ
ｚ以上の周波数成分があると１８ＭＨｚのクロックレー
トにしたときに折り返してしまい、元の周波数特性の維
持出来なくなるため、９ＭＨｚ以上の周波数成分を抑圧
するローパスフィルタをかける。
データに図１２のＣ及び図１３のＣに示すような特性の
フィルタをかける。すなわち、出力クロックレートは１
８ＭＨｚなので、サンプリング定理により５４ＭＨｚの
半分の２７ＭＨｚまでの間に１８ＭＨｚの半分の９ＭＨ
ｚ以上の周波数成分があると１８ＭＨｚのクロックレー
トにしたときに折り返してしまい、元の周波数特性の維
持出来なくなるため、９ＭＨｚ以上の周波数成分を抑圧
するローパスフィルタをかける。
【００１６】ここで、９ＭＨｚ以上の周波数成分を抑圧
した５４ＭＨｚのクロックレートのデータ｛Ｙn ｝は、
入力データＸn ＝ｚn ・ Ｘ1 に対して、５４ＭＨｚで動
作するディジタルフィルタで例えばタップ数を１２とす
る次の数２で示される
した５４ＭＨｚのクロックレートのデータ｛Ｙn ｝は、
入力データＸn ＝ｚn ・ Ｘ1 に対して、５４ＭＨｚで動
作するディジタルフィルタで例えばタップ数を１２とす
る次の数２で示される
【００１７】
【数２】
【００１８】なる伝達関数Ｆ2(ｚ) のフィルタリング処
理により、 Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ2 ＝ｋ0 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 Ｙ3 ＝ｋ1 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・・Ｘ2 Ｙ5 ＝ｋ3 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ6 ＝ｋ0 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ8 ＝ｋ2 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ10・ Ｘ3 Ｙ9 ＝ｋ3 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ11・ Ｘ3 Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 Ｙ11＝ｋ1 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 Ｙ12＝ｋ2 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ10・ Ｘ4 Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 Ｙ14＝ｋ0 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 として得ることができる。
理により、 Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ2 ＝ｋ0 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 Ｙ3 ＝ｋ1 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ9 ・ Ｘ2 Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・・Ｘ2 Ｙ5 ＝ｋ3 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ6 ＝ｋ0 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ8 ＝ｋ2 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ10・ Ｘ3 Ｙ9 ＝ｋ3 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ11・ Ｘ3 Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 Ｙ11＝ｋ1 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 Ｙ12＝ｋ2 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ10・ Ｘ4 Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 Ｙ14＝ｋ0 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 として得ることができる。
【００１９】そして、このようにして得られた図１２の
Ｄ及び図１３のＤに示すような上記５４ＭＨｚのクロッ
クレートのデータ｛Ｙn ｝から、図１２のＥに示すよう
に１８ＭＨｚのクロックレートでデータを取り出すこと
により、図１３のＥに示すように入力データ｛Ｘn ｝の
周波数特性を最大限維持した１８ＭＨｚのクロックレー
トの出力データを得ることができる。
Ｄ及び図１３のＤに示すような上記５４ＭＨｚのクロッ
クレートのデータ｛Ｙn ｝から、図１２のＥに示すよう
に１８ＭＨｚのクロックレートでデータを取り出すこと
により、図１３のＥに示すように入力データ｛Ｘn ｝の
周波数特性を最大限維持した１８ＭＨｚのクロックレー
トの出力データを得ることができる。
【００２０】
【発明が解決しようとする課題】ところで、例えば１８
ＭＨｚのクロックレートで動作する撮像装置と１３．５
ＭＨｚのクロックレートで動作するＤ１規格に準拠した
Ｄ・ＶＴＲとを一体化したカメラ一体型のＤ・ＶＴＲ所
謂デジタルカムコーダでは、上述の如きダウンレートコ
ンバータとアップレートコンバータの２つのレートコン
バータを備える必要があり、従来、これらレートコンバ
ータのために大きな回路規模にならざるを得ないという
問題点があった。
ＭＨｚのクロックレートで動作する撮像装置と１３．５
ＭＨｚのクロックレートで動作するＤ１規格に準拠した
Ｄ・ＶＴＲとを一体化したカメラ一体型のＤ・ＶＴＲ所
謂デジタルカムコーダでは、上述の如きダウンレートコ
ンバータとアップレートコンバータの２つのレートコン
バータを備える必要があり、従来、これらレートコンバ
ータのために大きな回路規模にならざるを得ないという
問題点があった。
【００２１】そこで、本発明は、上述の如き従来の問題
点に鑑み、次のような双方向レートコンバータ及び撮像
装置を提供することを目的とするものである。すなわち
本発明の目的は、ダウンレートコンバータとアップレー
トコンバータの２つのレートコンバータの機能を備える
双方向レートコンバータを提供することにある。また、
本発明の他の目的は、ダウンレートコンバータとアップ
レートコンバータにそれぞれ必要なフィルタリング処理
手段を共用することにより、回路規模を削減した双方向
レートコンバータを提供することにある。さらに、小型
化を可能にした撮像装置を提供することにある。
点に鑑み、次のような双方向レートコンバータ及び撮像
装置を提供することを目的とするものである。すなわち
本発明の目的は、ダウンレートコンバータとアップレー
トコンバータの２つのレートコンバータの機能を備える
双方向レートコンバータを提供することにある。また、
本発明の他の目的は、ダウンレートコンバータとアップ
レートコンバータにそれぞれ必要なフィルタリング処理
手段を共用することにより、回路規模を削減した双方向
レートコンバータを提供することにある。さらに、小型
化を可能にした撮像装置を提供することにある。
【００２２】
【課題を解決するための手段】上述の如き課題を解決す
るために、本発明に係る双方向レートコンバータは、デ
ジタルデータ信号のクロックレートをクロックレートｆ
A 、ｆB 間で双方向に変換する双方向レートコンバータ
であって、デジタルデータ信号のクロックレートを双方
向に選択的にアップコンバート又はダウンコンバートす
るレート変換手段と、上記レート変換手段に接続され、
デジタルデータ信号の周波数特性を制限し、ｆC ＝Ｍｆ
A ＝ＬｆB を各レートｆA ｆB の最小公倍数としたとき
ｆC ／Ｍ・ｘ［ｘ＝１〜（Ｍ−１）］及びｆC ／Ｌ・ｙ
［ｙ＝１〜（Ｌ−１）］に対応する全ての周波数に零点
を有するレート変換フィルタを備え、上記レート変換フ
ィルタを上記アップコンバートとダウンコンバートの双
方向のレート変換処理に共用したことを特徴とする。
るために、本発明に係る双方向レートコンバータは、デ
ジタルデータ信号のクロックレートをクロックレートｆ
A 、ｆB 間で双方向に変換する双方向レートコンバータ
であって、デジタルデータ信号のクロックレートを双方
向に選択的にアップコンバート又はダウンコンバートす
るレート変換手段と、上記レート変換手段に接続され、
デジタルデータ信号の周波数特性を制限し、ｆC ＝Ｍｆ
A ＝ＬｆB を各レートｆA ｆB の最小公倍数としたとき
ｆC ／Ｍ・ｘ［ｘ＝１〜（Ｍ−１）］及びｆC ／Ｌ・ｙ
［ｙ＝１〜（Ｌ−１）］に対応する全ての周波数に零点
を有するレート変換フィルタを備え、上記レート変換フ
ィルタを上記アップコンバートとダウンコンバートの双
方向のレート変換処理に共用したことを特徴とする。
【００２３】また、本発明に係る双方向レートコンバー
タは、上記レート変換フィルタの出力に乗算手段を設
け、アップコンバート処理における利得とダウンコンバ
ート処理における利得を一致させたことを特徴とするも
のである。
タは、上記レート変換フィルタの出力に乗算手段を設
け、アップコンバート処理における利得とダウンコンバ
ート処理における利得を一致させたことを特徴とするも
のである。
【００２４】本発明に係る撮像装置は、第１のクロック
レートｆA を有する第１のデジタル映像信号を供給する
撮像手段と、該第１のクロックレートとは異なる第２の
クロックレートｆBを有する第２のデジタル映像信号を
記録媒体に対して記録再生する記録再生手段と、記録モ
ード時には、上記撮像手段から第１のデジタル映像信号
を受信し第２のデジタル映像信号を供給し、再生モード
時には、上記記録再生手段から第２のデジタル映像信号
を受信し第２のデジタル映像信号を供給する双方向レー
ト変換手段と、記録モード時には上記撮像手段から第１
のデジタル映像信号を受信し、再生モード時には上記レ
ート変換手段から第１のデジタル映像信号を受信して、
この受信した第１のデジタル映像信号から出力映像信号
を出力する出力手段とを有し、上記双方向レート変換手
段は、デジタル映像信号のクロックレートを双方向に選
択的にアップコンバート又はダウンコンバートするレー
ト変換回路と、デジタル映像信号の周波数特性を制限
し、ｆC ＝ＭｆA ＝ＬｆB を各レートｆA ｆB の最小公
倍数としたときｆC ／Ｍ・ｘ［ｘ＝１〜（Ｍ−１）］及
びｆC ／Ｌ・ｙ［ｙ＝１〜（Ｌ−１）］に対応する全て
の周波数に零点を有するフィルタ回路からなることを特
徴とする。
レートｆA を有する第１のデジタル映像信号を供給する
撮像手段と、該第１のクロックレートとは異なる第２の
クロックレートｆBを有する第２のデジタル映像信号を
記録媒体に対して記録再生する記録再生手段と、記録モ
ード時には、上記撮像手段から第１のデジタル映像信号
を受信し第２のデジタル映像信号を供給し、再生モード
時には、上記記録再生手段から第２のデジタル映像信号
を受信し第２のデジタル映像信号を供給する双方向レー
ト変換手段と、記録モード時には上記撮像手段から第１
のデジタル映像信号を受信し、再生モード時には上記レ
ート変換手段から第１のデジタル映像信号を受信して、
この受信した第１のデジタル映像信号から出力映像信号
を出力する出力手段とを有し、上記双方向レート変換手
段は、デジタル映像信号のクロックレートを双方向に選
択的にアップコンバート又はダウンコンバートするレー
ト変換回路と、デジタル映像信号の周波数特性を制限
し、ｆC ＝ＭｆA ＝ＬｆB を各レートｆA ｆB の最小公
倍数としたときｆC ／Ｍ・ｘ［ｘ＝１〜（Ｍ−１）］及
びｆC ／Ｌ・ｙ［ｙ＝１〜（Ｌ−１）］に対応する全て
の周波数に零点を有するフィルタ回路からなることを特
徴とする。
【００２５】また、本発明に係る撮像装置において、上
記撮像手段は、被写体からの入射光に応じてｆA のクロ
ックレートでアナログ映像信号を発生する撮像素子と、
アナログ映像信号を第１のデジタル映像信号に変換する
Ａ／Ｄ変換器とを有することを特徴とするものである。
記撮像手段は、被写体からの入射光に応じてｆA のクロ
ックレートでアナログ映像信号を発生する撮像素子と、
アナログ映像信号を第１のデジタル映像信号に変換する
Ａ／Ｄ変換器とを有することを特徴とするものである。
【００２６】さらに、本発明に係る撮像装置は、記録モ
ードと再生モードの少なくとも一方のモード時にデジタ
ル映像信号に対する係数を乗算するゲイン調整手段を有
することを特徴とするものである。
ードと再生モードの少なくとも一方のモード時にデジタ
ル映像信号に対する係数を乗算するゲイン調整手段を有
することを特徴とするものである。
【００２７】
【作用】本発明に係る双方向レートコンバータでは、ｆ
C ＝ＭｆA ＝ＬｆB を各レートｆA ｆB の最小公倍数と
したときｆC ／Ｍ・ｘ［ｘ＝１〜（Ｍ−１）］及びｆC
／Ｌ・ｙ［ｙ＝１〜（Ｌ−１）］に対応する全ての周波
数に零点を有するレート変換フィルタにより、デジタル
データ信号の周波数特性を制限する。そして、上記レー
ト変換フィルタを上記アップコンバートとダウンコンバ
ートの双方向の共用して、デジタルデータ信号のクロッ
クレートをクロックレートｆA 、ｆB 間で双方向に変換
する。また、上記レート変換フィルタの出力に設けた乗
算手段により、アップコンバート処理における利得とダ
ウンコンバート処理における利得を一致させる。
C ＝ＭｆA ＝ＬｆB を各レートｆA ｆB の最小公倍数と
したときｆC ／Ｍ・ｘ［ｘ＝１〜（Ｍ−１）］及びｆC
／Ｌ・ｙ［ｙ＝１〜（Ｌ−１）］に対応する全ての周波
数に零点を有するレート変換フィルタにより、デジタル
データ信号の周波数特性を制限する。そして、上記レー
ト変換フィルタを上記アップコンバートとダウンコンバ
ートの双方向の共用して、デジタルデータ信号のクロッ
クレートをクロックレートｆA 、ｆB 間で双方向に変換
する。また、上記レート変換フィルタの出力に設けた乗
算手段により、アップコンバート処理における利得とダ
ウンコンバート処理における利得を一致させる。
【００２８】本発明に係る撮像装置では、記録モード時
には、撮像手段からの第１のクロックレートｆA の第１
のデジタル映像信号に基づいて出力手段から出力映像信
号を出力するとともに、上記第１のクロックレートｆA
の第１のデジタル映像信号を双方向レート変換手段によ
り第２のクロックレートｆB の第２のデジタル映像信号
に変換して、記録再生手段により記録媒体に記録する。
また、再生モード時には、上記記録再生手段により記録
媒体から再生した第２のクロックレートｆB の第２のデ
ジタル映像信号を上記双方向レート変換手段により第１
のクロックレートｆA の第１のデジタル映像信号に変換
して、出力手段から出力映像信号を出力する。上記双方
向レート変換手段は、デジタル映像信号の周波数特性を
制限し、ｆC ＝ＭｆA ＝ＬｆB を各レートｆA ｆB の最
小公倍数としたときｆC ／Ｍ・ｘ［ｘ＝１〜（Ｍ−
１）］及びｆC ／Ｌ・ｙ［ｙ＝１〜（Ｌ−１）］に対応
する全ての周波数に零点を有するフィルタ回路により、
デジタル映像信号の周波数特性を制限する。そして、上
記フィルタ回路を上記アップコンバートとダウンコンバ
ートの双方向の共用して、レート変換回路によりデジタ
ル映像信号のクロックレートをクロックレートｆA 、ｆ
B 間で双方向に変換する。上記撮像手段は、ｆAのクロ
ックレートで動作する撮像素子からのアナログ映像信号
をＡ／Ｄ変換器により第１のデジタル映像信号に変換す
る。さらに、記録モードと再生モードの少なくとも一方
のモード時にゲイン調整手段によりデジタル映像信号に
係数を乗算して、アップコンバート処理における利得と
ダウンコンバート処理における利得を一致させる。
には、撮像手段からの第１のクロックレートｆA の第１
のデジタル映像信号に基づいて出力手段から出力映像信
号を出力するとともに、上記第１のクロックレートｆA
の第１のデジタル映像信号を双方向レート変換手段によ
り第２のクロックレートｆB の第２のデジタル映像信号
に変換して、記録再生手段により記録媒体に記録する。
また、再生モード時には、上記記録再生手段により記録
媒体から再生した第２のクロックレートｆB の第２のデ
ジタル映像信号を上記双方向レート変換手段により第１
のクロックレートｆA の第１のデジタル映像信号に変換
して、出力手段から出力映像信号を出力する。上記双方
向レート変換手段は、デジタル映像信号の周波数特性を
制限し、ｆC ＝ＭｆA ＝ＬｆB を各レートｆA ｆB の最
小公倍数としたときｆC ／Ｍ・ｘ［ｘ＝１〜（Ｍ−
１）］及びｆC ／Ｌ・ｙ［ｙ＝１〜（Ｌ−１）］に対応
する全ての周波数に零点を有するフィルタ回路により、
デジタル映像信号の周波数特性を制限する。そして、上
記フィルタ回路を上記アップコンバートとダウンコンバ
ートの双方向の共用して、レート変換回路によりデジタ
ル映像信号のクロックレートをクロックレートｆA 、ｆ
B 間で双方向に変換する。上記撮像手段は、ｆAのクロ
ックレートで動作する撮像素子からのアナログ映像信号
をＡ／Ｄ変換器により第１のデジタル映像信号に変換す
る。さらに、記録モードと再生モードの少なくとも一方
のモード時にゲイン調整手段によりデジタル映像信号に
係数を乗算して、アップコンバート処理における利得と
ダウンコンバート処理における利得を一致させる。
【００２９】
【実施例】以下、本発明に係る双方向レートコンバータ
及び撮像装置の一実施例について、図面を参照しながら
詳細に説明する
及び撮像装置の一実施例について、図面を参照しながら
詳細に説明する
【００３０】図１は、発明に係る双方向レートコンバー
タを適用したディジタルカムコーダの構成を示すブロッ
ク図である。
タを適用したディジタルカムコーダの構成を示すブロッ
ク図である。
【００３１】この図１に示すディジタルカムコーダは、
撮像部１により得られる撮像信号をディジタル化してＤ
１規格に準拠した画像データとして記録するもので、撮
像部１により得られる三原色撮像信号Ｒ（ｆS1），Ｇ
（ｆS1），Ｂ（ｆS1）がアナログ信号処理部２を介して
供給されるアナログディジタル（Ａ／Ｄ）変換部３、こ
のＡ／Ｄ変換部３によりディジタル化された各色撮像デ
ータＲ，Ｇ，Ｂが供給される映像信号処理部４、この映
像信号処理部４により生成されたディジタル輝度信号Ｙ
（ｆS1）と２つのディジタル色差信号ＣR （ｆS1），Ｃ
B （ｆS1）が供給されるアナログ出力用の信号処理部５
やレート変換処理部６などを備え、Ｄ１規格に準拠した
画像データの記録再生を行う記録再生部８が双方向バス
を介して上記レート変換処理部６に接続されている。
撮像部１により得られる撮像信号をディジタル化してＤ
１規格に準拠した画像データとして記録するもので、撮
像部１により得られる三原色撮像信号Ｒ（ｆS1），Ｇ
（ｆS1），Ｂ（ｆS1）がアナログ信号処理部２を介して
供給されるアナログディジタル（Ａ／Ｄ）変換部３、こ
のＡ／Ｄ変換部３によりディジタル化された各色撮像デ
ータＲ，Ｇ，Ｂが供給される映像信号処理部４、この映
像信号処理部４により生成されたディジタル輝度信号Ｙ
（ｆS1）と２つのディジタル色差信号ＣR （ｆS1），Ｃ
B （ｆS1）が供給されるアナログ出力用の信号処理部５
やレート変換処理部６などを備え、Ｄ１規格に準拠した
画像データの記録再生を行う記録再生部８が双方向バス
を介して上記レート変換処理部６に接続されている。
【００３２】上記撮像部１は、例えば、図示しない撮像
レンズから光学的ローパスフィルタを介して入射される
撮像光を色分解プリズムにより三原色光成分に分解し
て、被写体像の三原色画像を三枚のＣＣＤイメージセン
サで撮像するようになっている。上記各ＣＣＤイメージ
センサは、それぞれｆS1レートで駆動され、各色撮像信
号Ｒ（ｆS1），Ｇ（ｆS1），Ｂ（ｆS1）がｆS1レートで
読み出される。そして、上記各ＣＣＤイメージセンサか
らｆS1レートで読み出された各色撮像信号Ｒ（ｆ S1），
Ｇ（ｆS1），Ｂ（ｆS1）が上記アナログ信号処理部２を
介して上記Ａ／Ｄ変換部３に供給される。
レンズから光学的ローパスフィルタを介して入射される
撮像光を色分解プリズムにより三原色光成分に分解し
て、被写体像の三原色画像を三枚のＣＣＤイメージセン
サで撮像するようになっている。上記各ＣＣＤイメージ
センサは、それぞれｆS1レートで駆動され、各色撮像信
号Ｒ（ｆS1），Ｇ（ｆS1），Ｂ（ｆS1）がｆS1レートで
読み出される。そして、上記各ＣＣＤイメージセンサか
らｆS1レートで読み出された各色撮像信号Ｒ（ｆ S1），
Ｇ（ｆS1），Ｂ（ｆS1）が上記アナログ信号処理部２を
介して上記Ａ／Ｄ変換部３に供給される。
【００３３】なお、上記撮像部１は、空間画素ずらし法
を採用しており、緑色画像撮像用のＣＣＤイメージセン
サに対して、画素の空間サンプリング周期τS の１／２
だけ、赤色画像撮像用および青色画像撮像用の各ＣＣＤ
イメージセンサが水平方向にずらして配置されている。
を採用しており、緑色画像撮像用のＣＣＤイメージセン
サに対して、画素の空間サンプリング周期τS の１／２
だけ、赤色画像撮像用および青色画像撮像用の各ＣＣＤ
イメージセンサが水平方向にずらして配置されている。
【００３４】そして、上記アナログ信号処理部２では、
上記撮像部１の各ＣＣＤイメージセンサから読み出され
た各色撮像信号Ｒ（ｆS1），Ｇ（ｆS1），Ｂ（ｆS1）に
対して、相関二重サンプリング処理を施し、さらに、白
バランスや黒バランスなどのレベル制御を行う。
上記撮像部１の各ＣＣＤイメージセンサから読み出され
た各色撮像信号Ｒ（ｆS1），Ｇ（ｆS1），Ｂ（ｆS1）に
対して、相関二重サンプリング処理を施し、さらに、白
バランスや黒バランスなどのレベル制御を行う。
【００３５】また、上記Ａ／Ｄ変換部３は、上記各色撮
像信号Ｒ（ｆS1），Ｇ（ｆS1），Ｂ（ｆS1）のサンプリ
ングレートに等しいｆS1レートで所定の位相を有する駆
動クロックに同期したＡ／Ｄ変換処理を行うもので、上
記ｆS1レートの各色撮像信号Ｒ（ｆS1），Ｇ（ｆS1），
Ｂ（ｆS1）をｆS1レートでディジタル化する。そして、
上記Ａ／Ｄ変換部３によりディジタル化されたｆS1レー
トの各色撮像データＲ（ｆS1），Ｇ（ｆS1），Ｂ
（ｆS1）が上記映像信号処理部４に供給される。
像信号Ｒ（ｆS1），Ｇ（ｆS1），Ｂ（ｆS1）のサンプリ
ングレートに等しいｆS1レートで所定の位相を有する駆
動クロックに同期したＡ／Ｄ変換処理を行うもので、上
記ｆS1レートの各色撮像信号Ｒ（ｆS1），Ｇ（ｆS1），
Ｂ（ｆS1）をｆS1レートでディジタル化する。そして、
上記Ａ／Ｄ変換部３によりディジタル化されたｆS1レー
トの各色撮像データＲ（ｆS1），Ｇ（ｆS1），Ｂ
（ｆS1）が上記映像信号処理部４に供給される。
【００３６】この映像信号処理部４では、上記Ａ／Ｄ変
換部３から供給される各ディジタル色信号Ｒ（ｆS1），
Ｇ（ｆS1），Ｂ（ｆS1）について、画像強調処理、ペデ
スタル付加、ガンマ，ニーなどの非線形処理、リニアマ
トリクス処理を行うとともに、マトリクス演算処理によ
って上記各ディジタル色信号Ｒ（ｆS1），Ｇ（ｆS1），
Ｂ（ｆS1）からディジタル輝度信号Ｙ（ｆS1）と２つの
ディジタル色差信号Ｃ R （ｆS1），ＣB （ｆS1）を生成
する。
換部３から供給される各ディジタル色信号Ｒ（ｆS1），
Ｇ（ｆS1），Ｂ（ｆS1）について、画像強調処理、ペデ
スタル付加、ガンマ，ニーなどの非線形処理、リニアマ
トリクス処理を行うとともに、マトリクス演算処理によ
って上記各ディジタル色信号Ｒ（ｆS1），Ｇ（ｆS1），
Ｂ（ｆS1）からディジタル輝度信号Ｙ（ｆS1）と２つの
ディジタル色差信号Ｃ R （ｆS1），ＣB （ｆS1）を生成
する。
【００３７】ここで、上記映像信号処理部４は、ｆS1レ
ートのクロックをマスタクロックとして動作して、上記
撮像部１における空間画素ずらし法に対応する周知の高
解像度化の処理を行い、上記各ディジタル色信号Ｒ（ｆ
S1），Ｇ（ｆS1），Ｂ（ｆS1）から、ｆS1レートのディ
ジタル輝度信号Ｙ（ｆS1）と各ディジタル色差信号Ｃ R
（ｆS1），ＣB （ｆS1）を生成する。
ートのクロックをマスタクロックとして動作して、上記
撮像部１における空間画素ずらし法に対応する周知の高
解像度化の処理を行い、上記各ディジタル色信号Ｒ（ｆ
S1），Ｇ（ｆS1），Ｂ（ｆS1）から、ｆS1レートのディ
ジタル輝度信号Ｙ（ｆS1）と各ディジタル色差信号Ｃ R
（ｆS1），ＣB （ｆS1）を生成する。
【００３８】また、上記アナログ出力用の信号処理部５
は、上記映像信号処理部４又はレート変換処理部６によ
り生成される上記ｆS1レートに関連したデータレートの
信号Ｙ（ｆS1），ＣR （ｆS1），ＣB （ｆS1）に対する
アナログインターフェースとして機能するもので、ディ
ジタルエンコーダ５Ａと各ディジタルアナログ（Ｄ／
Ａ）変換部５Ｂ，５Ｃからなる。
は、上記映像信号処理部４又はレート変換処理部６によ
り生成される上記ｆS1レートに関連したデータレートの
信号Ｙ（ｆS1），ＣR （ｆS1），ＣB （ｆS1）に対する
アナログインターフェースとして機能するもので、ディ
ジタルエンコーダ５Ａと各ディジタルアナログ（Ｄ／
Ａ）変換部５Ｂ，５Ｃからなる。
【００３９】このアナログ出力用の信号処理部５は、通
常のＮＴＳＣ又はＰＡＬに準拠した上記ディジタルエン
コーダ５Ａによりディジタルコンポジット信号ＣＳOUT
（２ｆS1）やディジタルモニタ信号ＹVF（ｆS1）を生成
して、上記Ｄ／Ａ変換部５Ｃにより上記ディジタルモニ
タ信号ＹVF（ｆS1）をアナログ化してビューファインダ
９に供給するモニタビデオ信号ＹVFを出力するととも
に、上記Ｄ／Ａ変換部５Ｃにより上記ディジタルコンポ
ジット信号ＣＳOUT （２ｆS1）をアナログ化してコンポ
ジットビデオ信号ＣＳを出力する。
常のＮＴＳＣ又はＰＡＬに準拠した上記ディジタルエン
コーダ５Ａによりディジタルコンポジット信号ＣＳOUT
（２ｆS1）やディジタルモニタ信号ＹVF（ｆS1）を生成
して、上記Ｄ／Ａ変換部５Ｃにより上記ディジタルモニ
タ信号ＹVF（ｆS1）をアナログ化してビューファインダ
９に供給するモニタビデオ信号ＹVFを出力するととも
に、上記Ｄ／Ａ変換部５Ｃにより上記ディジタルコンポ
ジット信号ＣＳOUT （２ｆS1）をアナログ化してコンポ
ジットビデオ信号ＣＳを出力する。
【００４０】また、上記レート変換処理部６は、ｆS1レ
ートに関連したデータレートの信号とｆS2レートに関連
したデータレートの信号との間で双方向にレート変換を
行うもので、記録モード時には、上記映像信号処理部４
により生成された上記ｆS1レートに関連したデータレー
トの信号Ｙ（ｆS1），ＣR ／ＣB （ｆS1／２）を上記ｆ
S2レートに関連したデータレートの信号Ｙ（ｆS2），Ｃ
R （ｆS2／２），ＣB（ｆS2／２）に変換して上記記録
再生部７に供給し、再生モード時には、上記記録再生部
７から供給される上記ｆS2レートに関連したデータレー
トの信号Ｙ（ｆ S2），ＣR （ｆS2／２），ＣB （ｆS2／
２）を上記ｆS1レートに関連したデータレートの信号
（２ｆS1），ＣR （ｆS1），ＣB （ｆS1）に変換して上
記アナログ出力用の信号処理部５に供給する。
ートに関連したデータレートの信号とｆS2レートに関連
したデータレートの信号との間で双方向にレート変換を
行うもので、記録モード時には、上記映像信号処理部４
により生成された上記ｆS1レートに関連したデータレー
トの信号Ｙ（ｆS1），ＣR ／ＣB （ｆS1／２）を上記ｆ
S2レートに関連したデータレートの信号Ｙ（ｆS2），Ｃ
R （ｆS2／２），ＣB（ｆS2／２）に変換して上記記録
再生部７に供給し、再生モード時には、上記記録再生部
７から供給される上記ｆS2レートに関連したデータレー
トの信号Ｙ（ｆ S2），ＣR （ｆS2／２），ＣB （ｆS2／
２）を上記ｆS1レートに関連したデータレートの信号
（２ｆS1），ＣR （ｆS1），ＣB （ｆS1）に変換して上
記アナログ出力用の信号処理部５に供給する。
【００４１】このレート変換処理部６は、輝度信号用の
レート変換回路６Ｙと色差信号用のレート変換回路６Ｃ
とからなる。
レート変換回路６Ｙと色差信号用のレート変換回路６Ｃ
とからなる。
【００４２】上記輝度信号用のレート変換回路６Ｙは、
本発明に係る双方向レートコンバータであって、図２の
概念ブロック図に示すように、レート変換ブロック２
０，ディジタルフィルタブロック３０及びフィルタ係数
発生ブロック４０を備えてなる。
本発明に係る双方向レートコンバータであって、図２の
概念ブロック図に示すように、レート変換ブロック２
０，ディジタルフィルタブロック３０及びフィルタ係数
発生ブロック４０を備えてなる。
【００４３】この図２の概念ブロック図において、端子
１１は双方向バスを介して上記映像信号処理部４及び上
記アナログ出力用の信号処理部５に接続された第１の入
出力端子であって、この第１の入出力端子１１にはライ
ンレシーバ１２の入力端とラインドライバ６３の出力端
が接続されている。また、端子１４は双方向バスを介し
て上記記録再生部７に接続された第２の入出力端子であ
って、この第２の入出力端子１４にはラインレシーバ１
５の入力端とラインドライバ１６の出力端が接続されて
いる。
１１は双方向バスを介して上記映像信号処理部４及び上
記アナログ出力用の信号処理部５に接続された第１の入
出力端子であって、この第１の入出力端子１１にはライ
ンレシーバ１２の入力端とラインドライバ６３の出力端
が接続されている。また、端子１４は双方向バスを介し
て上記記録再生部７に接続された第２の入出力端子であ
って、この第２の入出力端子１４にはラインレシーバ１
５の入力端とラインドライバ１６の出力端が接続されて
いる。
【００４４】上記レート変換ブロック２０は、第１及び
第２の入力端子２０Ａ，２０Ｂと第１及び第２の出力端
子２０Ｃ，２０Ｄを備える。
第２の入力端子２０Ａ，２０Ｂと第１及び第２の出力端
子２０Ｃ，２０Ｄを備える。
【００４５】そして、上記レート変換ブロック２０の第
１の入力端子２０Ａには、上記各ラインレシーバ１２，
１５の各出力端が切換スイッチ１７を介して上記レート
変換ブロック２０の第１の入力端子２０Ａに接続されて
いる。上記切換スイッチ１７は、端子１８を介して供給
される制御信号により、記録モード時には上記ラインレ
シーバ１２の出力端を選択し、また、再生モード時には
上記ラインレシーバ１５の出力端を選択するように制御
される。これにより、上記レート変換ブロック２０の第
１の入力端子２０Ａには、記録モード時には上記映像信
号処理部４からｆS1レートのディジタル輝度信号Ｙ（ｆ
S1）が上記切換スイッチ１７を介して供給され、再生モ
ード時には上記記録再生部７からｆS2レートのディジタ
ル輝度信号Ｙ（ｆS2）が上記切換スイッチ１７を介して
供給される。
１の入力端子２０Ａには、上記各ラインレシーバ１２，
１５の各出力端が切換スイッチ１７を介して上記レート
変換ブロック２０の第１の入力端子２０Ａに接続されて
いる。上記切換スイッチ１７は、端子１８を介して供給
される制御信号により、記録モード時には上記ラインレ
シーバ１２の出力端を選択し、また、再生モード時には
上記ラインレシーバ１５の出力端を選択するように制御
される。これにより、上記レート変換ブロック２０の第
１の入力端子２０Ａには、記録モード時には上記映像信
号処理部４からｆS1レートのディジタル輝度信号Ｙ（ｆ
S1）が上記切換スイッチ１７を介して供給され、再生モ
ード時には上記記録再生部７からｆS2レートのディジタ
ル輝度信号Ｙ（ｆS2）が上記切換スイッチ１７を介して
供給される。
【００４６】また、上記レート変換ブロック２０の第１
の出力端子２０Ｃは上記ディジタルフィルタブロック３
０の入力端子に接続され、このディジタルフィルタブロ
ック３０の出力端子が上記レート変換ブロック２０の第
２の入力端子２０Ｂに接続されている。
の出力端子２０Ｃは上記ディジタルフィルタブロック３
０の入力端子に接続され、このディジタルフィルタブロ
ック３０の出力端子が上記レート変換ブロック２０の第
２の入力端子２０Ｂに接続されている。
【００４７】さらに、上記レート変換ブロック２０の第
２の出力端子２０Ｄは、上記ラインドライバ１３を介し
て上記第１の入力出力端子１１に接続されているととも
に、上記ラインドライバ１６を介して上記第２の入力出
力端子１４に接続されている。上記各ラインドライバ１
３，１６は、上記端子１８を介して供給される制御信号
により、記録モード時には上記ラインドライバ１３が非
動作状態で上記ラインドライバ１５が動作状態となるよ
うに制御され、記録モード時には上記ラインドライバ１
５が非動作状態で上記ラインドライバ１３が動作状態と
なるように制御される。これにより、上記レート変換ブ
ロック２０の第２の出力端子２０Ｄからの変換出力が、
記録モード時には上記第２の入力出力端子１４から上記
記録再生部７に供給され、また、再生モード時には上記
第１の入力出力端子１１から上記アナログ出力用の信号
処理部５に供給される。
２の出力端子２０Ｄは、上記ラインドライバ１３を介し
て上記第１の入力出力端子１１に接続されているととも
に、上記ラインドライバ１６を介して上記第２の入力出
力端子１４に接続されている。上記各ラインドライバ１
３，１６は、上記端子１８を介して供給される制御信号
により、記録モード時には上記ラインドライバ１３が非
動作状態で上記ラインドライバ１５が動作状態となるよ
うに制御され、記録モード時には上記ラインドライバ１
５が非動作状態で上記ラインドライバ１３が動作状態と
なるように制御される。これにより、上記レート変換ブ
ロック２０の第２の出力端子２０Ｄからの変換出力が、
記録モード時には上記第２の入力出力端子１４から上記
記録再生部７に供給され、また、再生モード時には上記
第１の入力出力端子１１から上記アナログ出力用の信号
処理部５に供給される。
【００４８】上記レート変換ブロック２０は、上記端子
１８を介して供給される制御信号により制御されて、記
録モード時には上記映像信号処理部４から上記切換スイ
ッチ１７を介して第１の入力端子２０Ａに供給されるｆ
S1（例えばｆS1＝１８ＭＨｚ）レートのディジタル輝度
信号Ｙ（ｆS1）をＤ１規格に準拠したｆS2（ｆS2＝１
３．５ＭＨｚ）レートのディジタル輝度信号Ｙ（ｆS2）
に変換する間引き処理を行い、また、再生モード時には
上記記録再生部７から上記切換スイッチ１７を介して第
１の入力端子２０Ａに供給されるＤ１規格に準拠したｆ
S2（ｆS2＝１３．５ＭＨｚ）レートのディジタル輝度信
号Ｙ（ｆS2）をｆS1（ｆS1＝１８ＭＨｚ）レートのディ
ジタル輝度信号Ｙ（ｆS1）に変換する補間処理を行う。
１８を介して供給される制御信号により制御されて、記
録モード時には上記映像信号処理部４から上記切換スイ
ッチ１７を介して第１の入力端子２０Ａに供給されるｆ
S1（例えばｆS1＝１８ＭＨｚ）レートのディジタル輝度
信号Ｙ（ｆS1）をＤ１規格に準拠したｆS2（ｆS2＝１
３．５ＭＨｚ）レートのディジタル輝度信号Ｙ（ｆS2）
に変換する間引き処理を行い、また、再生モード時には
上記記録再生部７から上記切換スイッチ１７を介して第
１の入力端子２０Ａに供給されるＤ１規格に準拠したｆ
S2（ｆS2＝１３．５ＭＨｚ）レートのディジタル輝度信
号Ｙ（ｆS2）をｆS1（ｆS1＝１８ＭＨｚ）レートのディ
ジタル輝度信号Ｙ（ｆS1）に変換する補間処理を行う。
【００４９】このレート変換ブロック２０は、例えば図
３のブロック図に示すように、補間処理回路２１，間引
き処理回路２２，ゲイン設定回路２３，クロック生成回
路２４，第１及び第２の切換スイッチ２５，２６などか
ら構成される。
３のブロック図に示すように、補間処理回路２１，間引
き処理回路２２，ゲイン設定回路２３，クロック生成回
路２４，第１及び第２の切換スイッチ２５，２６などか
ら構成される。
【００５０】上記第１の切換スイッチ２５は、上記第１
の出力端子２０Ｃから出力する信号選択する切換スイッ
チであって、上記端子１８を介して供給される制御信号
により制御されて、記録モード時には第１の入力端子２
０Ａに供給されるｆS1（ｆS1＝１８ＭＨｚ）レートのデ
ィジタル輝度信号Ｙ（ｆS1）をそのまま上記第１の出力
端子２０ｃから出力し、再生モード時には第１の入力端
子２０Ａに供給されるｆS2（ｆS2＝１３．５ＭＨｚ）レ
ートのディジタル輝度信号Ｙ（ｆS2）に上記補間処理回
路２１で補間処理を施すことにより得られるｆS1（ｆS1
＝１８ＭＨｚ）レートのディジタル輝度信号Ｙ（ｆS1）
を上記第１の出力端子２０Ｃから出力する。
の出力端子２０Ｃから出力する信号選択する切換スイッ
チであって、上記端子１８を介して供給される制御信号
により制御されて、記録モード時には第１の入力端子２
０Ａに供給されるｆS1（ｆS1＝１８ＭＨｚ）レートのデ
ィジタル輝度信号Ｙ（ｆS1）をそのまま上記第１の出力
端子２０ｃから出力し、再生モード時には第１の入力端
子２０Ａに供給されるｆS2（ｆS2＝１３．５ＭＨｚ）レ
ートのディジタル輝度信号Ｙ（ｆS2）に上記補間処理回
路２１で補間処理を施すことにより得られるｆS1（ｆS1
＝１８ＭＨｚ）レートのディジタル輝度信号Ｙ（ｆS1）
を上記第１の出力端子２０Ｃから出力する。
【００５１】上記補間処理回路２１は、第１及び第２の
Ｄ型フリップフロップ２１Ａ，２１ＢとＡＮＤゲート２
１Ｃ及びインバータ２１Ｄからなる。
Ｄ型フリップフロップ２１Ａ，２１ＢとＡＮＤゲート２
１Ｃ及びインバータ２１Ｄからなる。
【００５２】上記第１のＤ型フリップフロップ２１Ａ
は、再生モード時に上記第１の入力端子２０Ａに供給さ
れるｆS2（ｆS2＝１３．５ＭＨｚ）レートのディジタル
輝度信号Ｙ（ｆS2）を上記クロック生成回路２３から供
給される図４に示すようなタイミングのデータラッチク
ロックｄ−ｃｋによりラッチする。また、上記ＡＮＤゲ
ート２１Ｃは、上記第１のＤ型フリップフロップ２１Ａ
によるラッチ出力データと上記クロック生成回路２３か
ら供給される図４に示すようなタイミングのゼロ挿入デ
ータとの論理積をとる。そして、上記第２のＤ型フリッ
プフロップ２１Ｂは、上記ＡＮＤゲート２１Ｃによる論
理積出力データをｆS1（ｆS1＝１８ＭＨｚ）レートのラ
ッチクロックにより図４に示すようなタイミングでラッ
チする。この第２のＤ型フリップフロップ２１Ｂによる
ラッチ出力データは、上記ｆS2（ｆ S2＝１３．５ＭＨ
ｚ）レートのディジタル輝度信号Ｙ（ｆS2）をゼロ挿入
により補間したｆS1（ｆS1＝１８ＭＨｚ）レートのディ
ジタル輝度信号Ｙ（ｆS1）となっている。
は、再生モード時に上記第１の入力端子２０Ａに供給さ
れるｆS2（ｆS2＝１３．５ＭＨｚ）レートのディジタル
輝度信号Ｙ（ｆS2）を上記クロック生成回路２３から供
給される図４に示すようなタイミングのデータラッチク
ロックｄ−ｃｋによりラッチする。また、上記ＡＮＤゲ
ート２１Ｃは、上記第１のＤ型フリップフロップ２１Ａ
によるラッチ出力データと上記クロック生成回路２３か
ら供給される図４に示すようなタイミングのゼロ挿入デ
ータとの論理積をとる。そして、上記第２のＤ型フリッ
プフロップ２１Ｂは、上記ＡＮＤゲート２１Ｃによる論
理積出力データをｆS1（ｆS1＝１８ＭＨｚ）レートのラ
ッチクロックにより図４に示すようなタイミングでラッ
チする。この第２のＤ型フリップフロップ２１Ｂによる
ラッチ出力データは、上記ｆS2（ｆ S2＝１３．５ＭＨ
ｚ）レートのディジタル輝度信号Ｙ（ｆS2）をゼロ挿入
により補間したｆS1（ｆS1＝１８ＭＨｚ）レートのディ
ジタル輝度信号Ｙ（ｆS1）となっている。
【００５３】また、上記第２の切換スイッチ２６は、上
記第２の出力端子２０Ｄから出力する信号を選択する切
換スイッチであって、上記端子１８を介して供給される
制御信号により制御されて、記録モード時には上記第２
の入力端子２０Ｂに供給されるｆS1（ｆS1＝１８ＭＨ
ｚ）レートのディジタル輝度信号Ｙ（ｆS1）に上記間引
き処理回路２２で間引き処理を施すことにより得られる
ｆS2（ｆS2＝１３．５ＭＨｚ）レートのディジタル輝度
信号Ｙ（ｆS2）を上記第２の出力端子２０Ｄから出力
し、また、再生モード時には上記第２の入力端子２０Ｂ
に供給されるｆS1（ｆS1＝１８ＭＨｚ）レートのディジ
タル輝度信号Ｙ（ｆS1）に上記ゲイン設定回路２３によ
りゲイン設定処理を施したｆS1レートのディジタル輝度
信号Ｙ（ｆS1）を上記第２の出力端子２０Ｄから出力す
る。
記第２の出力端子２０Ｄから出力する信号を選択する切
換スイッチであって、上記端子１８を介して供給される
制御信号により制御されて、記録モード時には上記第２
の入力端子２０Ｂに供給されるｆS1（ｆS1＝１８ＭＨ
ｚ）レートのディジタル輝度信号Ｙ（ｆS1）に上記間引
き処理回路２２で間引き処理を施すことにより得られる
ｆS2（ｆS2＝１３．５ＭＨｚ）レートのディジタル輝度
信号Ｙ（ｆS2）を上記第２の出力端子２０Ｄから出力
し、また、再生モード時には上記第２の入力端子２０Ｂ
に供給されるｆS1（ｆS1＝１８ＭＨｚ）レートのディジ
タル輝度信号Ｙ（ｆS1）に上記ゲイン設定回路２３によ
りゲイン設定処理を施したｆS1レートのディジタル輝度
信号Ｙ（ｆS1）を上記第２の出力端子２０Ｄから出力す
る。
【００５４】上記間引き処理回路２２は、第１及び第２
のＤ型フリップフロップ２２Ａ，２２Ｂからなり、記録
モード時に上記第２の入力端子２０Ｂに供給されるｆS1
（ｆ S1＝１８ＭＨｚ）レートのディジタル輝度信号Ｙ
（ｆS1）を上記クロック生成回路２３から供給される図
５に示すようなタイミングのデータラッチクロックｄ−
ｃｋにより上記第１のＤ型フリップフロップ２２Ａでラ
ッチし、そのラッチ出力データを上記第２のＤ型フリッ
プフロップ２２ＢでｆS2（ｆS2＝１３．５ＭＨｚ）レー
トのラッチクロックにより図５に示すようなタイミング
で再ラッチすることにより、ｆS2（ｆS2＝１３．５ＭＨ
ｚ）レートのディジタル輝度信号Ｙ（ｆS2）を生成す
る。
のＤ型フリップフロップ２２Ａ，２２Ｂからなり、記録
モード時に上記第２の入力端子２０Ｂに供給されるｆS1
（ｆ S1＝１８ＭＨｚ）レートのディジタル輝度信号Ｙ
（ｆS1）を上記クロック生成回路２３から供給される図
５に示すようなタイミングのデータラッチクロックｄ−
ｃｋにより上記第１のＤ型フリップフロップ２２Ａでラ
ッチし、そのラッチ出力データを上記第２のＤ型フリッ
プフロップ２２ＢでｆS2（ｆS2＝１３．５ＭＨｚ）レー
トのラッチクロックにより図５に示すようなタイミング
で再ラッチすることにより、ｆS2（ｆS2＝１３．５ＭＨ
ｚ）レートのディジタル輝度信号Ｙ（ｆS2）を生成す
る。
【００５５】また、上記ゲイン設定回路２３は、上記第
２の出力端子２０Ｄから記録モード時に出力するｆ
S2（ｆS2＝１３．５ＭＨｚ）レートのディジタル輝度信
号Ｙ（ｆ S2）と再生モード時に出力するｆS1（ｆS1＝１
８ＭＨｚ）レートのディジタル輝度信号Ｙ（ｆS1）のゲ
インを一致させるゲイン設定処理を施すためのものであ
り、この実施例では再生モード時に上記ディジタルフィ
ルタブロック３０から上記第２の入力端子２０Ｂに供給
されるｆS1（ｆS1＝１８ＭＨｚ）レートのディジタル輝
度信号Ｙ（ｆS1）を４／３倍して上記第２の出力端子２
０Ｄから出力する。
２の出力端子２０Ｄから記録モード時に出力するｆ
S2（ｆS2＝１３．５ＭＨｚ）レートのディジタル輝度信
号Ｙ（ｆ S2）と再生モード時に出力するｆS1（ｆS1＝１
８ＭＨｚ）レートのディジタル輝度信号Ｙ（ｆS1）のゲ
インを一致させるゲイン設定処理を施すためのものであ
り、この実施例では再生モード時に上記ディジタルフィ
ルタブロック３０から上記第２の入力端子２０Ｂに供給
されるｆS1（ｆS1＝１８ＭＨｚ）レートのディジタル輝
度信号Ｙ（ｆS1）を４／３倍して上記第２の出力端子２
０Ｄから出力する。
【００５６】なお、上記クロック生成回路２４は、ｆS1
（ｆS1＝１８ＭＨｚ）レートのクロックｃｋ−ｃを係数
することにより上記ゼロ挿入データＣO や係数アドレス
データＡＤＲを生成する４進カウンタ２４Ａと、このカ
ウンタ２４Ａによる計数出力と上記ｆS1（ｆS1＝１８Ｍ
Ｈｚ）レートのクロックとの論理和出力データとして上
記データラッチクロックｄ−ｃｋを出力するＯＲゲート
２４Ｂとからなる。上記４進カウンタ２４Ａは、電源投
入時又は水平同期のタイミングで作られるリセット信号
ｒｓｔによってリセットされる。そして、この４進カウ
ンタ２４Ａは、生成した係数アドレスデータＡＤＲを上
記係数発生ブロック４０に与えるようになっている。
（ｆS1＝１８ＭＨｚ）レートのクロックｃｋ−ｃを係数
することにより上記ゼロ挿入データＣO や係数アドレス
データＡＤＲを生成する４進カウンタ２４Ａと、このカ
ウンタ２４Ａによる計数出力と上記ｆS1（ｆS1＝１８Ｍ
Ｈｚ）レートのクロックとの論理和出力データとして上
記データラッチクロックｄ−ｃｋを出力するＯＲゲート
２４Ｂとからなる。上記４進カウンタ２４Ａは、電源投
入時又は水平同期のタイミングで作られるリセット信号
ｒｓｔによってリセットされる。そして、この４進カウ
ンタ２４Ａは、生成した係数アドレスデータＡＤＲを上
記係数発生ブロック４０に与えるようになっている。
【００５７】ここで、１８ＭＨｚのクロックレートの入
力データを１３．５ＭＨｚのクロックレートの出力デー
タに変換するダウンレート変換において、上述の数１に
示した伝達関数Ｆ1(ｚ) のフィルタリング処理により得
られる１３．５ＭＨｚの入力クロックレートと１８ＭＨ
ｚの出力クロックレートの最小公倍数である５４ＭＨｚ
のクロックレートのデータ｛Ｙn ｝は、係数別に次の３
組に分類することができる。
力データを１３．５ＭＨｚのクロックレートの出力デー
タに変換するダウンレート変換において、上述の数１に
示した伝達関数Ｆ1(ｚ) のフィルタリング処理により得
られる１３．５ＭＨｚの入力クロックレートと１８ＭＨ
ｚの出力クロックレートの最小公倍数である５４ＭＨｚ
のクロックレートのデータ｛Ｙn ｝は、係数別に次の３
組に分類することができる。
【００５８】先ず、第１組は、
Ｙ2 ＝ｋ0 ・ Ｘ5 ＋ｋ3 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ9 ・ Ｘ2
Ｙ5 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ5 ＋ｋ6 ・ Ｘ4 ＋ｋ9 ・ Ｘ3
Ｙ8 ＝ｋ0 ・ Ｘ7 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ6
Ｙ11＝ｋ0 ・ Ｘ8 ＋ｋ3 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ9 ・ Ｘ5
Ｙ14＝ｋ0 ・ Ｘ9 ＋ｋ3 ・ Ｘ8 ＋ｋ6 ・ Ｘ7 ＋ｋ9 ・ Ｘ6
なる係数｛ｋ0 ，ｋ3 ，ｋ6 ，ｋ9 ｝を有するデータ
｛Ｙ3n-1｝により構成される。
｛Ｙ3n-1｝により構成される。
【００５９】次の第２組は、
Ｙ3 ＝ｋ1 ・ Ｘ5 ＋ｋ4 ・ Ｘ4 ＋ｋ7 ・ Ｘ3 ＋ｋ10・ Ｘ2
Ｙ6 ＝ｋ1 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ7 ・ Ｘ4 ＋ｋ10・ Ｘ3
Ｙ9 ＝ｋ1 ・ Ｘ7 ＋ｋ4 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ10・ Ｘ5
Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ6
なる係数｛ｋ1 ，ｋ4 ，ｋ7 ，ｋ10｝を有するデータ
｛Ｙ3n｝により構成される。
｛Ｙ3n｝により構成される。
【００６０】さらに、第３組は、
Ｙ1 ＝ｋ2 ・ Ｘ4 ＋ｋ5 ・ Ｘ3 ＋ｋ8 ・ Ｘ2 ＋ｋ11・ Ｘ1
Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2
Ｙ7 ＝ｋ2 ・ Ｘ6 ＋ｋ5 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 ＋ｋ11・ Ｘ3
Ｙ10＝ｋ2 ・ Ｘ7 ＋ｋ5 ・ Ｘ6 ＋ｋ8 ・ Ｘ5 ＋ｋ11・ Ｘ6
Ｙ13＝ｋ2 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ8 ・ Ｘ6 ＋ｋ11・ Ｘ5
なる係数｛ｋ2 ，ｋ5 ，ｋ8 ，ｋ11｝を有するデータ
｛Ｙ3n-2｝により構成される。
｛Ｙ3n-2｝により構成される。
【００６１】上記第１組の係数｛ｋ0 ，ｋ3 ，ｋ6 ，ｋ
9 ｝を有するデータ｛Ｙ3n-1｝は、 Ｆａ（ｚ）＝ｋ0 ＋ｋ3 ・ｚ-1＋ｋ6 ・ｚ-2＋ｋ9 ・ｚ-3 なる伝達関数Ｆａ（ｚ）の動作するディジタルフィルタ
により得ることができる。また、上記第２組の係数｛ｋ
1 ，ｋ4 ，ｋ7 ，ｋ10｝を有するデータ｛Ｙ3n｝は、 Ｆｂ（ｚ）＝ｋ1 ＋ｋ4 ・ｚ-1＋ｋ7 ・ｚ-2＋ｋ10・ｚ-3 なる伝達関数Ｆｂ（ｚ）のディジタルフィルタにより得
ることができる。さらに、上記第３組の係数｛ｋ2 ，ｋ
5 ，ｋ8 ，ｋ11｝を有するデータ｛Ｙ3n-2｝は、 Ｆｃ（ｚ）＝ｋ2 ＋ｋ5 ・ｚ-1＋ｋ8 ・ｚ-2＋ｋ11・ｚ-3 なる伝達関数Ｆｃ（ｚ）のディジタルフィルタにより得
ることができる。
9 ｝を有するデータ｛Ｙ3n-1｝は、 Ｆａ（ｚ）＝ｋ0 ＋ｋ3 ・ｚ-1＋ｋ6 ・ｚ-2＋ｋ9 ・ｚ-3 なる伝達関数Ｆａ（ｚ）の動作するディジタルフィルタ
により得ることができる。また、上記第２組の係数｛ｋ
1 ，ｋ4 ，ｋ7 ，ｋ10｝を有するデータ｛Ｙ3n｝は、 Ｆｂ（ｚ）＝ｋ1 ＋ｋ4 ・ｚ-1＋ｋ7 ・ｚ-2＋ｋ10・ｚ-3 なる伝達関数Ｆｂ（ｚ）のディジタルフィルタにより得
ることができる。さらに、上記第３組の係数｛ｋ2 ，ｋ
5 ，ｋ8 ，ｋ11｝を有するデータ｛Ｙ3n-2｝は、 Ｆｃ（ｚ）＝ｋ2 ＋ｋ5 ・ｚ-1＋ｋ8 ・ｚ-2＋ｋ11・ｚ-3 なる伝達関数Ｆｃ（ｚ）のディジタルフィルタにより得
ることができる。
【００６２】従って、ダウンレート変換では、１８ＭＨ
ｚのクロックレートの入力データに対して、０データを
挿入して最小公倍数である５４ＭＨｚのクロックレート
にアップレート変換する代わりに、上記各伝達関数Ｆａ
（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ）のフィルタリング処理
を行う３個のディジタルフィルタを入力クロックレート
の１８ＭＨｚで並列動作させることにより、上記データ
｛Ｙn ｝を算出することができる。
ｚのクロックレートの入力データに対して、０データを
挿入して最小公倍数である５４ＭＨｚのクロックレート
にアップレート変換する代わりに、上記各伝達関数Ｆａ
（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ）のフィルタリング処理
を行う３個のディジタルフィルタを入力クロックレート
の１８ＭＨｚで並列動作させることにより、上記データ
｛Ｙn ｝を算出することができる。
【００６３】同様に、１３．５ＭＨｚのクロックレート
の入力データを１８ＭＨｚのクロックレートの出力デー
タに変換するアップレート変換においては、上述の数２
に示した伝達関数Ｆ2(ｚ) のフィルタリング処理により
得られえる１３．５ＭＨｚの入力クロックレートと１８
ＭＨｚの出力クロックレートの最小公倍数である５４Ｍ
Ｈｚのクロックレートのデータ｛Ｙn ｝を第１組の係数
｛ｋ0 ，ｋ4 ，ｋ8 ｝を有するデータ｛Ｙ4n-2｝、第２
組の係数｛ｋ1 ，ｋ5 ，ｋ9 ｝を有するデータ
｛Ｙ4n-1｝、第３組の係数｛ｋ2 ，ｋ6 ，ｋ10｝を有す
るデータＹ4n、第４組の係数｛ｋ3 ，ｋ7 ，ｋ11｝を有
するデータ｛Ｙ4n-3｝の４組に分類することができ、１
３．５ＭＨｚのクロックレートの入力データに対して、
０データを挿入して最小公倍数である５４ＭＨｚのクロ
ックレートにアップレート変換する代わりに、 Ｆａ（ｚ）＝ｋ0 ＋ｋ4 ・ｚ-1＋ｋ8 ・ｚ-2 Ｆｂ（ｚ）＝ｋ1 ＋ｋ5 ・ｚ-1＋ｋ8 ・ｚ-2 Ｆｃ（ｚ）＝ｋ2 ＋ｋ6 ・ｚ-1＋ｋ10・ｚ-2 Ｆｄ（ｚ）＝ｋ3 ＋ｋ7 ・ｚ-1＋ｋ11・ｚ-2 なる各伝達関数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ），
Ｆｄ（ｚ）のフィルタリング処理を行う４個のディジタ
ルフィルタを入力クロックレートの１３．５ＭＨｚで並
列動作させることにより、上記データ｛Ｙn ｝を算出す
ることができる。
の入力データを１８ＭＨｚのクロックレートの出力デー
タに変換するアップレート変換においては、上述の数２
に示した伝達関数Ｆ2(ｚ) のフィルタリング処理により
得られえる１３．５ＭＨｚの入力クロックレートと１８
ＭＨｚの出力クロックレートの最小公倍数である５４Ｍ
Ｈｚのクロックレートのデータ｛Ｙn ｝を第１組の係数
｛ｋ0 ，ｋ4 ，ｋ8 ｝を有するデータ｛Ｙ4n-2｝、第２
組の係数｛ｋ1 ，ｋ5 ，ｋ9 ｝を有するデータ
｛Ｙ4n-1｝、第３組の係数｛ｋ2 ，ｋ6 ，ｋ10｝を有す
るデータＹ4n、第４組の係数｛ｋ3 ，ｋ7 ，ｋ11｝を有
するデータ｛Ｙ4n-3｝の４組に分類することができ、１
３．５ＭＨｚのクロックレートの入力データに対して、
０データを挿入して最小公倍数である５４ＭＨｚのクロ
ックレートにアップレート変換する代わりに、 Ｆａ（ｚ）＝ｋ0 ＋ｋ4 ・ｚ-1＋ｋ8 ・ｚ-2 Ｆｂ（ｚ）＝ｋ1 ＋ｋ5 ・ｚ-1＋ｋ8 ・ｚ-2 Ｆｃ（ｚ）＝ｋ2 ＋ｋ6 ・ｚ-1＋ｋ10・ｚ-2 Ｆｄ（ｚ）＝ｋ3 ＋ｋ7 ・ｚ-1＋ｋ11・ｚ-2 なる各伝達関数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ），
Ｆｄ（ｚ）のフィルタリング処理を行う４個のディジタ
ルフィルタを入力クロックレートの１３．５ＭＨｚで並
列動作させることにより、上記データ｛Ｙn ｝を算出す
ることができる。
【００６４】上述のようにレート変換は、原理的に、入
力データを入力クロックレートと出力クロックレートの
最小公倍数のクロックレートにアップレート変換して、
フィルタをかけて間引くことにより、目的の出力クロッ
クレートの出力データを得るものであるが、上記出力ク
ロックレートの出力データ以外のデータを算出する必要
はないので、出力クロックレートでフィルタリング処理
を行って出力クロックレートの出力データを得るように
すれば、入力クロックレートと出力クロックレートの最
小公倍数のクロックレートで高速動作するディジタルフ
ィルタを必要することなく、出力クロックレートで動作
する１個のディジタルフィルタによりレートを変換する
ことができる。
力データを入力クロックレートと出力クロックレートの
最小公倍数のクロックレートにアップレート変換して、
フィルタをかけて間引くことにより、目的の出力クロッ
クレートの出力データを得るものであるが、上記出力ク
ロックレートの出力データ以外のデータを算出する必要
はないので、出力クロックレートでフィルタリング処理
を行って出力クロックレートの出力データを得るように
すれば、入力クロックレートと出力クロックレートの最
小公倍数のクロックレートで高速動作するディジタルフ
ィルタを必要することなく、出力クロックレートで動作
する１個のディジタルフィルタによりレートを変換する
ことができる。
【００６５】例えば、１８ＭＨｚのクロックレートの入
力データを１３．５ＭＨｚのクロックレートの出力デー
タに変換するダウンレート変換では、原理的に、１８Ｍ
Ｈｚのクロックレートの入力データをアップレート変換
した入力クロックレートと出力クロックレートの最小公
倍数の５４ＭＨｚのクロックレートのデータ｛Ｙn ｝か
ら１３．５ＭＨｚのクロックレートで取り出されるデー
タ｛Ｙ4n｝, ｛Ｙ4n+1｝, ｛Ｙ4n+2｝又は｛Ｙ4n+3｝を
出力データとするのであるから、例えば｛Ｙ4n｝を出力
データとする場合には、 Ｙ0 ＝ｋ1 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ10・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ8 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ16＝ｋ2 ・ Ｘ9 ＋ｋ5 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 ＋ｋ11・ Ｘ6 Ｙ20＝ｋ0 ・ Ｘ11＋ｋ3 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ9 ・ Ｘ8 となり、上述の第１組乃至第３組の係数で上記各伝達関
数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ）のフィルタリン
グ処理を行う３個のディジタルフィルタの出力を順次選
択すればよく、入力データを入力クロックレートの１８
ＭＨｚでラッチしながら、出力クロックレートの１３．
５ＭＨｚで第１組乃至第３組の係数を順次切り換えて１
個のディジタルフィルタを動作させることにより、出力
データ｛Ｙ 4n｝を得ることができる。
力データを１３．５ＭＨｚのクロックレートの出力デー
タに変換するダウンレート変換では、原理的に、１８Ｍ
Ｈｚのクロックレートの入力データをアップレート変換
した入力クロックレートと出力クロックレートの最小公
倍数の５４ＭＨｚのクロックレートのデータ｛Ｙn ｝か
ら１３．５ＭＨｚのクロックレートで取り出されるデー
タ｛Ｙ4n｝, ｛Ｙ4n+1｝, ｛Ｙ4n+2｝又は｛Ｙ4n+3｝を
出力データとするのであるから、例えば｛Ｙ4n｝を出力
データとする場合には、 Ｙ0 ＝ｋ1 ・ Ｘ4 ＋ｋ4 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ10・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ8 ・ Ｘ3 ＋ｋ11・ Ｘ2 Ｙ8 ＝ｋ0 ・ Ｘ6 ＋ｋ3 ・ Ｘ6 ＋ｋ6 ・ Ｘ5 ＋ｋ9 ・ Ｘ4 Ｙ12＝ｋ1 ・ Ｘ8 ＋ｋ4 ・ Ｘ7 ＋ｋ7 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ16＝ｋ2 ・ Ｘ9 ＋ｋ5 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 ＋ｋ11・ Ｘ6 Ｙ20＝ｋ0 ・ Ｘ11＋ｋ3 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ9 ・ Ｘ8 となり、上述の第１組乃至第３組の係数で上記各伝達関
数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ）のフィルタリン
グ処理を行う３個のディジタルフィルタの出力を順次選
択すればよく、入力データを入力クロックレートの１８
ＭＨｚでラッチしながら、出力クロックレートの１３．
５ＭＨｚで第１組乃至第３組の係数を順次切り換えて１
個のディジタルフィルタを動作させることにより、出力
データ｛Ｙ 4n｝を得ることができる。
【００６６】同様に、１３．５ＭＨｚのクロックレート
の入力データを１８ＭＨｚのクロックレートの出力デー
タに変換するアップレート変換では、１８ＭＨｚのクロ
ックレートで取り出されるデータ｛Ｙ3n｝, ｛Ｙ3n+1｝
又は｛Ｙ3n+2｝を出力データとするのであるから、例え
ば｛Ｙ3n+1｝を出力データとする場合には、 Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・ Ｘ2 Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 Ｙ16＝ｋ2 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ19＝ｋ1 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 Ｙ22＝ｋ0 ・ Ｘ9 ＋ｋ4 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 Ｙ25＝ｋ3 ・ Ｘ9 ＋ｋ7 ・ Ｘ8 ＋ｋ11・ Ｘ7 Ｙ28＝ｋ2 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ10・ Ｘ8 となり、上述の第１組乃至第４組の係数で上記各伝達関
数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ），Ｆｂ（ｚ）の
フィルタリング処理を行う４個のディジタルフィルタの
出力を順次選択すればよく、入力データを入力クロック
レートの１３．５ＭＨｚでラッチしながら、出力クロッ
クレートの１８ＭＨｚで第１組乃至第３組の係数を順次
切り換えて１個のディジタルフィルタを動作させること
により、出力データ｛Ｙ3n｝を得ることができる。すな
わち、５４ＭＨｚでの単位遅延演算子をｚ-1とするフィ
ルタの伝達関数Ｆ（ｚ）を
の入力データを１８ＭＨｚのクロックレートの出力デー
タに変換するアップレート変換では、１８ＭＨｚのクロ
ックレートで取り出されるデータ｛Ｙ3n｝, ｛Ｙ3n+1｝
又は｛Ｙ3n+2｝を出力データとするのであるから、例え
ば｛Ｙ3n+1｝を出力データとする場合には、 Ｙ1 ＝ｋ3 ・ Ｘ3 ＋ｋ7 ・ Ｘ2 ＋ｋ11・ Ｘ1 Ｙ4 ＝ｋ2 ・ Ｘ4 ＋ｋ6 ・ Ｘ3 ＋ｋ10・ Ｘ2 Ｙ7 ＝ｋ1 ・ Ｘ5 ＋ｋ5 ・ Ｘ4 ＋ｋ9 ・ Ｘ3 Ｙ10＝ｋ0 ・ Ｘ6 ＋ｋ4 ・ Ｘ5 ＋ｋ8 ・ Ｘ4 Ｙ13＝ｋ3 ・ Ｘ6 ＋ｋ7 ・ Ｘ5 ＋ｋ11・ Ｘ4 Ｙ16＝ｋ2 ・ Ｘ7 ＋ｋ6 ・ Ｘ6 ＋ｋ10・ Ｘ5 Ｙ19＝ｋ1 ・ Ｘ8 ＋ｋ5 ・ Ｘ7 ＋ｋ9 ・ Ｘ6 Ｙ22＝ｋ0 ・ Ｘ9 ＋ｋ4 ・ Ｘ8 ＋ｋ8 ・ Ｘ7 Ｙ25＝ｋ3 ・ Ｘ9 ＋ｋ7 ・ Ｘ8 ＋ｋ11・ Ｘ7 Ｙ28＝ｋ2 ・ Ｘ10＋ｋ6 ・ Ｘ9 ＋ｋ10・ Ｘ8 となり、上述の第１組乃至第４組の係数で上記各伝達関
数Ｆａ（ｚ），Ｆｂ（ｚ），Ｆｃ（ｚ），Ｆｂ（ｚ）の
フィルタリング処理を行う４個のディジタルフィルタの
出力を順次選択すればよく、入力データを入力クロック
レートの１３．５ＭＨｚでラッチしながら、出力クロッ
クレートの１８ＭＨｚで第１組乃至第３組の係数を順次
切り換えて１個のディジタルフィルタを動作させること
により、出力データ｛Ｙ3n｝を得ることができる。すな
わち、５４ＭＨｚでの単位遅延演算子をｚ-1とするフィ
ルタの伝達関数Ｆ（ｚ）を
【００６７】
【数３】
【００６８】とすると（ＮはＭ×Ｌ＝１２の倍数とす
る）、１８ＭＨｚレートから１３．５ＭＨｚレートへの
ダウンレート変換では、１８ＭＨｚでの単位遅延演算子
をｚ-1として、
る）、１８ＭＨｚレートから１３．５ＭＨｚレートへの
ダウンレート変換では、１８ＭＨｚでの単位遅延演算子
をｚ-1として、
【００６９】
【数４】
【００７０】
【数５】
【００７１】
【数６】
【００７２】なる各サブフィルタの伝達関数Ｆ
M1（ｚ），ＦM2（ｚ），ＦM3（ｚ）をクロック毎に切り
換え、また、１３．５ＭＨｚレートから１８ＭＨｚレー
トへのアップレート変換では１３．５ＭＨｚでの単位遅
延演算子をｚ-1として、
M1（ｚ），ＦM2（ｚ），ＦM3（ｚ）をクロック毎に切り
換え、また、１３．５ＭＨｚレートから１８ＭＨｚレー
トへのアップレート変換では１３．５ＭＨｚでの単位遅
延演算子をｚ-1として、
【００７３】
【数７】
【００７４】
【数８】
【００７５】
【数９】
【００７６】
【数１０】
【００７７】なる各サブフィルタの伝達関数Ｆ
L1（ｚ），ＦL2（ｚ），ＦL3（ｚ），ＦL4（ｚ）をクロ
ック毎に切り換えることにより、１個のディジタルフィ
ルタでダウンレート変換及びアップレート変換に必要な
フィルタリング処理を行うことができる。
L1（ｚ），ＦL2（ｚ），ＦL3（ｚ），ＦL4（ｚ）をクロ
ック毎に切り換えることにより、１個のディジタルフィ
ルタでダウンレート変換及びアップレート変換に必要な
フィルタリング処理を行うことができる。
【００７８】このとき各サブフィルタのＤＣゲイン（係
数の総和）が揃っていないとＤＣ入力に対してＤＣ出力
を得ることができないので、係数の総和を揃える必要が
ある。このように係数の総和を揃えるということは、フ
ィルタの特性上では、１８ＭＨｚレートから１３．５Ｍ
Ｈｚレートへのダウンレート変換の場合、図６のＡに示
すように１８ＭＨｚの１〜２倍の周波数すなわち１８Ｍ
Ｈｚ及び３６ＭＨｚに零点を置くことと等価であり、ま
た、１３．５ＭＨｚレートから１８ＭＨｚレートへのア
ップレート変換の場合、図６のＢに示すように１３．５
ＭＨｚの１〜３倍の周波数すなわち１３．５ＭＨｚ，２
７ＭＨｚ及び４０．５ＭＨｚに零点を置くことと等価で
ある。そして、フィルタＦ（ｚ）の通過域特性は、図６
のＡ，Ｂに示すように等しいので、阻止域特性にダウン
レート変換とアップレート変換の双方の条件すなわち、
１８ＭＨｚの１〜２倍の周波数（１８ＭＨｚ及び３６Ｍ
Ｈｚ）と、１３．５ＭＨｚの１〜３倍の周波数（１３．
５ＭＨｚ，２７ＭＨｚ及び４０．５ＭＨｚ）のすべてに
零点を置くことにより、１つのディジタルフィルタによ
り上記ダウンレート変換とアップレート変換の双方のフ
ィルタリング処理に必要な特性を満足することができ
る。
数の総和）が揃っていないとＤＣ入力に対してＤＣ出力
を得ることができないので、係数の総和を揃える必要が
ある。このように係数の総和を揃えるということは、フ
ィルタの特性上では、１８ＭＨｚレートから１３．５Ｍ
Ｈｚレートへのダウンレート変換の場合、図６のＡに示
すように１８ＭＨｚの１〜２倍の周波数すなわち１８Ｍ
Ｈｚ及び３６ＭＨｚに零点を置くことと等価であり、ま
た、１３．５ＭＨｚレートから１８ＭＨｚレートへのア
ップレート変換の場合、図６のＢに示すように１３．５
ＭＨｚの１〜３倍の周波数すなわち１３．５ＭＨｚ，２
７ＭＨｚ及び４０．５ＭＨｚに零点を置くことと等価で
ある。そして、フィルタＦ（ｚ）の通過域特性は、図６
のＡ，Ｂに示すように等しいので、阻止域特性にダウン
レート変換とアップレート変換の双方の条件すなわち、
１８ＭＨｚの１〜２倍の周波数（１８ＭＨｚ及び３６Ｍ
Ｈｚ）と、１３．５ＭＨｚの１〜３倍の周波数（１３．
５ＭＨｚ，２７ＭＨｚ及び４０．５ＭＨｚ）のすべてに
零点を置くことにより、１つのディジタルフィルタによ
り上記ダウンレート変換とアップレート変換の双方のフ
ィルタリング処理に必要な特性を満足することができ
る。
【００７９】この実施例において、上記ディジタルフィ
ルタブロック３０は、ｆS1（ｆS1＝１８ＭＨｚ）レート
からｆS2（ｆS2＝１３．５ＭＨｚ）レートへのダウンレ
ート変換において必要とされる図６のＡに示すようなフ
ィルタリング特性における零点の周波数すなわち１８Ｍ
Ｈｚ及び３６ＭＨｚと、ｆS2（ｆS2＝１３．５ＭＨｚ）
レートからｆS1（ｆS1＝１８ＭＨｚ）レートへのアップ
レート変換において必要とされる図６のＢに示すような
フィルタリング特性における零点の周波数すなわち１
３．５ＭＨｚ，２７ＭＨｚ及び４０．５ＭＨｚの全てに
零点を有する図６のＣに示すようなフィルタリング特性
を有するものとなっている。
ルタブロック３０は、ｆS1（ｆS1＝１８ＭＨｚ）レート
からｆS2（ｆS2＝１３．５ＭＨｚ）レートへのダウンレ
ート変換において必要とされる図６のＡに示すようなフ
ィルタリング特性における零点の周波数すなわち１８Ｍ
Ｈｚ及び３６ＭＨｚと、ｆS2（ｆS2＝１３．５ＭＨｚ）
レートからｆS1（ｆS1＝１８ＭＨｚ）レートへのアップ
レート変換において必要とされる図６のＢに示すような
フィルタリング特性における零点の周波数すなわち１
３．５ＭＨｚ，２７ＭＨｚ及び４０．５ＭＨｚの全てに
零点を有する図６のＣに示すようなフィルタリング特性
を有するものとなっている。
【００８０】上記ディジタルフィルタブロック３０は、
例えば、 ＦA （ｚ）＝−１＋０ｚ-1＋１ｚ-2＋３ｚ-3＋４ｚ-4＋４ｚ-5＋５ｚ-6 ＋４ｚ-7＋３ｚ-8＋１ｚ-8＋０ｚ-10 −１ｚ-11 なる伝達関数ＦA （ｚ）を有する図７に示すような特性
を呈する１２タップのディジタルフィルタにより実現さ
れる。このディジタルフィルタは、３つごとの係数の和
が ｋ0 ＋ｋ3 ＋ｋ6 ＋ｋ9 ＝−１＋３＋５＋１＝８ ｋ1 ＋ｋ4 ＋ｋ7 ＋ｋ10＝ ０＋４＋４＋０＝８ ｋ2 ＋ｋ5 ＋ｋ8 ＋ｋ11＝ １＋５＋３−１＝８ であり、また、４つごとの係数の和が ｋ0 ＋ｋ4 ＋ｋ8 ＝−１＋４＋３＝６ ｋ1 ＋ｋ5 ＋ｋ9 ＝ ０＋５＋１＝６ ｋ2 ＋ｋ6 ＋ｋ10＝ １＋５＋０＝６ ｋ3 ＋ｋ7 ＋ｋ11＝ ３＋４−１＝６ であって、サブフィルタの係数の和が等しいものとなっ
ている。
例えば、 ＦA （ｚ）＝−１＋０ｚ-1＋１ｚ-2＋３ｚ-3＋４ｚ-4＋４ｚ-5＋５ｚ-6 ＋４ｚ-7＋３ｚ-8＋１ｚ-8＋０ｚ-10 −１ｚ-11 なる伝達関数ＦA （ｚ）を有する図７に示すような特性
を呈する１２タップのディジタルフィルタにより実現さ
れる。このディジタルフィルタは、３つごとの係数の和
が ｋ0 ＋ｋ3 ＋ｋ6 ＋ｋ9 ＝−１＋３＋５＋１＝８ ｋ1 ＋ｋ4 ＋ｋ7 ＋ｋ10＝ ０＋４＋４＋０＝８ ｋ2 ＋ｋ5 ＋ｋ8 ＋ｋ11＝ １＋５＋３−１＝８ であり、また、４つごとの係数の和が ｋ0 ＋ｋ4 ＋ｋ8 ＝−１＋４＋３＝６ ｋ1 ＋ｋ5 ＋ｋ9 ＝ ０＋５＋１＝６ ｋ2 ＋ｋ6 ＋ｋ10＝ １＋５＋０＝６ ｋ3 ＋ｋ7 ＋ｋ11＝ ３＋４−１＝６ であって、サブフィルタの係数の和が等しいものとなっ
ている。
【００８１】また、上記ディジタルフィルタブロック３
０は、例えば、 ＦB （ｚ）＝−１＋０ｚ-1＋０ｚ-2＋３ｚ-3＋４ｚ-4＋６ｚ-5＋６ｚ-6 ＋４ｚ-7＋３ｚ-8＋０ｚ-8＋０ｚ-10 −１ｚ-11 なる伝達関数ＨB （ｚ）を有する図８に示すような特性
を呈する１２タップのディジタルフィルタにより実現さ
れる。このディジタルフィルタは、３つとびの係数の和
が ｋ0 ＋ｋ4 ＋ｋ8 ＝−１＋４＋３＝６ ｋ1 ＋ｋ5 ＋ｋ9 ＝ ０＋６＋０＝６ ｋ2 ＋ｋ6 ＋ｋ10＝ ０＋６＋０＝６ ｋ3 ＋ｋ7 ＋ｋ11＝ ３＋４−１＝６ であり、また、２つとびの係数の和が ｋ0 ＋ｋ3 ＋ｋ6 ＋ｋ9 ＝−１＋３＋６＋０＝８ ｋ1 ＋ｋ4 ＋ｋ7 ＋ｋ10＝ ０＋４＋４＋０＝８ ｋ2 ＋ｋ5 ＋ｋ8 ＋ｋ11＝ ０＋６＋３−１＝８ であって、サブフィルタの係数の和が等しいものとなっ
ている。
０は、例えば、 ＦB （ｚ）＝−１＋０ｚ-1＋０ｚ-2＋３ｚ-3＋４ｚ-4＋６ｚ-5＋６ｚ-6 ＋４ｚ-7＋３ｚ-8＋０ｚ-8＋０ｚ-10 −１ｚ-11 なる伝達関数ＨB （ｚ）を有する図８に示すような特性
を呈する１２タップのディジタルフィルタにより実現さ
れる。このディジタルフィルタは、３つとびの係数の和
が ｋ0 ＋ｋ4 ＋ｋ8 ＝−１＋４＋３＝６ ｋ1 ＋ｋ5 ＋ｋ9 ＝ ０＋６＋０＝６ ｋ2 ＋ｋ6 ＋ｋ10＝ ０＋６＋０＝６ ｋ3 ＋ｋ7 ＋ｋ11＝ ３＋４−１＝６ であり、また、２つとびの係数の和が ｋ0 ＋ｋ3 ＋ｋ6 ＋ｋ9 ＝−１＋３＋６＋０＝８ ｋ1 ＋ｋ4 ＋ｋ7 ＋ｋ10＝ ０＋４＋４＋０＝８ ｋ2 ＋ｋ5 ＋ｋ8 ＋ｋ11＝ ０＋６＋３−１＝８ であって、サブフィルタの係数の和が等しいものとなっ
ている。
【００８２】さらに、上記ディジタルフィルタブロック
３０は、ｆS1（ｆS1＝１８ＭＨｚ）レートからｆS2（ｆ
S2＝１３．５ＭＨｚ）レートへのダウンレート変換では
５４ＭＨｚで設計した伝達関数Ｆ（ｚ）のフィルタを上
記伝達関数ＦM1（ｚ），ＦM2（ｚ），ＦM3（ｚ）にて示
される３つのサブフィルタに分割し、ｆS2（ｆS2＝１
３．５ＭＨｚ）レートからｆS1（ｆS1＝１８ＭＨｚ）レ
ートへのアップレート変換では上記伝達関数Ｆ
L1（ｚ），ＦL2（ｚ），ＦL3（ｚ），ＦL4（ｚ）にて示
される４つのサブフィルタに分割しているので、アップ
レート変換でのフィルタのゲインはダウンレート変換で
のフィルタのゲインの３／４倍になっている。そこで、
この実施例においては、上記レート変換ブロック２０の
上記間引き処理回路２２に設けたゲイン設定回路２３に
よって、再生モード時に上記ディジタルフィルタブロッ
ク３０から出力されるｆS1（ｆS1＝１８ＭＨｚ）レート
のディジタル輝度信号Ｙ（ｆS1）を４／３倍することに
より、ゲインを１にしている。
３０は、ｆS1（ｆS1＝１８ＭＨｚ）レートからｆS2（ｆ
S2＝１３．５ＭＨｚ）レートへのダウンレート変換では
５４ＭＨｚで設計した伝達関数Ｆ（ｚ）のフィルタを上
記伝達関数ＦM1（ｚ），ＦM2（ｚ），ＦM3（ｚ）にて示
される３つのサブフィルタに分割し、ｆS2（ｆS2＝１
３．５ＭＨｚ）レートからｆS1（ｆS1＝１８ＭＨｚ）レ
ートへのアップレート変換では上記伝達関数Ｆ
L1（ｚ），ＦL2（ｚ），ＦL3（ｚ），ＦL4（ｚ）にて示
される４つのサブフィルタに分割しているので、アップ
レート変換でのフィルタのゲインはダウンレート変換で
のフィルタのゲインの３／４倍になっている。そこで、
この実施例においては、上記レート変換ブロック２０の
上記間引き処理回路２２に設けたゲイン設定回路２３に
よって、再生モード時に上記ディジタルフィルタブロッ
ク３０から出力されるｆS1（ｆS1＝１８ＭＨｚ）レート
のディジタル輝度信号Ｙ（ｆS1）を４／３倍することに
より、ゲインを１にしている。
【００８３】ここで、Ｍ：Ｌのレート変換を行う場合、
Ｍ又はＬのうちのどちらか一方が２のべき乗になってい
る場合には２のべき乗でない方へ変換するゲインを１に
するようにフィルタを設計し、べき乗の方の出力に対し
てゲイン設定回路でゲイン調整すればよい。１８ＭＨｚ
と１３．５ＭＨｚとの間のレート変換はＭ：Ｌ＝４：３
であるからダウンレート変換用の３つサブフィルタ
ＦM1，ＦM2，ＦM3のゲインを１とする。このとき、アッ
プレート変換用の４つのサブフィルタＦL1，ＦL2，
ＦL3，ＦL4のは３／４のゲインで揃っているので、上記
ゲイン設定回路２３で４／３倍することによりゲインを
１にすることができる。
Ｍ又はＬのうちのどちらか一方が２のべき乗になってい
る場合には２のべき乗でない方へ変換するゲインを１に
するようにフィルタを設計し、べき乗の方の出力に対し
てゲイン設定回路でゲイン調整すればよい。１８ＭＨｚ
と１３．５ＭＨｚとの間のレート変換はＭ：Ｌ＝４：３
であるからダウンレート変換用の３つサブフィルタ
ＦM1，ＦM2，ＦM3のゲインを１とする。このとき、アッ
プレート変換用の４つのサブフィルタＦL1，ＦL2，
ＦL3，ＦL4のは３／４のゲインで揃っているので、上記
ゲイン設定回路２３で４／３倍することによりゲインを
１にすることができる。
【００８４】なお、上記Ｍ及びＬの両方が２のべき乗で
ない場合には、フィルタＦ（ｚ）がＭ×Ｌになるように
設計し、出力を１／Ｍ倍，１／Ｌ倍する。又は、係数メ
モリを２つ持ってダウンレート変換とアップレート変換
とでこれを切り換えて使用することにより、係数以外の
回路は共用することができる。
ない場合には、フィルタＦ（ｚ）がＭ×Ｌになるように
設計し、出力を１／Ｍ倍，１／Ｌ倍する。又は、係数メ
モリを２つ持ってダウンレート変換とアップレート変換
とでこれを切り換えて使用することにより、係数以外の
回路は共用することができる。
【００８５】ここで、上記ディジタルフィルタブロック
３０及び係数発生ブロック４０は、例えば図９のように
構成される。
３０及び係数発生ブロック４０は、例えば図９のように
構成される。
【００８６】すなわち、上記ディジタルフィルタブロッ
ク３０は、上記レート変換ブロック２０の出力が供給さ
れる遅延回路３１Ａと係数乗算器３２Ａ、上記遅延回路
３１Ａの遅延出力が供給される遅延回路３１Ｂと係数乗
算器３２Ｂ、上記遅延回路３１Ｂの遅延出力が供給され
る遅延回路３１Ｃと係数乗算器３２Ｃ、上記遅延回路３
１Ｃの遅延出力が供給される係数乗算器３２Ｄ、上記係
数乗算器３２Ａ〜３２Ｃの各乗算出力を加算する加算器
３３を備えてなる。上記係数乗算器３２Ａ〜３２Ｃは、
上記係数発生ブロック４０から順次供給されるフィルタ
の係数を各遅延出力に乗算する。そして、上記加算器３
３は、各乗算出力を加算そた加算出力をフィルタ出力と
して上記ディジタルフィルタブロック３０の第２の入力
端子２０Ｂに供給するようになっている。
ク３０は、上記レート変換ブロック２０の出力が供給さ
れる遅延回路３１Ａと係数乗算器３２Ａ、上記遅延回路
３１Ａの遅延出力が供給される遅延回路３１Ｂと係数乗
算器３２Ｂ、上記遅延回路３１Ｂの遅延出力が供給され
る遅延回路３１Ｃと係数乗算器３２Ｃ、上記遅延回路３
１Ｃの遅延出力が供給される係数乗算器３２Ｄ、上記係
数乗算器３２Ａ〜３２Ｃの各乗算出力を加算する加算器
３３を備えてなる。上記係数乗算器３２Ａ〜３２Ｃは、
上記係数発生ブロック４０から順次供給されるフィルタ
の係数を各遅延出力に乗算する。そして、上記加算器３
３は、各乗算出力を加算そた加算出力をフィルタ出力と
して上記ディジタルフィルタブロック３０の第２の入力
端子２０Ｂに供給するようになっている。
【００８７】また、上記係数発生ブロック４０は、フィ
ルタの係数ｋo 〜ｋ11，０を記憶した係数メモリ４１
と、この係数メモリ４１から上記フィルタの係数ｋo 〜
ｋ11，０を選択的に出力するセレクタ４２とを備え、上
記クロック生成回路２４の４進カウンタ２４Ａにより与
えられるアドレスデータＡＤＲに応じて、上記セレクタ
４２により上記係数メモリ４１から上記フィルタの係数
ｋo 〜ｋ11，０を選択して、上記ディジタルフィルタブ
ロック３０の各係数乗算器３２Ａ〜３２Ｃに供給するよ
うになっている。
ルタの係数ｋo 〜ｋ11，０を記憶した係数メモリ４１
と、この係数メモリ４１から上記フィルタの係数ｋo 〜
ｋ11，０を選択的に出力するセレクタ４２とを備え、上
記クロック生成回路２４の４進カウンタ２４Ａにより与
えられるアドレスデータＡＤＲに応じて、上記セレクタ
４２により上記係数メモリ４１から上記フィルタの係数
ｋo 〜ｋ11，０を選択して、上記ディジタルフィルタブ
ロック３０の各係数乗算器３２Ａ〜３２Ｃに供給するよ
うになっている。
【００８８】また、上記色差信号用のレート変換回路６
Ｃは、記録モード時にはそれぞれｆ S1レートのディジタ
ル色差信号ＣR （ｆS1），ＣB （ｆS1）が１／２逓降回
路８Ａ，８ＢによりｆS1／２レートにされてからマルチ
プレクサ８Ｃにより点順次化されたｆS1レートのディジ
タル点順次色差信号ＣR ／ＣB （ｆS1）として供給さ
れ、このｆS1レートのディジタル点順次色差信号ＣR ／
ＣB （ｆS1）をｆS2レートのディジタル点順次色差信号
ＣR ／ＣB （ｆS2）にダウンレート変換を行う。
Ｃは、記録モード時にはそれぞれｆ S1レートのディジタ
ル色差信号ＣR （ｆS1），ＣB （ｆS1）が１／２逓降回
路８Ａ，８ＢによりｆS1／２レートにされてからマルチ
プレクサ８Ｃにより点順次化されたｆS1レートのディジ
タル点順次色差信号ＣR ／ＣB （ｆS1）として供給さ
れ、このｆS1レートのディジタル点順次色差信号ＣR ／
ＣB （ｆS1）をｆS2レートのディジタル点順次色差信号
ＣR ／ＣB （ｆS2）にダウンレート変換を行う。
【００８９】また、再生モード時にはｆS2レートのディ
ジタル点順次色差信号ＣR ／ＣB （ｆS2）をｆS1レート
のディジタル点順次色差信号ＣR ／ＣB （ｆS1）にアッ
プレート変換を行う。すなわち、この色差信号用のレー
ト変換回路６Ｃも本発明に係る双方向レートコンバータ
であって、原理的に上述の輝度信号用のレート変換回路
６Ｙと同様なレート変換処理を行う。
ジタル点順次色差信号ＣR ／ＣB （ｆS2）をｆS1レート
のディジタル点順次色差信号ＣR ／ＣB （ｆS1）にアッ
プレート変換を行う。すなわち、この色差信号用のレー
ト変換回路６Ｃも本発明に係る双方向レートコンバータ
であって、原理的に上述の輝度信号用のレート変換回路
６Ｙと同様なレート変換処理を行う。
【００９０】そして、上記色差信号用のレート変換回路
６Ｃにより得られるｆS1レートのディジタル点順次色差
信号ＣR ／ＣB （ｆS1）は、デマルチプレクサ８Ｄによ
り同時化してｆS1／２レートのディジタル色差信号ＣR
（ｆS1／２），ＣB （ｆS1／２）してから２逓倍回路８
Ｅ，８Ｆにより２逓倍することにより、ｆS1レートのデ
ィジタル色差信号ＣR （ｆS1），ＣB （ｆS1）とされ
て、上記信号処理部５のディジタルエンコーダ５Ａに供
給される。
６Ｃにより得られるｆS1レートのディジタル点順次色差
信号ＣR ／ＣB （ｆS1）は、デマルチプレクサ８Ｄによ
り同時化してｆS1／２レートのディジタル色差信号ＣR
（ｆS1／２），ＣB （ｆS1／２）してから２逓倍回路８
Ｅ，８Ｆにより２逓倍することにより、ｆS1レートのデ
ィジタル色差信号ＣR （ｆS1），ＣB （ｆS1）とされ
て、上記信号処理部５のディジタルエンコーダ５Ａに供
給される。
【００９１】
【発明の効果】本発明に係る双方向レートコンバータで
は、第１のレートｆA と第２のレートｆB のＭｆA ＝Ｌ
ｆB ＝ｆC なる最小公倍数の周波数ｆC に対し、ｆC ／
Ｍ（１，２・・・Ｍ−１）及びｆC ／Ｌ（１，２・・・
Ｌ−１）の全ての周波数に零点を有するレート変換フィ
ルタを共用してｆA →ｆB とｆA ←ｆB の双方向のレー
ト変換処理を行うことができる。また、上記レート変換
フィルタの出力に設けた乗算手段により、ｆA →ｆB の
レート変換処理における利得とｆA ←ｆB のレート変換
処理における利得を一致させることができる。従って、
本発明によれば、ダウンレートコンバータとアップレー
トコンバータの２つのレートコンバータの機能を備える
双方向レートコンバータを提供することができ、また、
ダウンレートコンバータとアップレートコンバータにそ
れぞれ必要なフィルタリング処理手段を共用することに
より、回路規模を削減した双方向レートコンバータを提
供することができる。
は、第１のレートｆA と第２のレートｆB のＭｆA ＝Ｌ
ｆB ＝ｆC なる最小公倍数の周波数ｆC に対し、ｆC ／
Ｍ（１，２・・・Ｍ−１）及びｆC ／Ｌ（１，２・・・
Ｌ−１）の全ての周波数に零点を有するレート変換フィ
ルタを共用してｆA →ｆB とｆA ←ｆB の双方向のレー
ト変換処理を行うことができる。また、上記レート変換
フィルタの出力に設けた乗算手段により、ｆA →ｆB の
レート変換処理における利得とｆA ←ｆB のレート変換
処理における利得を一致させることができる。従って、
本発明によれば、ダウンレートコンバータとアップレー
トコンバータの２つのレートコンバータの機能を備える
双方向レートコンバータを提供することができ、また、
ダウンレートコンバータとアップレートコンバータにそ
れぞれ必要なフィルタリング処理手段を共用することに
より、回路規模を削減した双方向レートコンバータを提
供することができる。
【図１】本発明に係る双方向レートコンバータを設けた
ディジタルカムコーダの構成を示すブロック図である。
ディジタルカムコーダの構成を示すブロック図である。
【図２】上記双方向レートコンバータの構成を示す概念
ブロック図である。
ブロック図である。
【図３】上記双方向レートコンバータにおけるレート変
換ブロックの具体的な構成を示すブロック図である。
換ブロックの具体的な構成を示すブロック図である。
【図４】上記レート変換ブロックの補間処理を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図５】上記レート変換ブロックの間引き処理を説明す
るためのタイムチャートである。
るためのタイムチャートである。
【図６】上記双方向レートコンバータにおけるディジタ
ルフィルタブロックの特性を説明するための特性図であ
る。
ルフィルタブロックの特性を説明するための特性図であ
る。
【図７】上記ディジタルフィルタブロックの具体的な構
成例の特性を示す特性図である。
成例の特性を示す特性図である。
【図８】上記ディジタルフィルタブロックの他の具体的
な構成例の特性を示す特性図である。
な構成例の特性を示す特性図である。
【図９】上記双方向レートコンバータにおけるディジタ
ルフィルタブロック及び係数発生ブロックの構成例を示
すブロック図である。
ルフィルタブロック及び係数発生ブロックの構成例を示
すブロック図である。
【図１０】従来のダウンレートコンバータの動作原理を
時間軸上で示す図である。
時間軸上で示す図である。
【図１１】従来のダウンレートコンバータの動作原理を
周波数軸上で示す図である。
周波数軸上で示す図である。
【図１２】従来のアップレートコンバータの動作原理を
時間軸上で示す図である。
時間軸上で示す図である。
【図１３】従来のアップレートコンバータの動作原理を
周波数軸上で示す図である。
周波数軸上で示す図である。
６・・・・・レート変換部
１２，１５・・・ラインレシーバ
１３，１６・・・ラインドライバ
１７・・・・・・切換スイッチ
２０・・・・・・レート変換ブロック
３０・・・・・・ディジタルフィルタブロック
４０・・・・・・係数発生ブロック
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H03H 17/00 - 17/08
Claims (5)
- 【請求項１】 デジタルデータ信号のクロックレートを
クロックレートｆA 、ｆB 間で双方向に変換する双方向
レートコンバータであって、 デジタルデータ信号のクロックレートを双方向に選択的
にアップコンバート又はダウンコンバートするレート変
換手段と、 上記レート変換手段に接続され、デジタルデータ信号の
周波数特性を制限し、ｆC ＝ＭｆA ＝ＬｆB を各レート
ｆA ｆB の最小公倍数としたときｆC ／Ｍ・ｘ［ｘ＝１
〜（Ｍ−１）］及びｆC ／Ｌ・ｙ［ｙ＝１〜（Ｌ−
１）］に対応する全ての周波数に零点を有するレート変
換フィルタを備え、 上記レート変換フィルタを上記ｆA →ｆB とｆA ←ｆB
の双方向のレート変換処理に共用したことを特徴とする
双方向レートコンバータ。 - 【請求項２】 上記レート変換フィルタの出力に乗算手
段を設け、アップコンバート処理における利得とダウン
コンバート処理における利得を一致させたことを特徴と
する請求項１記載の双方向レートコンバータ。 - 【請求項３】 第１のクロックレートｆA を有する第１
のデジタル映像信号を供給する撮像手段と、 該第１のクロックレートとは異なる第２のクロックレー
トｆB を有する第２のデジタル映像信号を記録媒体に対
して記録再生する記録再生手段と、 記録モード時には、上記撮像手段から第１のデジタル映
像信号を受信し第２のデジタル映像信号を供給し、再生
モード時には、上記記録再生手段から第２のデジタル映
像信号を受信し第２のデジタル映像信号を供給する双方
向レート変換手段と、 記録モード時には上記撮像手段から第１のデジタル映像
信号を受信し、再生モード時には上記レート変換手段か
ら第１のデジタル映像信号を受信して、この受信した第
１のデジタル映像信号から出力映像信号を出力する出力
手段とを有し、 上記双方向レート変換手段は、デジタル映像信号のクロ
ックレートを双方向に選択的にアップコンバート又はダ
ウンコンバートするレート変換回路と、デジタル映像信
号の周波数特性を制限し、ｆC ＝ＭｆA ＝ＬｆB を各レ
ートｆA ｆB の最小公倍数としたときｆC ／Ｍ・ｘ［ｘ
＝１〜（Ｍ−１）］及びｆC ／Ｌ・ｙ［ｙ＝１〜（Ｌ−
１）］に対応する全ての周波数に零点を有するフィルタ
回路からなることを特徴とする撮像装置。 - 【請求項４】 上記撮像手段は、被写体からの入射光に
応じてｆA のクロックレートでアナログ映像信号を発生
する撮像素子と、アナログ映像信号を第１のデジタル映
像信号に変換するＡ／Ｄ変換器とを有することを特徴と
する請求項３記載の撮像装置。 - 【請求項５】 記録モードと再生モードの少なくとも一
方のモード時にデジタル映像信号に対する係数を乗算す
るゲイン調整手段を有することを特徴とする請求項３記
載の撮像装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33626393A JP3395311B2 (ja) | 1993-02-03 | 1993-12-28 | 双方向レートコンバータ及び撮像装置 |
| US08/189,640 US5408266A (en) | 1993-02-03 | 1994-02-01 | Bi-directional rate converting apparatus for converting a clock rate of a digital signal |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-16512 | 1993-02-03 | ||
| JP1651293 | 1993-02-03 | ||
| JP33626393A JP3395311B2 (ja) | 1993-02-03 | 1993-12-28 | 双方向レートコンバータ及び撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291606A JPH06291606A (ja) | 1994-10-18 |
| JP3395311B2 true JP3395311B2 (ja) | 2003-04-14 |
Family
ID=26352863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33626393A Expired - Lifetime JP3395311B2 (ja) | 1993-02-03 | 1993-12-28 | 双方向レートコンバータ及び撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5408266A (ja) |
| JP (1) | JP3395311B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0653839B1 (en) * | 1993-03-23 | 2001-05-30 | Sony Corporation | Rate converter and imaging apparatus |
| US5671400A (en) * | 1995-08-16 | 1997-09-23 | Unisys Corporation | Programmable bus interface unit data path |
| JPH09214289A (ja) * | 1996-01-30 | 1997-08-15 | Uniden Corp | フィルタ回路 |
| JPH10148893A (ja) * | 1996-11-19 | 1998-06-02 | Brother Ind Ltd | 複写装置 |
| GB2335104B (en) * | 1998-03-06 | 2002-01-30 | British Broadcasting Corp | Cascading of up conversion and down conversion |
| US6751743B1 (en) * | 2000-12-22 | 2004-06-15 | Cisco Technology, Inc. | Method and apparatus for selecting a first clock and second clock for first and second devices respectively from an up-converted clock and an aligned clock for synchronization |
| US7395208B2 (en) * | 2002-09-27 | 2008-07-01 | Microsoft Corporation | Integrating external voices |
| JP4513313B2 (ja) * | 2003-11-26 | 2010-07-28 | ソニー株式会社 | 映像信号処理装置及び方法 |
| EP1801785A4 (en) * | 2004-10-13 | 2010-01-20 | Panasonic Corp | MODULAR ENCODER, MODULAR DECODER AND MODULATING CODING METHOD |
| US9520986B2 (en) * | 2009-03-30 | 2016-12-13 | Coriant Operations, Inc. | Method and appartus for exchanging data between devices operating at different clock rates |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095364A (en) * | 1989-09-26 | 1992-03-10 | Sony Corporation | Color television camera including rate converting unit and low pass filter circuit for limiting frequency range of an output composite video signal |
-
1993
- 1993-12-28 JP JP33626393A patent/JP3395311B2/ja not_active Expired - Lifetime
-
1994
- 1994-02-01 US US08/189,640 patent/US5408266A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06291606A (ja) | 1994-10-18 |
| US5408266A (en) | 1995-04-18 |
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