実施の形態1.
図1はこの発明の実施の形態1である映像信号処理装置の構成を示す図である。
図示の映像信号処理回路は、入力端子1に供給されるディジタルコンボジット映像信号を受けてこれを処理するものであり、同期分離回路2と、ディジタルPLL(以下、「DPLL」と言う)3と、タイミング生成回路4と、遅延フィルタ5と、フレームメモリコントローラ6と、第1乃至第3のフレームメモリ7、8、9と、ラインメモリコントローラ10と、第1乃至第6のラインメモリ11〜16と、YC分離回路17とを有する。これらの回路は、ディジタル信号を扱うものであって、特に断らない限り、所定のクロック周波数で動作する。
入力端子1からはディジタルコンポジット映像信号が入力される。このディジタルコンポジット映像信号は、アナログコンポジット映像信号を所定のサンプリング周波数でサンプリングすることにより得られたものである。このサンプリング周波数は、図1に示す諸回路の動作に用いられるクロックの周波数と同期している。
同期分離回路2は、入力端子1から入力された映像信号から水平同期信号と垂直同期信号を分離する。DPLL3は、入力端子1から入力された映像信号と同期分離回路2で分離された水平同期信号を用いて、映像信号の水平帰線消去期間に重畳されている色副搬送波位相の基準を示す信号を分離し、各サンプリング点における色副搬送波の瞬時位相を検出する。NTSC、PAL方式ではカラーバースト信号が色副搬送波位相の基準を示す信号であり、SECAM方式では無変調の色副搬送波信号が色副搬送波位相の基準を示す信号に相当する。DPLL3の内部構成については後述する。
タイミング生成回路4は、DPLL3で検出した色副搬送波の瞬時位相に基づいて、所定の周期で色副搬送波位相の基準点を設定し、設定された色副搬送波位相の基準点とサンプリングクロックとの位相差をサンプリングクロックの1周期未満の単位で検出すると同時に、DPLL3で検出した色副搬送波の瞬時位相に基づいて、各サンプリング点のサンプリング位相を検出する。
タイミング生成回路4の詳細については後述する。
遅延フィルタ5は、タイミング生成回路4で検出された色副搬送波位相の基準点とサンプリングクロックとの位相差に基づいて映像信号を遅延させる遅延手段として用いられている。
フレームメモリコントローラ6は、タイミング生成回路4で検出した各サンプリング点のサンプリング位相に基づいて、第1のフレームメモリ7、第2のフレームメモリ8および第3のフレームメモリ9に対する映像信号の書き込み、読み出しの制御を行う。
フレームメモリコントローラ6は遅延フィルタ5で遅延させた映像信号を、第1のフレームメモリ7、第2のフレームメモリ8、第3のフレームメモリ9のいずれか1つのフレームメモリに書き込む。映像信号の読み出しは、書き込みが行われていない残りの2つのフレームメモリに対して行われる。1フレームごとに書き込みを行うフレームメモリを切り替えるとすれば、書き込みを行っていない2つのフレームメモリから1フレーム遅延および2フレーム遅延の映像信号を読み出すことができる。フレームメモリから読み出された1フレーム遅延および2フレーム遅延の映像信号は、フレームメモリコントローラ6を介してラインメモリコントローラ10に出力される。
ラインメモリコントローラ10は、タイミング生成回路4で検出した各サンプリング点のサンプリング位相に基づいて、第1のラインメモリ11、第2のラインメモリメモリ12、第3のラインメモリ13、第4のラインメモリメモリ14、第5のラインメモリ15、および第6のラインメモリメモリ16に対する映像信号の書き込み、読み出しの制御を行う。第1のラインメモリ11、第2のラインメモリ12、および第3のラインメモリ13にはラインメモリコントローラ9を介して遅延フィルタ5で遅延させた映像信号が書き込まれる。一方、第4のラインメモリ14、第5のラインメモリ15、および第6のラインメモリ16には、フレームメモリコントローラ6から出力される1フレーム遅延の映像信号が書き込まれる。ラインメモリコントローラ10は第1のラインメモリ11、第2のラインメモリ12、および第3のラインメモリ13の3つのラインメモリを用いて、前述したフレームメモリコントローラ6と同様な制御により、1ライン遅延の映像信号と2ライン遅延の映像信号を得る。また、第4のラインメモリ14、第5のラインメモリ15、および第6のラインメモリ16の3つのラインメモリを用いて、1フレーム遅延の映像信号をさらに1ライン遅延させた映像信号(以下、「1フレーム+1ライン遅延の映像信号」などと書く)と、さらに2ライン遅延させた映像信号(以下、「1フレーム+2ライン遅延の映像信号」などと書く)を得る。
このように、フレームメモリ7〜9、及びラインメモリ11〜16が、遅延フィルタ5で遅延させた映像信号を記憶する記憶手段として用いられている。
フレームメモリコントローラ6から出力された2フレーム遅延の映像信号は、ラインメモリコントローラ9を介してYC分離回路16に出力される。ラインメモリコントローラ9からYC分離回路16に出力される映像信号は、0ライン遅延、1ライン遅延、2ライン遅延、1フレーム遅延、1フレーム+1ライン遅延、1フレーム+2ライン遅延、2フレーム遅延の合計7種類の映像信号である。
YC分離回路16はこれら7種類の映像信号を用いて、Y信号およびC信号を生成し、出力端子17および出力端子18からそれぞれ出力する。
次に図2を用いて、DPLL3の内部構成を説明する。
バーストゲート22は、入力端子21から入力された水平同期信号に基づいて、入力端子20から入力された映像信号の水平帰線消去期間に重畳されているカラーバースト信号(または無変調の色副搬送波信号)を分離する。位相比較器23はバーストゲート22の出力信号と正弦波ROM26から出力される正弦波との位相誤差を検出し、ループフィルタ24に出力する。ループフィルタ24は位相比較器23で検出された位相誤差を平滑化し、フェーズアキュムレータ25に対する制御値を生成する。フェーズアキュムレータ25はループフィルタ24で生成された制御値に、DPLL3の自走発振周波数に対応する定数値を加算したものを1クロックごとに積算して、0度から360度までの位相値を生成する。
たとえばある時間において、フェーズアキュムレータ25の出力である位相値が250度であったとする。ループフィルタ24の出力である制御値が1度で一定であり、フェーズアキュムレータ25で加算される定数値が45度であったとすると、1クロック後のフェーズアキュムレータ25の出力は296度となり、2クロック後では342度、3クロック後では28度、4クロック後では74度などとなる。
フェーズアキュムレータ25から出力される位相値は、正弦波ROM26および出力端子27に出力される。正弦波ROM26は入力値wに対してsin(w)を出力する回路である。
ここで出力端子27から出力される位相値が色副搬送波の瞬時位相に対応する値であることを示す。位相比較器23で検出される位相誤差が定常的に0であるときには、カラーバースト信号(または無変調の色副搬送波信号)と正弦波ROM26で発生した正弦波発振は位相同期していると考えられる。したがって、このとき正弦波ROM26の入力である位相値はカラーバースト信号(または無変調の色副搬送波信号)の瞬時位相に等しいと考えられる。カラーバースト信号は色副搬送波信号の基準位相を示す信号であるから、出力端子27から出力される位相値も、色副搬送波位相に対応した値になっていると考えられる。厳密に言うと、出力端子27から出力される位相値は色副搬送波位相に対して一定の位相誤差を持っている可能性があるが、実際にはこの位相誤差は回路の動作上問題にならないので、以下では出力端子27から出力される位相値が色副搬送波の瞬時位相そのものであるものとして扱う。
このようにDPLL3が、搬送色信号(C)の生成に用いられた色副搬送波の瞬時位相に相当する値(図4(b))を検出する色副搬送波位相検出手段を構成している。
なお、PAL方式の場合には、カラーバースト信号の位相はNTSC方式とは違って一定ではなく、1ラインごとに交互に+90度または−90度だけ変化する。したがってPAL方式では、位相比較器23で検出される位相誤差が1ラインごとに+45度、−45度と交互に変わる状態を、カラーバースト信号と正弦波ROM26で発生した正弦波発振が位相同期している状態であると考えればよい。
SECAM方式の場合には互いに周波数の異なる2種類の色副搬送波が1ラインごとに切り替わるが、この場合にはたとえば1種類の色副搬送波につき1個のDPLLを使用することで対応できる。また、SECAM方式では3ラインごとに色副搬送波が180度反転するため、DPLLを色副搬送波に位相同期させるにはライン判別を行い、反転している色副搬送波位相を補正することが望ましい。
さらに図3を用いて、タイミング生成回路4の内部構成について説明する。
DPLL3によって検出された色副搬送波の瞬時位相は、入力端子28を介して、位相差検出回路29、基準点生成回路30、および第1のカウンタ31に入力される。
基準点生成回路30は、色副搬送波の瞬時位相(色副搬送波位相検出手段(3)の検出結果)に基づいて、所定の周期(ほぼ一定の周期)で色副搬送波位相の基準点を生成乃至設定する基準点生成手段として用いられている。基準点生成回路30は新しい基準点を設定するたびに第1のカウンタ31および位相差検出回路29に対してタイミングパルスを出力する。
第1のカウンタ31はサンプリングクロックをカウント入力端子Cで受け、1クロックごとに1カウントアップし、基準点生成回路30からタイミングパルスをリセット入力端子Rで受け、該タイミングパルスが出力されるたびにカウント値をリセットする回路である。第1のカウンタ31におけるカウント値は、出力端子Qから出力される。
位相差検出回路29は、タイミングパルスが出力されたときの色副搬送波位相と、基準点と同時または基準点の直後に現われるサンプリング点における色副搬送波位相との位相差に基づいて、遅延フィルタ5で用いる映像信号の遅延量を計算する回路である。後の説明から分るように、位相差検出回路29は、基準点生成回路3で生成された基準点とサンプリング用クロック信号の位相差を1クロック周期未満の単位で検出する。
位相差検出回路29で算出した遅延量は出力端子32を介して遅延フィルタ5に出力される。また、第1のカウンタ31のカウント値は出力端子33を介してラインメモリコントローラ10およびフレームメモリコントローラ6に出力される。ラインメモリコントローラ10およびフレームメモリコントローラ6では、第1のカウンタ31のカウント値は映像信号のサンプリング位相を示す値として用いられる。
第1のカウンタ31が、DPLL3で検出された色副搬送波の瞬時位相(色副搬送波位相検出手段(3)の検出結果)に基づいて、遅延フィルタ5で遅延させた映像信号のサンプリング位相を検出する手段(サンプリング位相検出手段)として用いられている。
以下、実施の形態1である映像信号処理装置の動作を、図面を参照して具体的に説明する。
説明に際して、サンプリングクロック周波数をfs、色副搬送波周波数をfsc、水平周波数をfh、垂直周波数をfvと書く。実施の形態1では特にfs=27MHzとし、fsc=227.5×fh、fh=262.5×fvが成り立つ標準的なNTSC方式の映像信号を処理する場合について考える。
なお、NTSC方式においてはfsc=3.579545MHzが標準値であり、このときfs=1716×fhが成り立つ。したがって標準的なNTSC方式の映像信号では、1716クロックごとに色副搬送波位相が180度シフトするサンプリング点が見つかることがわかる。ただし実際の映像信号では常にfs=1716×fhの関係が成り立つとは限らない。そこで、基準点生成回路30が設定する基準点は、前回設定した基準点から1712クロック以上経過しており、かつ前回設定した基準点に対して色副搬送波位相が180度シフトしている点であるとする。さらに基準点における色副搬送波の瞬時位相は0度または180度のいずれかであるとする。この条件の下では、fsが27MHzから多少ずれていたり、fscがNTSC方式の標準値から多少ずれている場合でも、fs<8×fscが成り立つ限り、前回設定した基準点から1712クロック以上1720クロック未満経過する間に必ず新しい基準点を設定することができる。なお、色副搬送波の瞬時位相が0度または180度となる点がサンプリング点と正確に一致するとは限らないため、通常、基準点は2つのサンプリング点の間に存在している。
ここで、タイミング生成回路4の動作について図4を用いて説明する。図4(a)はサンプリングクロック、図4(b)は入力端子28から入力される色副搬送波の瞬時位相を表わすデータ、図4(c)は瞬時位相を表わすデータの最上位ビット、図4(d)は第1のカウンタ31のカウント値、図4(e)は上記カウント値の下位11ビット(T)の値、図4(f)は上記カウント値の最上位ビット(B)、図4(g)は位相差検出回路29で算出された映像信号の遅延量、図4(h)は基準点生成回路30が出力するタイミングパルスを示す。
今仮に入力端子28から入力される色副搬送波の瞬時位相が10ビットで表されているとし、10ビット値の512が位相に換算して180度に対応しているとする。基準点生成回路30は、第1のカウンタ31のカウント値の下位11ビットの値が1712以上であり、かつ入力端子28から入力される色副搬送波の瞬時位相の最上位ビットの値が変化した時にタイミングパルスを出力するとする。これは基準点が設定されるタイミングに対応している。第1のカウンタ31は12ビットカウンタであり、1クロックごとに1カウントアップし、基準点生成回路30がタイミングパルスを発生するたびにカウント値をリセットする。リセット値は、タイミングパルスが発生したときのカウント値が2048未満であったときには2048、2048以上であったときには0であるとする。位相差検出回路29は、タイミングパルスが出力されたときの色副搬送波の瞬時位相の下位9ビットの値に(fs÷fsc)に相当する値を乗算し、さらに16で割った値を遅延フィルタ5で用いる遅延量として出力端子32を介して出力する。
図4において、色副搬送波の瞬時位相は1クロックにつき常に136だけ増加するとしている。これは色副搬送波周波数がサンプリングクロック周波数の1024分の136倍、すなわち3.5859375MHzである場合に相当する。さらに初期状態において色副搬送波の瞬時位相が0であり、この時点において最初の基準点が設定され、このとき第1のカウンタ31のカウント値が3761であったとする。
初期状態が上記のようであったとき、最初の基準点が設定されてから1クロック後に第1のカウンタ31のカウント値はタイミングパルスによって0にリセットされ、それから1712クロック後に1712となる。このとき色副搬送波の瞬時位相は520になっており、10ビットで表されている色副搬送波の瞬時位相の最上位ビットは0から1に変化している。したがってカウント値が1712となったときに基準点生成回路30はタイミングパルスを生成する。このようにして2番目の基準点は、第1のカウンタ31のカウント値が1711であるときと1712であるときの間に検出される。
次のクロックサイクルではタイミングパルスを受けて、第1のカウンタ31のカウント値は2048にリセットされる。同様に位相差検出回路29は520という10ビット値の下位9ビットである8に(fs÷fsc)を乗じて16で割った値を出力する。最初の仮定より(fs÷fsc)=(1024÷136)であるため、位相検出回路29の出力値は3となる(小数点以下切り捨て)。このことは2番目の基準点とサンプリングクロックの立ち上がりエッジの位相差がサンプリングクロックの周期に換算して約64分の3クロックであることを示している。なお、fscとfsの比は両者の周波数を何らかの手段で検出した値を用いても良いが、あらかじめ決めておいた定数を用いても良い。たとえばNTSC方式の標準値を用いて、常に(fs÷fsc)=(27÷3.579545)として計算したとしても演算精度にそれほど悪影響を与えない。
位相差検出回路29が算出した遅延量を受けて、遅延フィルタ5は第2の基準点が検出されてから第3の基準点が検出されるまでの間、各サンプリング点の映像信号を64分の3クロックだけ遅延させる。遅延フィルタは一種の補間フィルタであり、クロック間の映像信号を補間によって作り出すフィルタであるとも考えられる。一般的に標本化関数や高次多項式を用いると精度の良い補間ができるが、線形補間などを併用しても良い。
同様にして、第2の基準点が検出されたことを示すタイミングパルスが発生してから1713クロック後に第1のカウンタ31のカウント値は3760となり、色副搬送波の瞬時位相は16となる。このときカウント値の下位11ビットは1712であり、色副搬送波の瞬時位相の最上位ビットは1から0に変化しているから、このタイミングで基準点生成回路30は3番目の基準点を検出したことを示すタイミングパルスを発生する。3番目の基準点は第1のカウンタ31のカウント値が3759であるときと3760であるときの間にあり、直後に現われるサンプリングクロックとの位相差は10ビット値の色副搬送波位相に換算して16となる。このときの遅延量は、前述した計算法によって、サンプリングクロック周期に換算して64分の7クロックとなる。遅延フィルタ5は第3の基準点が検出されてから第4の基準点が検出されるまでの間、各サンプリング点の映像信号を64分の7クロックだけ遅延させる。タイミングパルスを発生した次のクロックで第1のカウンタ31のカウント値は0にリセットされる。
以下同様にして4番目以降の基準点が検出される。
次にラインメモリコントローラ10の動作を図5、6を用いて説明する。図5、6は時系列で並んでいる各サンプリング点をX座標とY座標を用いて二次元的に表したものである。X座標は0から1715までの整数値を取り、Y座標は0以上の整数値を取るとする。
遅延後の各サンプリング点は図の格子点に対応し、X座標およびY座標によって識別できる。座標(X,Y)=(x,y)にある遅延後のサンプリング点は、(X,Y)=(0,0)にある遅延後のサンプリング点の(x+y×1716)クロック後のサンプリング点((X,Y)=(0,0)にあるサンプリング点から(x+y×1716)クロック経過した時点)に対応する。各格子点の右上にある数字は、第1のカウンタ31のカウント値であり、遅延フィルタ5で遅延させた映像信号のサンプリング位相を示す値である。図では以後の説明を簡単にするため、12ビット値であるサンプリング位相の最上位ビットの値を括弧の中に示し、残りの下位11ビットの値を最上位ビットの左側に示している。以下、サンプリング位相の最上位ビットを基準位相と呼び、記号Bで表す。またサンプリング位相の下位11ビットを位相オフセットと呼び、記号Tで表す。各格子点の右下にある記号Dnは、n番目の基準点が検出されてから(n+1)番目の基準点が検出される間に遅延フィルタ5で使用された遅延量を示している。
さらに、白い丸印は実際のサンプリング点(遅延前のサンプリング点)であり、白い丸印から出ている矢印は、遅延フィルタ5によって白丸の位置にあった映像信号が矢印の先にあるサンプリング点に現われること、即ち、遅延フィルタ5によって白丸の位置にあった映像信号のサンプル値(及びその近傍のサンプル値に基いて矢印の先にあるサンプリング点の映像信号の瞬時値を遅延乃至補間により求めることを示している。なお、このように遅延乃至補間により求めた映像信号の瞬時値をもサンプル値と呼ぶ。このサンプル値が求められる点をサンプリング点と呼んでいる。
たとえば図5の左上のA点における映像信号は、遅延フィルタ5によって(X,Y)=(1,1)であるサンプリング点に現われる。(なお図を見やすくするため、一部の格子点ではサンプリング位相や遅延量などの記載を省略した。
なお、前述したタイミング生成回路4の動作では基準点を検出してから第1のカウンタ31のカウント値がリセットされるまでに、1クロック分の遅延が存在することになるが、実際の動作ではこの1クロック分の遅延は問題にならないので、以下の図では基準点の位置を1クロックだけずらし、基準点を検出した直後(1クロック期間経過後ではなく、同じクロック期間中)にカウンタ値がリセットされるように記載している。基準点を検出してから遅延フィルタ5で用いる遅延量が計算されるまでにも1クロックの遅延が存在するが、以下の図では同様の理由から基準点が検出された直後に遅延量が計算されるように記載している。
最初にfs=1716×fhが成り立つ場合を図5を用いて説明する。実施の形態1ではfsc=227.5fhが成り立つことを前提としているため、最初の基準点が(X,Y)=(3,0)と(X,Y)=(4,0)の間に検出された場合には、2番目以降の基準点もX座標が3と4の間に検出されることになる。すなわちすべての基準点は図中のPで示した直線上に検出される。直線PをX=p(3<p<4)と表すとき、任意のnについてDn=4−pが成り立つ。すなわち、すべてのサンプリング点において同じ遅延量が用いられることがわかる。また、前述した第1のカウンタ31の動作によって、X=4であるサンプリング点の位相オフセットTはすべて0となる。したがってXが4未満であるサンプリング点ではT=1716−X、Xが4以上であるサンプリング点ではT=X−4となる。遅延フィルタ5で遅延させた映像信号について考えると、基準位相がB、位相オフセットがTであるサンプリング点における色副搬送波の瞬時位相は(B×180度+T×fsc÷fs×360度)で与えられるから、TとBがともに等しい2つのサンプリング点における色副搬送波の瞬時位相は同じであり、Tが等しく、Bのみが異なる2つのサンプリング点における色副搬送波の瞬時位相は互いに180度異なることになる。したがって、ラインメモリコントローラ10は、Tの値をラインメモリに対するリード・ライトアドレスとし、Bの値が変化するたびにリード・ライトを行うラインメモリを切り替えるように制御すれば、YC分離回路17で用いる1ライン遅延および2ライン遅延の映像信号が得られることになる。
次にラインメモリコントローラ10において、フレームメモリコントローラ6から出力される1フレーム遅延の映像信号をさらに1ライン、および2ライン遅延させる場合を考える。今仮にフレームメモリコントローラ6から正しく色副搬送波位相が180度シフトしている1フレーム遅延の映像信号が出力されているとする。すなわち1フレーム遅延の映像信号として、任意の(X,Y)においてTが等しくBのみが異なる映像信号が得られているとする。このとき1フレーム遅延の映像信号の配置は図5のBの値を0と1で入れ替えた場合に相当するから、Tの値を第4のラインメモリ14、第5のラインメモリ15、および第6のラインメモリ16のリード・ライトアドレスとして用い、Bの値が変化するたびにリード・ライトを行うラインメモリを切り替えるように制御すれば、全く同様なラインメモリの制御によって、1フレーム+1ライン遅延、および1フレーム+2ライン遅延の映像信号を得ることができる。
第1のフレームメモリ7、第5のフレームメモリ8、および第6のフレームメモリ9に対するフレームメモリコントローラ6の動作はラインメモリコントローラ10の動作とほぼ同じである。遅延フィルタ5で遅延させた映像信号のうち、n番目の基準点から(n+1)番目の基準点の間では((n mod 525)×1716+T)を3つのフレームメモリに対するリード・ライトアドレスとして用い、基準点が525回検出されるたびにリード・ライトを行うフレームメモリを切り替えるように制御すれば、1フレーム遅延の映像信号、および2フレーム遅延の映像信号が得られる。
次にfs=1716×fhが成り立たない場合について図6を用いて説明する。図6ではfs=1716.25fhであるとし、最初の基準点がちょうど(X,Y)=(2,0)となるサンプリング点において検出されたとする。このときT、BおよびDnの値は図に示したようになる。また、D0=0、D1=16、D2=32、D3=48、D4=0、D5=16、D6=32、D7=48である(64が1クロック遅延に相当)。図では色副搬送波位相の基準点を図5と同じく直線Pで示した。図を見ると、Tが等しいサンプリング点に対応する白い丸印を結ぶと直線Pに平行な直線が得られることがわかる。なお、X座標は0から1715までの値しか取れないため、厳密にはTが等しいサンプリング点に対応する白い丸印を結んだ線は有限な長さの線分の集まりとなるが、(X,Y)=(x,y)は(X,Y)=(x−1716,y+1)と同じ点であるとして、途中で切断されることなく直線が引けると考える。図では特に遅延フィルタ5によってT=3であるサンプリング点に一致する点を結んだ直線をP3で示している。直線P3はY=4×(X−5)で表わされる。Y=6844のときはX=1716となるが、前述したように、(X,Y)=(1716,6844)は(X,Y)=(0,6845)の点を指していると考える。遅延フィルタ5で遅延させる前の映像信号について考えると、(X,Y)=(x,y)の点の色副搬送波位相は、Y座標が等しい直線P上の点(p、y)から、((x−p)×fsc÷fs×360度)によって求められる。すなわち直線Pに平行な直線上にある点における色副搬送波の瞬時位相はすべて等しいことがわかる。したがって遅延フィルタ5で遅延させた映像信号について考えると、同じTの値を持つ2つのサンプリング点における色副搬送波位相は、互いに等しいか、あるいは180度異なるかのどちらかになる。これは図5の場合と全く同じであり、前述したようなラインメモリおよびフレームメモリのリード・ライト制御によって、YC分離回路17で用いるライン遅延、フレーム遅延の映像信号が得られることになる。
このように実施の形態1である映像信号処理装置では、1つの遅延フィルタだけを用いてYC分離回路13で用いる0ライン遅延、1ライン遅延、2ライン遅延、1フレーム遅延、1フレーム+1ライン遅延、1フレーム+2ライン遅延、2フレーム遅延の合計7種類の映像信号を生成することが可能になっている。ライン遅延、フレーム遅延のデータがさらに増える場合であっても遅延フィルタの数は1つだけで良い。フィールド遅延(たとえば262ライン遅延)の映像信号が必要である場合も、フレームメモリをフィールドメモリに置き換えれば、ほとんど同様の方法でフィールド遅延の映像信号を得ることができることがわかる。
なお、実施の形態1ではNTSC方式についてのみ説明したが、PAL方式であっても同様な構成で対応できる。たとえば英国で用いられているPAL−I方式では、fsc=(1135÷4+1÷625)×fh、fh=312.5×fvであり、fs=27MHzとするときfs=1728×fhとなる。PAL方式ではほぼ2ラインごとに色副搬送波位相が180度シフトするので、NTSC方式では1712クロック以上とした基準点の設定周期を3452以上とすれば、全く同様にしてPAL−I方式のYC分離に用いるライン遅延、フレーム遅延の映像信号が得られる。また、PAL−I方式で特に約1ライン後の色副搬送波位相が270度シフトした映像信号も必要である場合には、前回設定した基準点よりも1724クロック以上1732クロック未満離れた点で、最初に色副搬送波の瞬時位相が90度または270度となる点を探すなどとすればよい。
SECAM方式においては、fh=312.5×fvであり、fscは1ラインごとにfsc=282×fh、fsc=272×fhと切り替わる。fs=27MHzとするときfs=1728×fhであり、3456クロック前または3456クロック後のいずれかに色副搬送波位相が180度シフトする点が存在するから、この場合も基準点の設定周期をほぼ2ラインに相当する3452以上とすれば良い。
実施の形態2.
実施の形態2は実施の形態1とは異なる内部構成のタイミング生成回路4を持つ例である。
図7はこの発明の実施の形態2であるタイミング生成回路4の構成を示す図である。図7において、図3と同一の符号を付したものは、同一の構成を持つブロックであり、説明を省略する。
図7のタイミング生成回路は、図3に示すものと概して同様であるが、シフトレジスタ35と第2のカウンタ36が加わっている点で異なる。第1のカウンタ31は、図3のカウンタ31と同じものであるが、その出力端子Qが(図3のように出力端子33ではなく))シフトレジスタ35に接続されている。同様に、位相検出回路29も、図3の位相検出回路29と同じものであるが、その出力が(出力端子32ではなく)シフトレジスタ35に接続されている。同様に、基準点生成回路30も、図3の基準点生成回路30と同じものであるが、その出力がシフトレジスタ35にも接続されている。
シフトレジスタ35は、図8に示すように5段のレジスタ35a〜35eと、レジスタ35a〜35eの出力を受けて、その一つを選択して出力する選択回路35fと、減算回路35gとを有する。減算回路は、第1のカウンタ31のカウント値の下位11ビットを受け、「1716」から第1のカウンタ31のカウント値の下位11ビットを減算し、減算結果を出力する。第1段のレジスタ35aは、減算回路35の出力(Sn)と、位相差検出回路29の出力(遅延量Dn)とを受ける。第2段〜第5段のレジスタ35b〜35eはそれぞれ第1〜第4段のレジスタ35a〜35dの出力を入力とする。第1〜第5段のレジスタ35a〜35eは、基準点生成回路30から出力されるタイミングパルスに応じてシフト動作を行う。基準点生成回路30から出力されるタイミングパルスは、入力端子34から入力される水平同期信号ととともに、選択回路35fにも供給されている。
シフトレジスタ35は、基準点生成回路30においてn番目の基準点が検出されたことを示すタイミングパルスが出力されたときに、位相差検出回路29の出力である6ビットの遅延量Dn、および「1716」から第1のカウンタ31のカウント値の下位11ビットを引いた値(以下、この値を「増分値」と呼び、Snと書く)を1段目のレジスタ35aに格納するとともに、1段目〜4段目のレジスタ35a〜35dに格納されている値を1段後ろのレジスタ35b〜35fに移す。選択回路35fは、最初は(初期状態では)3段目のレジスタ35cを選択し、基準点生成回路30からタイミングパルスが出力されるたびに、それまで選択していたレジスタよりも1段後ろのレジスタを選択し、選択されたレジスタに格納されている値を読み出して出力し、入力端子34から入力される水平同期信号の基準エッジが検出されるたびに、1段前のレジスタを選択して選択されたレジスタに格納されている値を読み出して出力する。タイミングパルスと水平同期信号の基準エッジが同時に検出された場合には、それまで選択していたのと同じ段のレジスタを選択して、選択したレジスタに格納されている値を読み出して出力する。タイミングパルスが発生するときには各レジスタの値が1段ずつ後ろにシフトするとしたので、タイミングパルスによって1段後ろのレジスタを読みだすことになっても、読み出す値自体は変化しない。また、タイミングパルスと水平同期信号の基準エッジが同時に検出された場合には同じ段のレジスタ値を読み出すことになるが、各段のレジスタに格納されている値が1つ後ろのレジスタに移されるので、読み出す値自体は異なる値となる。読み出された値のうち、遅延量Dnは出力端子32を介して遅延フィルタ5に出力され、増分値Snは第2のカウンタ36に出力される。
第2のカウンタ36は、サンプリングクロックをそのカウント入力端子Cで受け、1クロックごとに1カウントアップする12ビットカウンタである。ただし第2のカウンタ36では1715の次のカウント値は2048であり、3763の次のカウント値は0であるとする。
また第2のカウンタ36は、シフトレジスタ35から出力される増分値Snをその加算入力端子Aで受け、前述の水平同期信号を制御入力端子Bで受け、水平同期信号の基準エッジが検出されるたびに、シフトレジスタ35から出力される増分値Snを現在のカウント値に加算する。ここで言う「加算」は、加算すべき値と同数のクロックが入力された後に現れるカウント値と等しい値に設定することを意味する。たとえば現在のカウント値がそれぞれ0、1714、3762であるときにSn=3を加算する場合には、次の値はそれぞれ3、2049、1となる。また、増分値Snが負の値である場合には、カウント値からSnの絶対値を減算する代わりに、Snの絶対値に1加算した値に相当するクロックサイクルだけカウントを停止する。たとえばSn=−2である場合には、3クロックだけカウントを停止することになる。第2のカウンタ36のカウント値は、その出力端子Qから出力され、タイミング生成回路4の出力端子33を介してフレームメモリコントローラ6、ラインメモリコントローラ10に出力される。第2のカウンタ36のカウント値は遅延フィルタ5で遅延させた映像信号のサンプリング位相を示している。
1段目乃至5段目のレジスタ35a〜35eが、位相差検出回路29で検出された位相差を時系列で保持する位相差保持手段として用いられており、選択回路35fが、有効映像期間外の所定のタイミングで、例えば水平同期信号の基準エッジで位相差保持手段(35a〜35e)から読み出す位相差を更新する位相差選択手段として用いられている。
タイミング生成回路4を上記のように構成することによって、fsc、fh、fvの関係が規格通りではない非標準信号においても、精度の良いYC分離ができるようになる。以下このことを説明する。
実施の形態1の図6を見ると、Tの値が1つだけ1716である点(X,Y)=(3,5)が存在している。ラインコムフィルタを利用するためにはTの値が等しいサンプリング点が少なくとも2つ以上必要であるが、(X,Y)=(3,5)には等しいTを持つ点が存在しないため、原理的にラインコムフィルタを用いることができない。したがって、(X,Y)=(3,5)の近傍のみはYC分離の精度が劣化することになる。
ただし実施の形態1ではfsc=227.5×fh、fh=262.5×fvが成り立つ標準的なNTSC方式の映像信号を処理する場合であり、この場合には実施の形態1の図6で示した基準点同士を結ぶ直線Pと、水平同期信号の基準エッジの出現位置同士を結ぶ直線(以下、「直線H」と呼ぶ)は常に平行になる。したがって基準点が常に水平帰線消去期間内に現われるようにし、図6の(X,Y)=(3,5)のような点を表示画面に現われないようにすることは可能である。
しかし、fsc=227.5×fhが成り立たない非標準信号では、直線Pと直線Hが平行にならないことがあり、直線Pの近傍に現われる図6の(X,Y)=(3,5)のような点を必ず水平帰線消去期間内に現われるようにすることはできない。
これに対して実施の形態2ではサンプリング位相を表す第2のカウンタ36のカウント値が不連続になる点を水平同期信号の基準エッジになるようにしたため、有効映像期間では常にラインコムフィルタを用いることができるようになる。
今、fs=1715.75×fh=27MHzであるとし、fs=(1716+1÷3)÷227.5×fsc=10298÷1365×fscであるとする。このとき1715.75クロックごとに水平同期信号の基準エッジが現われ、約1716.333クロックごとに色副搬送波の瞬時位相が180度シフトする点が現われることになる。さらにここでは最初の基準点が(X,Y)=(3,0)において検出され、最初の水平同期信号の基準エッジが(X,Y)=(5,0)において検出されたとする。シフトレジスタ35の段数は5段とし、最初に水平同期信号の基準エッジが検出されたときのシフトレジスタ35の出力は3段目の値であるとする。
図9は、直線H上またはその直後に現われるサンプリング点のXY座標と、その時に検出されている増分値Snおよび遅延量Dnの値と、シフトレジスタ35の各段に格納されている値と、シフトレジスタ35の出力となるレジスタ段を示したものである。ただし、シフトレジスタ35の各段に格納されている値Sn、Dnついては、煩雑を避けるためにnの値で代用した。また、値がまだ格納されていないレジスタ段は空欄とした。
図10は実施の形態1の図5、図6と同じく、各サンプリング点におけるT、Bの値を示すとともに、各サンプリング点における映像信号を生成するために遅延フィルタ5で用いられたDnの値を示したものである。ただし、実施の形態1とは異なり、T、Bの値は第2のカウンタ36が生成したサンプリング位相であり、Dnの値はシフトレジスタ35が出力した値である。なお、図10では(X,Y)=(5,2)において第2のカウンタ36のカウント値が0であるとしている。最初の基準点が(X,Y)=(3,0)において検出され、約1716.333クロックごとに色副搬送波の瞬時位相が180度シフトする点が現われることから、基準点同士を結んでできる直線Pは、図中でY=3×(X−3)で表される直線となる。同様にして最初の水平同期信号の基準エッジが(X,Y)=(5,0)において検出され、1715.75クロックごとに現われることから、水平同期信号の基準エッジ同士を結んで得られる直線Hは、図中でY=−4×(X−5)で表される直線となる。
以下、図9及び図10を参照しながら、図7のタイミング生成回路4の動作を説明する。実施の形態1で述べた動作によって、第1のカウンタ31は基準点が現われるたびに下位11ビットの値が0にリセットされる。実施の形態2では第1のカウンタ31の最上位ビットはどの回路からも参照されないので、ここでは第1のカウンタ31の下位11ビットの値を、単に第1のカウンタ31のカウント値と書く。第1のカウンタ31のカウント値は、最初の基準点が現われる(X,Y)=(3,0)において0となる。このとき基準点はサンプリング点上にあるからD1の値は0となる。S1の値は(X,Y)=(3,0)の直前における第1のカウンタ31のカウント値を定義していないため、決定できないが、ここでは仮にS1=0とする。
2番目の基準点が現われるのは図10に示したように(X,Y)=(3,1)と(X,Y)=(4,1)の間の点であり、(X,Y)=(3,1)では第1のカウンタ31のカウント値は1クロックにつき1ずつカウントアップし、1716になっているはずである。さらに(X,Y)=(4,1)では0にリセットされ、S2=1716−1716=0が検出されることになる。D2は3分の2クロックに相当し、D2=64÷3×2=42(小数点以下切り捨て)となる。
同様にして3番目の基準点が現われるのは(X,Y)=(3,2)と(X,Y)=(4,2)の間の点であり、(X,Y)=(3,2)における第1のカウンタ31のカウント値は1715であるからS3=1716−1715=1となり、D3として3分の1クロックに相当するD3=64÷3=21が検出されることになる。
さて、3番目の水平同期信号の基準エッジは(X,Y)=(4,2)と(X,Y)=(5,2)の間の点で検出され、このとき基準点と水平同期信号の基準エッジは同数検出されているから、シフトレジスタ35の出力は3段目のレジスタであり、図9に示したようにD0=0が遅延フィルタ5に与える遅延量となる。したがって4番目の水平同期信号の基準エッジが検出されるまで、遅延フィルタは映像信号を遅延なしで通過させることになる。第2のカウンタ36はリセットされることがないので、第1のカウンタ31のカウント値のように基準点の位置からカウント値を決めることはできない。そこで前述のように図10では(X,Y)=(5,2)における第2のカウンタ36のカウント値を0と決めている。
4番目の基準点は(X,Y)=(4,3)に一致し、(X,Y)=(3,3)における第1のカウンタ31のカウント値は1715であるからS4=1716−1715=1となり、D4=0が検出されることになる。
同様にして4番目の水平同期信号の基準エッジは(X,Y)=(4,3)と(X,Y)=(5,3)の間の点で検出され、このときのシフトレジスタ35の出力は図9より3段目のレジスタであるから、増分値としてS2=0が、遅延量としてD2=42が出力されることになる。(X,Y)=(4,3)における第2のカウンタ36のカウント値は1715であるから、(X,Y)=(5,3)における第2のカウンタ36のカウント値はS2を加算してやはり1715となる。4番目の水平同期信号の基準エッジと5番目の水平同期信号の基準エッジの間では遅延フィルタ5の遅延量としてD2=42(約3分の2クロック遅延に相当)が用いられる。なお、第2のカウンタ36において1715の次のカウント値は2048であるから、(X,Y)=(6,3)における第2のカウンタ36のカウント値は2048となる。
以下、5番目以降の基準点および水平同期信号の基準エッジについても、同様にしてサンプリング位相T、Bおよび増分値Sn、遅延量Dnを定めることができる。
ここで遅延フィルタ5によってT=0であるサンプリング点に一致する点を結んだ直線P0について考える。図10に示したように直線P0は直線Pと平行であるので、遅延フィルタ5によってT=0であるサンプリング点に一致する点の色副搬送波位相は少なくとも図示した範囲内では等しいことがわかる。これに対して遅延フィルタ5によってT=1713であるサンプリング点に一致する点を結んだP1713は、Y=6の前後で線が切断されていることがわかる。これはY=6の前後でP1713上の点の色副搬送波位相が異なっており、Y=6前後ではP1713上の点にラインコムフィルタを適用できないことを意味している。ただし、Y=6前後におけるP1713上の点は水平同期信号の近傍の点であり、有効映像期間外の位置に相当するから、通常は表示画面上に現われることはなく、YC分離精度の劣化が表示画面の劣化につながることはない。
このように実施の形態2では遅延量Dnが更新される点、および増分値Snによってサンプリング位相が不連続に変化する点を水平同期信号の基準エッジの位置としたため、非標準信号においても有効映像期間では常にラインコムフィルタが利用できるようになっている。
なお、実施の形態2では水平同期信号の基準エッジにおいて、遅延量Dnが更新され増分値Snが変化するとしたが、水平同期信号を適当に遅延させて生成したタイミングパルスを用いてもよい。即ち、遅延量Dn(即ち、位相差)の更新及び増分値Snの変化が、水平同期信号の基準エッジ以外において起こるようにしても良い。但し、有効映像期間外に行わせるのが望ましい。
また、実施の形態2ではNTSC方式の例について説明したが、PAL方式やSECAM方式の場合には2ラインに一度だけ、水平同期信号の基準エッジにおいて遅延量Dnおよび増分値Snを更新するなどとすればよい。
さらに実施の形態2ではシフトレジスタ35の段数を5段としたが、任意の段数であってよい。シフトレジスタ35の段数が多いほど、回路規模が大きくなる代わりにfsc、fh、fvの標準信号からのずれがより大きい信号に対応することができる。なお、fscとfhが規格どおりでない場合には、図9に見るように、シフトレジスタ35の出力となるレジスタ段が初期状態の3段目から際限なくずれていくが、この場合にはたとえば1フレームに1回の周期で、垂直帰線消去期間内においてシフトレジスタ35の出力となるレジスタ段を3段目にリセットするなどとすれば良い。
実施の形態3.
実施の形態3では、図10に示したような非標準信号を検出する非標準信号検出手段を設けた例である。
図11はこの発明の実施の形態3である映像信号処理装置の構成を示す図である。図11において、図1と同一の符号を付したものは、同一の機能を持つブロックであり、説明を省略する。タイミング生成回路4は実施の形態1で説明した図3のタイミング生成回路4と同じであってもよく、実施の形態2で説明した図7のタイミング生成回路4と同じものを用いてもよい。図11では非標準信号検出回路37を設けた点が実施の形態1、2と異なる。また、非標準信号検出のためにフレームメモリコントローラ38は実施の形態1、2のフレームメモリコントローラ6とは異なる動作を行う。
非標準信号検出回路37は同期分離回路2から出力される水平同期信号および垂直同期信号、タイミング生成回路4で検出されたサンプリング位相、フレームメモリコントローラ6から出力される1フレーム遅延および2フレーム遅延のデータを用いて非標準信号を検出し、検出結果をYC分離回路17に出力する。YC分離回路17は、非標準信号検出回路37の検出結果に応じて輝度信号と搬送色信号を生成する方法を変える。例えば、YC分離回路17は非標準信号検出回路37で非標準信号が検出された場合には、フレームコムフィルタの動作を停止し、フレームコムフィルタ以外のフィルタを用いてY信号とC信号を分離する。フレームメモリコントローラ38は、非標準信号検出回路37から各サンプリング点の表示画面上の位置情報を得て、これを遅延フィルタ5で遅延させた映像信号とともに、第1のフレームメモリ7、第2のフレームメモリ8、および第3のフレームメモリ9に書き込む。
図12はこの発明の実施の形態3である非標準信号検出回路37の内部構成を示す図である。図において、同期分離回路2で分離された水平同期信号は入力端子39を介して水平カウンタ42、垂直カウンタ43、および第1の非標準信号検出回路44にそれぞれ供給される。同様に同期分離回路2で分離された垂直同期信号は入力端子40を介して垂直カウンタ43と第1の非標準信号検出回路44にそれぞれ供給される。また、タイミング生成回路4で検出されたサンプリング位相は入力端子41を介して第1の非標準信号検出回路44に供給される。
第1の非標準信号検出回路44は、例えば図13に示すように、反転検出回路44aと、垂直同期信号カウンタ44bと、アップダウンカウンタ44cと、判定回路44dとを有する。
反転検出回路44aは、タイミング生成回路4から出力されるサンプリング位相の最上位ビットBを受け、それが反転する度にパルス(反転検出パルス)を出力する。
垂直同期信号カウンタ44bは、同期分離回路2から出力される垂直同期信号をそのカウント入力端子Cで受け、該垂直同期信号の基準エッジをカウントし、カウント値が16となると(即ち、垂直同期信号の基準エッジが16回検出されると)、検出パルスを出力する。
アップダウンカウンタ44cは、同期分離回路2から出力される水平同期信号をそのアップカウント入力端子Uで受け、その基準エッジが検出される度に1カウントアップし、反転検出回路44aから出力されたパルス(反転検出パルス)をダウンカウント入力端子Dで受け、該パルスが入力される度に1カウントダウンし、垂直同期信号カウンタ44bから出力される検出パルスをリセット入力端子Rで受け、該検出パルスを受けると、カウント値を0にリセットする。アップダウンカウンタ44cのカウント値はその出力端子Qから出力され、判定回路44dに入力される。
判定回路44dは、アップダウンカウンタ44cのカウント値が2以上または−2以下となったときに非標準信号を検出したと判定し、この判定結果を出力する。判定回路44dの出力は、第1の非標準信号検出回路44による検出結果(第1の非標準信号検出結果)として出力端子47を介してYC分離回路17に出力される。
水平カウンタ42は、サンプリングクロックをそのカウント入力端子Cで受け、1クロックごとに1カウントアップし、水平同期信号をそのリセット入力端子Rで受け、水平同期信号の基準エッジが入力されるたびにカウント値を0にリセットする。水平カウンタ42のカウント値は表示画面上の水平表示位置に対応する値である。水平カウンタ42のカウント値はその出力端子Qから出力され、非標準信号検出回路37の出力端子45を介してフレームメモリコントローラ38に出力される。
垂直カウンタ43は、水平同期信号をそのカウント入力端子Cで受け、水平同期信号の基準エッジが入力されるたびに1カウントアップし、垂直同期信号をそのリセット入力端子Rで受け、垂直同期信号の基準エッジが入力されるたびにカウント値を0にリセットする。垂直カウンタ43のカウント値は表示画面上の垂直表示位置に対応する値である。垂直カウンタ43のカウント値はその出力端子Qから出力され、非標準信号検出回路37の出力端子46を介して、やはりフレームメモリコントローラ38に出力される。
有効映像期間生成回路48は、水平カウンタ42の値に基づいて水平帰線消去期間を示す1ビットの信号を生成し、出力端子49を介してフレームメモリコントローラ38に出力する。さらに、水平カウンタ42の値に基づいて有効映像期間を示す1ビットの信号を生成し、第2の非標準信号検出回路52に出力する。有効映像期間生成回路48が設定する水平帰線消去期間と有効映像期間は互いに重ならない期間であるとし、水平帰線消去期間は有効映像期間以外の一部または全部の期間であるとする。
このように、水平カウンタ42と、有効映像期間生成回路48とで、有効映像期間を表わす2値信号を位置情報として出力する位置情報生成手段を構成しており、水平カウンタ42と垂直カウンタ43とで、水平同期信号及び垂直同期信号に基いて生成された表示画面上の位置を表わす多値信号を位置情報として出力する位置情報生成手段を構成しており、水平カウンタ42及び有効映像期間生成回路48の組合せにより構成される位置情報生成手段と、水平カウンタ42及び垂直カウンタ43の組合せにより構成される位置情報生成手段は、少なくとも水平同期信号に基づいて各サンプリング点の位置情報を生成する点で共通している。
第2の非標準信号検出回路52は、入力端子45から入力される1フレーム遅延の映像信号の水平帰線消去期間、および入力端子46から入力される2フレーム遅延の映像信号の水平帰線消去期間が、有効映像期間生成回路48で設定された有効映像期間と時間的に重なる場合に非標準信号を検出したと判定し、この判定結果を第2の非標準信号検出結果として出力端子53を介してYC分離回路17に出力する。1フレーム遅延の映像信号および2フレーム遅延の映像信号の水平帰線消去期間は、有効映像期間生成回路48で設定された水平帰線消去期間の情報をフレームメモリコントローラ38を介して第1のフレームメモリ7、第2のフレームメモリ8、および第3のフレームメモリ9に書き込むことによって得られたものである。これら3つのフレームメモリに水平帰線消去期間の情報を書き込むには、水平帰線消去期間であることを示す1ビットの信号を各サンプリング点の映像信号とともに書き込むとしても良いし、水平帰線消去期間にある映像信号が表示画面に現れないことを利用して、この期間の映像信号の値を水平帰線消去期間を示す固有の値に置き換えるとしても良い。
第3の非標準信号検出回路54は、入力端子45から入力される1フレーム遅延の映像信号の水平・垂直表示位置、および入力端子46から入力される2フレーム遅延の映像信号の水平・垂直表示位置が、水平カウンタ42と垂直カウンタ43によって生成された水平・垂直表示位置と一定値以上ずれている場合に非標準信号を検出したと判定し、この判定結果を第3の非標準信号検出結果として出力端子55を介してYC分離回路17に出力する。1フレーム遅延の映像信号および2フレーム遅延の映像信号の水平・垂直表示位置は、水平カウンタ42および垂直カウンタ43で生成された水平・垂直表示位置の情報をフレームメモリコントローラ6を介して第1のフレームメモリ7、第2のフレームメモリ8、および第3のフレームメモリ9に書き込むことによって得られたものである。これら3つのフレームメモリに水平・垂直表示位置の情報を書き込むには、水平・垂直表示位置をあらわす信号を各サンプリング点の映像信号とともに書き込むとしても良いし、水平帰線消去期間にある映像信号が表示画面に現れないことを利用して、この期間の映像信号の値を水平・垂直表示位置をあらわす値に置き換えるとしても良い。
このように、非標準信号検出回路37は3つの非標準信号検出回路を持っているとする。YC分離回路17は3つの非標準信号検出回路のいずれか1つが非標準信号を検出したときには、フレームコムフィルタの動作を停止させるとする。
以下では、前記の3つの非標準信号検出回路が、fscとfhが規格どおりの関係になっていない非標準信号を検出することができることを説明する。
図10で見たように、非標準信号では水平同期信号の基準エッジを示す直線Hと色副搬送波位相の基準点を示す直線Pが互いに平行にならない。これは水平周期と基準点が現れる周期が異なることを意味している。したがって一定期間内における水平同期信号の基準エッジの数と基準点の数の差が等しくなければ、入力信号は非標準信号であるといえる。第1の非標準信号検出回路44において、基準位相Bをあらわす最上位ビットが反転するのは新しい基準点が設定された瞬間に対応しているから、アップダウンカウンタのカウント値が2以上または−2以下になるのは、1水平期間の間に基準点が2回以上検出されたか、または2つの基準点の間に水平同期信号の基準エッジが2回以上検出されたかのいずれかの場合である。したがって第1の非標準信号検出回路44に内蔵されているアップダウンカウンタのカウント値によって非標準信号が検出できることがわかる。
このように、第1の非標準信号検出回路44が、水平同期信号に基づいて決まる所定の周期と、基準点生成回路30で基準点が生成される周期との差に基づいて非標準信号を検出している。
また図10の(X,Y)=(4,3)のサンプリング点は直線Hの近傍の点であり、水平帰線消去期間に存在する点である。(X,Y)=(4,3)は直線P上の点でもあり、このサンプリング点以降の直線P上のXY座標は、次に直線Pと直線Hが互いに交わるまではY=3×(X−3)と表すことができる。したがって(X,Y)=(4,3)から525回の基準点が設定された後に現れる映像信号は(X,Y)=(179,528)となる。同様にして直線HはY=−4×(X−5)と表すことができ、(X,Y)=(179,528)の直前に現れる直線H上の点は(X,Y)=(−127,528)となる。したがって(X,Y)=(179,528)の水平表示位置は179−(−127)=306となる。NTSC方式における水平帰線消去期間は水平フロントポーチを含めても通常10.9マイクロ秒程度であり、27MHzクロックに換算して300クロック未満であるから、(X,Y)=(179,528)は有効映像期間におけるサンプリング点である。1フレーム前の同じ直線P上のサンプリング点(X,Y)=(4,3)が水平帰線消去期間に存在するサンプリング点であったから、第2の非標準信号検出回路52によって図10の状態は非標準信号に相当することがわかる。
以上のように、第2の非標準信号検出回路52は、遅延フィルタ5から有効映像期間内の映像信号が出力されるタイミング(有効映像期間生成回路48の出力によって表される)と記憶手段(7〜9、11〜19)から有効映像期間内の映像信号が読み出されるタイミング(端子50,51を介して供給される1フレーム遅延映像信号及び2フレーム遅延映像信号から検出される)との時間的なずれに基づいて非標準信号を検出していると言うこともできる。
同様にして(X,Y)=(4,3)と(X,Y)=(179,528)では垂直表示位置は同じであるが、水平表示位置が300クロック以上違うので、しきい値を適当に決めれば、水平・垂直表示位置の違いによって第3の非標準信号検出回路54によっても非標準信号が検出できることがわかる。
以上のように、第3の非標準信号検出回路54は、遅延フィルタ5で遅延させた映像信号の位置情報(水平カウンタ42及び垂直カウンタ43の出力によって表される)と、記憶手段(7〜9、11〜16)から読み出される位置情報(端子50,51を介して供給される1フレーム遅延映像信号及び2フレーム遅延映像信号から得られる)の違いに基づいて非標準信号を検出していると言うこともできる。
第2の非標準信号検出回路52と第3の非標準信号検出回路54は、遅延フィルタ5で遅延させた映像信号に関連付けられた位置情報(水平カウンタ42及び垂直カウンタ43の出力、又は有効映像期間生成回路48の出力)と、記憶手段(7〜9、11〜16)から読み出された映像信号に関連付けられた位置情報との比較結果に基づいて非標準信号を検出する点で共通している。
なお、直線H上のサンプリング点(X,Y)=(−127,528)のX座標の値が負の値となっているが、実施の形態1で述べたように(X,Y)=(x,y)と(X,Y)=(x−1716,y+1)と同じ点であると考えられるから、(X,Y)=(−127,528)は正確には(X,Y)=(1589,527)のことである。
以上、実施の形態3では異なる3つの非標準信号検出回路を用いたが、3つのうち任意の1つだけを用いても良いし、任意の2つを併用するとしても良い。
また、実施の形態3では、有効映像期間生成回路48はフレームメモリコントローラ38に水平帰線消去期間を表す信号を出力し、第2の非標準信号検出回路52に有効映像期間を表す信号を出力するとしたが、逆にフレームメモリコントローラ38に有効映像期間を表す信号を出力し、第2の非標準信号検出回路52に水平帰線消去期間を表す信号を出力するとしてもよい。
実施の形態3では、色副搬送波周波数、水平周波数、および垂直周波数の値が所定の比になっていない非標準信号を検出する非標準信号検出回路を備えるため、非標準信号検出結果に応じてYC分離手段の動作を変えることにより、非標準信号であっても精度良くYC分離を行うことができる。
実施の形態4.
実施の形態1、2におけるフレームメモリコントローラ6はサンプリング位相に基づいてフレームメモリのリード・ライトアドレスを決めていたが、実施の形態4は水平同期信号および垂直同期信号に基づいてフレームメモリのリード・ライトアドレスを決める例を示したものである。
図14はこの発明の実施の形態4である映像信号処理装置の構成を示す図である。図14において、図1と同一の符号を付したものは、同一の機能を持つブロックであり、説明を省略する。
図14ではフレームメモリとしてSDRAM(同期式DRAM)59を用いる。1フレーム遅延、および2フレーム遅延のデータはSDRAM59内の異なる記憶領域に格納される。
ライトタイミングコントローラ56は、同期分離回路2から出力される水平同期信号および垂直同期信号に基づいて、有効映像期間を設定し、有効映像期間においてイネーブル状態となるライトイネーブル信号を、遅延フィルタ5において遅延させた映像信号とともにSDRAMコントローラ58に出力する。さらに、有効映像期間内の一部期間の映像信号の値を、タイミング生成回路4から出力されるサンプリング位相の値に置き換える。
リードタイミングコントローラ57は、同期分離回路2から出力される水平同期信号と垂直同期信号、タイミング生成回路4で検出したサンプリング位相、およびSDRAMコントローラ58から出力される1フレーム遅延の映像信号と2フレーム遅延の映像信号に含まれるサンプリング位相情報に基づいて、1フレーム遅延の映像信号を読み出す第1のリードイネーブル信号と2フレーム遅延の映像信号を読み出す第2のリードイネーブル信号を生成し、SDRAMコントローラ58を介して1フレーム遅延の映像信号、および2フレーム遅延の映像信号をSDRAM59から読み出す。
SDRAMコントローラ58は、ライトタイミングコントローラ56から出力されるライトイネーブル信号に基づいて、有効映像期間内に存在する映像信号(一部がサンプリング位相に置き換えられている)をSDRAM59に書き込む。また、リードタイミングコントローラ57から出力される第1のリードイネーブル信号がイネーブル状態になるたびに、SDRAM59から1フレーム遅延の映像信号を書き込んだ順番どおりに読み出し、第2のリードイネーブル信号がイネーブル状態になるたびに、SDRAM59から2フレーム遅延の映像信号を書き込んだ順番どおりに読み出してそれぞれリードタイミングコントローラ57に出力する。
実施の形態4では、SDRAM59が、遅延フィルタ5で遅延させた映像信号およびサンプリング位相検出手段(31)で検出されたサンプリング位相を記憶する記憶手段として用いられている。
ライトタイミングコントローラ56とSDRAMコントローラ58とで、水平同期信号および垂直同期信号に基づいてSDRAM59に対する映像信号およびサンプリング位相の書き込みを制御する書き込み制御手段として用いられている。
また、リードタイミングコントローラ57とSDRAMコントローラ58とで、水平同期信号と垂直同期信号に基づいてSDRAM59からサンプリング位相を読み出し、SDRAM59から読み出されたサンプリング位相とサンプリング位相検出手段(31)で検出されたサンプリング位相との比較結果に基づいてSDRAM59から映像信号を読み出すタイミングを決定する読み出し制御手段として用いられている。
非標準信号検出回路60は、リードタイミングコントローラ57から1フレーム遅延の映像信号および2フレーム遅延の映像信号のリードタイミングに関する情報を得て、非標準信号を検出する。非標準信号の検出結果はYC分離回路17に出力され、YC分離回路17は非標準信号が検出された場合にはフレームコムフィルタの動作を停止する。
以下、実施の形態4である映像信号処理装置の動作を説明する。
ライトタイミングコントローラ56は水平同期信号および垂直同期信号の基準エッジから各サンプリング点の水平表示位置、垂直表示位置を検出して有効映像期間を設定する。水平表示位置は水平同期信号の基準エッジが検出されてから経過したクロック数を表し、垂直表示位置は垂直同期信号の基準エッジが検出されてから検出された水平同期信号の基準エッジの数を表す値である。以下では各サンプリング点の水平表示位置がH、垂直表示位置がVであるとき、その点の座標を(H,V)で表すとする。ライトタイミングコントローラ56はHV座標が200≦H<1680、かつ18≦V<260である期間内に存在するサンプリング点を有効映像期間内のサンプリング点であるとする。またライトタイミングコントローラ56は、200≦H≦201であるサンプリング点については、映像信号の値を、H=200であるサンプリング点におけるTおよびBの値に置き換えてSDRAMコントローラ58に出力する。仮に映像信号を10ビットの値で表すとすると、Tは11ビット、Bは1ビットの値であるから、T、BをSDRAM59に書き込むには少なくとも2つのサンプリング点の映像信号を置き換える必要がある。これによりSDRAM59に記憶されている映像信号の各ラインの先頭2ワードはサンプリング位相情報を表すことになる。
一方、リードタイミングコントローラ57は、(H,V)=(200,17)の位置において第1のリードイネーブル信号を2クロック分だけイネーブル状態にする。前述したライトタイミングコントローラ56の動作により、第1のリードイネーブル信号に対応してSDRAMコントローラ58から出力されるのは、1フレーム前の(H,V)=(200,18)の位置におけるTおよびBの値である。以下、SDRAMコントローラ58から得た1フレーム遅延のTおよびBの値をT1、B1と書く。同様にT1、B1と区別するために、タイミング生成回路4からリードタイミングコントローラ57に出力されるTおよびBの値をT0、B0と書く。リードタイミングコントローラ57はT0とT1が等しく、B0とB1が異なる値になるタイミングを検出し、それから1480クロックにわたって第1のリードイネーブル信号をイネーブル状態にする。1480クロックの最後の2クロック分は、(H,V)=(200,19)におけるT1およびB1の値が読み出すためのものである。以下同様にT0、T1、B0、B1の値を比較し、その比較結果に基づいて第1のリードイネーブル信号を生成する。
第2のリードイネーブル信号の生成方法についても同様であるが、2フレーム遅延のTおよびBの値をT2、B2と書くとき、T0とT2が等しく、かつB0とB2が等しい値になるタイミングを検出する点のみが第1のリードイネーブル信号の生成方法と異なる。
以上のような動作により、入力映像信号が標準信号の場合には、正確な1フレーム遅延および2フレーム遅延のデータが得られる。これを図15及び図16を参照して説明する。説明にあたり、タイミング生成回路4は実施の形態2の図7で述べた構成を持つとする。
図15及び図16ではfsc=227.5×fh、fh=262.5×fv、fs=1716.25×fhが成り立つ場合を考える。図15及び図16は図6と同様の図であるが、格子点の右下に遅延量Dnの代わりにHV座標を示した。図15及び図16では(X,Y)=(6,2)におけるT、Bの値をT=2、B=0とし、HV座標を(H,V)=(0,16)とした。また直線PはY=4×(X−2)とし、直線HはY=4×(X−5)とした。このとき遅延フィルタ5によってT=3であるサンプリング点に一致する点を結んだ直線P3はY=4×(X−7)+2となる。(X,Y)=(6,2)から(X,Y)=(5,3)の間にあるサンプリング点では(X,Y)=(2,0)で検出されたD1=0が使用される。同様にして実施の形態2で述べた動作により(X,Y)=(6,3)からは(X,Y)=(3,1)で検出されたD2=16(4分の1クロックに相当)、S2=0が用いられる。したがって(X,Y)=(6,3)のサンプリング位相はT=1、B=1となる。以下同様である。
図16は131≦X≦140、525≦Y≦531の範囲を示したものであり、図15から約1フレーム後のタイミングに相当するサンプリング点の状態を示している。以下、直線P3上の点(X,Y)=(8,6)を点Cとする。また、直線P3はY=4×(X−7)+2であるから、(X,Y)=(139,530)ではT=3である。以下、(X,Y)=(139,530)を点Fとする。点CではB=0であるから、偶数である524個の基準点が検出された後に現れる点FにおいてもB=0である。さらに直線HはY=4×(X−5)であり、(X,Y)=(137.5,530)を通るから、点FのH座標は1である。さらに点CではV=20であり、524個の水平同期信号の基準エッジが検出された後に現れる点Fでは、525個の水平同期信号の基準エッジが検出される間に2個の垂直同期信号の基準エッジが検出されることを考慮してV=19となる。以下同様にして図16に示した各サンプリング点のT、B、H、Vの値がわかる。
さて、ライトタイミングコントローラ56はHV座標が200≦H<1680、かつ18≦V<260である期間内に存在するサンプリング点をSDRAM59に書き込むが、図15に示される領域内のサンプリング点のうち、ライトイネーブルが最初にイネーブル状態となるのは(H,V)=(200,18)となる点であり、(X,Y)=(206,4)がこの点に相当する。このときT=201、B=0であるから、前述した動作により(X,Y)=(206,4)および(X,Y)=(207,4)のサンプリング点における映像信号の代わりにT=207、B=0の値がSDRAM59に書き込まれる。
一方リードタイミングコントローラ57は、(H,V)=(200,17)の位置において第1のリードイネーブル信号が最初にイネーブル状態になる。図16に示される領域内のサンプリング点において(H,V)=(200,17)となる点は、(X,Y)=(337,528)であり、このときSDRAM59からはSDRAMコントローラ58を介して、T=201、B=0の値が読み出される。(X,Y)=(337,528)後に最初にT=201、B=1となる点は、1716クロック後の(X,Y)=(337,529)である。この点のHV座標は(H,V)=(199,18)であるから、SDRAM59に対する書き込みを開始した(X,Y)=(206,4)のHV座標とほぼ等しく、色副搬送波位相が180度シフトする1フレーム遅延の映像信号がSDRAM59から読み出されていることがわかる。第2のリードイネーブル信号を用いて2フレーム遅延の映像信号を読み出す場合も同様である。
次に非標準信号が入力された場合の動作を図17及び図18を参照して説明する。図17及び図18では実施の形態2の図10と同じく、fs=1715.75×fh=27MHzであるとし、fs=10298÷1365×fscである場合を考える。図17及び図18では(X,Y)=(5,2)におけるT、Bの値をT=0、B=0とし、HV座標を(H,V)=(0,16)とした。また直線PはY=3×(X−3)とし、直線HはY=−4×(X−5)とした。図17において遅延フィルタ5によってT=0であるサンプリング点に一致する点を結んだ直線P0はY=3×(X−5)+2となる。同様にして図17では図示されないが、遅延フィルタ5によってT=1407であるサンプリング点に一致する点を結んだ直線P1407はY=3×(X−1412)+2となる。
図18は図17から約1フレーム後のタイミングに相当するサンプリング点の状態を示している。図中の直線P1407を基準として、図16の場合と同様に各サンプリング点のTおよびBの値がわかる。同様に直線Hを基準として各サンプリング点のHV座標がわかる。
図17に示される領域内のサンプリング点のうち、ライトイネーブルが最初にイネーブル状態となる(H,V)=(200,18)に相当する点は(X,Y)=(204,4)である。またこのときT=198、B=0であり、前述した動作により(X,Y)=(204,4)および(X,Y)=(205,4)のサンプリング点における映像信号の代わりにT=198、B=0の値がSDRAM59に書き込まれる。
一方、図18に示される領域内のサンプリング点において(H,V)=(200,17)となる点は、(X,Y)=(73,528)であり、このときSDRAM59からはSDRAMコントローラ58を介して、T=198、B=0の値が読み出される。(X,Y)=(73,528)後に最初にT=198、B=1となる点は、1922クロック後の(X,Y)=(279,529)である。この点のHV座標は(H,V)=(406,18)であるから、SDRAM59に対する書き込みを開始した(X,Y)=(204,4)のHV座標と200以上の差があり、色副搬送波位相が180度シフトする点が1フレーム遅延からさらに200クロック以上遅延させた点にあることを示している。
図15、図16で見たように、標準信号では(H,V)=(200,17)である点から約1716クロック後にTが等しくBが異なる点が見つかるのに対して、図17及び図18のような非標準信号では1922クロックと1716クロックから大きくずれたタイミングでTが等しくBが異なる点が見つかる。
このようにして、非標準信号検出回路60は、SDRAMコントローラ58を介してリードタイミングコントローラ57がT1、B1を読み出してから、次にリードイネーブル信号がイネーブル状態になるまでのクロック数をリードタイミングコントローラ57から得ることによって、非標準信号を検出することができる。すなわち、(H,V)=(200,17)である点を基準として、T0とT1が等しくかつB0とB1が異なる点が見つかるまでの時間が1716クロックから一定数以上ずれている場合に入力映像信号は非標準信号であると判定する。同様に(H,V)=(200,17)である点を基準として、T0とT2が等しくかつB0とB2も等しい点が見つかるまでの時間が1716クロックから一定数以上ずれている場合にも入力映像信号は非標準信号であると判定する。
以上のように、本実施の形態の非標準信号検出回路60は、(タイミング生成回路4内の)サンプリング位相検出手段31で検出したサンプリング位相と、記憶手段(SDRAM59)から読み出されるサンプリング位相との比較結果に基づいて非標準信号を検出する。
実施の形態4では、有効映像期間内の映像信号のみをSDRAM59に書き込むため、実施の形態1、2に比べてフレームメモリの容量を削減することが可能である。
1 入力端子、 2 同期分離回路、 3 DPLL、 4 タイミング生成回路、 5 遅延フィルタ、 6 フレームメモリコントローラ、 7 第1のフレームメモリ、 8 第2のフレームメモリ、 9 第3のフレームメモリ、 10 ラインメモリコントローラ、 11 第1のラインメモリ、 12 第2のラインメモリ、 13 第3のラインメモリ、 14 第4のラインメモリ、 15 第5のラインメモリ、 16 第6のラインメモリ、 17 YC分離回路、 18、19 出力端子、 20、21 入力端子、 22 バーストゲート、 23 位相比較器、 24 ループフィルタ、 25 フェーズアキュムレータ、 26 正弦波ROM、 27 出力端子、 28 入力端子、 29 位相差検出回路、 30 基準点生成回路、 31 第1のカウンタ、 32、33 出力端子、 34 入力端子、 35 シフトレジスタ、 36 第2のカウンタ、 37 非標準信号検出回路、 38 フレームメモリコントローラ、 39、40、41 入力端子、 42 水平カウンタ、 43 垂直カウンタ、 44 第1の非標準信号検出回路、 45、46、47 出力端子、 48 有効映像期間生成回路、 49 出力端子、 50、51 入力端子、 52 第2の非標準信号検出回路、 53 出力端子、 54 第3の非標準信号検出回路、 55 出力端子、 56 ライトタイミングコントローラ、 57 リードタイミングコントローラ、 58 SDRAMコントローラ、 59 SDRAM、 60 非標準信号検出回路。