JP3761400B2

JP3761400B2 - 位相同期発振回路

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Publication number: JP3761400B2
Application number: JP2000345227A
Authority: JP
Inventors: 典生鈴木
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2000-11-13
Filing date: 2000-11-13
Publication date: 2006-03-29
Anticipated expiration: 2020-11-13
Also published as: JP2002152736A

Description

【０００１】
【発明の属する技術分野】
本発明は位相同期発振回路、特にテレビジョン（ＴＶ）信号の周波数に同期した標本化クロックを発生する回路に関する。
【０００２】
【従来の技術】
画像信号を符号化伝送する装置において、標本化した信号を標準の符号化方式（例えば、ＩＴＵ−Ｔ標準Ｈ．２６３およびＭＰＥＧ２等）で符号化する場合には、フレーム間符号化の効率を上げるために、標本化クロックは、入力画像の水平同期信号に正確に引き込む必要がある。また、デジタル化した信号は、デジタルの水平同期信号に応じて画面上に表示されるため、水平同期信号が引き込み中の場合には、画面上でずれて表示される。このため、入力信号がビデオテープレコーダ（ＶＴＲ）信号等の場合には、水平同期信号が変動する場合でも迅速に追従するように、引き込みを早くする必要がある。更に、信号源の切替やチャンネル（ＣＨ）の切替え等で入力信号が切替えられた場合も、できる限り早く引き込みが行なわれるのが好ましい。
【０００３】
一方、送信側で符号化した信号を受信側に伝送して画像を再生する場合には、周波数情報およびタイムスタンプ情報を送り、受信側では周波数情報およびタイムスタンプ情報から標本化クロックを再生する。送信側で入力画像に追従するため、標本化クロックが急激に変化する場合に、必要以上に大きく変動すると、受信側で引き込みが正常に速やかに行われず、バッファメモリでのデータの欠落等を発生することになる。これを避けるためには、受信側のバッファメモリを大きくするか、受信側の周波数応答を早くするか又は送信側の標本化クロックの変化率を小さくする方法がある。
【０００４】
送信側で対応する場合には、送信側における標本化クロックの位相同期引き込みロック時の周波数変動を小さくするため、変動は限られた変化量の範囲にする制限を行う必要がある。ＩＴＵ−Ｔ標準Ｈ．２６３等の標準化で符号化／復号化処理部がＬＳＩ化されている場合には、バッファメモリを含めて、受信側での引き込み処理等は変更できないので、送信側で対応する必要があり、送信側の標本化クロックの引き込み調整が重要となる。入力ＴＶ信号のＣＨ等が切替わって、水平同期信号の位相がずれた場合には、この切替わりを検知して、水平同期のクロック数を保持して急激な変化を止め、受信側でエラーがでないように、送信側で一定の引き込み速度で位相同期させる必要がある。
【０００５】
斯かる技術分野の従来技術は、例えば特開平０９−２５２２４８号公報の「位相同期装置」に開示されている。このこの第１従来技術の位相同期装置のブロック図を、図７に示す。このＰＬＬ（Phase Locked Loop）回路は、位相比較器１０２、乗算器１０４、１０５、積分器１０６、加算器１０８、電圧制御発振器（ＶＣＯ）１０９、選択器１１０、１１１、サンプル・ホールド回路１１２、記憶素子１１３、減算器１１４、絶対値回路１１５および比較器１１６により構成される。位相比較器１０２には、入力信号１０１およびＶＣＯ１０９の出力信号が入力され、位相差信号１０３を乗算器１０４、１０５に対して出力する。選択器１１０、１１１には、制御信号１１７が入力される。サンプル・ホールド回路１１２は、単位時間ｎＴ閉じられ、今回のサンプル信号１１８と記憶素子１１３に記憶された前回のサンプルとが、減算器１１４に入力されて、これらの差信号を求めて絶対値回路１１５に入力される。
【０００６】
また、特開平０３−１７５７３８号公報の「位相同期クロック発成装置」では、水平同期信号にロックするＰＬＬと、水平同期信号のスキューを、検出回路を設け、スキュー検出時にＰＬＬの分周比を可変して位相ずれを急速に補正する技術を開示している。この、この第２従来技術のＰＬＬ回路のブロック図を、図８に示す。水平同期分離回路２１１、位相比較器２１２、低域通過フィルタ（ＬＰＦ）２１３、ＶＣＯ２１４、分周器２１５およびスキュー検出器２１６により構成される。水平同期分離回路２１１には、ビデオ信号入力端子２１０からビデオ信号、即ち画像信号および同期信号を含む復号画像信号が入力され、水平同期信号ＨＳを分離する。この水平同期信号ＨＳは、位相比較器２１２およびスキュー検出器２１６に入力される。位相比較器２１２は、スキュー検出器２１６からのスキュー検出信号に基づき、水平同期信号ＨＳおよび分周器２１５からの分周信号ｆHの位相を比較し、比較出力をＬＰＦ２１３で平滑した電圧でＶＣＯ２１４の発振周波数を制御する。そして、ＶＣＯ２１４は、発振出力ｎｆHを出力端子２２０に出力する。分周器２１５は、このＶＣＯ２１４の出力信号の発振周波数ｎｆH１／ｎに分周して、上述の如くｆHを位相比較器２１２に対して出力する。
【０００７】
【発明が解決しようとする課題】
上述した第１従来技術では、ＰＬＬ回路のロック時には制御量を小さく、ロックしないときは利得を大きくしている。しかし、この技術を単純に適用すると、引き込み時に標本化クロックが急激に変化するために、受信側でエラーが生じることがある。また、上述した第２従来技術により再生された標本化クロックによると、一定のクロック数でなく、１水平同期信号の周期におけるクロック数が変化するため、ＩＴＵ−Ｔ標準Ｈ．２３６等の標準化方式の符号器・復号器（ＣＯＤＥＣ）に供給することができない。
【０００８】
【発明の目的】
本発明の目的は、送信側で、水平同期が部分的に変化するＶＴＲ信号又は入力画像信号の切替え等が発生しても、引き込みを円滑に行い且つ受信側で復号化装置に再生エラーが発生することなく、標本化クロックを発生する位相同期発振回路を提供することである。
【０００９】
【課題を解決するための手段】
本発明の位相同期発信回路は、入力水平同期信号およびデジタル同期信号の位相を比較して比較誤差を求める位相比較回路と、該位相比較回路からの前記比較誤差が入力されるループフィルタ回路と、該ループフィルタ回路からの出力信号に従って前記デジタル同期信号を発生する電圧制御発振（ＶＣＸＯ）回路と、前記入力水平同期信号および前記デジタル同期信号により制御信号を出力する制御回路とを含む位相同期発振回路において、
前記制御回路は、前記入力水平同期信号および前記デジタル同期信号の位相ずれの大きさを求める位相差量検出回路と、送信側の位相のずれに応答して受信側で位相が変動する量を推定する受信側追従量推定回路と、前記位相差量検出回路および前記受信側追従量推定回路の出力信号から前記ループフィルタ回路への制御信号を求めて前記ループフィルタ回路の定数を切替える判定回路とを備える。
本発明の好適実施形態によると、画像信号をデジタル化するアナログ・デジタル（Ａ／Ｄ）変換器および該Ａ／Ｄ変換器の出力信号を符号化する符号化器（ＣＯＤＥＲ）用の標本化クロックを発生する。
【００１０】
また、本発明による位相同期発振回路は、位相比較回路からの比較誤差をループフィルタ回路で平滑化した信号で電圧制御発振回路（ＶＣＸＯ回路）を制御してクロックを発生し、該ＶＣＸＯ回路の出力をＮ分周する分周回路の分周出力を前記位相比較回路に入力する位相同期発振回路において、
前記ＶＣＸＯ回路の出力が入力される位相飛び判定回路を設け、該位相飛び判定回路は、前記ＶＣＸＯ回路から出力されるクロック数をカウントするカウント手段を有し、該カウント手段のカウント値が予め設定した前記Ｎの近傍か否かにより位相飛びの有無を判定し、位相飛びの場合には前記位相比較回路への位相比較を禁止する制御信号を出すと共に前記分周回路をリセットする。好適実施形態によると、分周回路のリセットは、予めクロックの整数倍の周期で行う。更に、それぞれ標本化クロックを発生する第１および第２位相同期発振回路を縦続接続し、第１位相同期発振回路の標本化クロックで画像信号をデジタル化するアナログ・デジタル（Ａ／Ｄ）変換器およびバッファメモリの書き込みを制御し、第２位相同期発振回路の標本化クロックで前記バッファメモリの読み出しおよび符号化回路を制御を行う。
【００１１】
【発明の実施の形態】
次に、本発明による位相同期発振回路の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００１２】
先ず、図１は、本発明による位相同期発振回路の第１実施形態の構成を示すブロック図である。この位相同期発振回路は、位相比較回路１、ループフィルタ回路２、電圧制御発振回路（ＶＣＸＯ回路）３および制御回路７により構成される。また、制御回路７は、位相差量検出回路４、判定回路５および受信側追従量推定回路６により構成される。
【００１３】
ＴＶ信号から分離された水平同期信号Ｈａは、位相比較回路１および位相差量検出回路４へ入力される。位相比較回路１は、入力された水平同期信号Ｈａと、ＶＣＸＯ回路３から出力されるデジタルの水平同期信号Ｈｄとの位相比較を行い、比較誤差信号をループフィルタ回路２に対して出力する。このループフィルタ回路２は、入力同期信号に対してデジタルの水平同期信号Ｈｄの位相が遅れている場合には、標本化クロックの周波数を高くして、デジタルの同期信号の位相を進める必要があり、正の誤差信号を出力する。一方、デジタルの同期信号の位相が進んでいる場合には、標本化クロック周波数を下げて位相を遅らせる必要があり、負の誤差信号を出力する。
【００１４】
ループフィルタ回路２は、１次積分のフィルタ制御特性を有し、比較誤差信号の入力信号に定数αを乗算して積分した値と、入力信号に定数βを乗算した値とを加算した値を、フィルタ出力信号として出力する。そして、制御信号としてＶＣＸＯ回路３へ入力する。定数αおよびβの値は予め複数の値が用意されており、制御回路７からの制御信号によって、切替え選択される。定数αおよびβの値を大きくすると、過渡応答の特性が早くなるが、定常状態で雑音等の影響による位相ジッタが大きくなる。定数αおよびβの値を小さくすると、過渡応答特性は遅くなるが、定常状態で雑音等の影響による位相ジッタを小さくできる。ＶＣＸＯ回路３は、制御信号に従って、標本化クロックを発生する。制御信号が大きくなれば標本化クロックの周波数は高くなり、制御信号が小さくなれば標本化クロックの周波数は低くなる。また、標本化クロックを一定値Ｎ（Ｎは、１水平ラインの画素数）で分周して、デジタルの水平同期信号Ｈｄを発生し、位相比較回路１および制御回路７の位相差量検出回路４へ入力する。
【００１５】
位相差量検出回路４は、入力水平同期信号Ｈａに対しデジタル水平同期信号Ｈｄの位相ずれの大きさを位相差量Ｄｔとして、ライン周期毎に求める。位相差量Ｄｔは、１ラインがＮ画素のとき、−Ｎ／２〜Ｎ／２の範囲の値で求められる。通常は、両者の同期信号の位相が略一致しており、位相差量Ｄｔは、略０に近い値である。しかし、時刻ｔ＝０で画像信号の切替わり等で入力の水平同期信号Ｈａの位相が、Ｈａの位相からＤ０の大きさだけずれると、Ｈｄの位相は、そのずれたＨａの位相の位置に向かって収束するように変動する。このとき、位相差量Ｄｔの大きさは、ｔ＝０のときＤ０であるが、順次０に収束することになる。
【００１６】
受信側追従量推定回路６は、送信側の位相のずれに応答して、受信側で位相が変動する量（受信側位相）を推定する機能を有する。受信側の応答特性を調べておけば、時間的な位相の変動の様子を近似的に求めることができる。近似計算は、ライン周期毎に計算して求めたり,予め計算した値をメモり等に蓄えておき、そこから読み出すことにより求める。例えば、応答特性が非常に緩やかになっている場合には、受信側位相Ｙｒは、傾きｋが一定の直線（Ｙｒ＝ｋ×ｔ）で近似する。
【００１７】
判定回路５では、位相差量Ｄｔと受信側位相Ｙｒとｔ＝０での位相差Ｄ０の信号から送受の位相差を求め、この送受位相差ｄがある閾値より大きくなった場合に、切替えの制御信号を出力して、ループフィルタ回路２の係数を小さくするようにする。判定のため、送信側位相Ｙｓ＝Ｄ０−Ｄｔと受信側の位相Ｙｒの差分として送受位相差ｄを求める。位相ｄが生じた場合には、バッファメモリでその位相差の分のデータを蓄積しておく必要がある。このことより、バッファメモリＢＭの大きさがＭ画素分に相当する時間の蓄積量の場合には、送受位相差ｄがＭ／２より大きくなると、ＢＭでデータの欠落が発生する可能性がある。このため、送受位相差ｄがこのまま大きくならないように、送信側の位相変動をゆっくりするように、フィルタの定数の切替え制御を行う。
【００１８】
図４は、位相変化の応答特性を示す。ｔ＝０で、Ｈａの位相がＨｄの位置から大きさＤ０だけずれが発生したときの応答を示している。位相ずれが発生すると、位相比較回路１で位相誤差を検出して、位相差を小さくするようにフィードバック制御が掛かる。その結果、位相差Ｄｔは、０に近づく。引き込みを迅速にするため、ループフィルタの定数（α、β）が大きく設定してある場合には、Ｈｄの位相引き込みはＨａの位相に近づいた後、オーバシュートが起こり、Ｈａを中心に振動をしながらで、Ｈａに収束する。その様子を曲線Ｙｓで示す。
【００１９】
時間ｔ＝０のとき、アナログ水平同期信号の位相がＨａの位置（大きさＤ０）にずれた場合には、デジタル同期信号の位相Ｈｄは、曲線Ｙｓに従って、Ｈaの位相の位置に収束する。位相差量Ｄｔは、Ｈａの位相とＨｄの応答曲線Ｙｓの差になる。受信側の応答は、曲線Ｙｒで示される。送受位相差ｄが閾値Ｍ／２より大きくなると、ループフィルタ回路２の定数を制御して、送信側位相の応答を緩やかにし、オーバフローを防止する。また、初めから、応答特性を小さくしておくより、途中から定数を変えることにより、送信側の引き込みを早くする。位相変動の時の変動量Ｄ０が小さい場合には、大きな定数で引き込みを早く行うことができる。
【００２０】
次に、図２および図３を参照して、本発明による位相同期発振回路の応用例を説明する。この応用例は、図１に示す本発明による位相同期発振回路を画像符号化装置に応用した場合を示す。図２は送信側、図３は受信側のブロック図を示す。図２の送信側は、アナログ・デジタル変換器（Ａ／Ｄ）２１、符号器（ＣＯＤＥＲ）２２、バッファメモリ（ＢＭ）２３、マルチプレクサ（ＭＵＸ）２４、同期分離回路２５、位相同期発振回路２６、タイムスタンプ情報発生回路２７および伝送クロック回路２８により構成される。
【００２１】
入力された画像信号は、Ａ／Ｄ２１および同期分離回路２５へ入力される。Ａ／Ｄ２１でアナログ信号をデジタル信号に変換してＣＯＤＥＲ２２へ入力する。ＣＯＤＥＲ２２では、ＭＰＥＧ２の方式で画像信号を圧縮符号化し、符号化信号をＭＵＸ２４へ入力する。ＭＵＸ２４は、タイムスタンプ情報発生回路２７から入力される情報信号を、符号化信号と多重化して伝送クロック回路２８からの伝送クロックにより伝送路信号として出力する。同期分離回路２５は、水平同期信号を分離して位相同期発振回路２６へ入力する。位相同期発振回路２６は、水平同期信号に位相同期して標本化クロックを発生する。大きな位相変動があった場合には、送信側の位相変動値および受信側位相推定値から送受の位相差を求め、位相差が予め定めた閾値を越えたときは、ループフィルタの定数を小さくするように制御を行う。タイムスタンプ情報発生回路２７は、送信側から送った画像を受信側で再生するとき、受信側で正しい時刻に再生できるように、再生される時刻の情報を、伝送路クロックを介して受信側に伝送する。
【００２２】
次に、図３の受信側は、デジタル・アナログ変換器（Ｄ／Ａ）３１、復号器（ＤＥＣＯＤＥＲ）３２、バッファメモリ（ＢＭ）３３、デマルチプレクサ（ＤＭＵＸ）３４、標本化クロック再生回路３５、タイムスタンプ情報再生回路３６および伝送クロック再生回路３７により構成される。図２に示す送信側から送られてきた伝送路信号は、ＤＭＵＸ３４および伝送クロック再生回路３７へ入力される。ＤＭＵＸ回路３４は、伝送路信号を分離して、符号化情報をＢＭ３３へ、タイムスタンプ情報をタイムスタンプ情報再生回路３６へ入力する。ＤＥＣＯＤＥＲ３２は、ＢＭ３３から符号化信号を読み出して復号化を行い、デジタルの画図信号を再生し、Ｄ／Ａ３１へ入力する。
【００２３】
タイムスタンプ情報再生回路３６は、送られてきたタイムスタンプ情報から、画像の位置指定情報および指定画像の再生時刻情報を得て、標本化クロック再生回路３５へ入力する。標本化クロック再生回路３５では、指定位置の画像の再生時刻と送られてきた時刻情報とを比較して、比較誤差でクロック再生回路のＶＣＸＯを制御して、両者が一致するような標本化クロックを再生する。ＣＯＤＥＲ２２およびＤＥＣＯＤＥＲ３２がＬＳＩ（大規模半導体集積回路）で形成され、ＤＥＣＯＤＥＲ３２の標本化クロック再生回路３５の過渡応答特性がゆっくりの場合には、位相変動が大きいと、再生標本化クロックが追従するのに時間がかかり、再生に遅れが生じる。この遅れは、バッファメモリ３３で平滑化される。送信側での標本化クロックの発生が、送受の位相差がある閾値を超えないように制御されるので、バッファメモリでデータの欠落が発生することは回避できる。
【００２４】
尚、図２および図３の応用例では、送受の標本化クロックの同期化は、タイムスタンプ情報を送ることにより構成していた。しかし、タイムスタンプ情報を送る他に、周波数情報および位相情報を送る場合でも同様に構成できる。
【００２５】
次に、図５および図６は、本発明による位相同期発振回路の第２実施形態の応用例を示す。この応用例では、平滑化のためのバッファメモリは、符号化復号化装置にあるバッファメモリを使用せず、送信側におけるＣＯＤＥＲの入力の前で平滑化を行う構成である。この応用例の送信側装置は、図５に示す如く、Ａ／Ｄ２１、ＢＭ５１、ＣＯＤＥＲ２２、ＢＭ２３、ＭＵＸ２４、同期分離回路２５、第１位相同期発振回路Ａ５２、第２の位相同期発振回路Ｂ５３、タイムスタンプ情報発生回路２７および伝送クロック回路２８により構成される。
【００２６】
第１位相同期発振回路Ａ５２は、ＶＴＲ等の信号でＶ（垂直）同期期間で位相が飛ぶ場合に、急峻に引き込みが行える位相同期発振回路である。標本化クロックＡは、通常の１ラインの画素数は一定値（Ｎ）である。急峻に引き込みを行うため、１ラインの画素数が一定範囲を超えた場合には、入力信号の位相のジャンプが起こったと判定して、ラインカウンタをＮ以外のところでリセットし、次のライン位相から再び位相比較制御を行う構成とする。デジタル信号を符号化する時に使用する標本化クロックは、１ラインの画素数は一定（Ｎ）にする必要がある。このため、第１位相同期発振回路Ａ５２の標本化クロックＡをそのままＣＯＤＥＲ２２に入力することはできない。
【００２７】
第２位相同期発振回路Ｂ５３は、第１位相同期発振回路Ａ５２から得られるフレーム周期に基づき位相比較を行って、１ラインが一定値（Ｎサンプル）で、安定しており、位相の変動は揺るやかに行われる標本化クロックＢを発生する。バッファメモリ５１は、第１位相同期発振回路Ａ５２からの標本化クロックおよび制御信号に従って、Ａ／Ｄ変換器２１からのデジタル画像信号を一旦蓄積する。蓄積された画像信号は、第２位相同期発振回路Ｂ５３からの標本化クロックおよび制御信号に基づいて読み出しＣＯＤＥＲ２２に入力する。位相の飛びで、バッファメモリにデータが書き込まれていないアドレスは、補間処理等で求めたデータを、例えば前のデータを保持して出力する。
【００２８】
ＣＯＤＥＲ２２には、一定周期の画素数で、変動の少ない安定した標本化クロックＢと一定画素数のデジタル信号が入力されるため、急激な位相変動がなく、安定して符号化が行われる。従って、受信側でも、安定した再生が行われる。入力信号に大きな位相の飛びがあっても、水平同期信号に追従した標本化クロックで標本化できるため、フレーム間符号化の符号化効率は高くできる。一方、符号化のクロックは、安定したクロックであり、水平同期も安定した周期で読み出すことができるため、安定した周期で画像信号を再生できる。
【００２９】
図６は、第１位相同期発振回路Ａ５２の具体的構成のブロック図を示す。この第１位相同期発振回路Ａ５２は、位相比較回路１、ループフィルタ回路２、分周回路６１、位相飛び判定回路６２およびＶＣＸＯ回路３により構成される。分周回路６１は、標本化クロックをＮ分周してデジタルの水平同期信号を発生する。位相飛び判定回路６２は、同期の周期でのクロック数をカウントする手段を有し、カウント数により入力される水平同期信号に位相の飛びがないか判定する。
【００３０】
次の水平同期信号までのクロックのカウンタ値が、Ｎの近傍の範囲、例えば（Ｎ−２）〜（Ｎ＋２）にあれば、位相は安定していると判定する。そして、位相比較を行う制御信号を位相比較回路１へ、カウンタリセットは行わない制御信号を分周回路６１へ入力する。分周回路６１からは、クロックをＮ分周したデジタルの同期信号が位相比較回路１に入力されて、通常の位相比較が行われる。
【００３１】
次の水平同期までクロックのカウンタ値がＮの近傍の範囲にない場合には、位相飛びが発生したと判定して、位相比較回路１へ位相比較を禁止する制御信号を出す。そして、分周回路６１には、入力同期信号の位相で分周カウンタをリセットする制御信号を出力する。位相比較回路１の比較結果は、ループフィルタ回路２に入力され、予め所望の値に設定された定数（αとβ）により所定の制御特性の制御信号が求められ、ＶＣＸＯ回路３へ入力される。そして、制御信号に応じて水平同期信号に位相同期した標本化クロックが発生される。
【００３２】
次に、分周回路６１のリセット方法について説明する。デジタル化された画像信号がＮＴＳＣのカラー信号で、標本化クロックをカラーサブキャリア（色副搬送波）の４倍（Ｎ＝９１０）に設定する場合を考える。放送信号の安定した信号が入力された場合には、リセットが行われることはない。ＶＴＲ信号が入力されて、Ｖ同期の区間で同期信号の位相の飛びがあると、位相飛びを検出してリセットが発生する。ＶＴＲから出力された信号は、カラーサブキャリアの位相が連続しているものと推定される。このため、同期信号の位相の飛びがあるとして、勝手なところでカウンタをリセットすると、Ａ／Ｄ変換されたデジタル画像信号のカラーサブキャリアの標本化位置は連続しなくなる。このため、サブキャリアの標本点の位相がなるべく一致するように、リセットはサブキャリアの整数倍、この場合は標本化クロックの４の整数倍のところで行うようにする。サブキャリアの位相は、フレーム毎に位相が反転し、２フレームで一致する。これにより、デジタルで色信号の復調を行うときに、高性能に分離復調が行える。
【００３３】
以上、本発明による位相同期発振回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することにより、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００３４】
【発明の効果】
以上の説明から理解される如く、本発明の位相同期発振回路によると、次に如き実用上の顕著な効果が得られる。第１に、ＬＳＩ化されたＣＯＤＥＣの装置において、符号化効率を上げ且つ画像の切替わりの応答を良くするため、位相同期発振回路の引き込みを早くしても、受信側でエラーすることなく再生できる。その理由は、送信側と受信側の位相差を推定して、適応的にループフィルタの定数を切替えるようにしているためである。
【００３５】
第２に、符号化効率を上げるため、１ラインのサンプル数を一定値にさせないで、水平同期信号に高速に引き込むようにループフィルタを設定しても、エラーなく符号化伝送できる。その理由は、位相同期発振回路をカスケードの２段構成にして、初段の位相同期発振回路では、水平同期への高速引き込みを実現し、２段目の位相同期発振回路では、安定したクロックの発生を行い、画像データは、メモリで一旦平滑化して符号化装置に入力することができるためである。
【図面の簡単な説明】
【図１】本発明による位相同期発振回路の好適実施形態の構成を示すブロック図である。
【図２】図１に示す位相同期発振回路の応用例である画像符号化装置の送信側のブロック図である。
【図３】図２と共に使用される画像符号化装置の受信側のブロック図である。
【図４】本発明の位相同期発振回路の動作を説明する特性図である。
【図５】本発明による位相同期発振回路の第２実施形態の応用例の構成を示すブロック図である。
【図６】図５に示す第１位相同期発振回路Ａの構成を示すブロック図である。
【図７】従来例１の位相同期装置の構成を示すブロック図である。
【図８】従来例２の位相同期クロック発生装置の構成を示すブロック図である。
【符号の説明】
１位相比較回路
２ループフィルタ回路
３ＶＣＸＯ回路
４位相差量検出回路
５判定回路
６受信側追従量推定回路
７制御回路
２６位相同期発振回路
５２第１位相同期発振回路Ａ
５３第２位相同期発振回路
６１分周回路
６２位相飛び判定回路

Claims

入力水平同期信号およびデジタル同期信号の位相を比較して比較誤差を求める位相比較回路と、該位相比較回路からの前記比較誤差が入力されるループフィルタ回路と、該ループフィルタ回路からの出力信号に従って前記デジタル同期信号を発生する電圧制御発振（ＶＣＸＯ）回路と、前記入力水平同期信号および前記デジタル同期信号により制御信号を出力する制御回路とを含む位相同期発振回路において、
前記制御回路は、前記入力水平同期信号および前記デジタル同期信号の位相ずれの大きさを求める位相差量検出回路と、送信側の位相のずれに応答して受信側で位相が変動する量を推定する受信側追従量推定回路と、前記位相差量検出回路および前記受信側追従量推定回路の出力信号から前記ループフィルタ回路への制御信号を求めて前記ループフィルタ回路の定数を切替える判定回路とを備えることを特徴とする位相同期発振回路。
画像信号をデジタル化するアナログ・デジタル（Ａ／Ｄ）変換器および該Ａ／Ｄ変換器の出力信号を符号化する符号化器（ＣＯＤＥＲ）用の標本化クロックを発生することを特徴とする請求項１に記載の位相同期発振回路。
位相比較回路からの比較誤差をループフィルタ回路で平滑化した信号で電圧制御発振回路（ＶＣＸＯ回路）を制御してクロックを発生し、該ＶＣＸＯ回路の出力をＮ分周する分周回路の分周出力を前記位相比較回路に入力する位相同期発振回路において、
前記ＶＣＸＯ回路の出力が入力される位相飛び判定回路を設け、該位相飛び判定回路は、前記ＶＣＸＯ回路から出力されるクロック数をカウントするカウント手段を有し、該カウント手段のカウント値が予め設定した前記Ｎの近傍か否かにより位相飛びの有無を判定し、位相飛びの場合には前記位相比較回路への位相比較を禁止する制御信号を出すと共に前記分周回路をリセットし、
それぞれ標本化クロックを発生する第１および第２位相同期発振回路を縦続接続し、第１位相同期発振回路の標本化クロックで画像信号をデジタル化するアナログ・デジタル（Ａ／Ｄ）変換器およびバッファメモリの書き込みを制御し、第２位相同期発振回路の標本化クロックで前記バッファメモリの読み出しおよび符号化回路を制御することを特徴とする位相同期発振回路。