JP4212404B2 - ストリーム受信機のシステムクロック制御装置及びシステムクロック制御方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、ストリーム信号を処理する際に用いられるシステムクロックを制御するシステムクロック制御装置に関し、特にMPEG2ストリーム信号のデコードに用いられシステムクロックの制御装置及び制御方法に関する。
【0002】
【従来の技術】
現在運用されているデジタルテレビジョン放送では、映像及び音声信号をMPEG(Moving Picture Experts Group)2システムにより圧縮して番組情報等のメタデータと多重化し、さらにパケット化してTS(Transport Stream)信号として伝送する方式が採用されている。
【0003】
受信側では、受信信号からMPEG−TS信号を得、その多重ストリームから所望の番組を構成する映像データと音声データを抽出して、これらをデコードして非圧縮のデジタル映像信号と音声信号に変換し、さらにアナログ信号に変換してから例えばNTSC(National Television System Committee)方式の標準テレビジョン信号にエンコードしてモニタに供給して視聴する。
【0004】
番組の映像と音声は、当然ながら密接に関係しており、たとえば、人間がしゃべるときに、口の動きと音声が一致していないと不自然である。このため、映像及び音声の同期をとる目的で、STC(System Time Clock)を生成する手段が送信側と受信側にそれぞれ設けられ、両方のSTCの同期を取るためのタイムスタンプとしてSCR(System Clock Reference)とPCR(Program Clock Reference)が定義され、メタデータとして送信側から送られる。
【0005】
受信側では、TS信号からSCR,PCRを分離抽出し、抽出したSCR,PCRを、PLL(Phase Locked Loop)形式でSTCを生成する回路の基準信号として適用し、送信側に同期した27MHzのSTCを得る。なお、MPEG2システムでは、データストリームとしてTSとPS(Program Stream)の2つが定義されており、TSは放送等の伝送の途中でデータ誤りが発生する可能性のある伝送系で用いられ、STC同期用タイムスタンプとしてPCRが適用される。またPSはDVD(Digital Versatile Disk)等の誤りが発生する可能性の少ない伝送系で用いられ、STC同期用タイムスタンプとしてSCRが適用される。
【0006】
また、MPEG2システムでは、上記PCRの他、デコード開始時刻を示すDTS(Decoding Time Stamp)と呼ばれタイムスタンプ情報、表示時刻を示すPTS(Presentation Time Stamp)が定義されており、これらもメタ情報として伝送され、それらを用いて映像データ及び音声データをMPEG2デコーダに送る前に一時的に蓄えるバッファにオーバーフローまたはアンダーフローが発生しないように制御している。
【0007】
放送や再生装置等の伝送系の品位が高く、TSパケットの喪失が頻繁に起ることのない環境ではSTCを生成するPLL回路として、例えばMPEG2の規格書(ISO/IEC 13818-1:1994(E) Fig.D-2)に記載された構成の回路を適用することが可能である。その回路を図13に示す。
【0008】
すなわち、クロックレファレンス生成回路200は、VCO(Voltage Controlled Oscillator)201を備え、その出力として27MHzのシステムクロックを得ている。VCO201の制御ループは、PCRあるいはSCRの値がロードされVCO201の出力をカウントしてSTCを出力するカウンタ202と、カウンタ202出力と、PCRあるいはSCRとを比較する減算器203と、減算器203の出力を直流信号に変換して発振制御信号としてVCO201に供給するLPF(Low Pass Filter)/利得制御部204で構成される。
【0009】
このようなSTC生成回路200を備えた受信機を、家庭内のネットワーク(特に無線LAN(Local Area Network))に接続してコンテンツを受信することを想定した場合には、インターネット程ではないものの、TSパケットデータの喪失やパケット再送によるSCRあるいはPCRの伝送の遅れが発生して、MPEG2−TSデコーダのバッファがオーバーフローあるいはアンダーフローを起こしてMPEG2の復号処理に障害を与えるということが発生しかねない。
【0010】
TSパケットデータの時間の遅れを吸収する方策として、MPEG2−TSデコーダのバッファ残量を高値で安定させるということが考えられるが、単純にMPEG2−TSデコーダのバッファ容量を増やして、バッファに蓄えられるデータ量を増やすとデコード開始時間が遅れてしまうという問題があり根本的な解決にはならない。
【0011】
また、ネットワークによる配信を考慮した場合、送信側でMPEG2システムの規格であるSTCの周波数:27MHz±30ppmという条件を満たすPCRパケットを送信することができない可能性もある。例えば、データ量24bps(bits per second)の2時間のコンテンツをインターネット等のネットワーク上で伝送した際に、STCを27MHz±30ppmに収めることのできる精度を持ったPCRを伝送することができない場合を想定する。
【0012】
仮に、PCRの精度が、27MHz±300ppmとなっていたとすると、PLLの基準信号であるPCRのジッタが、そのままSTCのジッタとして現れるため、MPEG2のデコード処理の過程で音声及び映像が影響を蒙り、音声の音程が変化したり、映像が不自然な動きをしたりする等の直接的な現象が現れてしまうことになる。
【0013】
また、PC(Personal Computer)で実施されているストリーミングでは、RTP(Real-time Transport Protocol)を用いてデータ転送が行なわれ、SNTP(Simple Network Time Protocol)を使って送信側と受信側の時刻を同期させることが行なわれている。しかしながら、インターネット上でSNTPを使って時刻転送を行なう場合は、サーバとクライアント間の時刻確度(誤差)は、LAN内では500μsec程度であり、またWAN(Wide Area Network)経由では、20msec程度でかなり悪化し、かつネットワークの混雑により、さらに精度が低下することも考えられる。
【0014】
PCRの影響を断ち切るために、受信機側で送信側とは関係ない自走のクロックを生成してSTCとして用いると、送信側と受信側でクロックが同期していないために、コンテンツデータの多量のバッファリングが必要となり、再生時間が遅れるばかりでなく、最悪の場合、デコードした映像信号にコマ落ちが生じたり、音声信号に音切れなどが生じてしまうこともある。
【0015】
従来、MPEG2システムにいて、受信側でSTCを生成するための提案が種々なされており、例えば特許文献1には、ストリームのビットレートが異なる場合にPCRパケットのタイミングを調整して、STCを生成可能とした発明が記述されている。
【0016】
また、特許文献2にはPCRの下位ビットを使うことで、STC生成のための演算用レジスタを減らして回路規模を縮小した発明が記述されている。
いずれの文献においても、伝送の過程でPCRの品位が低下した際にどのようにして、MPEG2の規格を満足するSTCを得ると共に、バッファのオーバーフロー及びアンダーフローの発生を防止するかということに関しては記述されていない。
【特許文献1】
特開2001−268518号公報(第5〜6頁、図1)
【特許文献2】
特開平11−313050号公報(第6〜7頁、図1)
【0017】
【発明が解決しようとする課題】
以上のように、従来、MPEG2ストリーム信号の伝送の過程でTSパケットに伝送の遅れが発生した際に、PCRあるいはSCRにも遅れが生じて、STCが送信側と同期しなくなり、またバッファがオーバーフローまたはアンダーフローを発生してMPEG2のデコードが正しく行なわれずに、映像信号及び音声信号の品位を低下させるという問題があった。
【0018】
本発明は、以上の点に対処なされたものであり、STCを生成するPLL回路のループ制御信号として、STD(System Taget Decoder)バッファ内の有効データ量を含ませることにより、信号品位の低下のない映像及び音声信号をデコードすることが可能なストリーム信号受信機のシステムクロック制御装置及び制御方法を提供するものである。
【0019】
【課題を解決するための手段】
本発明のストリーム受信機のシステムクロック制御装置は、トランスポートストリーム信号を受信する受信手段と、前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスポートストリーム信号をデコードするデコーダに出力するバッファ手段と、前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生する数値情報発生手段と、発振周波数を制御可能な発振器を備え、この発振器の発振出力に基づいてシステムクロックを得るシステムクロック生成手段と、前記発振器の発振周波数を前記数値情報発生手段で発生される数値情報に基づいて制御するフィードバックループを備えた発振器制御手段とを具備し、前記受信手段は、前記トランスポートストリームに含まれる時間基準情報を抽出する手段を備え、前記発振器制御手段は、前記時間基準情報を読み込むと共に前記発振器の出力を計数し、前記バッファに蓄えたデータをデコーダに送り出すための信号を出力するカウンタを含むものであることを特徴とする。
【0020】
また、本発明のストリーム受信機のシステムクロック制御装置は、MPEG2のトランスポートストリーム信号を受信する受信手段と、前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、前記受信したトランスポートストリーム信号から、PCR( Program Clock Reference )またはSCR( System Clock Reference )と、DTS( Decoding Time Stamp )を抽出する手段と、発振周波数が制御可能であり、発振出力に基づいて前記トランスポートストリーム信号を処理するためのシステムクロックを出力する発振器と、前記PCRまたはSCRが所定周期で読み込まれると共に、前記発振器の発振出力を計数するカウンタと、このカウンタの出力と前記DTSに基づいて前記デコーダによるデコードタイミングを制御するデコードタイミング制御手段と、前記カウンタの出力に基づいて、前記バッファに蓄えられたトランスポートストリーム信号を前記デコーダに送り出すバッファ制御手段と、前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生する数値情報発生手段と、前記発振器の発振周波数を前記数値情報発生手段で発生される数値情報に基づいて制御する制御手段と、を具備したことを特徴とする。
【0021】
また、本発明のストリーム受信機のシステムクロック制御装置は、MPEG2のトランスポートストリーム信号を受信する受信手段と、前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、前記受信したトランスポートストリーム信号から、PCR( Program Clock Reference )またはSCR( System Clock Reference )を抽出する手段と、発振周波数が制御可能であり、発振出力に基づいて前記トランスポートストリーム信号を処理するためのシステムクロックを出力する発振器と、前記PCRまたはSCRが所定周期で読み込まれると共に、前記発振器の発振出力を計数するカウンタと、このカウンタの出力を前記PCRまたは、SCRと比較し、その差に基づいて前記発振器を制御するための第 1 の制御信号を生成する第 1 の制御信号生成手段と、前記カウンタの出力に基づいて前記バッファに蓄えられたトランスポートストリーム信号を読み出すと共に、前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生し、この数値情報に基づいて前記発振器を制御するための第2の制御信号を生成する第2の制御信号生成手段と、前記第1の制御信号と第2の制御信号によって前記発振器の発振周波数を制御する制御手段と、を具備したことを特徴とする。
【0023】
【発明の実施の形態】
以下、本発明のストリーム信号受信機のシステムクロック制御装置を詳細に説明するが、まず本発明が適用される受信機のSTD(System Target Decoder)部分について、図1,2を参照して説明する。
図1は、ストリーム信号受信機のSTDの一例を示す回路ブロック図であり、受信機100はTSストリーム信号受信機として機能するものであり、入力端子101に、例えば図示しないアンテナからデジタル放送信号が供給されるか、あるいはデジタルCATV信号が供給される。端子101に供給されたデジタル放送信号は、チューナ/復調部102に供給されて、ここで選局、復調、誤り訂正等、放送信号をMPEG2−TS信号(以下単にTS信号と称することもある)へ変換するための処理が施される。
【0024】
チューナ/復調部102からのTS信号は、TSデマルチプレックス/デコーダ103に供給されて、ここで、番組を構成する映像及び音声データが分離され、映像データがSTD104に供給され、音声データがSTD105に供給される。
さらに、TSデマルチプレックス/デコーダ103は、TS信号からPCRを分離して、クロック制御部106に供給する。クロック制御部106は、入力されるPCRによって周波数及び位相が制御され、送信側のSTCに同期したシステムクロックを生成して、ビデオMPEGデコーダ107と、オーディオMPEGデコーダ108に供給する。
【0025】
ビデオMPEGデコーダ107と、オーディオMPEGデコーダ108は、供給されるシステムクロックに基づいて、MPEG2のデコードをそれぞれ行ない、デコードされた映像データをフレームバッファ109を介して出力し、デコードされた音声データを出力遅延バッファ110を介して出力する。
【0026】
また図2は、ストリーム信号受信機の他の例を示す回路ブロック図であり、受信機120はPSストリーム信号受信機として機能するものであり、入力端子121に、例えば図示しないDVDプレーヤからの再生信号が供給される。入力端子121に供給されたデジタルテレビジョン信号は、復調部122に供給されて、ここで復調、誤り訂正等、再生信号をMPEG2−PS信号(以下単にPS信号と称することもある)へ変換するための処理が施される。
【0027】
復調部122からのPS信号は、PSデコーダ123に供給されて、ここで、番組を構成する映像及び音声データが分離され、映像データがSTD(System Target Decoder)124に供給され、音声データがSTD125に供給される。
【0028】
さらに、PSデコーダ123は、PS信号からSCRを分離して、クロック制御部126に供給する。クロック制御部126は、入力されるSCRによって周波数及び位相が制御され、送信側のSTCに同期したシステムクロックを生成して、ビデオMPEGデコーダ127と、オーディオMPEGデコーダ128に供給する。
【0029】
ビデオMPEGデコーダ127と、オーディオMPEGデコーダ128は、供給されるシステムクロックに基づいて、MPEGのデコードをそれぞれ行ない、デコードされた映像データをフレームバッファ129を介して出力し、デコードされた音声データを出力遅延バッファ130を介して出力する。
【0030】
図3は、本発明に係るシステムクロック制御装置の一実施の形態を示すブロック図である。図3のシステムクロック制御装置140では、PCRを基準信号としてVCOのPLL制御を行うという技術をベースにして、さらにMPEG2のデコーダ内に設けられている一時記憶手段としてのバッファ内に蓄積されている有効データ量を検知し、そのデータ量に、固有の数値パターンを発生する関数発生器の出力を加えた値に基づいてVCOの発振周波数を制御する制御信号を得ている。
【0031】
なお、MPEG2デコーダ内のバッファとしては、図1,2に示すようにデコード前の映像データを一時蓄えておくSTDバッファ104,124を適用するものとする。MPEG2の規格書(ISO/IEC 13818-2 : 1995(E)の Table 8-14)に、MP@HL(Main Profile at High Level)としてクラス分けされたデコーダには、映像用のVBV(Video Buffering Verifier)バッファとして9,781,248[bit]のサイズが要求されることが記載されている。規格書でいうところのVBVバッファと映像用のSTDバッファとは略同等のものであるとすることができる。
【0032】
図3におけるシステムクロック制御装置140は、発振出力をシステムクロックとして導出するVCO141を有する。さらにPCRの値がロードされ、システムクロックをカウントしてSTCを出力するカウンタ142を有し、出力されたSTCをデコードタイミング制御部143に供給して、DTS(Decode Time Stamp)のタイミングをSTCに同期させる。これによってデコードタイミングがSTCに同期するように制御される。
【0033】
また、デコード開始タイミングに合わせて、STDバッファの蓄積データを読み出してデコーダに導出すべく、デコードタイミング制御部143の出力で、STDバッファのデータの蓄積、読み出しを制御するSTDバッファ制御部144を制御する。
【0034】
STDバッファ制御部144は、STDバッファを制御すると共に、STDバッファに蓄積されている有効データ量(バッファ残量)を求めてこれを関数発生部145に出力する。
関数発生部145は、STDバッファ制御部144から出力されるバッファ残量に対応して固定パターンの関数を発生し、これをバッファ残量に加算してLPF/利得制御部146に出力する。LPF/利得制御部146で、関数発生部145の出力をVCO141の発振周波数を制御するための直流電圧に変換する。
【0035】
関数発生部145は、図4に示すように、MPEG2のデコーダのバッファ量に下限の閾値Lと上限の閾値Uを設定し、バッファ量が下限値L以下ならば負の値を、またバッファ量が上限値U以上なら正の値を、それぞれ固定パターンとして発生するように構成されている。
【0036】
さて、MPEG2−TS信号のデコード処理の過程において、STDバッファには一定のビットレートでTSビットストリームデータが入力され、STCに同期したDTSによってバッファからビットストリームデータが抜き取られる。ここでDTSは、STCカウンタのカウント値として記載されているため、受信機のシステムクロック周波数を変化させるとデコードを行なう時間が実際に変化することになる。
【0037】
一方、送信されるデータは送信側のシステムクロックにしたがって送出されるので、伝送路に問題がなければ一定のビットレートでビットストリームデータが受信機に入力されることになる。送信機のシステムクロックが一定である場合に、受信機のシステムクロック周波数を下げるとSTDバッファのデータ量が増加傾向になり、受信機のシステムクロック周波数を上げるとSTDバッファのデータ量が減少傾向になることは容易に理解できる。
【0038】
このように、STDバッファのデータ量と、システムクロック周波数は互いに関連するものであり、STDバッファのデータ量に関する情報をPLLの制御要素として適用することで、システムクロックの周波数を制御してSTDバッファがオーバーフローあるいはアンダーフローを起こさないようにすることができるものである。
【0039】
なお、STDバッファのデータ量を用いてシステムクロックのフィードバック制御を行うには注意すべき点がある。MPEG2システムでは映像のビットストリームデータには3種類のピクチャがあると定義され、それぞれIピクチャ、Pピクチャ、Bピクチャと呼ばれている。フレーム内の情報のみで圧縮符号化が行われるIピクチャが一般的に最も符号量が多く、過去のフレームを利用して圧縮を行うPピクチャ、過去と未来の双方向フレームを利用して圧縮を行うBピクチャの順に符号量が少なくなる。
【0040】
映像用のビットストリームデータはSTDバッファからピクチャ単位で抜き取られるため、局所的にはSTDバッファ量は大きく変動している。またピクチャタイプや同じ種類のピクチャでも映像の内容によってピクチャ毎のデータ量は変動する。したがって、STDバッファのデータ容量をシステムクロックのフィードバックに使うには、この瞬間的なバッファ量変動の影響をなくことが重要であり、大きな時定数の下でSTDバッファ量の変動を平均的に捉える等の処置を施してからシステムクロックの制御に用いる必要がある。そのため、ある程度まとまった時間の単位でフィードバックをかけるような制御を行うようにすればよい。例えば5秒間の平均のSTDバッファ量に対してシステムクロックにフィードバック制御を行うようにしてもよいし、あるいは分単位でフィードバック制御を行うことも可能である。
【0041】
図5に、図3に示すシステムクロック制御装置で制御した場合のSTDバッファのデータ残量の時間変化と、図13に示す従来の回路で制御した場合のSTDバッファのデータ残量の時間変化を示す。
図5において、縦軸はSTDバッファ量[k bit]を示し、横軸は時間[sec]を示す。STDバッファ量が3,000[k bit]で固定され変化していないのが、従来の回路のものXaである。また、開始から7,000秒経過するまでに、3,000[k bit]から8,000[k bit]を超えるように変化しているものが、図3に示す装置でのシステムクロック制御によるSTDバッファの残量変化Yaである。なお、図5では従来の回路でのSTDバッファ量が略一定であって変化しないものと読めるが、実際には、開始から0.1秒程度の極短い時間で、ゼロから3,000[k bit]に変化しているものである。
【0042】
図5に特性が表示された本発明の装置では、24Mbpsの伝送速度のMP@HLの画像で30フィールドを1GOP(Group of Pictures)としており、データ受信から8フィールド後にデコードを開始するモデルとしている。また、従来の回路は1GOPで0.5秒分のデータを消費するモデルとしているため、1GOP内ではSTDバッファの容量は変動するがマクロ的にみると幅をもった固定値と見なせるようなモデルとしている。
【0043】
また、図5の本発明の装置によるSTDバッファ残量の変化は、図6に示すようなステップ上の関数を作用させてシステムクロック制御を行った結果によるものである。図6は、縦軸にVCO発振周波数[MHz]を規格の27[MHz]を1.00000とし、それを中心に、1.00000に対して0.99990から1.00010まで、それぞれ±方向に0.00002、0.00005及び0.00010を取り、横軸方向にSTDバッファのデータ容量を基準値の9,781,248[bit]からの変数として0.4,0.6,0.8,1.1,1.2,1.3を取ったものである。
【0044】
その結果、図5に示すようにSTDバッファ量が巨視的に見るとゆっくりとではあるが徐々に増加していき、バッファ量が高い値で制御が可能となることが理解できる。
図3に示す本発明のシステムクロック制御装置において、伝送開始直後はシステムクロック周波数を下げることで、デコード開始時間を遅らせてバッファ内のデータ量を少しずつ増加させる。ある程度までバッファ内のデータが溜まってきたら通常の制御(バッファ量によるフィードバックを0にする)を行う。
【0045】
その際、図4に示す関数発生の例のように、更にデコーダのバッファのデータ量が増加して予め設定してある閾値を超える場合は、逆にシステムクロック周波数を減少させる方向に制御を行うようにしてもよい。なお、図4では関数を直線状のパターンを例として示しているが、図6のようにステップ状に変化するようなパターンや単調増加するような曲線パターンであってもよく、あるいは図7に示すように変化方向に対して履歴特性を持つパターンであっても構わない。図7において、L1,L2は下限の閾値であり、U1,U2が上限の閾値である。
【0046】
図8に本発明のシステムクロック制御装置の他の実施の形態を示す。図8の実施の形態は、図13に示す従来の回路と、図3に示す本発明の実施の形態を加え合わせた構成をしている。
すなわち、システムクロック制御装置150は、システムクロックを出力するVCO151と、PCRをロードしてVCO151の出力をカウントしSTCを出力するカウンタ152と、STCとDTSからデコードタイミングを調整するデコードタイミング制御部153と、デコードタイミング制御部153の出力で、STDバッファに蓄えられたデータの読み出しを制御して、データ残量を調整するSTDバッファ制御部154と、STDバッファ制御部154から与えられるSTDバッファのデータ残量に対応させて、関数を発生させる関数発生器155を有し、それら構成は、図3のブロックと同じ構成である。
【0047】
さらに、システムクロック制御装置150は、PCRとSTCとを減算して両者の位相差を求める減算器156と、減算器156の出力に関数発生器155の出力を加算する加算器157と、加算器の出力を直流信号に変換してVCO151を制御する制御信号を得るLPF/利得制御部158を備える。VCO151とカウンタ152と減算器156とLPF/利得制御部158は、図13に示す従来の回路と同じ構成である。
【0048】
MPEG2デコーダ内の一時記憶装置であるバッファ内に蓄積されている有効データ量(バッファ残量)に基づいて、関数発生器155で、図4に示す固有の数値パターンの関数を発生させ、これをSTCとPCR間の位相差を求める減算器156の出力に加算して、PLLのフィードバック制御信号を得ているため、ストリームのデコード開始時間をそれ程遅らせることなく、デコードを開始することが可能となる。
【0049】
図9に、図8に示す装置におけるMPEG2デコーダのバッファ内の有効データ量の時間変化を示す。ここでもMPEG2デコーダのバッファとしてデコード前のデータを一時貯めておくSTDバッファを例にとる。図9では、図8の装置において受信するデータが、24Mbpsの一定レートによるHD(High Definision)画像データであり、さらに1GOP単位でデータ受信量とMPEG2デコーダからのデータ送出量が等しいモデルであることを想定している。
【0050】
また図9では30フィールドを1GOPとしており、データ受信から8フィールド後にデコードを開始するモデルとなっている。図9において、破線Xbは従来回路におけるバッファ内の有効データ量の時間変化を示し、実線Ybは図8に示す本発明の装置におけるバッファ内の有効データ量の時間変化を示している。
【0051】
図9においては、効果を分かり易くする為、システムクロック周期を約20%増加する(周波数としては約5/6に減少する)モデルとしての結果を表しているが、実際にこのシステムを組み込む場合は、システムクロック周波数の調整範囲を絞って適用するのが妥当である。従来の装置では、1GOP内でSTDバッファ量の変動があるが、全体としてみるとある固有幅でバッファ量が制御されている。本発明のシステムクロック制御を行った場合には、従来回路と比較して受信機側でのバッファ量制御が加わるため、STDバッファ量が巨視的に見るとゆっくりとではあるが徐々に増加していき、バッファ量が高い値で制御が可能となる。
【0052】
伝送開始直後はシステムクロック周波数を下げることで、デコード開始時間を遅らせてバッファ内のデータ量を少しずつ増加させる。ある程度までバッファ内のデータが溜まってきたら通常の制御(バッファ量によるフィードバックを0にする)を行う。
【0053】
図4に示す特性の関数発生器の例のように、更にデコーダのバッファのデータ量が増加して予め設定してある閾値を超える場合は、逆に、システムクロック周波数を減少させる方向に制御を行うようにしてもよい。
図8に示す装置における関数発生器155は、その発生する関数の特性が図4に示すように直線状のパターンであるものであるが、それに限定されるものではなく、図6に示すようにステップ状に変化するようなパターンや単調増加するような曲線パターン、あるいは図7に示すように変化方向に対して履歴特性を持たせても構わない。
【0054】
また、図8において加算器を、従来のPCRのフィードバック制御のみによる制御あるいはMPEG2デコーダのバッファ容量によるフィードバック制御のどちらか一方のみを選択して加算することも可能である。例えば、ネットワーク上の伝送品質が悪くPCRパケットデータがMPEG2規格の27MHz±30ppmを満たさず大きくずれるような場合には、MPEG2デコーダのバッファ量によるフィードバック制御のみを使ってシステムクロック制御を行うことが可能である。
【0055】
次に、本発明の装置のさらに他の実施の形態について説明する。図10の実施の形態では、受信機160は、従来の装置に対して、STDバッファのデータ残量に対応して固定パターンの関数を発生する関数発生器165が追加されていると共に、最初のSTDタイミングを検出するSTDタイミング検出回路167と、STDタイミング検出回路167によって制御されるゲート166と、ゲート166の出力を減算器の出力に加算する加算器164が追加されている。
【0056】
すなわち、システムクロックを生成するVCO161と、PCRがロードされ、システムクロックをカウントしてSTCを出力するカウンタ162と、カウンタ162の出力をPCRと比較して、位相差情報を得て加算器169に導出する減算器163と、加算器164の出力を直流の制御信号として得るLPF/利得制御部168を備える。
【0057】
図10に示す装置においては、最初のSTDが検出されたら、ゲート166を開いて、関数発生器165で発生されたバッファ内のデータ量に基づく関数を加算器164に加えて、減算器163の出力に加算するように動作する。
この結果、STDを検出してデコードを開始するまでは従来装置と同じシステムクロックの制御を行い、デコード開始後は、バッファ内のデータ量に基づいてシステムクロックの周波数を制御するように動作するものである。この装置では、TS信号の伝送開始から最初のデコードまでは、システムクロックの周波数が従来回路と全く同じように制御されるため、デコード開始時刻を従来回路と全く同一とすることができる。
【0058】
図11に、図10に示す装置におけるMPEG2デコーダのバッファ内の有効データ量の時間変化を示す。図11に示すように、初期段階においてSTDバッファ量のフィードバックによらない、通常の制御期間が設定されていることが明白に示されている。図11において、破線Xcは従来回路におけるバッファ内の有効データ量の時間変化を示し、実線Ycは図10に示す本発明の装置におけるバッファ内の有効データ量の時間変化を示している。
【0059】
図12は、図3に示す、本発明の装置の動作を説明するフローチャートである。図12において、ステップS201で開始され、ステップS202でMPEGデコード処理化か否かの判定がなされ、MPEGデコード処理である場合、ステップS203に移って、STDバッファにビットストリームデータを入力する。
【0060】
次いで、ステップS204において、入力されたビットストリームデータがPCR値を含んだ最初のTSパケットかどうかの判定を行なう。PCR値を含んだ最初のTSパケットの場合は、ステップS206において、PLLに組み込まれるVCOの出力を計測するカウンタ(STCカウンタ)にPCR値をロードすると共に、ステップS207においてSTCカウンタでVCOの出力を計測し、STCカウンタに加算する。
【0061】
入力されたビットストリームデータがPCR値を含んだ最初のTSパケットでない場合、ステップS205でPCRが不連続であることを示すフラグが立っているか否かの判定を行ない、フラグが立っていなければステップS206に進み、フラグが立っていれば、ステップS206を飛ばしてステップS207の処理に移る。
【0062】
次いでステップS208において、STCカウンタの値が、DTSと等しいかそれより大きくなったことを判定し、すなわちデコード開始タイミングになったことを判定し、条件を満たす場合にステップS209でデコード開始タイミングに合せて、STDバッファに蓄積されたビットストリームデータを読出して、後段のMPEG2デコーダ(ビデオデコーダ及びオーディオデコーダ)に送る。STCカウンタの値が、DTSより小さい場合にはステップS203に戻る。
【0063】
次に、ステップS210でSTDバッファの有効データ量を求め、ステップS211で、求めた有効データ量に基づいて、PLLフィードバック制御信号を得てVCOの発振周波数を制御する。次に、ステップS212でMPEGデコード処理が終了か否かの判定がなされ、終了していないと判定された際に、ステップS203に戻る。ステップS202でMPEGデコード処理でないと判定された場合、またはステップS211でMPEGデコード処理が終了したと判定された場合には、ステップS213で処理を終了する。
【0064】
以上のように本発明によれば、MPEG2のシステムクロックを生成するPLL回路に組み込まれ、発振出力としてシステムクロックを出力するVCOを、MPEG2のデコード処理部に内蔵され、ビットストリームデータがデコードされる前に一時的に蓄えられるバッファの有効データ量(バッファ残量)を検出してそれに基づいて、PLLフィードバック制御信号を得るように構成したことにより、PCRパケットをシステムクロック生成用のPLLの基準として適用することが困難な場合であっても、PLLを的確に制御することができ、ビットストリームを問題なくデコードすることができるシステムクロックを得ることができるものである。また、デコーダ内のバッファにオーバーフローやアンダーフローが発生することを防ぐことができるものである。
【0065】
【発明の効果】
以上のように、本発明によれば、PCRパケットをシステムクロック生成用のPLLの基準として適用することが困難な場合であっても、デコード部に存在するバッファの有効データ量に基づいて、システムクロックを生成するようにしたので、ビットストリームを問題なくデコードすることができるシステムクロックを得ることができるものである。
【図面の簡単な説明】
【図1】 本発明のシステムクロック制御装置が組み込まれるストリーム受信機の一実施の形態の要部を示す回路ブロック図。
【図2】 本発明のシステムクロック制御装置が組み込まれるストリーム受信機の他の実施の形態の要部を示す回路ブロック図。
【図3】 本発明に係るシステムクロック制御装置の一実施の形態を示す回路ブロック図。
【図4】 図3に示す装置の要部の動作を説明するための特性図。
【図5】 図3に示す装置の動作を説明するための特性図。
【図6】 図3に示す装置の動作を説明するための特性図。
【図7】 図3に示す装置の要部の動作を説明するための特性図。
【図8】 本発明に係るシステムクロック制御装置の他の実施の形態を示す回路ブロック図。
【図9】 図8に示す装置の動作を説明するための特性図。
【図10】 本発明に係るシステムクロック制御装置のさらに他の実施の形態を示す回路ブロック図。
【図11】 図10に示す装置の動作を説明するための特性図。
【図12】 本発明に係る装置の動作を説明するためのフローチャート。
【図13】 従来のシステムクロック生成回路を示す回路ブロック図。
【符号の説明】
141,151,161…VCO
142,152,162…カウンタ
143,153…デコードタイミング制御部
144,154…STDバッファ制御部
145,155,166…関数発生部
146,158,165…LPF/利得制御部
156,163…減算器
164…加算器
167…最初のDTSタイミング検出器
168…ゲート
Claims (8)
- トランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスポートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生する数値情報発生手段と、
発振周波数を制御可能な発振器を備え、この発振器の発振出力に基づいてシステムクロックを得るシステムクロック生成手段と、
前記発振器の発振周波数を前記数値情報発生手段で発生される数値情報に基づいて制御するフィードバックループを備えた発振器制御手段とを具備し、
前記受信手段は、前記トランスポートストリームに含まれる時間基準情報を抽出する手段を備え、
前記発振器制御手段は、前記時間基準情報を読み込むと共に前記発振器の出力を計数し、前記バッファに蓄えたデータをデコーダに送り出すための信号を出力するカウンタを含むものであることを特徴とするストリーム受信機のシステムクロック制御装置。 - 前記トランスポートストリーム信号がMPEG2のトランスポートストリーム信号であり、前記時間基準情報がPCR(Program Clock Reference)またはSCR(System Clock Reference)であり、前記カウンタの出力がSTC(System Time Clock)であることを特徴とする請求項1に記載のストリーム受信機のシステムクロック制御装置。
- MPEG2のトランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記受信したトランスポートストリーム信号から、PCR(Program Clock Reference)またはSCR(System Clock Reference)と、DTS(Decoding Time Stamp)を抽出する手段と、
発振周波数が制御可能であり、発振出力に基づいて前記トランスポートストリーム信号を処理するためのシステムクロックを出力する発振器と、
前記PCRまたはSCRが所定周期で読み込まれると共に、前記発振器の発振出力を計数するカウンタと、
このカウンタの出力と前記DTSに基づいて前記デコーダによるデコードタイミングを制御するデコードタイミング制御手段と、
前記カウンタの出力に基づいて、前記バッファに蓄えられたトランスポートストリーム信号を前記デコーダに送り出すバッファ制御手段と、
前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生する数値情報発生手段と、
前記発振器の発振周波数を前記数値情報発生手段で発生される数値情報に基づいて制御する制御手段と、
を具備したことを特徴とするストリーム受信機のシステムクロック制御装置。 - MPEG2のトランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記受信したトランスポートストリーム信号から、PCR(Program Clock Reference)またはSCR(System Clock Reference)を抽出する手段と、
発振周波数が制御可能であり、発振出力に基づいて前記トランスポートストリーム信号を処理するためのシステムクロックを出力する発振器と、
前記PCRまたはSCRが所定周期で読み込まれると共に、前記発振器の発振出力を計数するカウンタと、このカウンタの出力を前記PCRまたは、SCRと比較し、その差に基づいて前記発振器を制御するための第1の制御信号を生成する第1の制御信号生成手段と、
前記カウンタの出力に基づいて前記バッファに蓄えられたトランスポートストリーム信号を読み出すと共に、前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生し、この数値情報に基づいて前記発振器を制御するための第2の制御信号を生成する第2の制御信号生成手段と、
前記第1の制御信号と第2の制御信号によって前記発振器の発振周波数を制御する制御手段と、
を具備したことを特徴とするストリーム受信機のシステムクロック制御装置。 - 前記システムクロック制御手段は、前記第1の制御信号と第2の制御信号を、選択的に切換えて前記発振器を制御するものであることを特徴とする請求項4に記載のストリーム受信機のシステムクロック制御装置。
- 前記システムクロック制御手段は、前記トランスポートストリーム信号のデコードの開始から所定期間は前記第1の制御信号でのみ前記発振器を制御するものであることを特徴とする請求項4に記載のストリーム受信機のシステムクロック制御装置。
- 前記数値情報発生手段は、前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した固定パターンの関数を発生する関数発生器でなることを特徴とする請求項1乃至6のいずれか1項に記載のストリーム受信機のシステムクロック制御装置。
- 前記受信手段は、前記トランスポートストリーム信号を受信するためにデジタル放送信号またはデジタルCATV信号から所望の番組を選局するチューナを備えたことを特徴とする請求項1乃至7記載のいずれか1項に記載のストリーム受信機のシステムクロック制御装置。
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