JP2004328423A - ストリーム受信機のシステムクロック制御装置及びシステムクロック制御方法 - Google Patents
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Abstract
【課題】ＰＣＲ，ＳＣＲがシステムクロック生成用の基準信号として不適である場合でも、適正なシステムクロックを得る。
【解決手段】ストリームをデコード処理する際に、そのストリームを一時的に蓄えるバッファの有効データ量をＳＴＤバッファ制御部１４４で検出し、検出したデータ量に基づいて関数発生部１４５で所定の関数を生成し、その関数に基づいて、データストリームをデコードする際に用いられるシステムクロックを生成するＰＬＬのＶＣＯ１４１の発振周波数を制御することで、適正な周波数を有するシステムクロックを得ると共に、ＳＴＤバッファのオーバーフロー及びアンダーフローの発生を防止する。
【選択図】 図３
【解決手段】ストリームをデコード処理する際に、そのストリームを一時的に蓄えるバッファの有効データ量をＳＴＤバッファ制御部１４４で検出し、検出したデータ量に基づいて関数発生部１４５で所定の関数を生成し、その関数に基づいて、データストリームをデコードする際に用いられるシステムクロックを生成するＰＬＬのＶＣＯ１４１の発振周波数を制御することで、適正な周波数を有するシステムクロックを得ると共に、ＳＴＤバッファのオーバーフロー及びアンダーフローの発生を防止する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
この発明は、ストリーム信号を処理する際に用いられるシステムクロックを制御するシステムクロック制御装置に関し、特にＭＰＥＧ２ストリーム信号のデコードに用いられシステムクロックの制御装置及び制御方法に関する。
【０００２】
【従来の技術】
現在運用されているデジタルテレビジョン放送では、映像及び音声信号をＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）２システムにより圧縮して番組情報等のメタデータと多重化し、さらにパケット化してＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）信号として伝送する方式が採用されている。
【０００３】
受信側では、受信信号からＭＰＥＧ−ＴＳ信号を得、その多重ストリームから所望の番組を構成する映像データと音声データを抽出して、これらをデコードして非圧縮のデジタル映像信号と音声信号に変換し、さらにアナログ信号に変換してから例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）方式の標準テレビジョン信号にエンコードしてモニタに供給して視聴する。
【０００４】
番組の映像と音声は、当然ながら密接に関係しており、たとえば、人間がしゃべるときに、口の動きと音声が一致していないと不自然である。このため、映像及び音声の同期をとる目的で、ＳＴＣ（Ｓｙｓｔｅｍ Ｔｉｍｅ Ｃｌｏｃｋ）を生成する手段が送信側と受信側にそれぞれ設けられ、両方のＳＴＣの同期を取るためのタイムスタンプとしてＳＣＲ（Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）とＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）が定義され、メタデータとして送信側から送られる。
【０００５】
受信側では、ＴＳ信号からＳＣＲ，ＰＣＲを分離抽出し、抽出したＳＣＲ，ＰＣＲを、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）形式でＳＴＣを生成する回路の基準信号として適用し、送信側に同期した２７ＭＨｚのＳＴＣを得る。なお、ＭＰＥＧ２システムでは、データストリームとしてＴＳとＰＳ（Ｐｒｏｇｒａｍ Ｓｔｒｅａｍ）の２つが定義されており、ＴＳは放送等の伝送の途中でデータ誤りが発生する可能性のある伝送系で用いられ、ＳＴＣ同期用タイムスタンプとしてＰＣＲが適用される。またＰＳはＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等の誤りが発生する可能性の少ない伝送系で用いられ、ＳＴＣ同期用タイムスタンプとしてＳＣＲが適用される。
【０００６】
また、ＭＰＥＧ２システムでは、上記ＰＣＲの他、デコード開始時刻を示すＤＴＳ（Ｄｅｃｏｄｉｎｇ Ｔｉｍｅ Ｓｔａｍｐ）と呼ばれタイムスタンプ情報、表示時刻を示すＰＴＳ（Ｐｒｅｓｅｎｔａｔｉｏｎ Ｔｉｍｅ Ｓｔａｍｐ）が定義されており、これらもメタ情報として伝送され、それらを用いて映像データ及び音声データをＭＰＥＧ２デコーダに送る前に一時的に蓄えるバッファにオーバーフローまたはアンダーフローが発生しないように制御している。
【０００７】
放送や再生装置等の伝送系の品位が高く、ＴＳパケットの喪失が頻繁に起ることのない環境ではＳＴＣを生成するＰＬＬ回路として、例えばＭＰＥＧ２の規格書（ＩＳＯ／ＩＥＣ １３８１８−１：１９９４（Ｅ） Ｆｉｇ．Ｄ−２）に記載された構成の回路を適用することが可能である。その回路を図１３に示す。
【０００８】
すなわち、クロックレファレンス生成回路２００は、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）２０１を備え、その出力として２７ＭＨｚのシステムクロックを得ている。ＶＣＯ２０１の制御ループは、ＰＣＲあるいはＳＣＲの値がロードされＶＣＯ２０１の出力をカウントしてＳＴＣを出力するカウンタ２０２と、カウンタ２０２出力と、ＰＣＲあるいはＳＣＲとを比較する減算器２０３と、減算器２０３の出力を直流信号に変換して発振制御信号としてＶＣＯ２０１に供給するＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）／利得制御部２０４で構成される。
【０００９】
このようなＳＴＣ生成回路２００を備えた受信機を、家庭内のネットワーク（特に無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ））に接続してコンテンツを受信することを想定した場合には、インターネット程ではないものの、ＴＳパケットデータの喪失やパケット再送によるＳＣＲあるいはＰＣＲの伝送の遅れが発生して、ＭＰＥＧ２−ＴＳデコーダのバッファがオーバーフローあるいはアンダーフローを起こしてＭＰＥＧ２の復号処理に障害を与えるということが発生しかねない。
【００１０】
ＴＳパケットデータの時間の遅れを吸収する方策として、ＭＰＥＧ２−ＴＳデコーダのバッファ残量を高値で安定させるということが考えられるが、単純にＭＰＥＧ２−ＴＳデコーダのバッファ容量を増やして、バッファに蓄えられるデータ量を増やすとデコード開始時間が遅れてしまうという問題があり根本的な解決にはならない。
【００１１】
また、ネットワークによる配信を考慮した場合、送信側でＭＰＥＧ２システムの規格であるＳＴＣの周波数：２７ＭＨｚ±３０ｐｐｍという条件を満たすＰＣＲパケットを送信することができない可能性もある。例えば、データ量２４ｂｐｓ（ｂｉｔｓ ｐｅｒ ｓｅｃｏｎｄ）の２時間のコンテンツをインターネット等のネットワーク上で伝送した際に、ＳＴＣを２７ＭＨｚ±３０ｐｐｍに収めることのできる精度を持ったＰＣＲを伝送することができない場合を想定する。
【００１２】
仮に、ＰＣＲの精度が、２７ＭＨｚ±３００ｐｐｍとなっていたとすると、ＰＬＬの基準信号であるＰＣＲのジッタが、そのままＳＴＣのジッタとして現れるため、ＭＰＥＧ２のデコード処理の過程で音声及び映像が影響を蒙り、音声の音程が変化したり、映像が不自然な動きをしたりする等の直接的な現象が現れてしまうことになる。
【００１３】
また、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）で実施されているストリーミングでは、ＲＴＰ（Ｒｅａｌ−ｔｉｍｅ Ｔｒａｎｓｐｏｒｔ Ｐｒｏｔｏｃｏｌ）を用いてデータ転送が行なわれ、ＳＮＴＰ（Ｓｉｍｐｌｅ Ｎｅｔｗｏｒｋ Ｔｉｍｅ Ｐｒｏｔｏｃｏｌ）を使って送信側と受信側の時刻を同期させることが行なわれている。しかしながら、インターネット上でＳＮＴＰを使って時刻転送を行なう場合は、サーバとクライアント間の時刻確度（誤差）は、ＬＡＮ内では５００μｓｅｃ程度であり、またＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）経由では、２０ｍｓｅｃ程度でかなり悪化し、かつネットワークの混雑により、さらに精度が低下することも考えられる。
【００１４】
ＰＣＲの影響を断ち切るために、受信機側で送信側とは関係ない自走のクロックを生成してＳＴＣとして用いると、送信側と受信側でクロックが同期していないために、コンテンツデータの多量のバッファリングが必要となり、再生時間が遅れるばかりでなく、最悪の場合、デコードした映像信号にコマ落ちが生じたり、音声信号に音切れなどが生じてしまうこともある。
【００１５】
従来、ＭＰＥＧ２システムにいて、受信側でＳＴＣを生成するための提案が種々なされており、例えば特許文献１には、ストリームのビットレートが異なる場合にＰＣＲパケットのタイミングを調整して、ＳＴＣを生成可能とした発明が記述されている。
【００１６】
また、特許文献２にはＰＣＲの下位ビットを使うことで、ＳＴＣ生成のための演算用レジスタを減らして回路規模を縮小した発明が記述されている。
いずれの文献においても、伝送の過程でＰＣＲの品位が低下した際にどのようにして、ＭＰＥＧ２の規格を満足するＳＴＣを得ると共に、バッファのオーバーフロー及びアンダーフローの発生を防止するかということに関しては記述されていない。
【特許文献１】
特開２００１−２６８５１８号公報（第５〜６頁、図１）
【特許文献２】
特開平１１−３１３０５０号公報（第６〜７頁、図１）
【００１７】
【発明が解決しようとする課題】
以上のように、従来、ＭＰＥＧ２ストリーム信号の伝送の過程でＴＳパケットに伝送の遅れが発生した際に、ＰＣＲあるいはＳＣＲにも遅れが生じて、ＳＴＣが送信側と同期しなくなり、またバッファがオーバーフローまたはアンダーフローを発生してＭＰＥＧ２のデコードが正しく行なわれずに、映像信号及び音声信号の品位を低下させるという問題があった。
【００１８】
本発明は、以上の点に対処なされたものであり、ＳＴＣを生成するＰＬＬ回路のループ制御信号として、ＳＴＤ（Ｓｙｓｔｅｍ Ｔａｇｅｔ Ｄｅｃｏｄｅｒ）バッファ内の有効データ量を含ませることにより、信号品位の低下のない映像及び音声信号をデコードすることが可能なストリーム信号受信機のシステムクロック制御装置及び制御方法を提供するものである。
【００１９】
【課題を解決するための手段】
本発明のストリーム受信機のシステムクロック制御装置は、トランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生する数値情報発生手段と、
発振周波数を制御可能な発振器を備え、この発振器の発振出力に基づいてシステムクロックを得るシステムクロック生成手段と、
前記発振器の発振周波数を前記数値情報発生手段で発生される数値に基づいて制御するフィードバックループを備えた発振器制御手段と、
を具備したことを特徴とする。
本発明によれば、発振器の発振周波数をバッファのデータ量に基づいて制御するものであり、デコードがトランスポートストリーム信号に含まれる信号に影響されないため、良好なデコード信号を得ることができる。
本発明のストリーム信号受信機のシステムクロック制御装置は、ＭＰＥＧ２のトランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記受信したトランスポートストリーム信号から、ＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）またはＳＣＲ（Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）と、ＤＴＳ（Ｄｅｃｏｄｉｎｇ Ｔｉｍｅ Ｓｔａｍｐ）を抽出する手段と、
【００２０】
発振周波数が制御可能であり、発振出力に基づいて前記トランスポートストリーム信号を処理するためのシステムクロックを出力する発振器と、
前記ＰＣＲまたはＳＣＲが所定周期で読み込まれると共に、前記発振器の発振出力を計数するカウンタと、
このカウンタの出力と前記ＤＴＳに基づいて前記デコーダによるデコードタイミングを制御するデコードタイミング制御手段と、
前記カウンタの出力に基づいて、前記バッファに蓄えられたトランスポートストリーム信号を前記デコーダに送り出すバッファ制御手段と、
前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生する数値情報発生手段と、
前記発振器の発振周波数を前記数値発生手段で発生される数値に基づいて制御する制御手段と、
を具備したことを特徴とする。
本発明によれば、トランスポートストリーム信号中のＳＣＲあるいはＰＣＲをＰＬＬの基準信号として用いないために、デコードがＳＣＲあるいはＰＣＲの品位に影響されることはない。
本発明のストリーム受信機のシステムクロック制御装置は、ＭＰＥＧ２のトランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記受信したトランスポートストリーム信号から、ＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）またはＳＣＲ（Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）を抽出する手段と、
発振周波数が制御可能であり、発振出力に基づいて前記トランスポートストリーム信号を処理するためのシステムクロックを出力する発振器と、
前記ＰＣＲまたはＳＣＲが所定周期で読み込まれると共に、前記発振器の発振出力を計数するカウンタと、このカウンタの出力を前記ＰＣＲまたは、ＳＣＲと比較し、その差に基づいて前記発振器を制御するための第１の制御信号を生成する第１の制御信号生成手段と、
【００２１】
前記カウンタの出力に基づいて前記バッファに蓄えられたトランスポートストリーム信号を読み出すと共に、前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生し、この数値情報に基づいて前記発振器を制御するための第２の制御信号を生成する第２の制御信号生成手段と、
【００２２】
前記第１の制御信号と第２の制御信号によって前記発振器の発振周波数を制御する制御手段と、
を具備したことを特徴とする。
本発明によれば、デコード開始直後とその他の期間で、ＰＬＬ制御ループを切換えるので、デコード開始のタイミングを速くすることができるものである。
本発明のストリーム受信機のシステムクロック制御方法は、トランスポートストリーム信号を受信するステップと、
前記受信したトランスポートストリーム信号をバッファに一時蓄積して、当該トランスポートストリーム信号をデコードするデコーダに出力するステップと、
前記バッファにおける前記トランスポートストリーム信号のデータ量に関連した数値情報を発生するステップと、
発振周波数を制御可能な発振器の発振出力に基づいてシステムクロックを生成するステップと、
前記発振器の発振周波数を、フィードバックループにより、前記数値情報に基づいて制御するステップと、
を具備したことを特徴とする。
本発明によれば、発振器の発振周波数をバッファのデータ量に基づいて制御するものであり、デコードがトランスポートストリーム信号に含まれる信号に影響されないため、良好なデコード信号を得ることができる。
【００２３】
【発明の実施の形態】
以下、本発明のストリーム信号受信機のシステムクロック制御装置を詳細に説明するが、まず本発明が適用される受信機のＳＴＤ（Ｓｙｓｔｅｍ Ｔａｒｇｅｔ Ｄｅｃｏｄｅｒ）部分について、図１，２を参照して説明する。
図１は、ストリーム信号受信機のＳＴＤの一例を示す回路ブロック図であり、受信機１００はＴＳストリーム信号受信機として機能するものであり、入力端子１０１に、例えば図示しないアンテナからデジタル放送信号が供給されるか、あるいはデジタルＣＡＴＶ信号が供給される。端子１０１に供給されたデジタル放送信号は、チューナ／復調部１０２に供給されて、ここで選局、復調、誤り訂正等、放送信号をＭＰＥＧ２−ＴＳ信号（以下単にＴＳ信号と称することもある）へ変換するための処理が施される。
【００２４】
チューナ／復調部１０２からのＴＳ信号は、ＴＳデマルチプレックス／デコーダ１０３に供給されて、ここで、番組を構成する映像及び音声データが分離され、映像データがＳＴＤ１０４に供給され、音声データがＳＴＤ１０５に供給される。
さらに、ＴＳデマルチプレックス／デコーダ１０３は、ＴＳ信号からＰＣＲを分離して、クロック制御部１０６に供給する。クロック制御部１０６は、入力されるＰＣＲによって周波数及び位相が制御され、送信側のＳＴＣに同期したシステムクロックを生成して、ビデオＭＰＥＧデコーダ１０７と、オーディオＭＰＥＧデコーダ１０８に供給する。
【００２５】
ビデオＭＰＥＧデコーダ１０７と、オーディオＭＰＥＧデコーダ１０８は、供給されるシステムクロックに基づいて、ＭＰＥＧ２のデコードをそれぞれ行ない、デコードされた映像データをフレームバッファ１０９を介して出力し、デコードされた音声データを出力遅延バッファ１１０を介して出力する。
【００２６】
また図２は、ストリーム信号受信機の他の例を示す回路ブロック図であり、受信機１２０はＰＳストリーム信号受信機として機能するものであり、入力端子１２１に、例えば図示しないＤＶＤプレーヤからの再生信号が供給される。入力端子１２１に供給されたデジタルテレビジョン信号は、復調部１２２に供給されて、ここで復調、誤り訂正等、再生信号をＭＰＥＧ２−ＰＳ信号（以下単にＰＳ信号と称することもある）へ変換するための処理が施される。
【００２７】
復調部１２２からのＰＳ信号は、ＰＳデコーダ１２３に供給されて、ここで、番組を構成する映像及び音声データが分離され、映像データがＳＴＤ（Ｓｙｓｔｅｍ Ｔａｒｇｅｔ Ｄｅｃｏｄｅｒ）１２４に供給され、音声データがＳＴＤ１２５に供給される。
【００２８】
さらに、ＰＳデコーダ１２３は、ＰＳ信号からＳＣＲを分離して、クロック制御部１２６に供給する。クロック制御部１２６は、入力されるＳＣＲによって周波数及び位相が制御され、送信側のＳＴＣに同期したシステムクロックを生成して、ビデオＭＰＥＧデコーダ１２７と、オーディオＭＰＥＧデコーダ１２８に供給する。
【００２９】
ビデオＭＰＥＧデコーダ１２７と、オーディオＭＰＥＧデコーダ１２８は、供給されるシステムクロックに基づいて、ＭＰＥＧのデコードをそれぞれ行ない、デコードされた映像データをフレームバッファ１２９を介して出力し、デコードされた音声データを出力遅延バッファ１３０を介して出力する。
【００３０】
図３は、本発明に係るシステムクロック制御装置の一実施の形態を示すブロック図である。図３のシステムクロック制御装置１４０では、ＰＣＲを基準信号としてＶＣＯのＰＬＬ制御を行うという技術をベースにして、さらにＭＰＥＧ２のデコーダ内に設けられている一時記憶手段としてのバッファ内に蓄積されている有効データ量を検知し、そのデータ量に、固有の数値パターンを発生する関数発生器の出力を加えた値に基づいてＶＣＯの発振周波数を制御する制御信号を得ている。
【００３１】
なお、ＭＰＥＧ２デコーダ内のバッファとしては、図１，２に示すようにデコード前の映像データを一時蓄えておくＳＴＤバッファ１０４，１２４を適用するものとする。ＭＰＥＧ２の規格書（ＩＳＯ／ＩＥＣ １３８１８−２ ： １９９５（Ｅ）の Ｔａｂｌｅ ８−１４）に、ＭＰ＠ＨＬ（Ｍａｉｎ Ｐｒｏｆｉｌｅ ａｔ Ｈｉｇｈ Ｌｅｖｅｌ）としてクラス分けされたデコーダには、映像用のＶＢＶ（Ｖｉｄｅｏ Ｂｕｆｆｅｒｉｎｇ Ｖｅｒｉｆｉｅｒ）バッファとして９，７８１，２４８［ｂｉｔ］のサイズが要求されることが記載されている。規格書でいうところのＶＢＶバッファと映像用のＳＴＤバッファとは略同等のものであるとすることができる。
【００３２】
図３におけるシステムクロック制御装置１４０は、発振出力をシステムクロックとして導出するＶＣＯ１４１を有する。さらにＰＣＲの値がロードされ、システムクロックをカウントしてＳＴＣを出力するカウンタ１４２を有し、出力されたＳＴＣをデコードタイミング制御部１４３に供給して、ＤＴＳ（Ｄｅｃｏｄｅ Ｔｉｍｅ Ｓｔａｍｐ）のタイミングをＳＴＣに同期させる。これによってデコードタイミングがＳＴＣに同期するように制御される。
【００３３】
また、デコード開始タイミングに合わせて、ＳＴＤバッファの蓄積データを読み出してデコーダに導出すべく、デコードタイミング制御部１４３の出力で、ＳＴＤバッファのデータの蓄積、読み出しを制御するＳＴＤバッファ制御部１４４を制御する。
【００３４】
ＳＴＤバッファ制御部１４４は、ＳＴＤバッファを制御すると共に、ＳＴＤバッファに蓄積されている有効データ量（バッファ残量）を求めてこれを関数発生部１４５に出力する。
関数発生部１４５は、ＳＴＤバッファ制御部１４４から出力されるバッファ残量に対応して固定パターンの関数を発生し、これをバッファ残量に加算してＬＰＦ／利得制御部１４６に出力する。ＬＰＦ／利得制御部１４６で、関数発生部１４５の出力をＶＣＯ１４１の発振周波数を制御するための直流電圧に変換する。
【００３５】
関数発生部１４５は、図４に示すように、ＭＰＥＧ２のデコーダのバッファ量に下限の閾値Ｌと上限の閾値Ｕを設定し、バッファ量が下限値Ｌ以下ならば負の値を、またバッファ量が上限値Ｕ以上なら正の値を、それぞれ固定パターンとして発生するように構成されている。
【００３６】
さて、ＭＰＥＧ２−ＴＳ信号のデコード処理の過程において、ＳＴＤバッファには一定のビットレートでＴＳビットストリームデータが入力され、ＳＴＣに同期したＤＴＳによってバッファからビットストリームデータが抜き取られる。ここでＤＴＳは、ＳＴＣカウンタのカウント値として記載されているため、受信機のシステムクロック周波数を変化させるとデコードを行なう時間が実際に変化することになる。
【００３７】
一方、送信されるデータは送信側のシステムクロックにしたがって送出されるので、伝送路に問題がなければ一定のビットレートでビットストリームデータが受信機に入力されることになる。送信機のシステムクロックが一定である場合に、受信機のシステムクロック周波数を下げるとＳＴＤバッファのデータ量が増加傾向になり、受信機のシステムクロック周波数を上げるとＳＴＤバッファのデータ量が減少傾向になることは容易に理解できる。
【００３８】
このように、ＳＴＤバッファのデータ量と、システムクロック周波数は互いに関連するものであり、ＳＴＤバッファのデータ量に関する情報をＰＬＬの制御要素として適用することで、システムクロックの周波数を制御してＳＴＤバッファがオーバーフローあるいはアンダーフローを起こさないようにすることができるものである。
【００３９】
なお、ＳＴＤバッファのデータ量を用いてシステムクロックのフィードバック制御を行うには注意すべき点がある。ＭＰＥＧ２システムでは映像のビットストリームデータには３種類のピクチャがあると定義され、それぞれＩピクチャ、Ｐピクチャ、Ｂピクチャと呼ばれている。フレーム内の情報のみで圧縮符号化が行われるＩピクチャが一般的に最も符号量が多く、過去のフレームを利用して圧縮を行うＰピクチャ、過去と未来の双方向フレームを利用して圧縮を行うＢピクチャの順に符号量が少なくなる。
【００４０】
映像用のビットストリームデータはＳＴＤバッファからピクチャ単位で抜き取られるため、局所的にはＳＴＤバッファ量は大きく変動している。またピクチャタイプや同じ種類のピクチャでも映像の内容によってピクチャ毎のデータ量は変動する。したがって、ＳＴＤバッファのデータ容量をシステムクロックのフィードバックに使うには、この瞬間的なバッファ量変動の影響をなくことが重要であり、大きな時定数の下でＳＴＤバッファ量の変動を平均的に捉える等の処置を施してからシステムクロックの制御に用いる必要がある。そのため、ある程度まとまった時間の単位でフィードバックをかけるような制御を行うようにすればよい。例えば５秒間の平均のＳＴＤバッファ量に対してシステムクロックにフィードバック制御を行うようにしてもよいし、あるいは分単位でフィードバック制御を行うことも可能である。
【００４１】
図５に、図３に示すシステムクロック制御装置で制御した場合のＳＴＤバッファのデータ残量の時間変化と、図１３に示す従来の回路で制御した場合のＳＴＤバッファのデータ残量の時間変化を示す。
図５において、縦軸はＳＴＤバッファ量［ｋ ｂｉｔ］を示し、横軸は時間［ｓｅｃ］を示す。ＳＴＤバッファ量が３，０００［ｋ ｂｉｔ］で固定され変化していないのが、従来の回路のものＸａである。また、開始から７，０００秒経過するまでに、３，０００［ｋ ｂｉｔ］から８，０００［ｋ ｂｉｔ］を超えるように変化しているものが、図３に示す装置でのシステムクロック制御によるＳＴＤバッファの残量変化Ｙａである。なお、図５では従来の回路でのＳＴＤバッファ量が略一定であって変化しないものと読めるが、実際には、開始から０．１秒程度の極短い時間で、ゼロから３，０００［ｋ ｂｉｔ］に変化しているものである。
【００４２】
図５に特性が表示された本発明の装置では、２４Ｍｂｐｓの伝送速度のＭＰ＠ＨＬの画像で３０フィールドを１ＧＯＰ（Ｇｒｏｕｐ ｏｆ Ｐｉｃｔｕｒｅｓ）としており、データ受信から８フィールド後にデコードを開始するモデルとしている。また、従来の回路は１ＧＯＰで０．５秒分のデータを消費するモデルとしているため、１ＧＯＰ内ではＳＴＤバッファの容量は変動するがマクロ的にみると幅をもった固定値と見なせるようなモデルとしている。
【００４３】
また、図５の本発明の装置によるＳＴＤバッファ残量の変化は、図６に示すようなステップ上の関数を作用させてシステムクロック制御を行った結果によるものである。図６は、縦軸にＶＣＯ発振周波数［ＭＨｚ］を規格の２７［ＭＨｚ］を１．０００００とし、それを中心に、１．０００００に対して０．９９９９０から１．０００１０まで、それぞれ±方向に０．００００２、０．００００５及び０．０００１０を取り、横軸方向にＳＴＤバッファのデータ容量を基準値の９，７８１，２４８［ｂｉｔ］からの変数として０．４，０．６，０．８，１．１，１．２，１．３を取ったものである。
【００４４】
その結果、図５に示すようにＳＴＤバッファ量が巨視的に見るとゆっくりとではあるが徐々に増加していき、バッファ量が高い値で制御が可能となることが理解できる。
図３に示す本発明のシステムクロック制御装置において、伝送開始直後はシステムクロック周波数を下げることで、デコード開始時間を遅らせてバッファ内のデータ量を少しずつ増加させる。ある程度までバッファ内のデータが溜まってきたら通常の制御（バッファ量によるフィードバックを０にする）を行う。
【００４５】
その際、図４に示す関数発生の例のように、更にデコーダのバッファのデータ量が増加して予め設定してある閾値を超える場合は、逆にシステムクロック周波数を減少させる方向に制御を行うようにしてもよい。なお、図４では関数を直線状のパターンを例として示しているが、図６のようにステップ状に変化するようなパターンや単調増加するような曲線パターンであってもよく、あるいは図７に示すように変化方向に対して履歴特性を持つパターンであっても構わない。図７において、Ｌ１，Ｌ２は下限の閾値であり、Ｕ１，Ｕ２が上限の閾値である。
【００４６】
図８に本発明のシステムクロック制御装置の他の実施の形態を示す。図８の実施の形態は、図１３に示す従来の回路と、図３に示す本発明の実施の形態を加え合わせた構成をしている。
すなわち、システムクロック制御装置１５０は、システムクロックを出力するＶＣＯ１５１と、ＰＣＲをロードしてＶＣＯ１５１の出力をカウントしＳＴＣを出力するカウンタ１５２と、ＳＴＣとＤＴＳからデコードタイミングを調整するデコードタイミング制御部１５３と、デコードタイミング制御部１５３の出力で、ＳＴＤバッファに蓄えられたデータの読み出しを制御して、データ残量を調整するＳＴＤバッファ制御部１５４と、ＳＴＤバッファ制御部１５４から与えられるＳＴＤバッファのデータ残量に対応させて、関数を発生させる関数発生器１５５を有し、それら構成は、図３のブロックと同じ構成である。
【００４７】
さらに、システムクロック制御装置１５０は、ＰＣＲとＳＴＣとを減算して両者の位相差を求める減算器１５６と、減算器１５６の出力に関数発生器１５５の出力を加算する加算器１５７と、加算器の出力を直流信号に変換してＶＣＯ１５１を制御する制御信号を得るＬＰＦ／利得制御部１５８を備える。ＶＣＯ１５１とカウンタ１５２と減算器１５６とＬＰＦ／利得制御部１５８は、図１３に示す従来の回路と同じ構成である。
【００４８】
ＭＰＥＧ２デコーダ内の一時記憶装置であるバッファ内に蓄積されている有効データ量（バッファ残量）に基づいて、関数発生器１５５で、図４に示す固有の数値パターンの関数を発生させ、これをＳＴＣとＰＣＲ間の位相差を求める減算器１５６の出力に加算して、ＰＬＬのフィードバック制御信号を得ているため、ストリームのデコード開始時間をそれ程遅らせることなく、デコードを開始することが可能となる。
【００４９】
図９に、図８に示す装置におけるＭＰＥＧ２デコーダのバッファ内の有効データ量の時間変化を示す。ここでもＭＰＥＧ２デコーダのバッファとしてデコード前のデータを一時貯めておくＳＴＤバッファを例にとる。図９では、図８の装置において受信するデータが、２４Ｍｂｐｓの一定レートによるＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｓｉｏｎ）画像データであり、さらに１ＧＯＰ単位でデータ受信量とＭＰＥＧ２デコーダからのデータ送出量が等しいモデルであることを想定している。
【００５０】
また図９では３０フィールドを１ＧＯＰとしており、データ受信から８フィールド後にデコードを開始するモデルとなっている。図９において、破線Ｘｂは従来回路におけるバッファ内の有効データ量の時間変化を示し、実線Ｙｂは図８に示す本発明の装置におけるバッファ内の有効データ量の時間変化を示している。
【００５１】
図９においては、効果を分かり易くする為、システムクロック周期を約２０％増加する（周波数としては約５／６に減少する）モデルとしての結果を表しているが、実際にこのシステムを組み込む場合は、システムクロック周波数の調整範囲を絞って適用するのが妥当である。従来の装置では、１ＧＯＰ内でＳＴＤバッファ量の変動があるが、全体としてみるとある固有幅でバッファ量が制御されている。本発明のシステムクロック制御を行った場合には、従来回路と比較して受信機側でのバッファ量制御が加わるため、ＳＴＤバッファ量が巨視的に見るとゆっくりとではあるが徐々に増加していき、バッファ量が高い値で制御が可能となる。
【００５２】
伝送開始直後はシステムクロック周波数を下げることで、デコード開始時間を遅らせてバッファ内のデータ量を少しずつ増加させる。ある程度までバッファ内のデータが溜まってきたら通常の制御（バッファ量によるフィードバックを０にする）を行う。
【００５３】
図４に示す特性の関数発生器の例のように、更にデコーダのバッファのデータ量が増加して予め設定してある閾値を超える場合は、逆に、システムクロック周波数を減少させる方向に制御を行うようにしてもよい。
図８に示す装置における関数発生器１５５は、その発生する関数の特性が図４に示すように直線状のパターンであるものであるが、それに限定されるものではなく、図６に示すようにステップ状に変化するようなパターンや単調増加するような曲線パターン、あるいは図７に示すように変化方向に対して履歴特性を持たせても構わない。
【００５４】
また、図８において加算器を、従来のＰＣＲのフィードバック制御のみによる制御あるいはＭＰＥＧ２デコーダのバッファ容量によるフィードバック制御のどちらか一方のみを選択して加算することも可能である。例えば、ネットワーク上の伝送品質が悪くＰＣＲパケットデータがＭＰＥＧ２規格の２７ＭＨｚ±３０ｐｐｍを満たさず大きくずれるような場合には、ＭＰＥＧ２デコーダのバッファ量によるフィードバック制御のみを使ってシステムクロック制御を行うことが可能である。
【００５５】
次に、本発明の装置のさらに他の実施の形態について説明する。図１０の実施の形態では、受信機１６０は、従来の装置に対して、ＳＴＤバッファのデータ残量に対応して固定パターンの関数を発生する関数発生器１６５が追加されていると共に、最初のＳＴＤタイミングを検出するＳＴＤタイミング検出回路１６７と、ＳＴＤタイミング検出回路１６７によって制御されるゲート１６６と、ゲート１６６の出力を減算器の出力に加算する加算器１６４が追加されている。
【００５６】
すなわち、システムクロックを生成するＶＣＯ１６１と、ＰＣＲがロードされ、システムクロックをカウントしてＳＴＣを出力するカウンタ１６２と、カウンタ１６２の出力をＰＣＲと比較して、位相差情報を得て加算器１６９に導出する減算器１６３と、加算器１６４の出力を直流の制御信号として得るＬＰＦ／利得制御部１６８を備える。
【００５７】
図１０に示す装置においては、最初のＳＴＤが検出されたら、ゲート１６６を開いて、関数発生器１６５で発生されたバッファ内のデータ量に基づく関数を加算器１６４に加えて、減算器１６３の出力に加算するように動作する。
この結果、ＳＴＤを検出してデコードを開始するまでは従来装置と同じシステムクロックの制御を行い、デコード開始後は、バッファ内のデータ量に基づいてシステムクロックの周波数を制御するように動作するものである。この装置では、ＴＳ信号の伝送開始から最初のデコードまでは、システムクロックの周波数が従来回路と全く同じように制御されるため、デコード開始時刻を従来回路と全く同一とすることができる。
【００５８】
図１１に、図１０に示す装置におけるＭＰＥＧ２デコーダのバッファ内の有効データ量の時間変化を示す。図１１に示すように、初期段階においてＳＴＤバッファ量のフィードバックによらない、通常の制御期間が設定されていることが明白に示されている。図１１において、破線Ｘｃは従来回路におけるバッファ内の有効データ量の時間変化を示し、実線Ｙｃは図１０に示す本発明の装置におけるバッファ内の有効データ量の時間変化を示している。
【００５９】
図１２は、図３に示す、本発明の装置の動作を説明するフローチャートである。図１２において、ステップＳ２０１で開始され、ステップＳ２０２でＭＰＥＧデコード処理化か否かの判定がなされ、ＭＰＥＧデコード処理である場合、ステップＳ２０３に移って、ＳＴＤバッファにビットストリームデータを入力する。
【００６０】
次いで、ステップＳ２０４において、入力されたビットストリームデータがＰＣＲ値を含んだ最初のＴＳパケットかどうかの判定を行なう。ＰＣＲ値を含んだ最初のＴＳパケットの場合は、ステップＳ２０６において、ＰＬＬに組み込まれるＶＣＯの出力を計測するカウンタ（ＳＴＣカウンタ）にＰＣＲ値をロードすると共に、ステップＳ２０７においてＳＴＣカウンタでＶＣＯの出力を計測し、ＳＴＣカウンタに加算する。
【００６１】
入力されたビットストリームデータがＰＣＲ値を含んだ最初のＴＳパケットでない場合、ステップＳ２０５でＰＣＲが不連続であることを示すフラグが立っているか否かの判定を行ない、フラグが立っていなければステップＳ２０６に進み、フラグが立っていれば、ステップＳ２０６を飛ばしてステップＳ２０７の処理に移る。
【００６２】
次いでステップＳ２０８において、ＳＴＣカウンタの値が、ＤＴＳと等しいかそれより大きくなったことを判定し、すなわちデコード開始タイミングになったことを判定し、条件を満たす場合にステップＳ２０９でデコード開始タイミングに合せて、ＳＴＤバッファに蓄積されたビットストリームデータを読出して、後段のＭＰＥＧ２デコーダ（ビデオデコーダ及びオーディオデコーダ）に送る。ＳＴＣカウンタの値が、ＤＴＳより小さい場合にはステップＳ２０３に戻る。
【００６３】
次に、ステップＳ２１０でＳＴＤバッファの有効データ量を求め、ステップＳ２１１で、求めた有効データ量に基づいて、ＰＬＬフィードバック制御信号を得てＶＣＯの発振周波数を制御する。次に、ステップＳ２１２でＭＰＥＧデコード処理が終了か否かの判定がなされ、終了していないと判定された際に、ステップＳ２０３に戻る。ステップＳ２０２でＭＰＥＧデコード処理でないと判定された場合、またはステップＳ２１１でＭＰＥＧデコード処理が終了したと判定された場合には、ステップＳ２１３で処理を終了する。
【００６４】
以上のように本発明によれば、ＭＰＥＧ２のシステムクロックを生成するＰＬＬ回路に組み込まれ、発振出力としてシステムクロックを出力するＶＣＯを、ＭＰＥＧ２のデコード処理部に内蔵され、ビットストリームデータがデコードされる前に一時的に蓄えられるバッファの有効データ量（バッファ残量）を検出してそれに基づいて、ＰＬＬフィードバック制御信号を得るように構成したことにより、ＰＣＲパケットをシステムクロック生成用のＰＬＬの基準として適用することが困難な場合であっても、ＰＬＬを的確に制御することができ、ビットストリームを問題なくデコードすることができるシステムクロックを得ることができるものである。また、デコーダ内のバッファにオーバーフローやアンダーフローが発生することを防ぐことができるものである。
【００６５】
【発明の効果】
以上のように、本発明によれば、ＰＣＲパケットをシステムクロック生成用のＰＬＬの基準として適用することが困難な場合であっても、デコード部に存在するバッファの有効データ量に基づいて、システムクロックを生成するようにしたので、ビットストリームを問題なくデコードすることができるシステムクロックを得ることができるものである。
【図面の簡単な説明】
【図１】本発明のシステムクロック制御装置が組み込まれるストリーム受信機の一実施の形態の要部を示す回路ブロック図。
【図２】本発明のシステムクロック制御装置が組み込まれるストリーム受信機の他の実施の形態の要部を示す回路ブロック図。
【図３】本発明に係るシステムクロック制御装置の一実施の形態を示す回路ブロック図。
【図４】図３に示す装置の要部の動作を説明するための特性図。
【図５】図３に示す装置の動作を説明するための特性図。
【図６】図３に示す装置の動作を説明するための特性図。
【図７】図３に示す装置の要部の動作を説明するための特性図。
【図８】本発明に係るシステムクロック制御装置の他の実施の形態を示す回路ブロック図。
【図９】図８に示す装置の動作を説明するための特性図。
【図１０】本発明に係るシステムクロック制御装置のさらに他の実施の形態を示す回路ブロック図。
【図１１】図１０に示す装置の動作を説明するための特性図。
【図１２】本発明に係る装置の動作を説明するためのフローチャート。
【図１３】従来のシステムクロック生成回路を示す回路ブロック図。
【符号の説明】
１４１，１５１，１６１…ＶＣＯ
１４２，１５２，１６２…カウンタ
１４３，１５３…デコードタイミング制御部
１４４，１５４…ＳＴＤバッファ制御部
１４５，１５５，１６６…関数発生部
１４６，１５８，１６５…ＬＰＦ／利得制御部
１５６，１６３…減算器
１６４…加算器
１６７…最初のＤＴＳタイミング検出器
１６８…ゲート
【発明の属する技術分野】
この発明は、ストリーム信号を処理する際に用いられるシステムクロックを制御するシステムクロック制御装置に関し、特にＭＰＥＧ２ストリーム信号のデコードに用いられシステムクロックの制御装置及び制御方法に関する。
【０００２】
【従来の技術】
現在運用されているデジタルテレビジョン放送では、映像及び音声信号をＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）２システムにより圧縮して番組情報等のメタデータと多重化し、さらにパケット化してＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）信号として伝送する方式が採用されている。
【０００３】
受信側では、受信信号からＭＰＥＧ−ＴＳ信号を得、その多重ストリームから所望の番組を構成する映像データと音声データを抽出して、これらをデコードして非圧縮のデジタル映像信号と音声信号に変換し、さらにアナログ信号に変換してから例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）方式の標準テレビジョン信号にエンコードしてモニタに供給して視聴する。
【０００４】
番組の映像と音声は、当然ながら密接に関係しており、たとえば、人間がしゃべるときに、口の動きと音声が一致していないと不自然である。このため、映像及び音声の同期をとる目的で、ＳＴＣ（Ｓｙｓｔｅｍ Ｔｉｍｅ Ｃｌｏｃｋ）を生成する手段が送信側と受信側にそれぞれ設けられ、両方のＳＴＣの同期を取るためのタイムスタンプとしてＳＣＲ（Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）とＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）が定義され、メタデータとして送信側から送られる。
【０００５】
受信側では、ＴＳ信号からＳＣＲ，ＰＣＲを分離抽出し、抽出したＳＣＲ，ＰＣＲを、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）形式でＳＴＣを生成する回路の基準信号として適用し、送信側に同期した２７ＭＨｚのＳＴＣを得る。なお、ＭＰＥＧ２システムでは、データストリームとしてＴＳとＰＳ（Ｐｒｏｇｒａｍ Ｓｔｒｅａｍ）の２つが定義されており、ＴＳは放送等の伝送の途中でデータ誤りが発生する可能性のある伝送系で用いられ、ＳＴＣ同期用タイムスタンプとしてＰＣＲが適用される。またＰＳはＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等の誤りが発生する可能性の少ない伝送系で用いられ、ＳＴＣ同期用タイムスタンプとしてＳＣＲが適用される。
【０００６】
また、ＭＰＥＧ２システムでは、上記ＰＣＲの他、デコード開始時刻を示すＤＴＳ（Ｄｅｃｏｄｉｎｇ Ｔｉｍｅ Ｓｔａｍｐ）と呼ばれタイムスタンプ情報、表示時刻を示すＰＴＳ（Ｐｒｅｓｅｎｔａｔｉｏｎ Ｔｉｍｅ Ｓｔａｍｐ）が定義されており、これらもメタ情報として伝送され、それらを用いて映像データ及び音声データをＭＰＥＧ２デコーダに送る前に一時的に蓄えるバッファにオーバーフローまたはアンダーフローが発生しないように制御している。
【０００７】
放送や再生装置等の伝送系の品位が高く、ＴＳパケットの喪失が頻繁に起ることのない環境ではＳＴＣを生成するＰＬＬ回路として、例えばＭＰＥＧ２の規格書（ＩＳＯ／ＩＥＣ １３８１８−１：１９９４（Ｅ） Ｆｉｇ．Ｄ−２）に記載された構成の回路を適用することが可能である。その回路を図１３に示す。
【０００８】
すなわち、クロックレファレンス生成回路２００は、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）２０１を備え、その出力として２７ＭＨｚのシステムクロックを得ている。ＶＣＯ２０１の制御ループは、ＰＣＲあるいはＳＣＲの値がロードされＶＣＯ２０１の出力をカウントしてＳＴＣを出力するカウンタ２０２と、カウンタ２０２出力と、ＰＣＲあるいはＳＣＲとを比較する減算器２０３と、減算器２０３の出力を直流信号に変換して発振制御信号としてＶＣＯ２０１に供給するＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）／利得制御部２０４で構成される。
【０００９】
このようなＳＴＣ生成回路２００を備えた受信機を、家庭内のネットワーク（特に無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ））に接続してコンテンツを受信することを想定した場合には、インターネット程ではないものの、ＴＳパケットデータの喪失やパケット再送によるＳＣＲあるいはＰＣＲの伝送の遅れが発生して、ＭＰＥＧ２−ＴＳデコーダのバッファがオーバーフローあるいはアンダーフローを起こしてＭＰＥＧ２の復号処理に障害を与えるということが発生しかねない。
【００１０】
ＴＳパケットデータの時間の遅れを吸収する方策として、ＭＰＥＧ２−ＴＳデコーダのバッファ残量を高値で安定させるということが考えられるが、単純にＭＰＥＧ２−ＴＳデコーダのバッファ容量を増やして、バッファに蓄えられるデータ量を増やすとデコード開始時間が遅れてしまうという問題があり根本的な解決にはならない。
【００１１】
また、ネットワークによる配信を考慮した場合、送信側でＭＰＥＧ２システムの規格であるＳＴＣの周波数：２７ＭＨｚ±３０ｐｐｍという条件を満たすＰＣＲパケットを送信することができない可能性もある。例えば、データ量２４ｂｐｓ（ｂｉｔｓ ｐｅｒ ｓｅｃｏｎｄ）の２時間のコンテンツをインターネット等のネットワーク上で伝送した際に、ＳＴＣを２７ＭＨｚ±３０ｐｐｍに収めることのできる精度を持ったＰＣＲを伝送することができない場合を想定する。
【００１２】
仮に、ＰＣＲの精度が、２７ＭＨｚ±３００ｐｐｍとなっていたとすると、ＰＬＬの基準信号であるＰＣＲのジッタが、そのままＳＴＣのジッタとして現れるため、ＭＰＥＧ２のデコード処理の過程で音声及び映像が影響を蒙り、音声の音程が変化したり、映像が不自然な動きをしたりする等の直接的な現象が現れてしまうことになる。
【００１３】
また、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）で実施されているストリーミングでは、ＲＴＰ（Ｒｅａｌ−ｔｉｍｅ Ｔｒａｎｓｐｏｒｔ Ｐｒｏｔｏｃｏｌ）を用いてデータ転送が行なわれ、ＳＮＴＰ（Ｓｉｍｐｌｅ Ｎｅｔｗｏｒｋ Ｔｉｍｅ Ｐｒｏｔｏｃｏｌ）を使って送信側と受信側の時刻を同期させることが行なわれている。しかしながら、インターネット上でＳＮＴＰを使って時刻転送を行なう場合は、サーバとクライアント間の時刻確度（誤差）は、ＬＡＮ内では５００μｓｅｃ程度であり、またＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）経由では、２０ｍｓｅｃ程度でかなり悪化し、かつネットワークの混雑により、さらに精度が低下することも考えられる。
【００１４】
ＰＣＲの影響を断ち切るために、受信機側で送信側とは関係ない自走のクロックを生成してＳＴＣとして用いると、送信側と受信側でクロックが同期していないために、コンテンツデータの多量のバッファリングが必要となり、再生時間が遅れるばかりでなく、最悪の場合、デコードした映像信号にコマ落ちが生じたり、音声信号に音切れなどが生じてしまうこともある。
【００１５】
従来、ＭＰＥＧ２システムにいて、受信側でＳＴＣを生成するための提案が種々なされており、例えば特許文献１には、ストリームのビットレートが異なる場合にＰＣＲパケットのタイミングを調整して、ＳＴＣを生成可能とした発明が記述されている。
【００１６】
また、特許文献２にはＰＣＲの下位ビットを使うことで、ＳＴＣ生成のための演算用レジスタを減らして回路規模を縮小した発明が記述されている。
いずれの文献においても、伝送の過程でＰＣＲの品位が低下した際にどのようにして、ＭＰＥＧ２の規格を満足するＳＴＣを得ると共に、バッファのオーバーフロー及びアンダーフローの発生を防止するかということに関しては記述されていない。
【特許文献１】
特開２００１−２６８５１８号公報（第５〜６頁、図１）
【特許文献２】
特開平１１−３１３０５０号公報（第６〜７頁、図１）
【００１７】
【発明が解決しようとする課題】
以上のように、従来、ＭＰＥＧ２ストリーム信号の伝送の過程でＴＳパケットに伝送の遅れが発生した際に、ＰＣＲあるいはＳＣＲにも遅れが生じて、ＳＴＣが送信側と同期しなくなり、またバッファがオーバーフローまたはアンダーフローを発生してＭＰＥＧ２のデコードが正しく行なわれずに、映像信号及び音声信号の品位を低下させるという問題があった。
【００１８】
本発明は、以上の点に対処なされたものであり、ＳＴＣを生成するＰＬＬ回路のループ制御信号として、ＳＴＤ（Ｓｙｓｔｅｍ Ｔａｇｅｔ Ｄｅｃｏｄｅｒ）バッファ内の有効データ量を含ませることにより、信号品位の低下のない映像及び音声信号をデコードすることが可能なストリーム信号受信機のシステムクロック制御装置及び制御方法を提供するものである。
【００１９】
【課題を解決するための手段】
本発明のストリーム受信機のシステムクロック制御装置は、トランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生する数値情報発生手段と、
発振周波数を制御可能な発振器を備え、この発振器の発振出力に基づいてシステムクロックを得るシステムクロック生成手段と、
前記発振器の発振周波数を前記数値情報発生手段で発生される数値に基づいて制御するフィードバックループを備えた発振器制御手段と、
を具備したことを特徴とする。
本発明によれば、発振器の発振周波数をバッファのデータ量に基づいて制御するものであり、デコードがトランスポートストリーム信号に含まれる信号に影響されないため、良好なデコード信号を得ることができる。
本発明のストリーム信号受信機のシステムクロック制御装置は、ＭＰＥＧ２のトランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記受信したトランスポートストリーム信号から、ＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）またはＳＣＲ（Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）と、ＤＴＳ（Ｄｅｃｏｄｉｎｇ Ｔｉｍｅ Ｓｔａｍｐ）を抽出する手段と、
【００２０】
発振周波数が制御可能であり、発振出力に基づいて前記トランスポートストリーム信号を処理するためのシステムクロックを出力する発振器と、
前記ＰＣＲまたはＳＣＲが所定周期で読み込まれると共に、前記発振器の発振出力を計数するカウンタと、
このカウンタの出力と前記ＤＴＳに基づいて前記デコーダによるデコードタイミングを制御するデコードタイミング制御手段と、
前記カウンタの出力に基づいて、前記バッファに蓄えられたトランスポートストリーム信号を前記デコーダに送り出すバッファ制御手段と、
前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生する数値情報発生手段と、
前記発振器の発振周波数を前記数値発生手段で発生される数値に基づいて制御する制御手段と、
を具備したことを特徴とする。
本発明によれば、トランスポートストリーム信号中のＳＣＲあるいはＰＣＲをＰＬＬの基準信号として用いないために、デコードがＳＣＲあるいはＰＣＲの品位に影響されることはない。
本発明のストリーム受信機のシステムクロック制御装置は、ＭＰＥＧ２のトランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記受信したトランスポートストリーム信号から、ＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）またはＳＣＲ（Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）を抽出する手段と、
発振周波数が制御可能であり、発振出力に基づいて前記トランスポートストリーム信号を処理するためのシステムクロックを出力する発振器と、
前記ＰＣＲまたはＳＣＲが所定周期で読み込まれると共に、前記発振器の発振出力を計数するカウンタと、このカウンタの出力を前記ＰＣＲまたは、ＳＣＲと比較し、その差に基づいて前記発振器を制御するための第１の制御信号を生成する第１の制御信号生成手段と、
【００２１】
前記カウンタの出力に基づいて前記バッファに蓄えられたトランスポートストリーム信号を読み出すと共に、前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生し、この数値情報に基づいて前記発振器を制御するための第２の制御信号を生成する第２の制御信号生成手段と、
【００２２】
前記第１の制御信号と第２の制御信号によって前記発振器の発振周波数を制御する制御手段と、
を具備したことを特徴とする。
本発明によれば、デコード開始直後とその他の期間で、ＰＬＬ制御ループを切換えるので、デコード開始のタイミングを速くすることができるものである。
本発明のストリーム受信機のシステムクロック制御方法は、トランスポートストリーム信号を受信するステップと、
前記受信したトランスポートストリーム信号をバッファに一時蓄積して、当該トランスポートストリーム信号をデコードするデコーダに出力するステップと、
前記バッファにおける前記トランスポートストリーム信号のデータ量に関連した数値情報を発生するステップと、
発振周波数を制御可能な発振器の発振出力に基づいてシステムクロックを生成するステップと、
前記発振器の発振周波数を、フィードバックループにより、前記数値情報に基づいて制御するステップと、
を具備したことを特徴とする。
本発明によれば、発振器の発振周波数をバッファのデータ量に基づいて制御するものであり、デコードがトランスポートストリーム信号に含まれる信号に影響されないため、良好なデコード信号を得ることができる。
【００２３】
【発明の実施の形態】
以下、本発明のストリーム信号受信機のシステムクロック制御装置を詳細に説明するが、まず本発明が適用される受信機のＳＴＤ（Ｓｙｓｔｅｍ Ｔａｒｇｅｔ Ｄｅｃｏｄｅｒ）部分について、図１，２を参照して説明する。
図１は、ストリーム信号受信機のＳＴＤの一例を示す回路ブロック図であり、受信機１００はＴＳストリーム信号受信機として機能するものであり、入力端子１０１に、例えば図示しないアンテナからデジタル放送信号が供給されるか、あるいはデジタルＣＡＴＶ信号が供給される。端子１０１に供給されたデジタル放送信号は、チューナ／復調部１０２に供給されて、ここで選局、復調、誤り訂正等、放送信号をＭＰＥＧ２−ＴＳ信号（以下単にＴＳ信号と称することもある）へ変換するための処理が施される。
【００２４】
チューナ／復調部１０２からのＴＳ信号は、ＴＳデマルチプレックス／デコーダ１０３に供給されて、ここで、番組を構成する映像及び音声データが分離され、映像データがＳＴＤ１０４に供給され、音声データがＳＴＤ１０５に供給される。
さらに、ＴＳデマルチプレックス／デコーダ１０３は、ＴＳ信号からＰＣＲを分離して、クロック制御部１０６に供給する。クロック制御部１０６は、入力されるＰＣＲによって周波数及び位相が制御され、送信側のＳＴＣに同期したシステムクロックを生成して、ビデオＭＰＥＧデコーダ１０７と、オーディオＭＰＥＧデコーダ１０８に供給する。
【００２５】
ビデオＭＰＥＧデコーダ１０７と、オーディオＭＰＥＧデコーダ１０８は、供給されるシステムクロックに基づいて、ＭＰＥＧ２のデコードをそれぞれ行ない、デコードされた映像データをフレームバッファ１０９を介して出力し、デコードされた音声データを出力遅延バッファ１１０を介して出力する。
【００２６】
また図２は、ストリーム信号受信機の他の例を示す回路ブロック図であり、受信機１２０はＰＳストリーム信号受信機として機能するものであり、入力端子１２１に、例えば図示しないＤＶＤプレーヤからの再生信号が供給される。入力端子１２１に供給されたデジタルテレビジョン信号は、復調部１２２に供給されて、ここで復調、誤り訂正等、再生信号をＭＰＥＧ２−ＰＳ信号（以下単にＰＳ信号と称することもある）へ変換するための処理が施される。
【００２７】
復調部１２２からのＰＳ信号は、ＰＳデコーダ１２３に供給されて、ここで、番組を構成する映像及び音声データが分離され、映像データがＳＴＤ（Ｓｙｓｔｅｍ Ｔａｒｇｅｔ Ｄｅｃｏｄｅｒ）１２４に供給され、音声データがＳＴＤ１２５に供給される。
【００２８】
さらに、ＰＳデコーダ１２３は、ＰＳ信号からＳＣＲを分離して、クロック制御部１２６に供給する。クロック制御部１２６は、入力されるＳＣＲによって周波数及び位相が制御され、送信側のＳＴＣに同期したシステムクロックを生成して、ビデオＭＰＥＧデコーダ１２７と、オーディオＭＰＥＧデコーダ１２８に供給する。
【００２９】
ビデオＭＰＥＧデコーダ１２７と、オーディオＭＰＥＧデコーダ１２８は、供給されるシステムクロックに基づいて、ＭＰＥＧのデコードをそれぞれ行ない、デコードされた映像データをフレームバッファ１２９を介して出力し、デコードされた音声データを出力遅延バッファ１３０を介して出力する。
【００３０】
図３は、本発明に係るシステムクロック制御装置の一実施の形態を示すブロック図である。図３のシステムクロック制御装置１４０では、ＰＣＲを基準信号としてＶＣＯのＰＬＬ制御を行うという技術をベースにして、さらにＭＰＥＧ２のデコーダ内に設けられている一時記憶手段としてのバッファ内に蓄積されている有効データ量を検知し、そのデータ量に、固有の数値パターンを発生する関数発生器の出力を加えた値に基づいてＶＣＯの発振周波数を制御する制御信号を得ている。
【００３１】
なお、ＭＰＥＧ２デコーダ内のバッファとしては、図１，２に示すようにデコード前の映像データを一時蓄えておくＳＴＤバッファ１０４，１２４を適用するものとする。ＭＰＥＧ２の規格書（ＩＳＯ／ＩＥＣ １３８１８−２ ： １９９５（Ｅ）の Ｔａｂｌｅ ８−１４）に、ＭＰ＠ＨＬ（Ｍａｉｎ Ｐｒｏｆｉｌｅ ａｔ Ｈｉｇｈ Ｌｅｖｅｌ）としてクラス分けされたデコーダには、映像用のＶＢＶ（Ｖｉｄｅｏ Ｂｕｆｆｅｒｉｎｇ Ｖｅｒｉｆｉｅｒ）バッファとして９，７８１，２４８［ｂｉｔ］のサイズが要求されることが記載されている。規格書でいうところのＶＢＶバッファと映像用のＳＴＤバッファとは略同等のものであるとすることができる。
【００３２】
図３におけるシステムクロック制御装置１４０は、発振出力をシステムクロックとして導出するＶＣＯ１４１を有する。さらにＰＣＲの値がロードされ、システムクロックをカウントしてＳＴＣを出力するカウンタ１４２を有し、出力されたＳＴＣをデコードタイミング制御部１４３に供給して、ＤＴＳ（Ｄｅｃｏｄｅ Ｔｉｍｅ Ｓｔａｍｐ）のタイミングをＳＴＣに同期させる。これによってデコードタイミングがＳＴＣに同期するように制御される。
【００３３】
また、デコード開始タイミングに合わせて、ＳＴＤバッファの蓄積データを読み出してデコーダに導出すべく、デコードタイミング制御部１４３の出力で、ＳＴＤバッファのデータの蓄積、読み出しを制御するＳＴＤバッファ制御部１４４を制御する。
【００３４】
ＳＴＤバッファ制御部１４４は、ＳＴＤバッファを制御すると共に、ＳＴＤバッファに蓄積されている有効データ量（バッファ残量）を求めてこれを関数発生部１４５に出力する。
関数発生部１４５は、ＳＴＤバッファ制御部１４４から出力されるバッファ残量に対応して固定パターンの関数を発生し、これをバッファ残量に加算してＬＰＦ／利得制御部１４６に出力する。ＬＰＦ／利得制御部１４６で、関数発生部１４５の出力をＶＣＯ１４１の発振周波数を制御するための直流電圧に変換する。
【００３５】
関数発生部１４５は、図４に示すように、ＭＰＥＧ２のデコーダのバッファ量に下限の閾値Ｌと上限の閾値Ｕを設定し、バッファ量が下限値Ｌ以下ならば負の値を、またバッファ量が上限値Ｕ以上なら正の値を、それぞれ固定パターンとして発生するように構成されている。
【００３６】
さて、ＭＰＥＧ２−ＴＳ信号のデコード処理の過程において、ＳＴＤバッファには一定のビットレートでＴＳビットストリームデータが入力され、ＳＴＣに同期したＤＴＳによってバッファからビットストリームデータが抜き取られる。ここでＤＴＳは、ＳＴＣカウンタのカウント値として記載されているため、受信機のシステムクロック周波数を変化させるとデコードを行なう時間が実際に変化することになる。
【００３７】
一方、送信されるデータは送信側のシステムクロックにしたがって送出されるので、伝送路に問題がなければ一定のビットレートでビットストリームデータが受信機に入力されることになる。送信機のシステムクロックが一定である場合に、受信機のシステムクロック周波数を下げるとＳＴＤバッファのデータ量が増加傾向になり、受信機のシステムクロック周波数を上げるとＳＴＤバッファのデータ量が減少傾向になることは容易に理解できる。
【００３８】
このように、ＳＴＤバッファのデータ量と、システムクロック周波数は互いに関連するものであり、ＳＴＤバッファのデータ量に関する情報をＰＬＬの制御要素として適用することで、システムクロックの周波数を制御してＳＴＤバッファがオーバーフローあるいはアンダーフローを起こさないようにすることができるものである。
【００３９】
なお、ＳＴＤバッファのデータ量を用いてシステムクロックのフィードバック制御を行うには注意すべき点がある。ＭＰＥＧ２システムでは映像のビットストリームデータには３種類のピクチャがあると定義され、それぞれＩピクチャ、Ｐピクチャ、Ｂピクチャと呼ばれている。フレーム内の情報のみで圧縮符号化が行われるＩピクチャが一般的に最も符号量が多く、過去のフレームを利用して圧縮を行うＰピクチャ、過去と未来の双方向フレームを利用して圧縮を行うＢピクチャの順に符号量が少なくなる。
【００４０】
映像用のビットストリームデータはＳＴＤバッファからピクチャ単位で抜き取られるため、局所的にはＳＴＤバッファ量は大きく変動している。またピクチャタイプや同じ種類のピクチャでも映像の内容によってピクチャ毎のデータ量は変動する。したがって、ＳＴＤバッファのデータ容量をシステムクロックのフィードバックに使うには、この瞬間的なバッファ量変動の影響をなくことが重要であり、大きな時定数の下でＳＴＤバッファ量の変動を平均的に捉える等の処置を施してからシステムクロックの制御に用いる必要がある。そのため、ある程度まとまった時間の単位でフィードバックをかけるような制御を行うようにすればよい。例えば５秒間の平均のＳＴＤバッファ量に対してシステムクロックにフィードバック制御を行うようにしてもよいし、あるいは分単位でフィードバック制御を行うことも可能である。
【００４１】
図５に、図３に示すシステムクロック制御装置で制御した場合のＳＴＤバッファのデータ残量の時間変化と、図１３に示す従来の回路で制御した場合のＳＴＤバッファのデータ残量の時間変化を示す。
図５において、縦軸はＳＴＤバッファ量［ｋ ｂｉｔ］を示し、横軸は時間［ｓｅｃ］を示す。ＳＴＤバッファ量が３，０００［ｋ ｂｉｔ］で固定され変化していないのが、従来の回路のものＸａである。また、開始から７，０００秒経過するまでに、３，０００［ｋ ｂｉｔ］から８，０００［ｋ ｂｉｔ］を超えるように変化しているものが、図３に示す装置でのシステムクロック制御によるＳＴＤバッファの残量変化Ｙａである。なお、図５では従来の回路でのＳＴＤバッファ量が略一定であって変化しないものと読めるが、実際には、開始から０．１秒程度の極短い時間で、ゼロから３，０００［ｋ ｂｉｔ］に変化しているものである。
【００４２】
図５に特性が表示された本発明の装置では、２４Ｍｂｐｓの伝送速度のＭＰ＠ＨＬの画像で３０フィールドを１ＧＯＰ（Ｇｒｏｕｐ ｏｆ Ｐｉｃｔｕｒｅｓ）としており、データ受信から８フィールド後にデコードを開始するモデルとしている。また、従来の回路は１ＧＯＰで０．５秒分のデータを消費するモデルとしているため、１ＧＯＰ内ではＳＴＤバッファの容量は変動するがマクロ的にみると幅をもった固定値と見なせるようなモデルとしている。
【００４３】
また、図５の本発明の装置によるＳＴＤバッファ残量の変化は、図６に示すようなステップ上の関数を作用させてシステムクロック制御を行った結果によるものである。図６は、縦軸にＶＣＯ発振周波数［ＭＨｚ］を規格の２７［ＭＨｚ］を１．０００００とし、それを中心に、１．０００００に対して０．９９９９０から１．０００１０まで、それぞれ±方向に０．００００２、０．００００５及び０．０００１０を取り、横軸方向にＳＴＤバッファのデータ容量を基準値の９，７８１，２４８［ｂｉｔ］からの変数として０．４，０．６，０．８，１．１，１．２，１．３を取ったものである。
【００４４】
その結果、図５に示すようにＳＴＤバッファ量が巨視的に見るとゆっくりとではあるが徐々に増加していき、バッファ量が高い値で制御が可能となることが理解できる。
図３に示す本発明のシステムクロック制御装置において、伝送開始直後はシステムクロック周波数を下げることで、デコード開始時間を遅らせてバッファ内のデータ量を少しずつ増加させる。ある程度までバッファ内のデータが溜まってきたら通常の制御（バッファ量によるフィードバックを０にする）を行う。
【００４５】
その際、図４に示す関数発生の例のように、更にデコーダのバッファのデータ量が増加して予め設定してある閾値を超える場合は、逆にシステムクロック周波数を減少させる方向に制御を行うようにしてもよい。なお、図４では関数を直線状のパターンを例として示しているが、図６のようにステップ状に変化するようなパターンや単調増加するような曲線パターンであってもよく、あるいは図７に示すように変化方向に対して履歴特性を持つパターンであっても構わない。図７において、Ｌ１，Ｌ２は下限の閾値であり、Ｕ１，Ｕ２が上限の閾値である。
【００４６】
図８に本発明のシステムクロック制御装置の他の実施の形態を示す。図８の実施の形態は、図１３に示す従来の回路と、図３に示す本発明の実施の形態を加え合わせた構成をしている。
すなわち、システムクロック制御装置１５０は、システムクロックを出力するＶＣＯ１５１と、ＰＣＲをロードしてＶＣＯ１５１の出力をカウントしＳＴＣを出力するカウンタ１５２と、ＳＴＣとＤＴＳからデコードタイミングを調整するデコードタイミング制御部１５３と、デコードタイミング制御部１５３の出力で、ＳＴＤバッファに蓄えられたデータの読み出しを制御して、データ残量を調整するＳＴＤバッファ制御部１５４と、ＳＴＤバッファ制御部１５４から与えられるＳＴＤバッファのデータ残量に対応させて、関数を発生させる関数発生器１５５を有し、それら構成は、図３のブロックと同じ構成である。
【００４７】
さらに、システムクロック制御装置１５０は、ＰＣＲとＳＴＣとを減算して両者の位相差を求める減算器１５６と、減算器１５６の出力に関数発生器１５５の出力を加算する加算器１５７と、加算器の出力を直流信号に変換してＶＣＯ１５１を制御する制御信号を得るＬＰＦ／利得制御部１５８を備える。ＶＣＯ１５１とカウンタ１５２と減算器１５６とＬＰＦ／利得制御部１５８は、図１３に示す従来の回路と同じ構成である。
【００４８】
ＭＰＥＧ２デコーダ内の一時記憶装置であるバッファ内に蓄積されている有効データ量（バッファ残量）に基づいて、関数発生器１５５で、図４に示す固有の数値パターンの関数を発生させ、これをＳＴＣとＰＣＲ間の位相差を求める減算器１５６の出力に加算して、ＰＬＬのフィードバック制御信号を得ているため、ストリームのデコード開始時間をそれ程遅らせることなく、デコードを開始することが可能となる。
【００４９】
図９に、図８に示す装置におけるＭＰＥＧ２デコーダのバッファ内の有効データ量の時間変化を示す。ここでもＭＰＥＧ２デコーダのバッファとしてデコード前のデータを一時貯めておくＳＴＤバッファを例にとる。図９では、図８の装置において受信するデータが、２４Ｍｂｐｓの一定レートによるＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｓｉｏｎ）画像データであり、さらに１ＧＯＰ単位でデータ受信量とＭＰＥＧ２デコーダからのデータ送出量が等しいモデルであることを想定している。
【００５０】
また図９では３０フィールドを１ＧＯＰとしており、データ受信から８フィールド後にデコードを開始するモデルとなっている。図９において、破線Ｘｂは従来回路におけるバッファ内の有効データ量の時間変化を示し、実線Ｙｂは図８に示す本発明の装置におけるバッファ内の有効データ量の時間変化を示している。
【００５１】
図９においては、効果を分かり易くする為、システムクロック周期を約２０％増加する（周波数としては約５／６に減少する）モデルとしての結果を表しているが、実際にこのシステムを組み込む場合は、システムクロック周波数の調整範囲を絞って適用するのが妥当である。従来の装置では、１ＧＯＰ内でＳＴＤバッファ量の変動があるが、全体としてみるとある固有幅でバッファ量が制御されている。本発明のシステムクロック制御を行った場合には、従来回路と比較して受信機側でのバッファ量制御が加わるため、ＳＴＤバッファ量が巨視的に見るとゆっくりとではあるが徐々に増加していき、バッファ量が高い値で制御が可能となる。
【００５２】
伝送開始直後はシステムクロック周波数を下げることで、デコード開始時間を遅らせてバッファ内のデータ量を少しずつ増加させる。ある程度までバッファ内のデータが溜まってきたら通常の制御（バッファ量によるフィードバックを０にする）を行う。
【００５３】
図４に示す特性の関数発生器の例のように、更にデコーダのバッファのデータ量が増加して予め設定してある閾値を超える場合は、逆に、システムクロック周波数を減少させる方向に制御を行うようにしてもよい。
図８に示す装置における関数発生器１５５は、その発生する関数の特性が図４に示すように直線状のパターンであるものであるが、それに限定されるものではなく、図６に示すようにステップ状に変化するようなパターンや単調増加するような曲線パターン、あるいは図７に示すように変化方向に対して履歴特性を持たせても構わない。
【００５４】
また、図８において加算器を、従来のＰＣＲのフィードバック制御のみによる制御あるいはＭＰＥＧ２デコーダのバッファ容量によるフィードバック制御のどちらか一方のみを選択して加算することも可能である。例えば、ネットワーク上の伝送品質が悪くＰＣＲパケットデータがＭＰＥＧ２規格の２７ＭＨｚ±３０ｐｐｍを満たさず大きくずれるような場合には、ＭＰＥＧ２デコーダのバッファ量によるフィードバック制御のみを使ってシステムクロック制御を行うことが可能である。
【００５５】
次に、本発明の装置のさらに他の実施の形態について説明する。図１０の実施の形態では、受信機１６０は、従来の装置に対して、ＳＴＤバッファのデータ残量に対応して固定パターンの関数を発生する関数発生器１６５が追加されていると共に、最初のＳＴＤタイミングを検出するＳＴＤタイミング検出回路１６７と、ＳＴＤタイミング検出回路１６７によって制御されるゲート１６６と、ゲート１６６の出力を減算器の出力に加算する加算器１６４が追加されている。
【００５６】
すなわち、システムクロックを生成するＶＣＯ１６１と、ＰＣＲがロードされ、システムクロックをカウントしてＳＴＣを出力するカウンタ１６２と、カウンタ１６２の出力をＰＣＲと比較して、位相差情報を得て加算器１６９に導出する減算器１６３と、加算器１６４の出力を直流の制御信号として得るＬＰＦ／利得制御部１６８を備える。
【００５７】
図１０に示す装置においては、最初のＳＴＤが検出されたら、ゲート１６６を開いて、関数発生器１６５で発生されたバッファ内のデータ量に基づく関数を加算器１６４に加えて、減算器１６３の出力に加算するように動作する。
この結果、ＳＴＤを検出してデコードを開始するまでは従来装置と同じシステムクロックの制御を行い、デコード開始後は、バッファ内のデータ量に基づいてシステムクロックの周波数を制御するように動作するものである。この装置では、ＴＳ信号の伝送開始から最初のデコードまでは、システムクロックの周波数が従来回路と全く同じように制御されるため、デコード開始時刻を従来回路と全く同一とすることができる。
【００５８】
図１１に、図１０に示す装置におけるＭＰＥＧ２デコーダのバッファ内の有効データ量の時間変化を示す。図１１に示すように、初期段階においてＳＴＤバッファ量のフィードバックによらない、通常の制御期間が設定されていることが明白に示されている。図１１において、破線Ｘｃは従来回路におけるバッファ内の有効データ量の時間変化を示し、実線Ｙｃは図１０に示す本発明の装置におけるバッファ内の有効データ量の時間変化を示している。
【００５９】
図１２は、図３に示す、本発明の装置の動作を説明するフローチャートである。図１２において、ステップＳ２０１で開始され、ステップＳ２０２でＭＰＥＧデコード処理化か否かの判定がなされ、ＭＰＥＧデコード処理である場合、ステップＳ２０３に移って、ＳＴＤバッファにビットストリームデータを入力する。
【００６０】
次いで、ステップＳ２０４において、入力されたビットストリームデータがＰＣＲ値を含んだ最初のＴＳパケットかどうかの判定を行なう。ＰＣＲ値を含んだ最初のＴＳパケットの場合は、ステップＳ２０６において、ＰＬＬに組み込まれるＶＣＯの出力を計測するカウンタ（ＳＴＣカウンタ）にＰＣＲ値をロードすると共に、ステップＳ２０７においてＳＴＣカウンタでＶＣＯの出力を計測し、ＳＴＣカウンタに加算する。
【００６１】
入力されたビットストリームデータがＰＣＲ値を含んだ最初のＴＳパケットでない場合、ステップＳ２０５でＰＣＲが不連続であることを示すフラグが立っているか否かの判定を行ない、フラグが立っていなければステップＳ２０６に進み、フラグが立っていれば、ステップＳ２０６を飛ばしてステップＳ２０７の処理に移る。
【００６２】
次いでステップＳ２０８において、ＳＴＣカウンタの値が、ＤＴＳと等しいかそれより大きくなったことを判定し、すなわちデコード開始タイミングになったことを判定し、条件を満たす場合にステップＳ２０９でデコード開始タイミングに合せて、ＳＴＤバッファに蓄積されたビットストリームデータを読出して、後段のＭＰＥＧ２デコーダ（ビデオデコーダ及びオーディオデコーダ）に送る。ＳＴＣカウンタの値が、ＤＴＳより小さい場合にはステップＳ２０３に戻る。
【００６３】
次に、ステップＳ２１０でＳＴＤバッファの有効データ量を求め、ステップＳ２１１で、求めた有効データ量に基づいて、ＰＬＬフィードバック制御信号を得てＶＣＯの発振周波数を制御する。次に、ステップＳ２１２でＭＰＥＧデコード処理が終了か否かの判定がなされ、終了していないと判定された際に、ステップＳ２０３に戻る。ステップＳ２０２でＭＰＥＧデコード処理でないと判定された場合、またはステップＳ２１１でＭＰＥＧデコード処理が終了したと判定された場合には、ステップＳ２１３で処理を終了する。
【００６４】
以上のように本発明によれば、ＭＰＥＧ２のシステムクロックを生成するＰＬＬ回路に組み込まれ、発振出力としてシステムクロックを出力するＶＣＯを、ＭＰＥＧ２のデコード処理部に内蔵され、ビットストリームデータがデコードされる前に一時的に蓄えられるバッファの有効データ量（バッファ残量）を検出してそれに基づいて、ＰＬＬフィードバック制御信号を得るように構成したことにより、ＰＣＲパケットをシステムクロック生成用のＰＬＬの基準として適用することが困難な場合であっても、ＰＬＬを的確に制御することができ、ビットストリームを問題なくデコードすることができるシステムクロックを得ることができるものである。また、デコーダ内のバッファにオーバーフローやアンダーフローが発生することを防ぐことができるものである。
【００６５】
【発明の効果】
以上のように、本発明によれば、ＰＣＲパケットをシステムクロック生成用のＰＬＬの基準として適用することが困難な場合であっても、デコード部に存在するバッファの有効データ量に基づいて、システムクロックを生成するようにしたので、ビットストリームを問題なくデコードすることができるシステムクロックを得ることができるものである。
【図面の簡単な説明】
【図１】本発明のシステムクロック制御装置が組み込まれるストリーム受信機の一実施の形態の要部を示す回路ブロック図。
【図２】本発明のシステムクロック制御装置が組み込まれるストリーム受信機の他の実施の形態の要部を示す回路ブロック図。
【図３】本発明に係るシステムクロック制御装置の一実施の形態を示す回路ブロック図。
【図４】図３に示す装置の要部の動作を説明するための特性図。
【図５】図３に示す装置の動作を説明するための特性図。
【図６】図３に示す装置の動作を説明するための特性図。
【図７】図３に示す装置の要部の動作を説明するための特性図。
【図８】本発明に係るシステムクロック制御装置の他の実施の形態を示す回路ブロック図。
【図９】図８に示す装置の動作を説明するための特性図。
【図１０】本発明に係るシステムクロック制御装置のさらに他の実施の形態を示す回路ブロック図。
【図１１】図１０に示す装置の動作を説明するための特性図。
【図１２】本発明に係る装置の動作を説明するためのフローチャート。
【図１３】従来のシステムクロック生成回路を示す回路ブロック図。
【符号の説明】
１４１，１５１，１６１…ＶＣＯ
１４２，１５２，１６２…カウンタ
１４３，１５３…デコードタイミング制御部
１４４，１５４…ＳＴＤバッファ制御部
１４５，１５５，１６６…関数発生部
１４６，１５８，１６５…ＬＰＦ／利得制御部
１５６，１６３…減算器
１６４…加算器
１６７…最初のＤＴＳタイミング検出器
１６８…ゲート
Claims (10)
- トランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスポートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生する数値情報発生手段と、
発振周波数を制御可能な発振器を備え、この発振器の発振出力に基づいてシステムクロックを得るシステムクロック生成手段と、
前記発振器の発振周波数を前記数値情報発生手段で発生される数値情報に基づいて制御するフィードバックループを備えた発振器制御手段と、
を具備したことを特徴とするストリーム受信機のシステムクロック制御装置。 - 前記受信手段は、前記トランスポートストリームに含まれる時間基準情報を抽出する手段を備え、
前記発振器制御手段は、前記時間基準情報を読み込むと共に前記発振器の出力を計数し、前記バッファに蓄えたデータをデコーダに送り出すための信号を出力するカウンタを含むものであることを特徴とする請求項１に記載のストリーム受信機のシステムクロック制御装置。 - 前記トランスポートストリーム信号がＭＰＥＧ２のトランスポートストリーム信号であり、前記時間基準情報がＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）またはＳＣＲ（Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）であり、前記カウンタの出力がＳＴＣ（Ｓｙｓｔｅｍ Ｔｉｍｅ Ｃｌｏｃｋ）であることを特徴とする請求項２に記載のストリーム受信機のシステムクロック制御装置。
- ＭＰＥＧ２のトランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記受信したトランスポートストリーム信号から、ＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）またはＳＣＲ（Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）と、ＤＴＳ（Ｄｅｃｏｄｉｎｇ Ｔｉｍｅ Ｓｔａｍｐ）を抽出する手段と、
発振周波数が制御可能であり、発振出力に基づいて前記トランスポートストリーム信号を処理するためのシステムクロックを出力する発振器と、
前記ＰＣＲまたはＳＣＲが所定周期で読み込まれると共に、前記発振器の発振出力を計数するカウンタと、
このカウンタの出力と前記ＤＴＳに基づいて前記デコーダによるデコードタイミングを制御するデコードタイミング制御手段と、
前記カウンタの出力に基づいて、前記バッファに蓄えられたトランスポートストリーム信号を前記デコーダに送り出すバッファ制御手段と、
前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生する数値情報発生手段と、
前記発振器の発振周波数を前記数値情報発生手段で発生される数値情報に基づいて制御する制御手段と、
を具備したことを特徴とするストリーム受信機のシステムクロック制御装置。 - ＭＰＥＧ２のトランスポートストリーム信号を受信する受信手段と、
前記受信したトランスポートストリーム信号を一時蓄積して、当該トランスボートストリーム信号をデコードするデコーダに出力するバッファ手段と、
前記受信したトランスポートストリーム信号から、ＰＣＲ（Ｐｒｏｇｒａｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）またはＳＣＲ（Ｓｙｓｔｅｍ Ｃｌｏｃｋ Ｒｅｆｅｒｅｎｃｅ）を抽出する手段と、
発振周波数が制御可能であり、発振出力に基づいて前記トランスポートストリーム信号を処理するためのシステムクロックを出力する発振器と、
前記ＰＣＲまたはＳＣＲが所定周期で読み込まれると共に、前記発振器の発振出力を計数するカウンタと、このカウンタの出力を前記ＰＣＲまたは、ＳＣＲと比較し、その差に基づいて前記発振器を制御するための第１の制御信号を生成する第１の制御信号生成手段と、
前記カウンタの出力に基づいて前記バッファに蓄えられたトランスポートストリーム信号を読み出すと共に、前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した数値情報を発生し、この数値情報に基づいて前記発振器を制御するための第２の制御信号を生成する第２の制御信号生成手段と、
前記第１の制御信号と第２の制御信号によって前記発振器の発振周波数を制御する制御手段と、
を具備したことを特徴とするストリーム受信機のシステムクロック制御装置。 - 前記システムクロック制御手段は、前記第１の制御信号と第２の制御信号を、選択的に切換えて前記発振器を制御するものであることを特徴とする請求項５に記載のストリーム受信機のシステムクロック制御装置。
- 前記システムクロック制御手段は、前記トランスポートストリーム信号のデコードの開始から所定期間は前記第１の制御信号でのみ前記発振器を制御するものであることを特徴とする請求項５に記載のストリーム受信機のシステムクロック制御装置。
- 前記数値情報発生手段は、前記バッファ手段における前記トランスポートストリーム信号のデータ量に関連した固定パターンの関数を発生する関数発生器でなることを特徴とする請求項１乃至７のいずれかに記載のストリーム受信機のシステムクロック制御装置。
- トランスポートストリーム信号を受信するステップと、
前記受信したトランスポートストリーム信号をバッファに一時蓄積して、当該トランスポートストリーム信号をデコードするデコーダに出力するステップと、
前記バッファにおける前記トランスポートストリーム信号のデータ量に関連した数値情報を発生するステップと、
発振周波数を制御可能な発振器の発振出力に基づいてシステムクロックを生成するステップと、
前記発振器の発振周波数を、フィードバックループにより、前記数値情報に基づいて制御するステップと、
を具備したことを特徴とするストリーム受信機のシステムクロック制御方法。 - 前記数値情報は、前記バッファにおけるデータ量に関連した固定パターンの関数でなることを特徴とする請求項９に記載のストリーム受信機のシステムクロック制御方法。
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| JP2008067179A (ja) * | 2006-09-08 | 2008-03-21 | Sharp Corp | 受信装置および符号化データ再生方法 |
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| JP4212404B2 (ja) | 2009-01-21 |
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