JP3055402B2 - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JP3055402B2 JP3055402B2 JP6232890A JP23289094A JP3055402B2 JP 3055402 B2 JP3055402 B2 JP 3055402B2 JP 6232890 A JP6232890 A JP 6232890A JP 23289094 A JP23289094 A JP 23289094A JP 3055402 B2 JP3055402 B2 JP 3055402B2
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- Television Signal Processing For Recording (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、画像信号をディジタル
記録する場合、ジッターや疑似同期信号を持った（非標
準）映像信号にも対応可能な映像信号処理装置に関する
ものである。
記録する場合、ジッターや疑似同期信号を持った（非標
準）映像信号にも対応可能な映像信号処理装置に関する
ものである。
【０００２】
【従来の技術】近年、映像信号をディジタル化して記録
再生するＤ１，Ｄ２及びＤ３ビデオテープレコーダ（以
下、ＶＴＲと略す。）等が開発されている。また、民生
用機器として、ディジタル静止画を記録再生できるビデ
オフロッピーや、ディジタル動画を記録できるＶＴＲの
開発が進んでいる。民生用ディジタルＶＴＲの開発例と
してはテレビジョン学会誌（Ｖｏｌ．４５ Ｎｏ．７
ｐｐ８１３〜８１９ １９９１）記載の数例がある。こ
れらディジタルＶＴＲは基本的にジッタや同期信号の安
定した標準信号を記録対象に開発されている。
再生するＤ１，Ｄ２及びＤ３ビデオテープレコーダ（以
下、ＶＴＲと略す。）等が開発されている。また、民生
用機器として、ディジタル静止画を記録再生できるビデ
オフロッピーや、ディジタル動画を記録できるＶＴＲの
開発が進んでいる。民生用ディジタルＶＴＲの開発例と
してはテレビジョン学会誌（Ｖｏｌ．４５ Ｎｏ．７
ｐｐ８１３〜８１９ １９９１）記載の数例がある。こ
れらディジタルＶＴＲは基本的にジッタや同期信号の安
定した標準信号を記録対象に開発されている。
【０００３】以下に、従来の映像信号処理装置について
説明する。図４は、従来の映像信号処理装置のブロック
図である。同図において、５０は映像信号の入力端子、
５１は入力映像信号から水平同期信号及び垂直同期信号
を分離する同期分離器、５２は水平同期信号と垂直同期
信号に基づき基準信号を生成する制御信号生成器、５３
は基準信号を入力とし、その変動に追従して位相及び周
波数同期したクロックを生成するＰＬＬ器、５４は入力
映像信号をアナログ−ディジタル変換するアナログ−デ
ィジタル変換器（以下Ａ／Ｄ変換器と略す。）、５５は
データを蓄積する為のメモリ、５６は基準信号に基づき
メモリ５５への書き込みを制御するライト制御器、５７
は基準信号に基づきメモリ５５から蓄積されたデータの
読み出しを制御するリ−ド制御器、５８はメモリ５５か
ら出力されたデータに各種のディジタル信号処理を施す
信号処理器、５９は信号処理器５８の出力信号が供給さ
れる出力端子、６０は磁気ヘッドと記録媒体の相対位置
を制御する基準信号が供給される出力端子である。
説明する。図４は、従来の映像信号処理装置のブロック
図である。同図において、５０は映像信号の入力端子、
５１は入力映像信号から水平同期信号及び垂直同期信号
を分離する同期分離器、５２は水平同期信号と垂直同期
信号に基づき基準信号を生成する制御信号生成器、５３
は基準信号を入力とし、その変動に追従して位相及び周
波数同期したクロックを生成するＰＬＬ器、５４は入力
映像信号をアナログ−ディジタル変換するアナログ−デ
ィジタル変換器（以下Ａ／Ｄ変換器と略す。）、５５は
データを蓄積する為のメモリ、５６は基準信号に基づき
メモリ５５への書き込みを制御するライト制御器、５７
は基準信号に基づきメモリ５５から蓄積されたデータの
読み出しを制御するリ−ド制御器、５８はメモリ５５か
ら出力されたデータに各種のディジタル信号処理を施す
信号処理器、５９は信号処理器５８の出力信号が供給さ
れる出力端子、６０は磁気ヘッドと記録媒体の相対位置
を制御する基準信号が供給される出力端子である。
【０００４】以上のように構成された映像信号処理装置
について、以下その動作を図４を用いて説明する。
について、以下その動作を図４を用いて説明する。
【０００５】入力端子５０に入力された映像信号は同期
分離器５１に供給され、水平同期信号及び垂直同期信号
が分離される。制御信号生成器５２は分離された同期信
号から基準信号を生成する。この基準信号はＰＬＬ器５
３に供給され、入力映像信号に同期したクロックがつく
られる。入力端子５０に供給された映像信号はＡ／Ｄ変
換器５４でこのクロック（ＰＬＬ器５３出力のクロッ
ク）を用いてディジタル信号に変換される。Ａ／Ｄ変換
器５４の出力信号はライト制御器５６から出力される書
き込み制御信号に基づいてメモリ５５に格納される。な
おこの書き込み制御信号は基準信号に基づいて生成され
る。メモリ５５からのデータの読み出しは、同様に基準
信号からリ−ド制御器５７が生成した読み出し制御信号
に基づいて行われる。メモリ５５から読み出されたデー
タは順次信号処理器５８に供給され、シャフリング,圧
縮,誤り訂正,変調等の各種ディジタル処理が行われる。
ディジタル信号処理された信号は出力端子５９から出力
される。
分離器５１に供給され、水平同期信号及び垂直同期信号
が分離される。制御信号生成器５２は分離された同期信
号から基準信号を生成する。この基準信号はＰＬＬ器５
３に供給され、入力映像信号に同期したクロックがつく
られる。入力端子５０に供給された映像信号はＡ／Ｄ変
換器５４でこのクロック（ＰＬＬ器５３出力のクロッ
ク）を用いてディジタル信号に変換される。Ａ／Ｄ変換
器５４の出力信号はライト制御器５６から出力される書
き込み制御信号に基づいてメモリ５５に格納される。な
おこの書き込み制御信号は基準信号に基づいて生成され
る。メモリ５５からのデータの読み出しは、同様に基準
信号からリ−ド制御器５７が生成した読み出し制御信号
に基づいて行われる。メモリ５５から読み出されたデー
タは順次信号処理器５８に供給され、シャフリング,圧
縮,誤り訂正,変調等の各種ディジタル処理が行われる。
ディジタル信号処理された信号は出力端子５９から出力
される。
【０００６】制御信号生成器５２は入力映像信号中の垂
直同期信号を用いサーボ回路の基準信号を生成し、出力
端子６０に出力する。映像信号を高能率符号化して記録
／再生する映像信号処理装置はサーボ回路が磁気ヘッド
と記録媒体（テープやディスク）の相対位置を制御する
（図４には図示せず）。そして、出力端子５９から出力
されたデータをテープやディスク等の記録媒体のあらか
じめ決められた位置に記録する。
直同期信号を用いサーボ回路の基準信号を生成し、出力
端子６０に出力する。映像信号を高能率符号化して記録
／再生する映像信号処理装置はサーボ回路が磁気ヘッド
と記録媒体（テープやディスク）の相対位置を制御する
（図４には図示せず）。そして、出力端子５９から出力
されたデータをテープやディスク等の記録媒体のあらか
じめ決められた位置に記録する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、映像信号として、非標準信号（疑似同
期信号を有する映像信号、大きなジッターを持った映像
信号、水平周波数と垂直周波数が正規の関係にない映像
信号、家庭用ＶＴＲを再生した信号の様に水平同期信号
に不連続（スキュー）を持った信号、家庭用ムービーＶ
ＴＲで撮影中時々起こる大きな振動が加えられ同期乱れ
が発生した状態で記録したテープを再生した信号等）が
入力された時に、水平周波数と垂直周波数とクロック周
波数の３者の同期がとれないため、メモリ５５からの読
み出しにおいて、入力映像信号に対するデータの相対変
動が大きくなり、安定した信号処理を行うことができな
くなるという問題を有していた。また同期分離器５１で
分離した同期信号内から正規の信号を抽出したり、抜け
た同期信号を正規の位置に挿入する処理が安定に行えな
いという問題点を有していた。
従来の構成では、映像信号として、非標準信号（疑似同
期信号を有する映像信号、大きなジッターを持った映像
信号、水平周波数と垂直周波数が正規の関係にない映像
信号、家庭用ＶＴＲを再生した信号の様に水平同期信号
に不連続（スキュー）を持った信号、家庭用ムービーＶ
ＴＲで撮影中時々起こる大きな振動が加えられ同期乱れ
が発生した状態で記録したテープを再生した信号等）が
入力された時に、水平周波数と垂直周波数とクロック周
波数の３者の同期がとれないため、メモリ５５からの読
み出しにおいて、入力映像信号に対するデータの相対変
動が大きくなり、安定した信号処理を行うことができな
くなるという問題を有していた。また同期分離器５１で
分離した同期信号内から正規の信号を抽出したり、抜け
た同期信号を正規の位置に挿入する処理が安定に行えな
いという問題点を有していた。
【０００８】本発明は上記従来の問題点を解決するもの
で、入力映像信号に大きな変動や疑似同期信号が含まれ
ていても、安定に同期信号成分を抽出し、データのメモ
リへの書き込み、読み出しを安定に行う事を可能にす
る。そして、以後のディジタル信号処理を確実に行いか
つ記録媒体への記録を安定に行うことができる映像信号
処理装置を提供することを目的とする。
で、入力映像信号に大きな変動や疑似同期信号が含まれ
ていても、安定に同期信号成分を抽出し、データのメモ
リへの書き込み、読み出しを安定に行う事を可能にす
る。そして、以後のディジタル信号処理を確実に行いか
つ記録媒体への記録を安定に行うことができる映像信号
処理装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明の映像信号処理装置は一定周波数のクロックＡ
を生成するクロック生成器と、クロックＡを用い水平基
準信号と垂直基準信号とを生成する制御信号生成器と、
水平基準信号の立ち上がりまたは立ち下がりエッジに基
づきクロックＡを位相シフトしクロックＢを出力する選
択器と、入力映像信号をクロックＢを用いてアナログ−
ディジタル変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出
力信号をクロックＡでラッチする位相変換器と、位相変
換器の出力信号を一時記憶するメモリと、垂直基準信号
に同期したクロックＤを生成するＰＬＬ器と、水平同期
信号を基準にクロックＡからメモリの書き込み信号を生
成するライト制御器と、クロックＤからメモリの読み出
し信号を生成するリ−ド制御器と、メモリから出力され
たデータをクロックＤを用いて各種ディジタル処理する
信号処理器とを持つ構成を有している。
に本発明の映像信号処理装置は一定周波数のクロックＡ
を生成するクロック生成器と、クロックＡを用い水平基
準信号と垂直基準信号とを生成する制御信号生成器と、
水平基準信号の立ち上がりまたは立ち下がりエッジに基
づきクロックＡを位相シフトしクロックＢを出力する選
択器と、入力映像信号をクロックＢを用いてアナログ−
ディジタル変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出
力信号をクロックＡでラッチする位相変換器と、位相変
換器の出力信号を一時記憶するメモリと、垂直基準信号
に同期したクロックＤを生成するＰＬＬ器と、水平同期
信号を基準にクロックＡからメモリの書き込み信号を生
成するライト制御器と、クロックＤからメモリの読み出
し信号を生成するリ−ド制御器と、メモリから出力され
たデータをクロックＤを用いて各種ディジタル処理する
信号処理器とを持つ構成を有している。
【００１０】またこの目的を達成するために本発明の映
像信号処理装置は一定周波数のクロックＡを生成するク
ロック生成器と、クロックＡを用い水平基準信号と垂直
基準信号とを生成する制御信号生成器と、水平基準信号
に同期したクロックＢを生成する第１のＰＬＬ器と、入
力映像信号をクロックＢを用いてアナログ−ディジタル
変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号を一
時記憶するメモリと、垂直基準信号に同期したクロック
Ｄを生成する第２のＰＬＬ器と、水平同期信号を基準に
クロックＡからメモリの書き込み信号を生成するライト
制御器と、クロックＤからメモリの読み出し信号を生成
するリ−ド制御器と、メモリから出力されたデータをク
ロックＤを用いて各種ディジタル処理する信号処理器と
を持つ構成を有している。
像信号処理装置は一定周波数のクロックＡを生成するク
ロック生成器と、クロックＡを用い水平基準信号と垂直
基準信号とを生成する制御信号生成器と、水平基準信号
に同期したクロックＢを生成する第１のＰＬＬ器と、入
力映像信号をクロックＢを用いてアナログ−ディジタル
変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号を一
時記憶するメモリと、垂直基準信号に同期したクロック
Ｄを生成する第２のＰＬＬ器と、水平同期信号を基準に
クロックＡからメモリの書き込み信号を生成するライト
制御器と、クロックＤからメモリの読み出し信号を生成
するリ−ド制御器と、メモリから出力されたデータをク
ロックＤを用いて各種ディジタル処理する信号処理器と
を持つ構成を有している。
【００１１】またこの目的を達成するために本発明の映
像信号処理装置は一定周波数のクロックＡを生成するク
ロック生成器と、クロックＡを用い水平基準信号と垂直
基準信号とを生成する制御信号生成器と、水平基準信号
に同期したクロックＢを生成する第１のＰＬＬ器と、水
平基準信号の立ち上がりまたは立ち下がりエッジに基づ
き第１のＰＬＬ器の出力信号を位相シフトしてクロック
Ｃを生成する選択器と、入力映像信号をクロックＣを用
いてアナログ−ディジタル変換するＡ／Ｄ変換器と、Ａ
／Ｄ変換器の出力信号をクロックＢでラッチする位相変
換器と、位相変換器の出力信号を一時記憶するメモリ
と、垂直基準信号に同期したクロックＤを生成する第２
のＰＬＬ器と、水平同期信号を基準にクロックＢからメ
モリの書き込み信号を生成するライト制御器と、クロッ
クＤからメモリの読み出し信号を生成するリ−ド制御器
と、メモリから出力されたデータをクロックＤを用いて
各種ディジタル処理する信号処理器とを持つ構成を有し
ている。
像信号処理装置は一定周波数のクロックＡを生成するク
ロック生成器と、クロックＡを用い水平基準信号と垂直
基準信号とを生成する制御信号生成器と、水平基準信号
に同期したクロックＢを生成する第１のＰＬＬ器と、水
平基準信号の立ち上がりまたは立ち下がりエッジに基づ
き第１のＰＬＬ器の出力信号を位相シフトしてクロック
Ｃを生成する選択器と、入力映像信号をクロックＣを用
いてアナログ−ディジタル変換するＡ／Ｄ変換器と、Ａ
／Ｄ変換器の出力信号をクロックＢでラッチする位相変
換器と、位相変換器の出力信号を一時記憶するメモリ
と、垂直基準信号に同期したクロックＤを生成する第２
のＰＬＬ器と、水平同期信号を基準にクロックＢからメ
モリの書き込み信号を生成するライト制御器と、クロッ
クＤからメモリの読み出し信号を生成するリ−ド制御器
と、メモリから出力されたデータをクロックＤを用いて
各種ディジタル処理する信号処理器とを持つ構成を有し
ている。
【００１２】
【作用】本発明は上記した構成により、入力信号内から
周波数の安定したクロックを用い疑似同期信号を除去し
た後、水平及び垂直基準信号を生成する。その後、入力
信号を水平基準信号に同期した応答性の速いクロック生
成回路で生成されたクロックでディジタル信号に変換し
てメモリへ書き込み。メモリからの読み出し及びその後
の各種ディジタル信号処理は垂直基準信号に同期し、か
つ応答性の比較的遅いクロック生成器で生成されたクロ
ックで行うことで、非標準信号（疑似同期信号を有する
映像信号や大きなジッターを持った映像信号、水平周波
数と垂直周波数が正規の関係にない映像信号）が供給さ
れた場合も安定に処理することが可能になる。
周波数の安定したクロックを用い疑似同期信号を除去し
た後、水平及び垂直基準信号を生成する。その後、入力
信号を水平基準信号に同期した応答性の速いクロック生
成回路で生成されたクロックでディジタル信号に変換し
てメモリへ書き込み。メモリからの読み出し及びその後
の各種ディジタル信号処理は垂直基準信号に同期し、か
つ応答性の比較的遅いクロック生成器で生成されたクロ
ックで行うことで、非標準信号（疑似同期信号を有する
映像信号や大きなジッターを持った映像信号、水平周波
数と垂直周波数が正規の関係にない映像信号）が供給さ
れた場合も安定に処理することが可能になる。
【００１３】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１４】図１は、本発明の第１の実施例における映
像信号処理装置のブロック図を示すものである。
像信号処理装置のブロック図を示すものである。
【００１５】同図において、１は映像信号の入力端子、
２は入力映像信号から水平同期信号及び垂直同期信号を
分離する同期分離器、３は水晶発振子を内蔵したクロッ
ク生成器で出力信号は分周器４で分周される。５は保護
器で同期分離器２で検出された同期信号から疑似同期信
号を除去したり、抜けた同期信号を挿入する。６は水平
及び垂直基準信号を生成する制御信号生成器、７はクロ
ック生成器３から供給された信号の位相を保護器５から
出力されたｈｄ信号に基づき遅延するクロック選択器
で、クロック選択器７の出力信号は分周器８で分周され
た後、Ａ／Ｄ変換器９に供給される。１０は入力信号を
位相の異なるクロックで再ラッチする位相変換器、１１
はメモリ１２への書き込みを制御するライト制御器、１
３は制御信号生成器６から出力された垂直基準信号に同
期したクロックを生成するＰＬＬ器で、生成されたクロ
ックは分周器１４で分周される。１５はメモリ１２から
デ−タの読み出しを制御するリ−ド制御器である。メモ
リ１２から読みだされた信号は信号処理器１６で各種デ
ィジタル処理がなされた後、シリンダ１７に搭載された
磁気ヘッド１８ａ，１８ｂによりテ−プ１９上に記録さ
れる。２０はシリンダ１７の回転及びテ−プ１９の走行
を行う駆動器、２１ａ，２１ｂはガイドピンである。
２は入力映像信号から水平同期信号及び垂直同期信号を
分離する同期分離器、３は水晶発振子を内蔵したクロッ
ク生成器で出力信号は分周器４で分周される。５は保護
器で同期分離器２で検出された同期信号から疑似同期信
号を除去したり、抜けた同期信号を挿入する。６は水平
及び垂直基準信号を生成する制御信号生成器、７はクロ
ック生成器３から供給された信号の位相を保護器５から
出力されたｈｄ信号に基づき遅延するクロック選択器
で、クロック選択器７の出力信号は分周器８で分周され
た後、Ａ／Ｄ変換器９に供給される。１０は入力信号を
位相の異なるクロックで再ラッチする位相変換器、１１
はメモリ１２への書き込みを制御するライト制御器、１
３は制御信号生成器６から出力された垂直基準信号に同
期したクロックを生成するＰＬＬ器で、生成されたクロ
ックは分周器１４で分周される。１５はメモリ１２から
デ−タの読み出しを制御するリ−ド制御器である。メモ
リ１２から読みだされた信号は信号処理器１６で各種デ
ィジタル処理がなされた後、シリンダ１７に搭載された
磁気ヘッド１８ａ，１８ｂによりテ−プ１９上に記録さ
れる。２０はシリンダ１７の回転及びテ−プ１９の走行
を行う駆動器、２１ａ，２１ｂはガイドピンである。
【００１６】以上のように構成された第１の実施例の映
像信号処理装置について、以下その動作を説明する。
像信号処理装置について、以下その動作を説明する。
【００１７】入力端子１に入力された映像信号（輝度信
号及びＢ−Ｙ、Ｒ−Ｙの式差信号）は同期分離器２で水
平同期信号と垂直同期信号が分離され、保護器５に供給
される。クロック生成器３は水晶振動子を用いて２７Ｍ
Ｈｚの周波数的に非常に安定した信号を生成する。そし
て、生成された信号は分周器４に供給され２分周され
る。保護器５は分周器４で生成されたクロックＡ（１
３.５ＭＨｚ）を用いて疑似同期信号の除去や同期信号
抜け時の同期信号の挿入処理を行う。保護器５は２％以
内の水平同期信号の変動までは保護しつつ、水平同期信
号の立ち下がりエッジ情報をｈｄ信号としてクロック選
択器７に出力する。保護器５でジッタやノイズに対する
保護が掛けられた水平及び垂直同期信号は制御信号生成
器６に送られる。制御信号生成器６はこれら同期信号の
タイミングを調節し、水平基準信号と垂直基準信号を生
成する。
号及びＢ−Ｙ、Ｒ−Ｙの式差信号）は同期分離器２で水
平同期信号と垂直同期信号が分離され、保護器５に供給
される。クロック生成器３は水晶振動子を用いて２７Ｍ
Ｈｚの周波数的に非常に安定した信号を生成する。そし
て、生成された信号は分周器４に供給され２分周され
る。保護器５は分周器４で生成されたクロックＡ（１
３.５ＭＨｚ）を用いて疑似同期信号の除去や同期信号
抜け時の同期信号の挿入処理を行う。保護器５は２％以
内の水平同期信号の変動までは保護しつつ、水平同期信
号の立ち下がりエッジ情報をｈｄ信号としてクロック選
択器７に出力する。保護器５でジッタやノイズに対する
保護が掛けられた水平及び垂直同期信号は制御信号生成
器６に送られる。制御信号生成器６はこれら同期信号の
タイミングを調節し、水平基準信号と垂直基準信号を生
成する。
【００１８】クロック選択器７はクロック生成器３から
供給された２７ＭＨｚの信号を２ｎｓ単位に遅延し、そ
の遅延した信号群の中から保護器５から出力されたｈｄ
信号の立ち下がりエッジと最も立ち上がりエッジの位相
の近い信号を選択し分周器８に出力する。この処理によ
り、ＰＬＬ器では得られない速い応答性が得られる。分
周器８の出力信号Ｂ（１３.５ＭＨｚ）を用い入力端子
１に供給された輝度信号及び式差信号はＡ／Ｄ変換器９
でディジタル信号に変換される。Ａ／Ｄ変換器９の出力
信号は位相変換器１０で位相の異なるクロックＡでラッ
チされる。位相変換器１０の出力信号は、水平基準信号
及びクロックＡを用いライト制御器１１が生成した書き
込み信号ｗｒに基づきメモリ１２に書き込まれる。
供給された２７ＭＨｚの信号を２ｎｓ単位に遅延し、そ
の遅延した信号群の中から保護器５から出力されたｈｄ
信号の立ち下がりエッジと最も立ち上がりエッジの位相
の近い信号を選択し分周器８に出力する。この処理によ
り、ＰＬＬ器では得られない速い応答性が得られる。分
周器８の出力信号Ｂ（１３.５ＭＨｚ）を用い入力端子
１に供給された輝度信号及び式差信号はＡ／Ｄ変換器９
でディジタル信号に変換される。Ａ／Ｄ変換器９の出力
信号は位相変換器１０で位相の異なるクロックＡでラッ
チされる。位相変換器１０の出力信号は、水平基準信号
及びクロックＡを用いライト制御器１１が生成した書き
込み信号ｗｒに基づきメモリ１２に書き込まれる。
【００１９】次にメモリ１２の読み出しについて述べ
る。ＰＬＬ器１３は制御信号生成器６から供給された垂
直基準信号を入力とするＰＬＬである。ＰＬＬ器１３は
ＬＣ共振を用いた電圧制御発振器と３０Ｈｚで位相比較
する位相器で構成され、±１０％程度のプルインと生成
されるクロックの低ジッタを同時に実現している。そし
て、安定した周波数の信号（５４ＭＨｚ）を分周器１４
に出力する。分周器１４は１８ＭＨｚのクロックＤをリ
−ド制御器１５に供給する。リ−ド制御器１５は分周器
１４から供給されたクロックＤから読み出し信号ｒｅを
生成し、この信号に基づきメモリ１２からデ−タを読み
出す。
る。ＰＬＬ器１３は制御信号生成器６から供給された垂
直基準信号を入力とするＰＬＬである。ＰＬＬ器１３は
ＬＣ共振を用いた電圧制御発振器と３０Ｈｚで位相比較
する位相器で構成され、±１０％程度のプルインと生成
されるクロックの低ジッタを同時に実現している。そし
て、安定した周波数の信号（５４ＭＨｚ）を分周器１４
に出力する。分周器１４は１８ＭＨｚのクロックＤをリ
−ド制御器１５に供給する。リ−ド制御器１５は分周器
１４から供給されたクロックＤから読み出し信号ｒｅを
生成し、この信号に基づきメモリ１２からデ−タを読み
出す。
【００２０】ここでメモリ１２の構成について詳細に述
べる。メモリは２段構成になっている。初段がＦＩＦＯ
でクロックＡ（１３.５ＭＨｚ）で輝度信号が書き込ま
れ、同時にクロックＡで２種類の式差信号が交互に１／
４に間引かれながら書き込まれる。この結果、輝度信号
は１３.５Ｍｂｐｓで各々の式差信号は３.７５Ｍｂｐｓ
でＦＩＦＯに書き込まれる。読み出しは水平基準信号に
同期した１８ＭＨｚのクロックＤで行われる。よってジ
ッタ吸収と周波数変換が同時に達成される。
べる。メモリは２段構成になっている。初段がＦＩＦＯ
でクロックＡ（１３.５ＭＨｚ）で輝度信号が書き込ま
れ、同時にクロックＡで２種類の式差信号が交互に１／
４に間引かれながら書き込まれる。この結果、輝度信号
は１３.５Ｍｂｐｓで各々の式差信号は３.７５Ｍｂｐｓ
でＦＩＦＯに書き込まれる。読み出しは水平基準信号に
同期した１８ＭＨｚのクロックＤで行われる。よってジ
ッタ吸収と周波数変換が同時に達成される。
【００２１】ＦＩＦＯからの読み出しは輝度信号が３２
サンプル、続いてＲ−Ｙ信号が８サンプル、そして最後
にＢ−Ｙ信号が８サンプルの順番である。読み出される
信号は引き続きクロックＤを用いて１フレ−ムメモリに
格納される。このフレ−ムメモリを用いる事でシャフリ
ング機能（１フレ−ムの映像信号の各部での圧縮率を平
滑化する為、映像信号の伝送順番を変更する手法）と小
容量のＦＩＦＯでは実現出来なかった大きなジッタの吸
収を実現している。フレ−ムメモリでのジッタの吸収は
共にクロックＤから生成された書き込み制御信号と読み
出し制御信号間に必要な位相差を持たせることで行って
いる。
サンプル、続いてＲ−Ｙ信号が８サンプル、そして最後
にＢ−Ｙ信号が８サンプルの順番である。読み出される
信号は引き続きクロックＤを用いて１フレ−ムメモリに
格納される。このフレ−ムメモリを用いる事でシャフリ
ング機能（１フレ−ムの映像信号の各部での圧縮率を平
滑化する為、映像信号の伝送順番を変更する手法）と小
容量のＦＩＦＯでは実現出来なかった大きなジッタの吸
収を実現している。フレ−ムメモリでのジッタの吸収は
共にクロックＤから生成された書き込み制御信号と読み
出し制御信号間に必要な位相差を持たせることで行って
いる。
【００２２】信号処理器１６はクロックＤを用いて１フ
レ−ム画面の５箇所から輝度信号２０ＤＣＴ（テ゛ィスクリート
・コサイン・変換）ブロック、式差信号各々５ＤＣＴブロック
（１ＤＣＴブロックは８×８画素で構成）を集め、これ
を予め定められたビット数以下にＤＣＴ、量子化、可変
長符号化技術を用いて圧縮する。圧縮されたデ−タは誤
り訂正符号が付加された後、変調されシリンダ１７に搭
載された磁気ヘッド１８ａ，１８ｂに供給される。
レ−ム画面の５箇所から輝度信号２０ＤＣＴ（テ゛ィスクリート
・コサイン・変換）ブロック、式差信号各々５ＤＣＴブロック
（１ＤＣＴブロックは８×８画素で構成）を集め、これ
を予め定められたビット数以下にＤＣＴ、量子化、可変
長符号化技術を用いて圧縮する。圧縮されたデ−タは誤
り訂正符号が付加された後、変調されシリンダ１７に搭
載された磁気ヘッド１８ａ，１８ｂに供給される。
【００２３】同時に駆動器２０にはクロックＤから生成
したフレ−ム同期信号が供給される。駆動器２０はこの
信号に基づき、ＶＴＲの磁気ヘッド１８ａ，１８ｂと記
録媒体の相対位置を制御してシリンダ１７及びテ−プ１
９を駆動する。磁気ヘッド１８ａ，１８ｂには信号処理
器１６から磁気ヘッド１８ａ，１８ｂのテ−プ１９上で
の位置に基づいて記録信号が出力される。その結果、信
号処理器１６の出力信号はテープ１９の予め決められた
位置に記録される。
したフレ−ム同期信号が供給される。駆動器２０はこの
信号に基づき、ＶＴＲの磁気ヘッド１８ａ，１８ｂと記
録媒体の相対位置を制御してシリンダ１７及びテ−プ１
９を駆動する。磁気ヘッド１８ａ，１８ｂには信号処理
器１６から磁気ヘッド１８ａ，１８ｂのテ−プ１９上で
の位置に基づいて記録信号が出力される。その結果、信
号処理器１６の出力信号はテープ１９の予め決められた
位置に記録される。
【００２４】以上のように本実施例によれば、周波数的
に安定なクロックＡを用い水平基準信号と垂直基準信号
とを生成する制御信号生成器と、水平基準信号の立ち上
がりまたは立ち下がりエッジに基づき２７ＭＨｚのクロ
ックを位相シフトしクロックＢを出力する選択器と、入
力映像信号をクロックＢを用いてアナログ−ディジタル
変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号をク
ロックＡでラッチする位相変換器と、位相変換器の出力
信号を一時記憶するメモリと、垂直基準信号に同期した
クロックＤを生成するＰＬＬ器と、水平基準信号に基づ
きクロックＡからメモリの書き込み信号を生成するライ
ト制御器と、クロックＤからメモリの読み出し信号を生
成するリ−ド制御器とを設け、周波数的に安定したクロ
ックＡで同期信号を抽出し、水平同期信号の位相情報に
基づき２７ＭＨｚのクロックを移相したクロックＢで入
力映像信号をディジタル信号に変換し、クロックＡを用
いいて生成した書き込み信号ｗｒでメモリへ書き込む。
そして垂直同期信号に同期したクロックＤでメモリから
デ−タを読み出すことにより、 （１）入力映像信号に大きな変動があっても、以後の各
種ディジタル処理を安定に行うことを可能とする。すな
わち、信号処理器１６のクロックが垂直同期信号に同期
する為、入力映像信号（非標準信号は１水平走査期間、
１垂直走査期間の時間が変動する）の１フィールドまた
は１フレームに対するクロック数が一定にできる。特に
フィールドまたはＮフレーム処理（Ｎ≧１）を行う場
合、データ圧縮や誤り訂正符号付加，変調等の処理にブ
ランキング期間等の余裕を設ける必要がない。その為、
回路を時分割処理の構成にでき有効に利用することが出
来る。 （２）Ａ／Ｄ変換器とメモリの間に信号処理が必要な場
合、遅延が発生する。画像データの遅延が映像信号のブ
ランキング期間より大きくて、有効な画像データとクロ
ックＢの不連続点と重なると、データの伝送が出来なく
なることがある。これは、Ａ／Ｄ変換されたデ−タを連
続クロックＡでラッチしなおすことにより解決できる。
この結果、ライト制御器１１の出力信号が連続となり動
作が安定する。 （３）さらに、入力映像信号が輝度信号（Ｙ信号）と色
差信号（Ｒ−Ｙ，Ｂ−Ｙ信号）またはＲ，Ｇ，Ｂ信号の
場合、この入力信号をエンコードしたコンポジット信号
をモニターしたい場合がある。色信号をエンコードする
場合に必要なサブキャリア信号には周波数の精度と安定
性が要求される。しかし、クロック生成器３を水晶発振
回路とすることでサブキャリアを発生するための基準信
号とすることができる。同時にエンコーダ回路のクロッ
クが連続信号となるので、エンコード処理を安定に行な
うことが可能になる。よって直接ディジタル−アナログ
変換器を直接接続し、アナログ映像信号を得ることがで
きる。 （４）ジッタ吸収用のメモリ１２は周波数変換（本実施
例では１３.５ＭＨｚから１８ＭＨｚへの変換）やデー
タの並べ変え（シャフリング機能）と共用出来る。シャ
フリング機能には、１フィールド、１フレーム単位が考
えられるが、１フィールド、１フレーム単位のものであ
っても、必ずしも１フィールド、１フレーム分の記憶容
量は必要としない。１〜２％程度のジッタ吸収には数１
０水平走査期間のデ−タを格納出来るメモリでことが足
りる。 （５）さらに、メモリ１２の読み出しタイミングと、シ
リンダ１７の回転速度やテ−プ１９の送り速度を、垂直
基準信号をもとに生成したクロックＤに同期させる。そ
の結果、メモリ１２の読み出しタイミングと磁気ヘッド
へ送り出す信号のタイミングの変動幅は磁気ヘッドの取
付偏差だけで決定される。よって記録位置を揃える為の
バッファメモリの余裕を少なくすることが出来る。 （６）さらに、入力信号を切り換えた時、入力映像信号
の垂直同期信号の位相に不連続が生じる。これをこのま
ま駆動器２０に入力する場合、不連続量が大きいケ−ス
ではシリンダ１７の回転やテ−プ１９の走行の制御が乱
れ、信号処理器１６からの信号が正しくテ−プ上に記録
できないことがある。ＰＬＬ器１３の応答をサーボの応
答にあまり影響を与えない程度に遅くしておくと、サー
ボ回路の乱れを防止することができる。 （７）本実施例で水平基準信号に同期したクロックをＰ
ＬＬではなくクロック選択器７で生成した。ＰＬＬで生
成した場合、水平基準信号が安定な場合は問題ないが、
スキュー等大きな位相ずれがった場合、位相乱れが一定
時間続く。しかし、このクロック選択器７を用いた方式
では１つの水平同期信号の乱れは１水平走査期間だけに
限定され、画像メモリへの書き込みのタイミング乱れを
最小限にとどめることができる。
に安定なクロックＡを用い水平基準信号と垂直基準信号
とを生成する制御信号生成器と、水平基準信号の立ち上
がりまたは立ち下がりエッジに基づき２７ＭＨｚのクロ
ックを位相シフトしクロックＢを出力する選択器と、入
力映像信号をクロックＢを用いてアナログ−ディジタル
変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号をク
ロックＡでラッチする位相変換器と、位相変換器の出力
信号を一時記憶するメモリと、垂直基準信号に同期した
クロックＤを生成するＰＬＬ器と、水平基準信号に基づ
きクロックＡからメモリの書き込み信号を生成するライ
ト制御器と、クロックＤからメモリの読み出し信号を生
成するリ−ド制御器とを設け、周波数的に安定したクロ
ックＡで同期信号を抽出し、水平同期信号の位相情報に
基づき２７ＭＨｚのクロックを移相したクロックＢで入
力映像信号をディジタル信号に変換し、クロックＡを用
いいて生成した書き込み信号ｗｒでメモリへ書き込む。
そして垂直同期信号に同期したクロックＤでメモリから
デ−タを読み出すことにより、 （１）入力映像信号に大きな変動があっても、以後の各
種ディジタル処理を安定に行うことを可能とする。すな
わち、信号処理器１６のクロックが垂直同期信号に同期
する為、入力映像信号（非標準信号は１水平走査期間、
１垂直走査期間の時間が変動する）の１フィールドまた
は１フレームに対するクロック数が一定にできる。特に
フィールドまたはＮフレーム処理（Ｎ≧１）を行う場
合、データ圧縮や誤り訂正符号付加，変調等の処理にブ
ランキング期間等の余裕を設ける必要がない。その為、
回路を時分割処理の構成にでき有効に利用することが出
来る。 （２）Ａ／Ｄ変換器とメモリの間に信号処理が必要な場
合、遅延が発生する。画像データの遅延が映像信号のブ
ランキング期間より大きくて、有効な画像データとクロ
ックＢの不連続点と重なると、データの伝送が出来なく
なることがある。これは、Ａ／Ｄ変換されたデ−タを連
続クロックＡでラッチしなおすことにより解決できる。
この結果、ライト制御器１１の出力信号が連続となり動
作が安定する。 （３）さらに、入力映像信号が輝度信号（Ｙ信号）と色
差信号（Ｒ−Ｙ，Ｂ−Ｙ信号）またはＲ，Ｇ，Ｂ信号の
場合、この入力信号をエンコードしたコンポジット信号
をモニターしたい場合がある。色信号をエンコードする
場合に必要なサブキャリア信号には周波数の精度と安定
性が要求される。しかし、クロック生成器３を水晶発振
回路とすることでサブキャリアを発生するための基準信
号とすることができる。同時にエンコーダ回路のクロッ
クが連続信号となるので、エンコード処理を安定に行な
うことが可能になる。よって直接ディジタル−アナログ
変換器を直接接続し、アナログ映像信号を得ることがで
きる。 （４）ジッタ吸収用のメモリ１２は周波数変換（本実施
例では１３.５ＭＨｚから１８ＭＨｚへの変換）やデー
タの並べ変え（シャフリング機能）と共用出来る。シャ
フリング機能には、１フィールド、１フレーム単位が考
えられるが、１フィールド、１フレーム単位のものであ
っても、必ずしも１フィールド、１フレーム分の記憶容
量は必要としない。１〜２％程度のジッタ吸収には数１
０水平走査期間のデ−タを格納出来るメモリでことが足
りる。 （５）さらに、メモリ１２の読み出しタイミングと、シ
リンダ１７の回転速度やテ−プ１９の送り速度を、垂直
基準信号をもとに生成したクロックＤに同期させる。そ
の結果、メモリ１２の読み出しタイミングと磁気ヘッド
へ送り出す信号のタイミングの変動幅は磁気ヘッドの取
付偏差だけで決定される。よって記録位置を揃える為の
バッファメモリの余裕を少なくすることが出来る。 （６）さらに、入力信号を切り換えた時、入力映像信号
の垂直同期信号の位相に不連続が生じる。これをこのま
ま駆動器２０に入力する場合、不連続量が大きいケ−ス
ではシリンダ１７の回転やテ−プ１９の走行の制御が乱
れ、信号処理器１６からの信号が正しくテ−プ上に記録
できないことがある。ＰＬＬ器１３の応答をサーボの応
答にあまり影響を与えない程度に遅くしておくと、サー
ボ回路の乱れを防止することができる。 （７）本実施例で水平基準信号に同期したクロックをＰ
ＬＬではなくクロック選択器７で生成した。ＰＬＬで生
成した場合、水平基準信号が安定な場合は問題ないが、
スキュー等大きな位相ずれがった場合、位相乱れが一定
時間続く。しかし、このクロック選択器７を用いた方式
では１つの水平同期信号の乱れは１水平走査期間だけに
限定され、画像メモリへの書き込みのタイミング乱れを
最小限にとどめることができる。
【００２５】なお本実施例では分周器４及びクロック選
択器７に供給されたクロックを同一水晶発振器から生成
された信号としたが、別の信号限を準備しても良い。ま
た周波数も任意で良い。
択器７に供給されたクロックを同一水晶発振器から生成
された信号としたが、別の信号限を準備しても良い。ま
た周波数も任意で良い。
【００２６】また本実施例では記録媒体をテープとした
がディスク等別のメディアであっても良い。
がディスク等別のメディアであっても良い。
【００２７】図２は本発明の第２の実施例を示す映像信
号処理装置のブロック図である。同図において、１は映
像信号の入力端子、２は水平同期信号及び垂直同期信号
を分離する同期分離器、３は水晶発振子を内蔵したクロ
ック生成器、５は保護器で同期分離器２で検出された同
期信号から疑似同期信号を除去したり、抜けた同期信号
を挿入する。６は水平及び垂直基準信号を生成する制御
信号生成器、９はＡ／Ｄ変換器、１１はメモリ１２への
書き込みを制御するライト制御器、１３は制御信号生成
器６から出力された垂直基準信号に基づきクロックを生
成するＰＬＬ器で、生成されたクロックは分周器１４で
分周される。１５はメモリ１２からデ−タの読み出しを
制御するリ−ド制御器である。メモリ１２から読みださ
れた信号は信号処理器１６で各種ディジタル処理がなさ
れ、その後シリンダ１７に搭載された磁気ヘッド１８
ａ，１８ｂによりテ−プ１９上に記録される。２０はシ
リンダ１７の回転及びテ−プ１９の走行を行う駆動器、
２１ａ，２１ｂはガイドピンである。以上は図１の構成
と同一なものである。図１と異なるのは、図１のクロッ
ク選択器７、分周器８、位相変換器１０の代わりにＰＬ
Ｌ器３０と分周器３１を新たに設置した点である。
号処理装置のブロック図である。同図において、１は映
像信号の入力端子、２は水平同期信号及び垂直同期信号
を分離する同期分離器、３は水晶発振子を内蔵したクロ
ック生成器、５は保護器で同期分離器２で検出された同
期信号から疑似同期信号を除去したり、抜けた同期信号
を挿入する。６は水平及び垂直基準信号を生成する制御
信号生成器、９はＡ／Ｄ変換器、１１はメモリ１２への
書き込みを制御するライト制御器、１３は制御信号生成
器６から出力された垂直基準信号に基づきクロックを生
成するＰＬＬ器で、生成されたクロックは分周器１４で
分周される。１５はメモリ１２からデ−タの読み出しを
制御するリ−ド制御器である。メモリ１２から読みださ
れた信号は信号処理器１６で各種ディジタル処理がなさ
れ、その後シリンダ１７に搭載された磁気ヘッド１８
ａ，１８ｂによりテ−プ１９上に記録される。２０はシ
リンダ１７の回転及びテ−プ１９の走行を行う駆動器、
２１ａ，２１ｂはガイドピンである。以上は図１の構成
と同一なものである。図１と異なるのは、図１のクロッ
ク選択器７、分周器８、位相変換器１０の代わりにＰＬ
Ｌ器３０と分周器３１を新たに設置した点である。
【００２８】上記のように構成され第２の映像信号処理
装置について、以下その動作を説明する。
装置について、以下その動作を説明する。
【００２９】入力端子１に入力された映像信号は同期分
離器２で水平同期信号と垂直同期信号が分離され、保護
器５に供給される。クロック生成器３は水晶振動子を用
いて１３.５ＭＨｚの周波数的に非常に安定したクロッ
クＡを生成する。保護器５はクロックＡを用いて疑似同
期信号の除去や同期信号抜け時の同期信号の挿入処理を
行う。保護器５は２％以内の水平同期信号の変動までは
保護する。つまり安定した周波数のクロックで水平同期
信号や垂直同期信号の存在すべき期間に窓をつくり、窓
の中に同期信号が存在しない場合は同期信号を挿入す
る。保護器５でジッタやノイズに対する保護が掛けられ
た水平及び垂直同期信号は制御信号生成器６に送られ
る。制御信号生成器６は保護器５から送られた同期信号
のタイミングを調節し、垂直基準信号と水平基準信号を
生成する。
離器２で水平同期信号と垂直同期信号が分離され、保護
器５に供給される。クロック生成器３は水晶振動子を用
いて１３.５ＭＨｚの周波数的に非常に安定したクロッ
クＡを生成する。保護器５はクロックＡを用いて疑似同
期信号の除去や同期信号抜け時の同期信号の挿入処理を
行う。保護器５は２％以内の水平同期信号の変動までは
保護する。つまり安定した周波数のクロックで水平同期
信号や垂直同期信号の存在すべき期間に窓をつくり、窓
の中に同期信号が存在しない場合は同期信号を挿入す
る。保護器５でジッタやノイズに対する保護が掛けられ
た水平及び垂直同期信号は制御信号生成器６に送られ
る。制御信号生成器６は保護器５から送られた同期信号
のタイミングを調節し、垂直基準信号と水平基準信号を
生成する。
【００３０】ＰＬＬ器３０は制御信号生成器６から出力
された水平基準信号と有効水平走査期間だけ位相比較を
行い、同期したクロックＢを生成する。ＰＬＬ器３０で
生成されたクロックＢは分周器３１で入力映像信号の標
本化周波数まで分周され、Ａ／Ｄ変換器９に供給され
る。Ａ／Ｄ変換器９の出力信号は、水平基準信号及びク
ロックＢからライト制御器１１が生成した書き込み信号
ｗｒに基づきメモリ１２に書き込まれる。以降の動作は
第１の実施例と同一であるので説明は省略する。
された水平基準信号と有効水平走査期間だけ位相比較を
行い、同期したクロックＢを生成する。ＰＬＬ器３０で
生成されたクロックＢは分周器３１で入力映像信号の標
本化周波数まで分周され、Ａ／Ｄ変換器９に供給され
る。Ａ／Ｄ変換器９の出力信号は、水平基準信号及びク
ロックＢからライト制御器１１が生成した書き込み信号
ｗｒに基づきメモリ１２に書き込まれる。以降の動作は
第１の実施例と同一であるので説明は省略する。
【００３１】以上のように本実施例によれば、周波数的
に安定なクロックＡを用い水平基準信号と垂直基準信号
とを生成する制御信号生成器と、水平基準信号に同期し
たクロックＢを生成する第１のＰＬＬ器と、入力映像信
号をクロックＢを用いてアナログ−ディジタル変換する
Ａ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号を一時記憶す
るメモリと、垂直基準信号に同期したクロックＤを生成
する第２のＰＬＬ器と、水平同期信号を基準にクロック
Ｂからメモリの書き込み信号を生成するライト制御器
と、クロックＤからメモリの読み出し信号を生成するリ
−ド制御器とを設けることにより、周波数的に安定した
クロックＡで同期信号を抽出し、第１のＰＬＬ器で生成
した水平同期信号に同期したクロックＢを分周した信号
で入力映像信号をディジタル信号に変換し、メモリへ書
き込む。そして、第２のＰＬＬ器で生成した垂直同期信
号に同期したクロックＤでメモリから読み出すことによ
り、 （１）第１の実施例と同じく入力映像信号に大きな変動
があっても、以後の各種ディジタル処理を安定に行うこ
とを可能とする。すなわち、信号処理器１６のクロック
Ｄが垂直同期信号に同期する為、入力映像信号の１フィ
ールドまたは１フレームに対するクロック数が一定にで
きる。 （２）また第１の実施例と異なりクロックＢに不連続点
は発生しないため、位相変換器は不必要になり回路構成
を簡素化できる。また入力映像信号が輝度信号（Ｙ信
号）と色差信号（Ｒ−Ｙ，Ｂ−Ｙ信号）またはＲ，Ｇ，
Ｂ信号から、コンポジット信号をエンコ−ドする場合
も、ＰＬＬ器３０にＬＣ共振を用いた電圧制御発振器を
用いれば±１０％程度のプルインに低ジッタが同時に達
成でき為、色信号のエンコード時にそのクロックを用い
る事が可能である。しかし、保護器５にはＰＬＬ器３０
で生成したクロックＢを用いない。その理由は、ＰＬＬ
器３０の出力信号周波数は±１０％可変する可能性があ
り、正確に１水平走査期間の時間を測定出来なくなる。
その為、弱電界時のチュ−ナから供給された映像信号の
水平同期信号保護が安定に行えない等の問題が生じるか
らである。 （３）本実施例で水平基準信号に同期したクロックＢを
ＰＬＬ器３０で生成した。ＰＬＬで生成した場合、応答
速度が遅いためステップ応答であるＶＴＲのスキュ−や
テ−プ・ヘッドインパクトエラ−ジッタには十分追随す
ることが困難である。しかしその反面、１水平走査期間
中常に水平基準信号に追随する（クロックＢが変化す
る）為、低域のジッタへの追随性が良い。また電界強度
が４０ｄＢμ以下の弱電界時、チュ−ナから供給された
映像信号には疑似同期信号が多く含まれる。このような
映像信号を第１の実施例のような手法でクロックを生成
すると、疑似水平同期信号に過応答し（水平同期信号を
検出するために設定したウインド期間に最初に来た疑似
同期信号でクロックを選択してしまい）、画質劣化を引
き起こす。このような場合、ＰＬＬ器３０でノイズに対
し積分効果を持たせた方が安定な画質が得られる。
に安定なクロックＡを用い水平基準信号と垂直基準信号
とを生成する制御信号生成器と、水平基準信号に同期し
たクロックＢを生成する第１のＰＬＬ器と、入力映像信
号をクロックＢを用いてアナログ−ディジタル変換する
Ａ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号を一時記憶す
るメモリと、垂直基準信号に同期したクロックＤを生成
する第２のＰＬＬ器と、水平同期信号を基準にクロック
Ｂからメモリの書き込み信号を生成するライト制御器
と、クロックＤからメモリの読み出し信号を生成するリ
−ド制御器とを設けることにより、周波数的に安定した
クロックＡで同期信号を抽出し、第１のＰＬＬ器で生成
した水平同期信号に同期したクロックＢを分周した信号
で入力映像信号をディジタル信号に変換し、メモリへ書
き込む。そして、第２のＰＬＬ器で生成した垂直同期信
号に同期したクロックＤでメモリから読み出すことによ
り、 （１）第１の実施例と同じく入力映像信号に大きな変動
があっても、以後の各種ディジタル処理を安定に行うこ
とを可能とする。すなわち、信号処理器１６のクロック
Ｄが垂直同期信号に同期する為、入力映像信号の１フィ
ールドまたは１フレームに対するクロック数が一定にで
きる。 （２）また第１の実施例と異なりクロックＢに不連続点
は発生しないため、位相変換器は不必要になり回路構成
を簡素化できる。また入力映像信号が輝度信号（Ｙ信
号）と色差信号（Ｒ−Ｙ，Ｂ−Ｙ信号）またはＲ，Ｇ，
Ｂ信号から、コンポジット信号をエンコ−ドする場合
も、ＰＬＬ器３０にＬＣ共振を用いた電圧制御発振器を
用いれば±１０％程度のプルインに低ジッタが同時に達
成でき為、色信号のエンコード時にそのクロックを用い
る事が可能である。しかし、保護器５にはＰＬＬ器３０
で生成したクロックＢを用いない。その理由は、ＰＬＬ
器３０の出力信号周波数は±１０％可変する可能性があ
り、正確に１水平走査期間の時間を測定出来なくなる。
その為、弱電界時のチュ−ナから供給された映像信号の
水平同期信号保護が安定に行えない等の問題が生じるか
らである。 （３）本実施例で水平基準信号に同期したクロックＢを
ＰＬＬ器３０で生成した。ＰＬＬで生成した場合、応答
速度が遅いためステップ応答であるＶＴＲのスキュ−や
テ−プ・ヘッドインパクトエラ−ジッタには十分追随す
ることが困難である。しかしその反面、１水平走査期間
中常に水平基準信号に追随する（クロックＢが変化す
る）為、低域のジッタへの追随性が良い。また電界強度
が４０ｄＢμ以下の弱電界時、チュ−ナから供給された
映像信号には疑似同期信号が多く含まれる。このような
映像信号を第１の実施例のような手法でクロックを生成
すると、疑似水平同期信号に過応答し（水平同期信号を
検出するために設定したウインド期間に最初に来た疑似
同期信号でクロックを選択してしまい）、画質劣化を引
き起こす。このような場合、ＰＬＬ器３０でノイズに対
し積分効果を持たせた方が安定な画質が得られる。
【００３２】図３は本発明の第３の実施例を示す映像信
号処理装置のブロック図である。同図において、１は映
像信号の入力端子、２は垂直同期信号及び水平同期信号
を分離する同期分離器、３は水晶発振子を内蔵したクロ
ック生成器、５は保護器で同期分離器２で検出された同
期信号から疑似同期信号を除去したり、抜けた同期信号
を挿入する。６は水平及び垂直基準信号を生成する制御
信号生成器、３０はＰＬＬ器、３１は分周器、７はＰＬ
Ｌ器３０から供給された信号の位相を保護器５から出力
されたｈｄ信号に基づき遅延するクロック選択器で、ク
ロック選択器７の出力信号は分周器８で分周され、Ａ／
Ｄ変換器９に供給される。１０は位相の異なるクロック
で入力信号をラッチする位相変換器、１１はメモリ１２
への書き込みを制御するライト制御器、１３は制御信号
生成器６から出力された垂直基準信号に基づきクロック
を生成するＰＬＬ器で、生成されたクロックは分周器１
４で分周される。１５はメモリ１２からのデ−タの読み
出しを制御するリ−ド制御器である。メモリ１２から読
みだされた信号は信号処理器１６で各種ディジタル処理
がなされた後、シリンダ１７に搭載された磁気ヘッド１
８ａ，１８ｂによりテ−プ１９上に記録される。２０は
シリンダ１７の回転及びテ−プ１９の走行を行う駆動
器、２１ａ，２１ｂはガイドピンである。
号処理装置のブロック図である。同図において、１は映
像信号の入力端子、２は垂直同期信号及び水平同期信号
を分離する同期分離器、３は水晶発振子を内蔵したクロ
ック生成器、５は保護器で同期分離器２で検出された同
期信号から疑似同期信号を除去したり、抜けた同期信号
を挿入する。６は水平及び垂直基準信号を生成する制御
信号生成器、３０はＰＬＬ器、３１は分周器、７はＰＬ
Ｌ器３０から供給された信号の位相を保護器５から出力
されたｈｄ信号に基づき遅延するクロック選択器で、ク
ロック選択器７の出力信号は分周器８で分周され、Ａ／
Ｄ変換器９に供給される。１０は位相の異なるクロック
で入力信号をラッチする位相変換器、１１はメモリ１２
への書き込みを制御するライト制御器、１３は制御信号
生成器６から出力された垂直基準信号に基づきクロック
を生成するＰＬＬ器で、生成されたクロックは分周器１
４で分周される。１５はメモリ１２からのデ−タの読み
出しを制御するリ−ド制御器である。メモリ１２から読
みだされた信号は信号処理器１６で各種ディジタル処理
がなされた後、シリンダ１７に搭載された磁気ヘッド１
８ａ，１８ｂによりテ−プ１９上に記録される。２０は
シリンダ１７の回転及びテ−プ１９の走行を行う駆動
器、２１ａ，２１ｂはガイドピンである。
【００３３】上記のように構成され第３の映像信号処理
装置について、以下その動作を説明する。入力端子１に
入力された映像信号は同期分離器２で水平同期信号と垂
直同期信号が分離され、保護器５に供給される。クロッ
ク生成器３は水晶振動子を用いて１３.５ＭＨｚの周波
数的に非常に安定したクロックＡを生成する。保護器５
はクロックＡを用いて疑似同期信号の除去や同期信号が
抜け時の同期信号の挿入処理を行う。保護器５は２％以
内の水平同期信号の変動までは保護しつつ、水平同期信
号の立ち下がりエッジ情報（立ち上がりエッジでも良
い）をｈｄ信号に盛り込みクロック選択器７に出力す
る。
装置について、以下その動作を説明する。入力端子１に
入力された映像信号は同期分離器２で水平同期信号と垂
直同期信号が分離され、保護器５に供給される。クロッ
ク生成器３は水晶振動子を用いて１３.５ＭＨｚの周波
数的に非常に安定したクロックＡを生成する。保護器５
はクロックＡを用いて疑似同期信号の除去や同期信号が
抜け時の同期信号の挿入処理を行う。保護器５は２％以
内の水平同期信号の変動までは保護しつつ、水平同期信
号の立ち下がりエッジ情報（立ち上がりエッジでも良
い）をｈｄ信号に盛り込みクロック選択器７に出力す
る。
【００３４】保護器５でジッタやノイズに対する保護が
掛けられた水平及び垂直同期信号は制御信号生成器６に
送られる。制御信号生成器６は保護器５から送られた同
期信号のタイミング調節を行い、垂直基準信号と水平基
準信号を生成する。ＰＬＬ器３０は制御信号生成器６か
ら出力された水平基準信号と有効水平走査期間だけ位相
比較を行い、水平基準信号に同期した２７ＭＨｚのクロ
ックＢを生成する。クロック選択器７はＰＬＬ器３０か
ら供給された２７ＭＨｚのクロックＢを２ｎｓ単位に遅
延し、その遅延した信号群の中から保護器５から出力さ
れたｈｄ信号の立ち下がりエッジと最も立ち上がり位相
の近い信号を選択し分周器８に出力する。分周器８は入
力信号を２分周しクロックＣ（１３.５ＭＨｚ）をＡ／
Ｄ変換器９に供給する。Ａ／Ｄ変換器９は入力端子１に
供給された映像信号をクロックＣの周波数でサンプリン
グし、ディジタル信号に変換する。Ａ／Ｄ変換器９の出
力信号は位相変換器１０で位相の異なるクロックＢ（分
周器３１の出力）でラッチされる。位相変換器１０の出
力信号は、水平基準信号及びクロックＢを基にライト制
御器１１が生成した書き込み信号ｗｒに基づきメモリ１
２に書き込まれる。
掛けられた水平及び垂直同期信号は制御信号生成器６に
送られる。制御信号生成器６は保護器５から送られた同
期信号のタイミング調節を行い、垂直基準信号と水平基
準信号を生成する。ＰＬＬ器３０は制御信号生成器６か
ら出力された水平基準信号と有効水平走査期間だけ位相
比較を行い、水平基準信号に同期した２７ＭＨｚのクロ
ックＢを生成する。クロック選択器７はＰＬＬ器３０か
ら供給された２７ＭＨｚのクロックＢを２ｎｓ単位に遅
延し、その遅延した信号群の中から保護器５から出力さ
れたｈｄ信号の立ち下がりエッジと最も立ち上がり位相
の近い信号を選択し分周器８に出力する。分周器８は入
力信号を２分周しクロックＣ（１３.５ＭＨｚ）をＡ／
Ｄ変換器９に供給する。Ａ／Ｄ変換器９は入力端子１に
供給された映像信号をクロックＣの周波数でサンプリン
グし、ディジタル信号に変換する。Ａ／Ｄ変換器９の出
力信号は位相変換器１０で位相の異なるクロックＢ（分
周器３１の出力）でラッチされる。位相変換器１０の出
力信号は、水平基準信号及びクロックＢを基にライト制
御器１１が生成した書き込み信号ｗｒに基づきメモリ１
２に書き込まれる。
【００３５】以下の動作は第１の実施例と同一であるの
で説明は省略する。以上のように本実施例によれば、周
波数的に安定したクロックＡを用い水平基準信号と垂直
基準信号とを生成する制御信号生成器と、水平基準信号
に同期したクロックＢを生成する第１のＰＬＬ器と、水
平基準信号の立ち上がりまたは立ち下がりエッジに基づ
き第１のＰＬＬ器の出力信号を位相シフトしてクロック
Ｃを生成する選択器と、入力映像信号をクロックＣを用
いてアナログ−ディジタル変換するＡ／Ｄ変換器と、Ａ
／Ｄ変換器の出力信号をクロックＢでラッチする位相変
換器と、位相変換器の出力信号を一時記憶するメモリ
と、垂直基準信号に同期したクロックＤを生成する第２
のＰＬＬ器と、水平同期信号を基準にクロックＢからメ
モリの書き込み信号を生成するライト制御器と、クロッ
クＤからメモリの読み出し信号を生成するリ−ド制御器
とを設け、安定した周波数のクロックＡで同期信号を抽
出し、第１のＰＬＬ器で生成し、水平同期信号に同期し
たクロックＢを水平同期信号の位相情報に基づき移相
し、この移相したクロックＣで入力映像信号をディジタ
ル信号に変換する。そしてＡ／Ｄ変換されたデ−タをク
ロックＢでラッチしメモリへ書き込む。そして、書き込
んだ信号は垂直同期信号に同期したクロックＤでメモリ
から読み出す。以上のことによって （１）第１の実施例と同じく入力映像信号に大きな変動
があっても、以後の各種ディジタル処理を安定に行うこ
とを可能とする。すなわち、信号処理器１６のクロック
が垂直同期信号に同期する為、入力映像信号の１フィー
ルドまたは１フレームに対するクロック数が一定にでき
る。 （２）また第１の実施例と同様に位相変換器１０でデ−
タやクロックの不連続点を除去出来る為、信号処理の安
定性を高めることが可能である。 （３）さらに第２の本実施例で水平基準信号に同期した
クロックＢをそのままＡ／Ｄ変換器９に供給した。その
為、ステップ応答であるＶＴＲのスキュ−やテ−プ・ヘ
ッドインパクトエラ−ジッタには十分追随することが困
難であった。本実施例では、ＰＬＬ器３０とクロック選
択器７を併用する事で上記問題を解決する。同時にクロ
ックＢは１水平走査期間中常に水平基準信号に追随して
変化する為、低域のジッタへの追随性が良い特徴を有す
る。
で説明は省略する。以上のように本実施例によれば、周
波数的に安定したクロックＡを用い水平基準信号と垂直
基準信号とを生成する制御信号生成器と、水平基準信号
に同期したクロックＢを生成する第１のＰＬＬ器と、水
平基準信号の立ち上がりまたは立ち下がりエッジに基づ
き第１のＰＬＬ器の出力信号を位相シフトしてクロック
Ｃを生成する選択器と、入力映像信号をクロックＣを用
いてアナログ−ディジタル変換するＡ／Ｄ変換器と、Ａ
／Ｄ変換器の出力信号をクロックＢでラッチする位相変
換器と、位相変換器の出力信号を一時記憶するメモリ
と、垂直基準信号に同期したクロックＤを生成する第２
のＰＬＬ器と、水平同期信号を基準にクロックＢからメ
モリの書き込み信号を生成するライト制御器と、クロッ
クＤからメモリの読み出し信号を生成するリ−ド制御器
とを設け、安定した周波数のクロックＡで同期信号を抽
出し、第１のＰＬＬ器で生成し、水平同期信号に同期し
たクロックＢを水平同期信号の位相情報に基づき移相
し、この移相したクロックＣで入力映像信号をディジタ
ル信号に変換する。そしてＡ／Ｄ変換されたデ−タをク
ロックＢでラッチしメモリへ書き込む。そして、書き込
んだ信号は垂直同期信号に同期したクロックＤでメモリ
から読み出す。以上のことによって （１）第１の実施例と同じく入力映像信号に大きな変動
があっても、以後の各種ディジタル処理を安定に行うこ
とを可能とする。すなわち、信号処理器１６のクロック
が垂直同期信号に同期する為、入力映像信号の１フィー
ルドまたは１フレームに対するクロック数が一定にでき
る。 （２）また第１の実施例と同様に位相変換器１０でデ−
タやクロックの不連続点を除去出来る為、信号処理の安
定性を高めることが可能である。 （３）さらに第２の本実施例で水平基準信号に同期した
クロックＢをそのままＡ／Ｄ変換器９に供給した。その
為、ステップ応答であるＶＴＲのスキュ−やテ−プ・ヘ
ッドインパクトエラ−ジッタには十分追随することが困
難であった。本実施例では、ＰＬＬ器３０とクロック選
択器７を併用する事で上記問題を解決する。同時にクロ
ックＢは１水平走査期間中常に水平基準信号に追随して
変化する為、低域のジッタへの追随性が良い特徴を有す
る。
【００３６】
【発明の効果】以上のように本発明は安定なクロックで
動作する同期信号を保護する保護器と、水平基準信号に
同期したクロックを生成する手段と、垂直基準信号に同
期したクロックを生成する手段と、メモリを設けること
により、非標準信号（例えば垂直同期信号と水平同期信
号の比が正規の値にない映像信号、垂直同期信号の周波
数、位相変動が大きな映像信号、疑似同期信号の含まれ
ている映像信号）が入力された場合でも、その影響を保
護器とメモリで吸収することができる。そして、データ
をメモリから安定して読み出せ、以後の各種ディジタル
処理を安定に行うことが出来る。なお、このメモリでデ
ータの並べ変え（シャフリング機能）や周波数変換処理
が同時に達成できる。
動作する同期信号を保護する保護器と、水平基準信号に
同期したクロックを生成する手段と、垂直基準信号に同
期したクロックを生成する手段と、メモリを設けること
により、非標準信号（例えば垂直同期信号と水平同期信
号の比が正規の値にない映像信号、垂直同期信号の周波
数、位相変動が大きな映像信号、疑似同期信号の含まれ
ている映像信号）が入力された場合でも、その影響を保
護器とメモリで吸収することができる。そして、データ
をメモリから安定して読み出せ、以後の各種ディジタル
処理を安定に行うことが出来る。なお、このメモリでデ
ータの並べ変え（シャフリング機能）や周波数変換処理
が同時に達成できる。
【００３７】また、メモリから読み出した信号を各種デ
ィジタル信号処理する回路に供給するクロックを垂直同
期信号に同期させることにより、入力映像信号の１フィ
ールドまたは１フレームに対するクロック数が一定とな
り、信号処理にブランキング期間等の余裕を設ける必要
はなく、各種処理を時分割処理で有効に利用する事が出
来る。
ィジタル信号処理する回路に供給するクロックを垂直同
期信号に同期させることにより、入力映像信号の１フィ
ールドまたは１フレームに対するクロック数が一定とな
り、信号処理にブランキング期間等の余裕を設ける必要
はなく、各種処理を時分割処理で有効に利用する事が出
来る。
【００３８】また、メモリの読み出しタイミングとサー
ボ回路を同期させるので、メモリの読み出しタイミング
と磁気ヘッドへ送り出す信号のタイミングの偏差は磁気
ヘッドの取付偏差だけに依存することになり、記録信号
を出力するタイミングを調整するバッファメモリの容量
を少なくすることが出来る。
ボ回路を同期させるので、メモリの読み出しタイミング
と磁気ヘッドへ送り出す信号のタイミングの偏差は磁気
ヘッドの取付偏差だけに依存することになり、記録信号
を出力するタイミングを調整するバッファメモリの容量
を少なくすることが出来る。
【００３９】さらに、入力信号を切り換えた時、入力映
像信号の垂直映像信号の位相に不連続が生じる。これを
このままシリンダやテ−プの駆動器に入力すると、不連
続量が大きい場合、磁気ヘッドの制御が乱れ、信号処理
器からの信号が正しくテ−プに記録できないことがあ
る。垂直基準信号に同期したクロックを生成するＰＬＬ
の応答をサーボ回路の応答にあまり影響を与えない程度
に遅くしておくと、サーボへの影響を抑えることができ
る。
像信号の垂直映像信号の位相に不連続が生じる。これを
このままシリンダやテ−プの駆動器に入力すると、不連
続量が大きい場合、磁気ヘッドの制御が乱れ、信号処理
器からの信号が正しくテ−プに記録できないことがあ
る。垂直基準信号に同期したクロックを生成するＰＬＬ
の応答をサーボ回路の応答にあまり影響を与えない程度
に遅くしておくと、サーボへの影響を抑えることができ
る。
【図１】本発明の第１の実施例における映像信号処理装
置のブロック図
置のブロック図
【図２】本発明の第２の実施例における映像信号処理装
置のブロック図
置のブロック図
【図３】本発明の第３の実施例における映像信号処理装
置のブロック図
置のブロック図
【図４】従来の映像信号処理装置のブロック図
１ 映像信号の入力端子 ２ 同期分離器 ３ クロック生成器 ４ 分周器 ５ 保護器 ６ 制御信号生成器 ７ クロック選択器 ８ 分周器 ９ Ａ／Ｄ変換器 １０ 位相変換器 １１ ライト制御器 １２ メモリ １３ ＰＬＬ器 １４ 分周器 １５ リ−ド制御器 １６ 信号処理器 １７ シリンダ １８ａ，１８ｂ 磁気ヘッド １９ テ−プ ２０ 駆動器 ２１ａ，２１ｂ ガイドピン
フロントページの続き (72)発明者 加代 孝男 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 井上 昭成 大阪府茨木市松下町１番１号 株式会社 松下エーヴィシー・テクノロジー内 (56)参考文献 特開 平４−357794（ＪＰ，Ａ) 特開 平４−61485（ＪＰ，Ａ) 特開 平２−276386（ＪＰ，Ａ) 特開 昭61−214876（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/91 - 5/956 H04N 5/04 - 5/12 H04N 9/79 - 9/898
Claims (5)
- 【請求項１】 一定周波数のクロックＡを生成するクロ
ック生成器と、 前記クロック生成器の出力信号を用い入力映像信号中の
水平同期信号と垂直同期信号を基準にして水平基準信号
と垂直基準信号とを生成する制御信号生成器と、 前記水平基準信号の立ち上がりまたは立ち下がりエッジ
に基づき前記クロック生成器の出力信号を位相シフトし
て位相同期したクロックＢを生成する選択器と、 前記入力映像信号を前記選択器から供給されたクロック
Ｂを用いてアナログ−ディジタル変換するＡ／Ｄ変換器
と、 前記Ａ／Ｄ変換器の出力信号を前記クロックＡでラッチ
する位相変換器と、 前記位相変換器の出力信号を一時記憶するメモリと、 前記垂直基準信号に位相及び周波数が同期したクロック
Ｄを生成するＰＬＬ器と、 前記水平基準信号に基づき前記クロックＡから前記メモ
リの書き込み信号を生成するライト制御器と、 前記クロックＤを分周し前記メモリの読み出し信号を生
成するリ−ド制御器と、 前記メモリから出力されたデータを前記クロックＤを用
いて各種ディジタル処理する信号処理器とを備えたこと
を特徴とする映像信号処理装置。 - 【請求項２】 一定周波数のクロックＡを生成するクロ
ック生成器と、 前記クロック生成器の出力信号を用い入力映像信号中の
水平同期信号と垂直同期信号を基準にして水平基準信号
と垂直基準信号とを生成する制御信号生成器と、 前記水平基準信号に位相及び周波数同期したクロックＢ
を生成する第１のＰＬＬ器と、 前記入力映像信号を前記第１のＰＬＬ器から供給された
クロックＢを用いてアナログ−ディジタル変換するＡ／
Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号を一時記憶するメモリと、 前記垂直基準信号に位相及び周波数が同期したクロック
Ｄを生成する第２のＰＬＬ器と、 前記水平同期信号を基準に前記クロックＢから前記メモ
リの書き込み信号を生成するライト制御器と、 前記クロックＤを分周し前記メモリの読み出し信号を生
成するリ−ド制御器と、 前記メモリから出力されたデータを前記クロックＤを用
いて各種ディジタル処理する信号処理器とを備えたこと
を特徴とする映像信号処理装置。 - 【請求項３】 一定周波数のクロックＡを生成するクロ
ック生成器と、 前記クロック生成器の出力信号を用い入力映像信号中の
水平同期信号と垂直同期信号を基準にして水平基準信号
と垂直基準信号とを生成する制御信号生成器と、 前記水平基準信号に位相及び周波数同期したクロックＢ
を生成する第１のＰＬＬ器と、 前記水平基準信号の立ち上がりまたは立ち下がりエッジ
に基づき前記第１のＰＬＬ器の出力信号を位相シフトし
て位相同期したクロックＣを生成する選択器と、 前記入力映像信号を前記選択器から供給されたクロック
Ｃを用いてアナログ−ディジタル変換するＡ／Ｄ変換器
と、 前記Ａ／Ｄ変換器の出力信号を前記クロックＢでラッチ
する位相変換器と、 前記位相変換器の出力信号を一時記憶するメモリと、 前記垂直基準信号に位相及び周波数が同期したクロック
Ｄを生成する第２のＰＬＬ器と、 前記水平同期信号を基準に前記クロックＢから前記メモ
リの書き込み信号を生成するライト制御器と、 前記クロックＤを分周し前記メモリの読み出し信号を生
成するリ−ド制御器と、 前記メモリから出力されたデータを前記クロックＤを用
いて各種ディジタル処理する信号処理器とを備えたこと
を特徴とする映像信号処理装置。 - 【請求項４】 メモリは輝度信号デ−タと式差信号デー
タの周波数変換及び並べ替え処理機能を備えたことを特
徴とする請求項１または２または３記載の映像信号処理
装置。 - 【請求項５】信号処理器の出力信号を記録または再生す
る磁気ヘッドと記録媒体の相対関係を制御する基準信号
を垂直基準信号に位相及び周波数が同期したクロックＤ
用いて生成することを特徴とする請求項１または２また
は３記載の映像信号処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232890A JP3055402B2 (ja) | 1994-09-28 | 1994-09-28 | 映像信号処理装置 |
| DE69520919T DE69520919T2 (de) | 1994-09-28 | 1995-09-26 | Digitale Verabeitung geeignet für ein analoges vom Standard abweichendes Videosignal |
| EP95306767A EP0705034B1 (en) | 1994-09-28 | 1995-09-26 | Digital signal processing suitable for a non-standard analogue video signal |
| US08/534,512 US5671260A (en) | 1994-09-28 | 1995-09-27 | Digital processing apparatus using two synchronization signals |
| KR1019950032423A KR960011945A (ko) | 1994-09-28 | 1995-09-28 | 디지탈 처리장치 |
| CN95119127A CN1080064C (zh) | 1994-09-28 | 1995-09-28 | 数字处理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232890A JP3055402B2 (ja) | 1994-09-28 | 1994-09-28 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0898149A JPH0898149A (ja) | 1996-04-12 |
| JP3055402B2 true JP3055402B2 (ja) | 2000-06-26 |
Family
ID=16946453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6232890A Expired - Fee Related JP3055402B2 (ja) | 1994-09-28 | 1994-09-28 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055402B2 (ja) |
-
1994
- 1994-09-28 JP JP6232890A patent/JP3055402B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0898149A (ja) | 1996-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |