JPH03283782A - 時間軸誤差補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は映像信号の時間軸誤差を補正する回路に関し、
時間軸誤差のうちでも特に高い周波数酸〔従来の技術〕 ＶＴＲなどの磁気録画再生装置あるいはビデオディスク
などの映像再生装置等においては、磁気ヘッドあるいは
ピックアップヘッドなどの信号検出媒体と磁気テープあ
るいはディスクなどの記録媒体との相対的な位置変動に
よって、再生映像信号に時間軸変動を生じる。このよう
な時間軸変動がゆるやかな場合には再生画面上でゆらぎ
（いわゆるジッタ）となって現われ、一方、時間軸に急
激な変化（いわゆるスキュー）がある場合には、くねり
などの現象となって現われ、再生画の安定性を著しく損
なう問題を本質的に持っている。

この時間軸変動の補正方法としては１例えば文献（日本
放送出版協会、放送技術双書第５巻ＶＴＲ技術第６章）
にも記載されているように、第２図に示すような時間軸
補正装置が従来から公知である。

第２図において、１０は時間軸変動を有する映像信号の
入力端子、２０は時間軸変動の補正された映像信号の出
力端子である。また、１は入力映像信号をディジタル信
号に変換するＡ／Ｄ変換回路、２はＲＡＭなどで構成さ
れるメモリである。４は水平同期信号分離回路であり、
該水平同期分離回路４から抽出された、時間軸変動を有
する水平同期信号は、書込みクロック生成回路４０およ
び書込みアドレス制御回路７０に入力する。

書込みクロック生成回路４０は、前記水平同期信号に同
期して、端子１０からの入力映像信号の時間軸変動に一
致した書込みクロックを生成する。また、書込みアドレ
ス制御回路７０は該書込みクロックにより、書込みアド
レスを出力する。

したがって、端子１０から入力してきた時間軸変動を有
する映像信号は、前記書込みクロック生成回路４０から
出力された書込みクロックと同期して、Ａ／Ｄ変換回路
１で遂次ディジタル信号に変換され、書込みアドレス制
御回路７０からのアドレスに応じてメモリ２に書込まれ
る。

一方、端子３０からは、時間軸変動のない安定した基準
同期信号が印加され、読取りクロック生成回路９０から
は該基準同期信号に同期した読取りクロックが生成され
る。読取リアドレス制御回路８０は、該読取りクロック
に同期したアドレスを出力する。

このため、メモリ２に格納されていた映像信号のデータ
は、読取リアドレス制御回路８０からのアドレスに応じ
て水平走査周期毎に、順次読み出され、読み出されたデ
ータは、該データをアナログクに同期して、遂次アナロ
グ信号に変換される。

したがって、端子２０からは、時間軸変動のない安定し
た映像信号が出力される。

以上の動作説明から明らかなように、この時間軸補正装
置の性能は書込みクロック生成口Ｎ４０の書込みクロッ
クの生成方法によって左右され、いかにして入力映像信
号の時間軸変動に正確に追従した書込みクロックを生成
させるかが装置の重要な決め手となっている。

この書込みクロック生成回路４０の従来例については前
記の文献にも記載されているように第３図に示すいわゆ
るＡＦＣ回路で構成する方式が公知である。

第３図において、水平同期信号分離回路４からの水平同
期信号が端子４１を介して位相比較回路４３の一方に入
力される。４５は電圧制御発振回路であり、その中心周
波数は第２図の回路９０からの読取りクロックの周波数
と同じ周波数になるように設定される。電圧制御発振口
＄４５の出力は分周回路４６にて分周され、入力映像信
号の水平走査周波数と同じ周波数の信号が分周回路４６
より出力される。

端子４１からの水平同期信号と該分周回路４６からの出
力は位相比較回路４３にて位相比較され、両者の位相差
に応じた誤差電圧が位相比較回路４３より出力され位相
補償回路４４を介して電圧制御発振回路４５の制御電圧
として供給される。

以上の回路により、いわゆるＡＦＣ回路が構成され、そ
の負帰還制御作用によって入力映像信号の水平同期信号
の時間軸変動に追従した出力が電圧制御発振回路４５よ
り得られ、この出力は書込みクロックとして端子４２よ
り出力される。

以上は水平同期信号に基づいて書込みクロックを生成す
る従来方法であるが、上記文献にも記載されているよう
に、水平同期信号の代わりに水平ブランキング期間内に
重畳されているいわゆるバースト信号を用いて上記同様
の負帰還ループを構成（これをＡＰＣ回路と称する）し
、あるいは上記水平同期信号に基づ＜ＡＦＣ回路と上記
バースト信号に基づ＜ＡＰＣ回路の両方を並用して、映
像信号に同期した書込みクロックを生成する方法も従来
から公知である。

上記従来技術は、負帰還（フィードバック）制御を行っ
ているため、再生信号中に含まれる時間軸変動の周波数
が高かったり、ヘッド切換えに伴なう急激な時間軸変動
がある場合、上記したＡＦＣやＡＰＣが応答しきれず１
時間軸変動の補正を正しく行なうことができない、こう
した問題を解決するためにＡＦＣやＡＰＣの応答速度を
速めることも試みられているが、応答速度を速めると再
生映像信号に含まれるノイズにも敏感に応答し易くなり
、逆に時間軸補正系がノイズにより擾乱され、動作が不
安定になるという問題が生じる。

一方、上記したＡＦＣやＡＰＣによる時間軸変動の補正
系では、再生映像信号中の時間軸変動を検出する手段と
して、水平同期信号の位゛相変動を用いている。水平同
期信号の周期は現行ＴＶ方式で約６０）ｓｅｅであり、
換言すると再生映像信号中の位相変動は高々６Ｇ＃ｓ６
ｃごとにしか検出できず、比較的高い周波数成分の位相
変動に対しては、補正できないという問題がある。第４
図は上記残留誤差の発生する過程を示している。第４図
において、ａは再生された水平同期信号、ｂは再生信号
に含まれる位相変動φを示している。ｂの位相変動は水
平同期毎に検出されるので、位相変動量を検出した結果
を示す位相差電圧ｅはＣに示すようになる。Ｃの位相差
電圧はサンプリングした時点、すなわち各水平同期の始
まりの点の情報が１Ｈ（Ｈは水平同期）期間中は保持さ
れ、この位相差電圧に従って位相変動（時間軸誤差）が
補正される。

ところが、実際の時間軸誤差は１Ｈ内部でも刻々と変化
しており、１Ｈの初めの方では時間軸誤差は０となるも
のの、特に１Ｈの後半から終わりにかけて、ｄに示すよ
うに残留誤差が増大する。２九は、実際の画面上では１
画面の左側ではさほど時間軸誤差は目立たないが、画面
の中心から右端にかけて時間軸誤差が大きくなるという
現象となる。こめような時間軸誤差は、シリンダの回転
ムラなどによって生ずる通常のジッタと区別して。

特に速度誤差と称せられており、ヘッドチップのテープ
への突入や突出により生じるテープの縦振動（テープの
機械的振動が走行方向と同じ）等により発生すると考え
られる。この種の時間軸誤差はインパクトエラーとも呼
ばれており、インパクト性の周波数の高い成分を含んで
いるので、従来の形式の時間軸誤差補正回路（以下、Ｔ
ＢＣ）では、その除去は本質的に困難である。

上記の速度誤差の補正方法としては、前述の文献（ＶＴ
Ｒ技術、第６章）にも記載されているように、第４図ｅ
に示した補正波形による方法が従来より公知である。第
４図ｅはｄの残留誤差を直線近似した補正波形であって
、この三角波の電圧に従って第２図の示した書込みクロ
ックの位相を変調させることｉこより、速度−差め補正
をするものである。しかしながら、この方式ではｄの残
留誤差、即ち１Ｈ内に生Ｂた速度誤差を正確に検出する
こと自体が困難であり、特にＳ／Ｎ比の十分でない再生
信号では、逆に時間軸誤差を増加してしまうことにもな
りかねず、この対策が望まれるところであった。

本発明の目的は、上記従来技術の問題点を除去し、再生
映像信号に含まれる時間軸変動のうち、特に周波数の高
い成分の速度誤差をノイズ等の影響を受けることなく、
安定かつ確実に除去することができる時間軸誤差補正回
路を提供することにある。

〔課題を解決するための手段〕

上記目的は以下のようにして達成される。すなわち、再
生映像信号の時間軸を補正する為に入力映像信号の水平
ブランキング内に多重されている波数Ｎなるバースト信
号（Ｎは正の整数）に対し。

上記バースト信号をバースト信号の先頭より波数Ｍ　（
ＭはＭ＜Ｎの整数）の部分と上記波数Ｍの部分以外の波
数Ｎ−Ｍの部分とに分離する手段と、上記波数Ｎ−Ｍの
部分を用いて１Ｈ毎に位相同期した一定周波数の信号を
生成する発振回路と、上記発振回路からの出力クロック
の位相と上記波数Ｍの部分との位相を比較する位相比較
回路と、上記位相比較回路からの出力に応じて上記発振
回路からのクロックを位相変調する手段と、上記位相変
調されたクロックをｎ倍（ｎは１以上の整数）に周波数
逓倍する手段とを有し、上記周波数逓倍回路からのクロ
ックを用いて再生映像信号のサンプリング及びメモリへ
の書込みを行なうように構成する。

〔作用〕

上記の構成とすることにより、時間軸補正用のバースト
信号のうち波数Ｎ−Ｍの部分を用いて１Ｈ毎にバースト
インジェクション（バースト注入）が行なわれ、これに
よってバースト信号の位相に対し高速に位相同期した一
定周波数のクロック信号を得ることができ、さらに、１
Ｈ後の次のバーストインジェクションが行なわれる直前
に、上記クロック信号と次のバースト信号の先頭より波
数Ｍの部分の位相とが位相比較回路で比較される。

この位相比較回路の出力は上記１Ｈ前に注入されたバー
ストと現在再生されているバーストとの位相差に対応し
ている。即ち、上記位相比較回路の出力は第４図ｄに示
す速度誤差に対応して増減する。上記したように、バー
スト信号を２つの部分に分割し、バーストインジェクシ
ョンと１Ｈ間隔の位相比較をバースト信号を用いて行な
うことによって、再生された映像信号に対して高速に追
従する時間軸補正用のサンプリングクロック（又はメモ
リへの書込みクロック）が得られ、さらに。

１Ｈ毎の速度誤差もノイズの影響をあまり受けずに正確
に検出することが可能となり、インパクトエラー等によ
る高い周波数成分を含む時間軸変動あるいは速度誤差を
高速かつ正確に除去することが可能となる。

〔実施例〕

以下、本発明の実施例を図面を用いて詳細に説明する。

第１図は１本発明による時間軸補正装置の一実施例を示
すブロック図、第５図及び第６図はその動作説明用の波
形図である。

第１図において、１はＡ／Ｄ変換器、２はメモリ、３は
Ｄ／Ａ変換器、４は同期信号分離回路である。これらは
第２図の従来例と同一の部品であって、同一符号で示し
である。また、５００は書込みアドレス制御回路、６０
０は読出しアドレス制御回路を示している。第１図にお
いて、破線で囲んだブロック４００は、本発明に係わる
書込みり゛ロック生成回路を構成している。また、第５
図は、上記書込みクロック生成回路４００の各部におけ
る波形図を示したものである。

第１図において、磁気テープ等の記録媒体より再生され
た時間軸誤差を含む映像信号は映像信号入力端子ＩＯに
入力され、後に示す理由によって１Ｈ遅延回路５におい
て１Ｈ（Ｈは水平同期期間）の遅延が施こされた後、Ａ
／Ｄ変換器１でディジタル信号に変換される。このとき
上記Ａ／Ｄ変換器１で用いられるサンプリングクロック
として、再生映像信号に含まれる時間軸誤差（ジッタや
ベロシティ−エラー）に同期したクロックを用いること
により、ディジタル信号に変換された時点で時間軸誤差
が除去される。ディジタル信号に変換された後、上記再
生映像信号は一部メモリ２に蓄えられる。一方、水晶発
振回路３０では、メモリ２からの映像信号データの読出
しに用いる時間軸変動のない基準クロックが生成され、
上記基準クロックは基準同期信号生成回路３１及び分周
回路３２に供給される。基準同期信号生成回路３１では
上記基準クロックを基として水平同期信号Ｈ５、複合同
期信号Ｏ８及び垂直同期信号ｖＳが生成される。

メモリからの映像信号データの読出しを制御するために
、上記信号のうちＨ８及びｖＳは読出しアドレス制御回
路６００に送られる。読出しアドレス制御回路６００で
は、メモリに蓄えられた映像信号データを所定の順序に
従って読出す為にメモリ上のアドレス制御が行なわれる
。メモリより読み出された映像信号データはＤ／Ａ変換
器３でアナログ映像信号に変換され、さらに同期信号挿
入回路６において基準同期信号生成回路３１より送られ
てくる複合同期信号Ｃ８が上記アナログ映像信号に挿入
され、映像信号出力端子２０に出力される。

次に書込みクロック生成回路４００の動作について、第
５図及び第６図を用いて説明する。第５図ａに示すよう
に、ＶＴＲの再生ヘッドにより再生され復調された映像
信号には、負極性の同期信号及び時間軸誤差の補正に用
いる為のバースト信号（第５図の例では波数６）が、記
録時にあらかじめ付加されている。映像信号入力端子１
０より入力された再生映像信号は、同期信号分離回路４
に入力され、ここで第５図すに示すように同期信号のみ
が分離され、再生タイミングの基準信号としてパースト
ゲート回路１　（１２）　、パーストゲート回路２　（
１３）　、ヘッド切換領域検出回路１４、タイミング生
成回路１６．ランプ波形生成回路２２、書込み制御回路
５００の各ブロックに送られる。一方、バースト信号分
離回路１１では、バースト周波数に合わせ九ＢＰＦ　（
バンドパスフィルタ）及びレベル比較器を用いることに
よりバースト信号のみを分離し、第５図Ｃに示すような
゛バースト信号を得る。

パーストゲート回路１　（１２）では、上記のようにし
て得られた６波のパース上信号のうち、後行する４波を
抜き出すためのゲートパルス（第５図ｄ）が生成される
。上記ゲートパルス（第５図ｄ）を用いて抜き出された
ゲート１バースト信号（第５図ｅ）はτ１なる期間を有
し、この期間内にインジェクション発振器１５に対して
インジェクション（注入）動作が行なわ゛れる。

第７図は第１図のインジェクション発振器１５の内部構
成の一例を示す図である。同期信号分離回路４で再生映
像信号より分離された同期信号は。

インジェクション発振器における同期信号入力端子１５
１を介して垂直・セグメント同期分離回路１５３に入力
される。ここでは入力された同期信号より垂直同期信号
又はセグメント同期信号が分離され、分周器１６３．１
６４及びゲート回路１６６に送られる。

ここで、セグメント同期信号とは次に述べるようなセグ
メント記録方式におけるセグメントの先頭に記録されて
いる同期信号のことを示す。すなわち、通常の家庭用Ｖ
ＴＲではシリンダの回転数はフレーム周波数と同一であ
って、３０＆である。

したがって、家庭用ＶＴＲでは、磁気テープの１回の走
査で１フイールドの情報が記録される。これに対して°
、例えばハイビジョンのような占有帯域の広い信号を、
比較的小径（６０〜７０閣φ程度）のシリンダを用いて
記録するＶＴＲにおいては、磁気テープとヘッドの間の
相対速度を高速化する必要があり、これを実現するため
シリンダの回転数を２倍から４倍・程度に引き上げて記
録する方法が考えられる。このような記録方式では、例
えば。

シリ・・ンダ、の回転数を４倍の１２０ｓｅｃ−゛とし
た場合。

映像の、トフィールド期間に磁気テープ上のヘッドの走
査が４回行なわれること１こなる。即ち、１フイールド
の映像信号が４本の・トラックに分割されて苫己録され
ること番こなる。このとき−１１フィールドを構成する
４つの部分を各々セグメントと称し、上記の記録方式を
４セグメント記録方式と呼ぶ。

この記録方式においては、各セグメントの先頭に映像信
号とは別にセグメント同期信号が挿入されて記録される
。また、上に述べたように、セグメント記録方式では１
フイールドの連続した信号が４本のトラックに分割され
て記録されるので、再生ヘッドの切換に伴なって再生信
号が時間的に不連続になるという問題がある。この問題
に対しては、記録時にうラド切換点近傍に映像信号とは
別にヘッド切換専用の領域（ヘッド切換領域）を設ける
ことで対拠している。

第８図は磁気テープ上に記録されたトラックの記録パタ
ーンを示している。第８図において、各トラックのヘッ
ド入側及び出側の斜線で示したそれぞれ約１Ｈの領域が
上記のヘッド切換領域を示している。また、各トラック
すなわち各セグメントの先頭のＸで示した部分にはセグ
メント同期信号が記録されている。

第９図は、第８図の記録パターンによる再生信号を示し
た図である。第９図ａは、回転シリンダ上に１８０’の
対向角をもって取付けられた２つのヘッド（ヘッド１及
び２）のうちの１つのヘッド（ヘッド１）による再生信
号を示しており、第９図すは、もう一方のヘッド（ヘッ
ド２）による再生信号を示しである。−ここでは便宜的
に１トラツクに１００　Ｈずつの映像信号が記録されて
いるものとして、再生信号を図示しである。即ち、ヘッ
ド１からはまずヘッド切換領域（斜線で示されている）
が再生され、つづいてセグメント同期信号（Ｘで示され
ている）及び１〜１００で示された１００Ｈの映像信号
が得られる。引きつづきヘッド２からは同様にヘッド切
換領域、セグメント同期及び１０１〜２００で示された
１００Ｈの映像信号が得られる。

第９図Ｃはヘッド１及び２からの再生信号を切り換える
ためのヘッド切換信号であり、この信号がハイレベルに
あるときはヘッド１からの再生信号が選択され、逆にロ
ーレベルにあるときはヘッド２からの再生信号が選択さ
れる。この結果、第９図ｄに示すような連続した信号を
得ることができる。第９図ｅは、一定の時間々隔を示す
時間軸の基準を与えるタイムスロットであり、ＬＨの時
間毎に区切っである。ヘッドから再生された信号は。

シリンダの回転ムラやテープそのものの経時変化に伴な
う伸縮によってヘッド切換点近傍で大きな時間軸誤差を
生じる、これに伴なう画面上のくねりをスキュー歪みと
称するが、第９図では、セグメント２から３、及びセグ
メント３から４へのヘッド切換領域が通常の１Ｈの長さ
に比較して大きなずれがあることを示している。このヘ
ッド切換に伴なう１Ｈ間隔の伸縮量を第９図ｅに示すよ
うにスキュー量と呼んでいる。

第１０図は、ヘッド切換点近傍の再生信号の波形をより
詳細に示したものである。第１０図ａは第９図ｄに示す
再生信号のヘッド切換点近傍の再生信号であり、再生さ
れる信号の願に図の左側より、通常の映像信号、ヘッド
切換領域、セグメント同期信号、再び通常の映像信号を
示している。第１０図すはヘッド切換信号を示している
。第１０図ａに示すように、ヘッド切換領域では、例え
ばペデスタルレベルの信号が記録されており、一方、セ
グメント同期信号ではシンクチップレベルの信号が記録
されており、通常の映像信号との識別が容易になされる
ようになっている。

以上のような記録・再生方式において１時間軸補正用の
メモリへの書込みクロックを生成する方式につき、再び
第５図及び第７図を用いて説明する。第７図のバースト
信号入力端子１５２には、第５図ｅに示されたゲートｌ
バースト信号（６波のバーストのうちの後行する４波の
みのバースト信号）が入力される。第７図に示すように
、この信号はインバータ１５４を介してＣＭＯ５−ＮＡ
ＮＤゲートに入力される。このＮＡＮＤゲートはインダ
クタＬ　１５６、キャパシタＣ工１５７及びバリキャッ
プＣ，１５８と共にインジェクション発振器を構成して
いる。ここで、第５図ｅに示すようにて１なる期間に上
記インジェクション発振器にバースト信号を注入（入力
）すると、発振器の出力としては第５図ｆに示すように
注入されたバーストの位相に同期した連続クロックを得
ることができる。この発振器では上記のようにバースト
信号の注入期間（τ、）が１μｓ程度と短く、したがっ
て注入されたバースト信号に対して高速に応答する必要
がある。このため、この発振器のＱ（クォリティーファ
クタ）は比較的小さな値に設定する必要があり、このこ
とが逆にこの発振器の周波数安定性を損なう原因となる
可能性がある。この周波数の安定性を確保する為、第７
図に示したインジェクション発振器ではＰ　Ｌ　Ｌ　１
６Ｇを構成し、フィードバック制御による周波数の安定
化を図っている。ＰＬＬ１６０は逓倍クロック入力端子
１６１、水晶クロック入力端子１６２１分周器１６３及
び１６４１位相比較器１６５、ゲート回路１６６、ホー
ルド回路１６７より構成さｔている。

まず、 インジェクション発振器で得 逓倍クロック入力端子１６１を介して分周器１６３に入
力される。一方、水晶クロック入力端子１６２には第１
図、の水晶発振回路３０から送られてくる周波数ｆユな
るクロックが入力され、分周器１６４に送られが一致す
るように選ばれる。位相比較器１６５では上記２つの信
号の位相差を検出し、その位相差に応じたエラー信号を
ゲート回路１６６に送出する。

ゲート回路１６６では、インジェクシ１ン発振器へのバ
ースト信号注入を行なわない期間、即ち垂直ブランキン
グ期間もしくはヘッド切換領域及びセグメント同期信号
の再生される期間にのみ位相比較器１６５からのエラー
信号がホールド回路１６７に送られる。ホールド回路１
６７では上記エラー信号を一定期間保持する役割を果た
す回路であって、ホールド回路の出力はバリキャップＣ
，（１５Ｊｌ）に接続されている。上記の構成によって
第７図のインジェクション発振器はフィールドパックル
ープを形成し、ＮＡＮＤゲート１５５より出力されるク
ロックの周波数は水晶発振回路３０からのクロックに追
従するように制御される。

次に再び第１図のブロック図を用いて１時間軸補正処理
回路の動作を説明する。上に述べたようにインジェクシ
ョン発振器１５では各水平同期期間毎に再生信号に含ま
れるバースト信号による注入が行なわれ、再生信号中の
ジッタ成分に同期したクロック信号が出力される。以下
に述べるのは。

再生信号中の１水平開期期間内で生じるベロシティ−エ
ラーを補正するためのクロック信号の生成方式に関する
ものであり、ベロシティ−エラーの検出、及びそのエラ
ー量に応じたベロシティ−エラーの補正という２つの処
理段階に分けることができる。第１図において、ベロシ
ティ−エラーの検出のためには、タイミング生成回路１
６、ゲート回路１７．１８、パーストゲート回路２　（
１３）　、位相比較回路１９、及びサンプルホールド回
路２０が用いられる。各部の動作を第５図に示す波形図
を用いて説明する。まず、インジェクション発振器１５
より出力されるクロックはタイミング生成回路１６、ゲ
ート回路１８、及び周波数逓倍回路２１に送られる。

一方、タイミング生成回路１６からは第５図ｇに示すよ
うな１水平列期間隔のゲートパルスが生成され、ゲート
回路１７を介してゲート回路１８に入力される。ゲート
回路１７のもう一方の入力にはヘッド切換領域信号が入
力される。この信号は、第１０図ｄに示すように、ヘッ
ド切換領域ではローレベルとなり、この期間中はゲート
回路１フ及び１８を閉じる働きをする。すなわち、ヘッ
ド切換領域においては以下に述べるベロシティ−エラー
の検出動作を阻止する。この理由を以下に示す。前に述
べたようにヘッド切換領域では、ヘッドの切換に伴ない
１８期間の伸縮が生じ１時間軸上の不連続が生じる。こ
のため、もしもこの期間中にベロシティ−エラーの検出
を行なうと、ＬＨ内に生じる時間軸エラーがベロシティ
−エラーによるものか、上記のヘッド切換に伴なう時間
軸上の不連続によるものかの区別ができず、エラーの誤
検出をしてしまう、これを防ぐために、ヘッド切換領域
ではベロシティ、−エラーの検出は行なっていない。

次に、タイミング生成回路１６では第５図ｇのようなゲ
ートパルスが生成され、この結果ゲート回路１８の出力
として得られる信号は第５図りに示すような波数２のバ
ースト信号となる。この波数２のバースト信号は、イン
ジェクション発振器１５におけるバースト信号の注入が
行なわれる直前の２波を取□゛り出した信号であり、１
Ｈ前のバースト信号に位相同期した波形である。この波
数２のバースト信号は位相比較回路１９に入力される。

上記位相比較回路１９のもう一方の入力には、パースト
ゲート回路２　（１３）からの出力信号が入力される。

パーストゲート回路２では、第５図ｉのタイミングで生
成されるゲートパルスを用いることにより、第５図ｊに
示すゲート２バースト信号が生成される。このゲート２
バースト信号は、再生映像信号に時間軸多重されている
６波のバースト信号のうち、先行する２波を抜き出すタ
イミングで生成される。位相比較回路１９では上記のよ
うにして得られた２つのバースト信号の位相差が検出さ
れる。

上記２つの信号の位相差は、１Ｈ前後のベロシティ−エ
ラーに相当する時間軸上の誤差を示す量となる０位相比
較回路１９の出力は、サンプルホールド回路２０に送ら
れ、ここで１Ｈ毎にサンプル及びホールド処理が行なわ
れる。この結果、第５図ｋに示すようなエラー信号を得
ることができる。この場合、第５図りとｊの各々２波の
バースト信号の位相差が大きい場合には、にのエラー信
号も大きく、逆に位相差が小さい場合にはエラー信号は
小さくなる。

次に、このエラー信号を用いてベロシティ−エラーを補
正する方式について説明する。第６図はＡ／Ｄ変換器１
及び書込み制御回路５００に送出する書込みクロックの
生成過程を説明する図である。

以下、第１図及び第６図を用いて上記クロック生成過程
を説明する。第６図ａは水平同期信号であって、第１図
の同期信号分離回路４で再生信号より分離・生成され、
ランプ波形生成回路２２に送られる。ランプ波形生成回
路２２では、第６図すに示すように上記水平同期信号の
周期に従って、波高値が一定のランプ波形が生成される
。このランプ波は、かけ算回路２３に送られる。また、
上記かけ算回路のもう一方の入力にはサンプルホールド
回路２０からの出力が入力されている。上記サンプルホ
ールド回路２０は、先に説明したように１Ｈ毎のベロシ
ティ−エラーに応じた電圧を生成する。上記の２つの信
号はかけ算回路２３でかけ合わされることにより、第６
図ｄに示すようにベロシティ−エラー量に応じて、波高
値が変化するランプ波形出力を得ることができる。この
出力信号は、次に第１図のモノマルチ（ＭＭＶ）２４の
ＰＷＣ端子に入力される。ＰＷＣとはパルス幅制御（Ｐ
ｕｌｓｅＷｉｄｔｈ　Ｃｏｎｔｒｏｌ）のことで、この
モノマルチの出力として得られる信号のパルス幅が上記
ＰＷＣ端子に印加された電圧により制御されるという特
徴がある。一方、モノマルチ２４のクロック入力端子に
は逓倍回路２１で生成された再生信号のジッタに同期し
たクロックが入力される。この結果、モノマルチ２４の
出力としては第６図ｆに示すような位相変調クロックが
得られる。さらに、第１図の波形整形回路２８で上記の
位相変調クロックが波形整形されて、第６図ｇに示す書
込みクロックが得られる。この書込みクロックは、再生
されたバースト信号をもとにインジェクション発振器を
用いて得られたクロックを、さらにベロシティ−エラー
量に応じて１次近似で位相変調を行なうことにより得ら
れたクロックである。

ここで、上記位相変調を行なうモノマルチ２４のクロッ
ク入力に１Ｈ遅延回路２７が挿入されているのは次の理
由による。第１１図は再生信号と各部制御信号とのタン
シミングを示す図であって、以下この図と第１図のブロ
ック図と対比させて説明する。第１１ａは磁気テープよ
り再生され、復調された再生映像信号であって、図中の
＃で示した番号は各ラインごとの再生順序を示している
。この再生信号は第１図の映像信号入力端子１０に入力
される。第１１図すはインジェクション発振器（第１図
１５）より生成されるインジェクション発振器出力クロ
ックであり、第１１図に示すようにライン＃１のバース
ト信号の情報をもとに発振器出力クロック＃１を得るこ
とができる。以下同様にライン＃２のバースト信号から
はクロック＃２が、ライン＃３のバースト信号からはク
ロック＃３が順次生成される。次に、第１１図Ｃは各Ｈ
毎のベロシティ−エラー量の変化を示している。先に説
明したように、例えばライン＃ｌの再生期間中に発生す
るベロシティ−エラーは、ライン＃１のバースト信号を
もとに生成されたインジェクション発振クロックの位相
と、ライン＃２のバースト信号の位相とを比較すること
によって検出できる。したがって、第１１図Ｃに示すよ
うにベロシティ−エラーの検出は、再生映像信号（第１
１図ａ）に比較すると１Ｈの期間に相当する時間だけ遅
延する。このようにして検出された各Ｈ毎のベロシティ
−エラーに応して、インジェクション発振器出力として
得られたクロック（第１１図ｂ）を次に位相変調して書
込みクロックを生成する。このとき、上記説明したよう
にインジェクション発振器出力のクロックに比較して、
ベロシティ−エラーの検品信号はＬ　Ｈの遅延がある。

そこで、第１図に示すように、インジェクション発振器
１５の呂カクロックを周波数逓倍するための逓倍回路２
１の出力と、モノマルチ２４（クロック位相変調用）の
クロック入力端子との間に１Ｈ遅延回路２７を挿入し、
位相変調すべきインジェクション発振器出力クロックと
ベロシティ−エラーの検出信号とのライン番号を合わせ
るように構成されている。また、このようにして。

モノマルチ２４より出力されたクロックは波形整形回路
２８に入力され、−旦波形整形されたのち、Ａ／Ｄ変換
器１及び書込みアドレス制御回路５００に入力される。

ここで、上記説明したように、映像信号入力端子ＩＯに
入力される映像信号に対して、Ａ／Ｄ変換器１−及び書
込みアドレス制御回路５００ニ入力されるベロシティ−
エラーを含む時間軸変動の補正用クロックは、１Ｈに相
当する時間だけ遅延している。そこで、この１Ｈ分を補
正するためにＡ／Ｄ変換器１に一人力される再生映像信
号を’１Ｈ遅延回路□５を用いて１Ｈ分だけあらかじめ
遅延する。このよう・構成すればベロシティ−エラーの
検出に伴ならで生ずる書込み用クロックの遅延の問題を
回避す゛ることが可能となる。第１１図ｅは。

上記した１Ｈ遅延回路を□経九撫の映像信号を示してお
り、この映像信号のライン番号ば゛同図ｄに糸したＡ／
Ｄ変換クロックのライン番号と一致している。

以上、第１図のブロック図に示す本発明の一実施例につ
き説明した。上記の実施例では、再生映像信号のベロシ
ティ−エラーも含めた時間軸誤差につ□い−での全ての
補正処理をメモリの書込み側で行う構成としている。し
かるに、上記説明したように再生映像信号を１Ｈ遅延さ
せ゛る処理が必須となり、特にハイビジョンや他の高品
位ＴＶ方式では、１Ｈ遅延処理に伴なう画質の劣化、お
よび１Ｈ遅延を実現するためのハード規模とそのコスト
の増加が大きな課題となる。現状の技術でハイビジョン
信号を高画質のまま１Ｈ遅延させるためには高価なＡ／
ＤおよびＤ／Ａ変換器とメモリ、さらにブリおよびポス
トフィルターが必要となる。

ＮＴＳＣ信号等の現行ＴＶ方式では１Ｈ遅延は、ＣＣＤ
を利用することが可能であるが、ハイビジョンのような
高品位ＴＶ方式では画質の劣化が生じ実用的でない。

上記の問題を回避するために１通常の時間軸補正はメモ
リの書込み側で行ない、ベロシティ−エラーの補正はメ
モリの読出し側で行なう方法が考えられる。この方式に
基づく本発明の他の実施例を第１２図に示す、第１２図
は上記した時間軸誤差補正回路のブロン゛り図であり、
図中の部品番号のうち第１図のブロック図における部品
と機能が一致するものには同一の番号が付されている。

第１２図において１点線で囲まれたブロック４００は、
メモリへの書込みクロック生成回路を構成している。

メモリへの書込み側では、第１図で説明したように、イ
ンジェクション発振器１５で生成さ九たクロックの位相
とパーストゲート２　（ｉ３）を経て入力されるバース
ト信号の位□相とが位相比較回路１９で比較され、その
結果がサンプル＆ホールド回路２０でサンプルホールド
される。このサンプル＆ホールド回路のａカはベムシテ
ィーエラーに相当するが、このエラー量は、第５図ｋに
示すように再生映像信号の１Ｈ毎に更新される。このエ
ラー量は電圧値としてＡ／Ｄ変換器４１に入力されるが
、ここでは、第５図βに示すように、１Ｈ毎にパルス゛
生成回路４０で生成されるＡ／Ｄ変換パルスに従ってデ
ィジタル信号に変換される。こうして得られたディジタ
ル信号は、メモリ４２に入力されるが、′このときメモ
リ４２の内部アドレス構成を映像信号用メモリ企ト共通
にすることにより、書込みアドレス制御回路５００と読
出しアドレス制御回路６００をメモリ４２の７にレス制
御回線としてそのまま使用する出とができる。この方式
によれば、映像信号の記録時にシャツリン〃（ライン単
位の映像信号の分散記録）などめ処理を行う記録再生シ
ステムにおいても、上記書込みアドレス制御回路の共通
化が図れ、回路規模削減ができる。

さそ、上記のようにメモリ４２に書込まれたエラー信号
は一定の時間の後にＤ／Ａ変換器４３により再び元のア
ナログ量の電圧に変換される。このとき、メモリ４２か
ら読出されＤ／Ａ変換器４３によりアナログ量の電圧に
変換されるタイミングは、基本的には次のルールに従え
ばよい、即ち、メモリ４２より読出される。あるライン
のベロシティ−エラーに対応した値は、映像信号用のメ
モリ２よりその時点で読出されるラインに対応している
ことが必要である。具体的には例えば、今、メモリ２よ
り第１０ライン目のデータが読み出されているとすれば
、メモリ４２より読出されるベロシティ−エラーに対応
した値も第１０ライン目に対応したものでなければなら
ない、前に述べたように、ベロシティ−エラーが検出さ
れるのは、実際に再生されるラインよりも１ラインだけ
遅延されて検出される。−二の遅延についてはメモリ４
２からの読出しタイミングをメモリ２からの映像信号の
読出しタイミングに対して１ライン分先行させることで
吸収することができる。また、このとき、Ｄ／Ａ変換用
のクロックとしては、第１２図に示すように基準同期信
号生成回路から送られてくるＨ５　（水平同期）信号が
用いられる。Ｄ／Ａ変換器４３より出力された速度誤差
電圧は、かけ算回路２３の入力端子に入力される。かけ
算回路２３のもう一方の入力端子には、ランプ波形生成
回路２２で生成された、Ｈ８信号と同一周期のランプ波
形が入力される。このようにして得られるかけ算回路２
３の出力波形は、基本的には第６図ｄに示すようなラン
プ波形となる。すなわち、Ｄ／Ａ変換器４３からの出力
、つまりある１Ｈ期間におけるベロシティ−エラー量が
大きい場合には、ランプ波形の傾きが大きく、逆にエラ
ー量が小さい場合には、ランプ波形の傾きは小さくなる
。第１図のブロック図で示した実施例と同様に、かけ算
回路２３の出力はモノマルチ２４のＰＷＣ（パルス幅制
御）端子に入力される。−方、モノマルチ２４のクロッ
ク入力端子には、メモリ２及びメモリ４２の読出し制御
基準クロックを生成す 成する水晶発振回路３０からのクロックを分周する為の
分周回路３２からの分周クロックが入力される。

このクロックはモノマルチ２４において、第６図のｆに
示すようにランプ波形の振幅の大小に従って位相変調さ
れる。こうして位相変調を受けたＭＭＶ２４の出力クロ
ックは波形整形回路２８で波形整形され、メモリ読出し
制御回路６００及びＤ／Ａ変換器３に入力される。Ｄ／
Ａ変換器３で元のアナログ信号に変換された再生映像信
号は、次に同期信号挿入回路６に入力され、ここで水平
同期信号、垂直同期信号が付加されたのち映像信号出力
端子２０に出力される。

以上述べたように、ベロシティ−エラーの補正は、映像
信号処理用メモリ２の読出しアドレス制御回路６００及
びＤ／Ａ変換器３に供給されるクロックをベロシティ−
エラー量に応じて位相変調することによって行なうこと
が可能である。この場合は、第１図のブロック図に示し
た実施例のように、映像信号とベロシティ−エラー検出
信号の間に生ずる時間差に対する配慮が不要となり、し
たがって、第１図に示したような映像信号の１Ｈ遅延回
路５を設ける必要がなくなり、このｌ　Ｈ遅延回路によ
る画質の劣化を回避することができる。

以上の実施例においては、ベロシティ−エラーの補正の
為に、映像信号処理用メモリ２への書込みクロックまた
は読出しクロックを、検出されたベロシティ−エラー量
に応じて位相変調する方式を用いている。第１＠及び第
１２図に示す実施例では、上記クロックの位相変調を行
なう為に、ランプ波形生成回路２２、かけ算回路２３、
モノマルチ２４により構成されるクロック位相変調回路
が用いられている。この場合、モノマルチ２４を直列に
多段接続すれば、上記ベロシティ−エラー量に応じたク
ロックの位相変調量を任意の値に設定することが可能と
なる。

また、上記クロックの位相変調手段としては。

本実施例に示したモノマルチを用いる方法に限らず、遅
延量が外部からの印加電圧により制御可能な可変遅延線
を用いる方法でもよく、本発明を適用することができる
。

〔発明の効果） 以上説明したように１本発明によれば、バーストインジ
ェクション方式による時間軸誤差補正回路において、１
Ｈ前後のバースト信号の位相差を検出することにより、
従来の方式ではその検出及び補正が困難とされていた１
Ｈ内部の時間軸誤差。

いわゆるベロシティ−エラーを検出・補正することが可
能となる。このとき、再生映像信号に含まれるバースト
信号のうち、先行する部分は上記ベロシティ−エラーの
検出に用い、後行する部分はバーストインジェクション
発振器へのバースト注入に用いる結果、１Ｈ前後のベロ
シティ−エラー量が正確に検出することができ、かつ、
バーストインジェクション発振器による書込みクロック
の生成も行なわれるので、通常の時間軸補正動作及びベ
ロシティ−エラーの補正動作が同時に行なうことができ
る。その結果、再生映像信号に含まれる時間軸誤差を高
精度に除去することが可能となり、高品位の再生画質を
得ることができる。

また、シリンダの回転数を通常の２倍以上に高速化して
１フイールドの映像信号を複数のトラックに渡って記録
・再生を行なうセグメント記録方式においても、ヘッド
切換部分でベロシティ−エラーの誤検出が生じないよう
に配慮しであるので、セグメント記録方式における映像
信号の再生においてもベロシティ−エラー補正が可能と
なり、常に時間軸誤差の除去された、高品位の再生画を
得ることが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来の時間軸誤差補正ＩＢＭの基本構成を示す図、第３
図は位相同期ループ回路の基本構成を示す図、第４図は
速度誤差（ベロシティ−エラー）の補正原理の説明図、
第５図は第１図の各部動作説明用の波形図、第６図はベ
ロシティ−エラー補正回路の動作説明用波形図、第７図
はバーストインジェクション発振器の内部構成を示す図
。 第８図はセグメント記録方式ＶＴＲのテープ上のトラッ
クパターン、第９図はセグメント記録方式ＶＴＲの再生
信号のタイミング図、第１０図は再生信号のヘッド切換
点近傍の波形図、第１１図はベロシティ−エラー補正回
路の動作説明用の再生映像信号波形図、第１２図は本発
明の他の実施例を示すブロック図である。 １・・・Ａ／Ｄ変換器、２・・・メモリ、３−・・Ｄ／
Ａ変換器、４・・・同期分離回路、５・・・１Ｈ遅延回
路、６・・・同期信号挿入回路、５００・・・書込みア
ドレス制御回路、６００・・・読出しアドレス制御回路
、　１１・・・バースト信号分離回路、１２・・・パー
ストゲート１．１３・・。 パーストゲート２，１４・・・ヘッド切換領域検出、１
５・・・インジェクション発振器、１６・・・タイミン
グ信号生成回路、１７．１８・・・ゲート回路、１９・
・・位相比較回路、２０・・・サンプル＆ホールド回路
、２１・・・周波数逓倍回路、２３・・・かけ算回路、
２４・・・モノマルチ、２８・・・波形整形回路。 島 ヰ 図 嶌 図 ｄ 、６ ℃ ＡＩ

Claims (1)

1. 【特許請求の範囲】 １、記録媒体より再生された映像信号の所定位置に多重
   された時間軸誤差補正用バースト信号を用いて、再生映
   像信号に含まれる時間軸誤差を検出・補正を行なう時間
   軸誤差補正回路において、 上記波数Ｎ（Ｎは２以上の整数）なるバースト信号のう
   ち、先行する波数Ｍ（ＭはＮ＞Ｍなる正の整数）の部分
   と、後行する波数Ｎ−Ｍの部分とに分離する手段（１１
   、１２、１３）と上記後行する波数Ｎ−Ｍのバースト信
   号に位相同期したクロックを生成する手段（１５）と、
   上記先行する波数Ｍのバースト信号の位相と上記クロッ
   ク生成手段（１５）により生成されたクロックの位相と
   を比較する手段（１９）とを有し、 再生映像信号に含まれる速度誤差成分を検出することを
   特徴とする時間軸誤差補正回路。 ２、記録媒体より再生された映像信号をＡ／Ｄ変換する
   手段（１）と、 上記Ａ／Ｄ変換手段（１）のディジタル信号出力を一時
   的に蓄わえるためのメモリ手段（２）と、 上記メモリ手段（２）のディジタル信号手段をＤ／Ａ変
   換する手段（３）と、 上記メモリ手段への書込み動作を制御する書込みアドレ
   ス制御回路（５００）と、 同じく上記メモリ手段からの読出し動作を制御する読出
   しアドレス制御回路（６００）と、再生映像信号の所定
   位置に多重された時間軸補正用の波数Ｎ（Ｎは２以上の
   整数）のバースト信号を再生映像信号より分離する手段
   （１１）と、 上記バースト信号分離手段（１１）により分離されたバ
   ースト信号に位相同期した時間的に連続なクロックを生
   成するためのバースト・インジェクション発振器（１５
   ）と、 上記バースト・インジェクション発振器からのクロック
   出力を周波数逓倍し、その結果をメモリ書込みクロック
   としてＡ／Ｄ変換手段（１）及び書込みアドレス制御回
   路（５００）に供給するようになされた周波数逓倍回路
   （２１）と、メモリ読出し用の基準クロック信号を生成
   する水晶発振器回路（３０）と、 上記水晶発振器回路（３０）よりの出力クロック信号を
   分周し、その結果をメモリ読出しクロックとしてＤ／Ａ
   変換器（３）及び読出しアドレス制御回路（６００）に
   供給するようになされた分周回路（３２）とにより構成
   された、バーストインジェクシヨン方式の時間軸誤差補
   正回路において、 上記再生映像信号の所定位置に多重された波数Ｎ（Ｎは
   ２以上の整数）のバースト信号に対し、上記バースト信
   号のうち時間的に先行する波数Ｍ（ＭはＭ＜Ｎなる正の
   整数）の部分を分離する手段（１３）と、 同様に上記バースト信号のうち時間的に後行する波数Ｎ
   −Ｍの部分を分離する手段（１２）と、上記バースト信
   号分離手段（１２）により分離された波数Ｎ−Ｍのバー
   スト信号を用いて、時間的に連続的なクロックを生成す
   るバースト・インジェクション発振器（１５）と、 上記バースト・インジェクション発振器（１５）からの
   出力クロックの位相と、上記バースト信号分離手段（１
   ３）により分離された波数Ｍのバースト信号の位相とを
   比較し、上記２つの信号の位相差に応じた出力電圧を出
   力する位相比較回路（１９）と、 上記位相比較回路出力に応じて、上記バーストインジェ
   クシヨン発振器からの連続クロックを位相変調する手段
   （２４）とを備え、 もって再生映像信号に含まれる速度誤差による時間軸変
   動を除去することを特徴とする時間軸誤差補正回路。 ３、上記時間軸誤差補正回路において、バーストインジ
   ェクシヨン発振器からの連続クロックを位相変調する手
   段は、 １Ｈ周期のランプ波形生成回路（２２）と、上記位相比
   較回路（１９）の出力をサンプル・ホールドするサンプ
   ル・ホールド回路（２０）と、上記ランプ波形生成回路
   （２２）からの出力と、サンプル・ホールド回路からの
   出力の双方を掛け合わせる為のかけ算回路（２３）と、 バーストインジェクシヨン発振器（１５）からの連続ク
   ロックを周波数逓倍して所定の周波数クロックを得るた
   めの周波数逓倍回路（２１）と、上記周波数逓倍回路の
   出力を１Ｈ遅延する１Ｈ遅延回路（２７）と、 上記１Ｈ遅延回路（２７）からの出力をクロック入力と
   し、上記かけ算回路（２３）からの出力をパルス幅制御
   入力とするモノマルチ回路（２４）とにより構成された
   請求項１に記載の時間軸誤差補正回路。 ４、記録媒体より再生された映像信号をＡ／Ｄ変換する
   手段（１）と、 上記Ａ／Ｄ変換手段（１）のディジタル信号出力を一時
   的に蓄えるためのメモリ手段（２）と、 上記メモリ手段（２）のディジタル信号出力をＤ／Ａ変
   換する手段（３）と、 上記メモリ手段への書込み動作を制御する書込みアドレ
   ス制御回路（５００）と、 同じく上記メモリ手段からの読出し動作を制御する読出
   しアドレス制御回路（６００）と、再生映像信号の所定
   位置に多重された時間軸補正用の波数Ｎ（Ｎは２以上の
   整数）のバースト信号を再生映像信号より分離する手段
   （１１）と、 上記バースト信号分離手段（１１）により分離されたバ
   ースト信号に位相同期した時間的に連続なクロックを生
   成するためのバースト・インジェクション発振器（１５
   ）と、 上記バースト・インジェクション発振器からのクロック
   出力を周波数逓倍し、その結果をメモリ書込みクロック
   としてＡ／Ｄ変換手段（１）及び書込みアドレス制御回
   路（５００）に供給するようになされた周波数逓倍回路
   （２１）と、メモリ読出し用の基準クロック信号を生成
   する水晶発振回路（３０）と、 上記水晶発振回路（３０）よりの出力クロック信号を分
   周し、その結果をメモリ読出しクロックとしてＤ／Ａ変
   換器（３）及び読出しアドレス制御回路（６００）に供
   給するようになされた分周回路（３２）とにより構成さ
   れた、バーストインジェクシヨン方式の時間軸誤差補正
   回路において、 上記再生映像信号の所定位置に多重された波数Ｎ（Ｎは
   ２以上の整数）のバースト信号に対し、上記バースト信
   号のうち時間的に先行する波数Ｍ（ＭはＭ＜Ｎなる正の
   整数）の部分を分離する手段（１３）と、 同様に上記バースト信号のうち時間的に後行する波数Ｎ
   −Ｍの部分を分離する手段（１２）と、上記バースト信
   号分離手段（１２）により分離された波数Ｎ−Ｍのバー
   スト信号を用いて、時間的に連続なクロックを生成する
   バースト・インジェクション発振器（１５）と、 上記バースト・インジェクション発振器（１５）からの
   出力クロックの位相と、上記バースト信号分離手段（１
   ３）により分離された波数Ｍのバースト信号の位相を比
   較し、上記２つの信号の位相差に応じた出力電圧を出力
   する位相比較回路（１９）と、 上記位相比較回路（１９）の出力電圧を一定時間保持す
   るサンプル・ホールド回路（２０）と、上記サンプルホ
   ールド回路（２０）の出力電圧を所定の周期でディジタ
   ル信号に変換するＡ／Ｄ変換器（４１）と、 上記Ａ／Ｄ変換器（４１）のディジタル信号出力を一時
   的に蓄わえるためのメモリ（４２）と、上記メモリ（４
   ２）からのディジタル信号出力を所定の周期で元のアナ
   ログ信号に変換するＤ／Ａ変換器（４３）と、 上記Ｄ／Ａ変換器の出力電圧に応じて、上記メモリ読出
   し用の基準クロックを位相変調する手段（２４）とを備
   え、 もって再生映像信号に含まれる速度誤差による時間軸変
   動を除去することを特徴とする時間軸誤差補正回路。 ５、上記時間軸誤差補正回路において、再生映像信号用
   のメモリ（２）と、位相比較回路（１９）の出力電圧を
   メモリするためのメモリ（４２）の双方のメモリの書込
   み制御回路（５００）及び読出し制御回路（６００）が
   共通である請求項３に記載の時間軸誤差補正回路。 ６、上記時間軸誤差補正回路において、メモリ読出し用
   の基準クロックを位相変調する手段は、出力映像信号の
   １Ｈ周期のランプ波形生成回路（２２）と、 上記ランプ波形生成回路（２２）からの出力と、Ｄ／Ａ
   変換器（４３）からの出力の双方を掛け合わせる為のか
   け算回路と、 基準クロック生成用水晶発振器（３０）からのクロック
   を分周し、所定の周波数の読出し用クロックを得るため
   の分周回路（３２）と、 上記分周回路（３２）からの出力をクロック入力とし、
   上記かけ算回路（２３）からの出力をパルス幅制御入力
   とするモノマルチ回路（２４）とにより構成された請求
   項３または請求項４に記載の時間軸誤差補正回路。