JP3815854B2 - ディジタルｐｌｌ回路およびｍｐｅｇデコーダ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はディジタルＰＬＬ(Phase Locked Loop) 回路およびＭＰＥＧ(Moving Picture Experts Group)デコーダに関し、特に、ＭＰＥＧストリーム用ディジタルＰＬＬ回路に関する。
近年、動画像を圧縮する技術としてＭＰＥＧが注目されて来ている。このようなＭＰＥＧ用のデコーダにおいては、ＰＬＬ回路としてＤＡ変換器(Digital-to-Analog Converter) およびＶＣＯ(Voltage Controlled Oscillator: 電圧制御発振器) が必要とされており、これらＤＡ変換器およびＶＣＯによる製品のコストアップが問題となっている。そこで、ＤＡ変換器およびＶＣＯを使用することなく低価格のディジタルＰＬＬ回路の提供が要望されている。
【０００２】
【従来の技術】
従来、ＭＰＥＧ等でディジタル圧縮されたオーディオ／ビデオ・ストリーム(Audio/Video Stream)を含むＭＰＥＧシステムストリーム（汎用符号化方式ＭＰＥＧ−２：ＩＳＯ−１３８１８−１国際規格）では、オーディオの出力時刻とビデオの出力時刻（表示時刻）を合わせないと音（音声）と映像が同期しなくなり、例えば、画面で人が口を動かし喋っているのに音が出なかったり、或いは、ドア等がバタンと閉まったはずなのに音が後から出たりして非常に不快なものとなる。
【０００３】
さらに、音および映像が出力される時刻まで該音および映像の圧縮情報をデコード装置内のメモリ領域に格納する必要があるが、伝送ストリームは一般的に常に一定の伝送レートで出力されているため、出力が遅すぎるとデコーダ内のメモリ領域が不足して情報を破棄してしまったり、或いは、出力が早すぎるとメモリ内の圧縮映像／音声ストリームが足りなくなってしまう。その結果、音声や映像が途中で途切れることにもなって、非常に都合が悪い。そこで、伝送されるビット情報と、該ビット情報を消費するスピードとを合わせる必要が生じる。
【０００４】
この問題を解決するには、基本的には情報を伝送する側のタイミングと情報を処理する側のタイミングを合わせて、受信側のメモリが破綻（オーバーフロー、或いは、アンダーフロー）しないように構成し、さらに、音声と映像の出力時刻を合わせることが必要である。
また、ビデオ圧縮等においては、圧縮率を高めるために過去の映像との差分等を伝送するようになっているため、画像により圧縮率が異なっている。すなわち、例えば、過去の映像と全く同じでよい「静止画」に近い画像では、殆ど情報を送る必要はないが、画像の全面が動画の場合には多くの情報を伝送しなければならない。
【０００５】
ところで、現行の伝送技術において、画像の圧縮率により伝送容量を切り換えるような技術はあまり発達しておらず、特に、放送系のディジタルストリーム伝送の場合等では、例えば、１チャンネルなら１チャンネル毎に伝送帯域が割り当てられ、その情報の伝送容量（ビットレート）も固定となっており、さらに、画像／音声を表示する時間も１秒に３０画像と決まっている。
【０００６】
しかしながら、伝送すべき情報量は、画像の圧縮率の違いにより変化するため、この伝送すべき情報量の違いを吸収するために、国際規格では受信器側で持つべきメモリ容量が決められている（ビデオの場合はＶＢＶバッファと呼ばれている）。そして、固定レートで伝送された圧縮情報は、一旦、このメモリに格納され、また、受信器処理回路では、このメモリから情報を読み出して伸長し、画像等を表示している。
【０００７】
上記メモリ（ＶＢＶバッファ）があると、圧縮効率が良く情報量の少ない画像の場合は、その固定レートで伝送されるより少ない情報をメモリから読み出して処理し、これにより、固定レートで伝送された情報の一部をメモリに蓄積することができる。そして、圧縮率の低い、すなわち、情報量の多い画像を処理する場合、このメモリに溜まった（蓄えられた）情報を読み出すことにより、固定レートで送られる情報より多い量の情報を読み出し、その結果、圧縮しずらい画像でも多くの情報を割り当てて画質を落とさず伝送することを可能としている。なお、上記メモリ（ＶＢＶバッファ）がオーバーフロー、或いは、アンダーフローしない範囲でビデオおよびオーディオ信号を圧縮することも国際規格で決められたものの１つである。
【０００８】
このような状況下で、上述した音声と映像の同時出力を行い、且つ、メモリが破綻しないようにするために、ＭＰＥＧ国際規格では、伝送装置が想定している現在時刻（ＰＣＲ：Program Clock Reference)と映像／音声を表示すべき時刻（ＰＴＳ：Presentation Time Stamp)が送られることになっている。つまり、基準時刻をまず決めてから、その基準時刻に対して、ビデオは「この時刻に表示せよ」、オーディオは「この時刻に出力せよ」と伝送装置が指示するのである。そして、受信側は、この指示に従いさえすれば、音声と映像を同時に表示（出力）することができ、また、ＶＢＶバッファのオーバーフロー／アンダフローを避けることができる。換言すると、ＶＢＶバッファのオーバーフロー／アンダフローが生じないように保証するのは、伝送装置の責任となっているのである。
【０００９】
ところで、ＰＣＲは少なくとも０．１秒毎に、また、ＰＴＳは少なくとも０．７秒毎に送ることになっているが、受信器側では、ＰＣＲを基にＰＬＬ回路等を使用し、発振器を制御して独自に基準クロックを生成する。このクロックの周波数は２７ＭHzと決まっているので、受信器側では０．１秒毎のＰＣＲを基に２７ＭHz単位で時刻管理を行うことができ、このクロックを基準として映像信号処理回路等を動作させている。
【００１０】
図１は従来のＭＰＥＧデコーダの一例を示すブロック図である。図１において、参照符号１はＴＳ−デコーダ，２はＰＬＬ回路，２０は電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator)，３はメモリバス，４はＭＰＥＧビデオデコーダ，５はメモリコントローラ，６はＭＰＥＧデコード用メモリ，７はオーディオデコーダ，８はスピーカ，９はＮＴＳＣエンコーダ，そして，１０はディスプレイを示している。
【００１１】
図１に示されるように、ＴＳ−デコーダ１，ＭＰＥＧビデオデコーダ，メモリコントローラ５，および，オーディオデコーダ７は、メモリバス３を介してバス接続されている。ＭＰＥＧビデオデコードダ４は、ＩＶＬＣ（Inverse Variable Length Coding: 逆可変長符号化部）４１，ＩＱ（Inverse Quantization: 逆量子化部）４２，ＩＤＣＴ（Inverse Discrete Cosine Transform:逆離散コサイン変換部）４３，加算器４４，予測回路４５，および，出力回路４６を備えて構成されている。
【００１２】
図１に示すＭＰＥＧデコーダ（ＭＰＥＧビデオデコード回路）４の構成は、一般的なものであり、伝送ストリーム（ＭＰＥＧ−ＴＳストリーム）は、ＴＳ−デコーダ１によりビデオの圧縮情報（Ｉピクチャ，Ｐピクチャ，Ｂピクチャ等）が分離されて、メモリバス３およびメモリコントローラ５を介してＭＰＥＧデコード用メモリ（ＶＢＶバッファ）に格納される。
【００１３】
ここで、Ｉピクチャは他の画像を参照せずに圧縮された画像情報（画像内符号化画像：Intra Picture)であり、ＰピクチャはＩピクチャを参照して圧縮する画像（或る画像を時間的に前方から予測する前方予測符号化画像：Predictive Picture) であり、そして、ＢピクチャはＩピクチャおよびＰピクチャを参照して圧縮する画像（或る画像を時間的に前方および後方から予測する両方向予測符号化画像：Bidirectionally Predictive Picture) である。
【００１４】
これらの符号化された画像情報Ｉ，ＰおよびＢピクチャ（圧縮された画像データ）から、ＩＶＬＣ４１，ＩＱ４２，ＩＤＣＴ４３，加算器４４，および，予測回路４５を使用して画像の復号化（画像データの伸長）が行われ、出力回路４６を介してＮＴＳＣエンコーダ９へ供給されてＮＴＳＣ信号に変換されて、元の画像がディスプレイ（家庭用テレビ）１０に表示される。また、音声信号に関しては、ＴＳ−デコーダ１により分離されたオーディオの圧縮情報（例えば、４４．１ＫHzのサンプリング周波数で１６ビットに量子化されたオーディオの圧縮データ）は、オーディオデコーダ７により復号（伸長）され、スピーカ８から元の音声が出力される。なお、ＭＰＥＧデコーダ４およびオーディオデコーダ７の具体的な動作は、本発明と直接関係するものではないのでその説明は省略する。
【００１５】
図２は図１に示すＭＰＥＧデコーダにおけるＰＬＬ回路の構成を示すブロック図である。
図２に示されるように、ＭＰＥＧ−ＴＳに含まれるＰＣＲ情報がストリーム中に現れると、ＭＰＥＧ−ＴＳデコーダ１は、該ＭＰＥＧ−ＴＳストリームをデコードして、ＰＣＲロード信号を生成し、第１のレジスタ２２にこの値を入力する。同時に、２７ＭHzクロックで駆動されるカウンタ２１の値を第２のレジスタ２３にロードする。もし、伝送系の２７ＭHzクロックと受像機側の２７ＭHzクロックが同期していれば、受像機側の２７ＭHzクロックでカウントしたカウンタ２１の値とＰＣＲの値は一致する。しかしながら、伝送系の２７ＭHzクロックと受像機側の２７ＭHzクロックが同期していなければ（狂っていれば）、差分値が出る。
【００１６】
図２に示すＰＬＬ回路では、上記伝送系の２７ＭHzクロックと受像機側の２７ＭHzクロックとの差分値を加算器２４で検出演算（加算）し、これをＤＡコンバータ２５へ供給してアナログ電圧に変換してＶＣＯ３に入力するようになっている。
これにより、伝送系クロックと受像機側クロックの発振周波数の違いが無くなる方向に２７ＭHzのＶＣＯ３を制御する。この制御方法は、ＰＬＬ（Phase Locked Loop)技術として良く知られている。そして、生成された受像機側２７ＭHzのクロックは、前述のカウンタ２１を駆動すると共に、クロック倍増器３１に供給され、該倍増器３１から、例えば、８１ＭHZのクロック，４４．１ＫHzのクロック等が生成される。ここで、８１ＭHZのクロックは、ＭＰＥＧビデオ生成等に使用されるクロックであり、また、４４．１ＫHzのクロックは、オーディオの生成に使用されるクロックである。
【００１７】
さらに、２７ＭHzのクロックは、ＭＰＥＧビデオデコーダ４により生成された輝度信号（Ｙ）や色信号（Ｃｒ，Ｃｂ）をテレビ（ＮＴＳＣ：National Television System Committee）信号に変換するために使用される。ここで、テレビ信号（ＴＶ信号）とは、輝度信号, 色信号, ＴＶ画像の垂直方向の始まり時刻を指示する垂直同期信号，および，ＴＶ画像の水平方向の始まりの時刻を指示する水平同期信号等を混合したものである。
【００１８】
色信号は、ＣｒとＣｂの２つの信号（色差信号）より成り、例えば、０．５ＭHzの帯域内に周波数帯域が制限されてから、平衡変調されて輝度信号（Ｙ）に加算される。ここで、平衡変調とは、図２に示されるように、３．５８ＭHzのサイン波sin X とそれより９０°位相のずれたコサイン波cos X (sin (X+90))を２７ＭHzクロックからディジタル的に発生させ、乗算器９２により色差信号Ｃｒとサイン波sin X とを乗算し、また、乗算器９１により色差信号Ｃｂとコサイン波cos X とを乗算し、そして、これら乗算器９１および９２の出力を加算器９３により加算するようになっている。さらに、加算器９３の出力は、加算器９４により輝度信号Ｙに加算される。なお、加算器９４には、各種同期信号発生回路９７の出力信号（水平同期信号、垂直同期信号、および、カラーバースト同期信号等）が供給されて加算され、そして、ＤＡ変換器９８を介してＮＴＳＣコンポジット信号（複合映像信号）が出力されることになる。
【００１９】
ここで、サイン波sin X とコサイン波cos X とは、位相が９０°ずれているため、加算結果（ＮＴＳＣコンポジット信号）から、例えば、サイン波（色差信号Ｃｒ）だけを抽出する場合には、ｓｉｎ９０°（＝１）の時刻、すなわち、ｃｏｓ９０°（＝０）の時刻に信号を抽出すればよい。一方、コサイン波（色差信号Ｃｂ）だけを抽出する場合には、ｓｉｎ０°（＝０）の時刻、すなわち、ｃｏｓ０°（＝１）の時刻に信号を抽出すればよい。これにより、平衡変調した色差信号ＣｒおよびＣｂを分離して復調することができるようになっている。
【００２０】
なお、上述したように、図２のＮＴＳＣエンコーダにおいては、色差信号ＣｒおよびＣｂを平衡変調して加算した結果（色信号：加算器９３の出力信号）に対して、さらに、輝度信号Ｙを加算器９４により加算するようになっているが、輝度信号（Ｙ）と色信号（Ｃｒ，Ｃｂ）とを完全に分離することはできない。しかしながら、色信号は３．５８ＭHzの搬送波で変調されているため、例えば、０．５ＭHzで色信号を帯域制限した場合には、信号成分は３．５８ＭHz±０．５ＭHz周辺に集中しており、これに対して、輝度信号は帯域制限を受けないので基本的には、例えば、０〜４ＭHzの全帯域に存在するが、実際の画像では殆どの信号は０〜２ＭHz程度の低周波数帯域に集中する統計的傾向があるため、輝度信号の高周波数成分に目をつぶり、輝度信号（Ｙ）と色信号（Ｃｒ，Ｃｂ）の分離に帯域制限フィルターを使用することもできる。この場合、３．５８ＭHz±０．５ＭHzの帯域通過フィルターと０〜３ＭHz帯域通過フィルターを用意し、これにより、輝度信号（Ｙ）と色信号（Ｃｒ，Ｃｂ）を分離することになる。また、より完全に輝度信号と色信号色を分離する方法も知られているが、本発明に直接関係するものではないのでその説明は省略する。
【００２１】
さらに、上述したように、加算器９４には、各種同期信号発生回路９７の出力信号（水平同期信号、垂直同期信号、および、カラーバースト同期信号等）が供給されて加算されるが、これらの同期信号等は、色信号や輝度信号が存在しないブラキング期間に重畳される。ここで、カラーバースト信号は、上述の色信号の位相（いつの時刻に色信号を抽出するとサイン波だけ存在するか）を知らせる信号であり、テレビ受像機（ＴＶ受像機）側ではＰＬＬ回路を用いてこのカラーバーストに同期したサイン波を作ることで色信号（色差信号ＣｒおよびＣｂ）の分離を行うことになる。
【００２２】
【発明が解決しようとする課題】
上述したように、従来のＭＰＥＧデコーダにおけるＰＬＬ回路では、２７ＭHz用のＶＣＯ３がアナログ要素を多く含み、最近のディジタル高集積ＬＳＩ化に適さないため、どうしてもディジタルＬＳＩの外部に設ける外付け回路とならざるを得ない。
【００２３】
また、従来のＰＬＬ回路は、アナログ的要素が多いため量産に向かず、単独の部品としては非常に高価でシステム全体のコストアップの要因となっている。
なお、上述した従来のＰＬＬ回路が有する問題は、ＭＰＥＧデコーダに使用するものに限定されず、ＰＬＬ回路自体の問題でもある。
本発明は、上述した従来のＰＬＬ回路が有する課題に鑑み、ＤＡ変換器およびＶＣＯを使用することなく低価格のディジタルＰＬＬ回路の提供を目的とする。
【００２４】
【課題を解決するための手段】
本発明の第１の形態によれば、固定された周波数で発振する発振器の固定周波数出力信号を使用して外部から供給される基準信号に位相同期した信号を出力するディジタルＰＬＬ回路であって、前記固定周波数出力信号をカウントするカウンタ手段と、前記基準信号と前記固定周波数出力信号とのずれに応じて、前記カウンタ手段によりカウントされる数を所定期間に所定回数だけ増減するカウント数増減手段とを具備し、前記ディジタルＰＬＬ回路は、ＭＰＥＧビデオのデコード処理後にテレビ信号に変換する時、該テレビ信号変換における所定の信号の位相を調整するようになっていることを特徴とするディジタルＰＬＬ回路が提供される。
本発明の第２の形態によれば、固定された周波数で発振する発振器の固定周波数出力信号を使用して外部から供給される基準信号に位相同期した信号を出力するディジタルＰＬＬ回路であって、前記固定周波数出力信号をカウントするカウンタ手段と、前記基準信号と前記固定周波数出力信号とのずれに応じて、前記カウンタ手段によりカウントされる数を所定期間に所定回数だけ増減するカウント数増減手段とを具備し、前記ディジタルＰＬＬ回路は、前記基準信号により動作している出力系回路の全体のタイミングを制御するカウンタのカウント値を補正して同期をとるようになっていることを特徴とするディジタルＰＬＬ回路が提供される。
【００２５】
本発明の第１或いは第２の形態に係るディジタルＰＬＬ回路によれば、カウンタ手段により固定周波数出力信号がカウントされるが、カウント数増減手段により、基準信号と固定周波数出力信号とのずれに応じて、カウンタ手段によりカウントされる数が所定期間に所定回数だけ増減される。
これにより、従来のＰＬＬ回路が有するＤＡ変換器およびＶＣＯを使用することなく低価格のディジタルＰＬＬ回路を提供することができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明に係るディジタルＰＬＬ回路の各実施例を説明する。
図３は本発明に係るディジタルＰＬＬ回路の第１実施例を示すブロック図である。図３において、参照符号１０１はＴＳ−デコーダ，１０２はディジタルＰＬＬ回路，１０３はクロック生成器，１３０は発振子（水晶発振子），１０４はＭＰＥＧビデオデコーダ，１４６は出力回路，１０９はＮＴＳＣエンコーダ，そして，１９８はＤＡ変換器を示している。ここで、ＴＳ−デコーダ１０１およびＭＰＥＧビデオデコーダ１０４は、クロック生成器１０３からのクロックにより駆動される。
【００２７】
図３に示されるように、本発明のディジタルＰＬＬ回路１０２を適用したＭＰＥＧデコーダでは、図２を参照して説明した従来のＰＬＬ回路２で必要とされていたＤＡ変換器２５およびＶＣＯ３を無くすことができ、その代わり、本実施例のディジタルＰＬＬ回路では、発振子１３０およびクロック生成器１０３とクロック調整回路１２０とが必要になる。
【００２８】
すなわち、本第１実施例のディジタルＰＬＬ回路では、伝送側クロック（ＰＣＲ情報として伝送されるクロック）と受像側クロック（発振子１３０で生成されるもので、図２に示すようなＶＣＯ３が無いので周波数調整されていないクロック）との周波数の違いを、第１のレジスタ１２２と第２のレジスタ１２３との差として受け取ってクロック調整回路１０２により調整する。ここで、クロック調整回路１０２におけるクロックの調整には、２７ＭHzの「元クロック」から生成した「調整２７ＭHzＣＬＯＣＫ」と位相指示情報（「調整２７ＭHzクロックの位相をどの程度位調整したかを示す情報）を使用する。
【００２９】
クロック調整回路１０２におけるクロックの位相調整は後に詳述するが、ＰＣＲ情報等に基づいて「元２７ＭHzクロック」の位相（遅延）をディジタル回路でずらすことで行う。
具体的に、例えば、ＰＣＲ（伝送装置が想定している現在時刻）とカウンタ（２７ＭHzカウンタ）１２１との差が「２０（２０クロック）」だったとすると、０．１秒前の「ＰＣＲ」と今回のＰＣＲで伝送系は０．１秒（２７０００００クロック期間）だけ時間が経ったと考えているのに対して、受信器側のクロックは０．１秒＋２０クロック（２７０００２０クロック）経ったと考えていることになる。従って、受信器側では、伝送された情報より２０クロック分だけ余計に情報を処理することが必要になる。ここで、上述のように、２０クロック程度の誤差なら時間にして７６０ｎsec.にも満たないため、受信器側のバッファメモリ（ＶＢＶバッファ）に圧縮画像情報等の余分にあり、その余裕分を処理して済ませることができるが、例えば、０．１秒毎に２０クロックずつ誤差が溜まると、最終的にバッファメモリに蓄積された情報が無くなって画像表示の続行が不可能になる。
【００３０】
そのため、受信器のビデオ表示の処理スピードを調整して伝送クロック（ＰＣＲ）と同期させることが必要になる。すなわち、クロックの出る間隔を瞬間的に「或る期間」短く或いは長くして０．１秒後に２０クロック分を調整する必要がある。ここで、クロックの出る間隔を調整する「或る期間」は、テレビに画像の出ていないブラウン管のビームの戻し期間（ブランキング期間）等に含めるように構成し、さらに、時間的に０．１秒の中で分散することによりクロック間隔のずれによる画像乱れが最小となるよう構成するのが好ましい。
【００３１】
クロックの調整方法としては、３７ｎsec.（２７ＭHz）のクロックを瞬間的に４９ｎsec.，２５ｎsec.，４３ｎsec.，３１ｎsec.，１８．５ｎsec.にしたり、或いは、３７ｎsec.のクロックで駆動している回路の全体のタイミング制御を行うカウンタ類が通常毎クロック＋１動作しているのを＋２，＋３，−１，−２動作させることにより行う。ここで、上記のクロックの調整により、例えば、ＮＴＳＣエンコードの色信号の平衡変調に使う３．５８ＭHzの色副搬送波を生成するディジタル回路の処理も変化する。そして、色副搬送波の位相がずれると、画像の色相がずれることになるため、この色副搬送波の位相ずれを補正する必要がある。そのため、位相指示情報で、２７ＭHzがどれだけずれたかをＮＴＳＣエンコーダの３．５８ＭHz搬送波発生器に知らせ、その分の補正を行う。なお、具体的な説明は、後に詳述する。
【００３２】
図３の２７ＭHzカウンタ１２１（各種同期信号発生回路１９７）等は、クロックそのものの位相調整による調整と、クロックは変えず「位相情報」のみによる調整の２つの調整方法が考えられる。
まず、クロックそのものを直接変える方法には、以下の問題がある。すなわち、例えば、２７ＭHzのクロックが位相調整により１つ抜けたり、１周期に２つのクロックが出たりする。この時、例えば、１周期に２つのクロックが出た場合には、カウンタ等の回路は本来１周期でカウント処理すればよいのを１／２周期でカウントする必要があるため、その瞬間だけ倍のスピードで動かす必要が生じる。もちろん、倍の速度で動作させても構わないが、位相指示情報で１周期に２クロック来たことをその回路に伝えることで、そのカウンタが＋２するよう制御すれば、１周期に２つのクロックを出してカウンタをその瞬間だけ倍のスピードで動かさなくても済む。
【００３３】
また、１周期に３つのクロック来た場合等には、３倍の速度で動作させる必要が生じるところを、カウンタを＋３するだけで済むので、このような場合の効果は大きい。一方、２７ＭHzクロックが完全に１つ或いは２つ抜けた場合も、カウンタの値を−１，−２，或いは，−３だけ制御する方法がある。これにより、処理を早くしたり遅くしたり制御することができ、カウンタに対して実際に供給されるクロックを調整しなくても「位相調整情報」の伝達だけでクロックの調整が可能になる。このようなクロック調整を行うカウンタとしては、２７ＭHzカウンタやＮＴＳＣエンコーダ内の全体タイミング制御用カウンタがある。
【００３４】
図３におけるＮＴＳＣエンコーダ１０９内の全体の制御を司るカウンタは、１フレーム周期や１水平周期の時間をカウントしており、１フレーム周期のどのタイミングでどういう信号を出すべきか（水平同期信号や垂直同期信号、カラーバースト信号、色、および、輝度信号等）を決定する。従って、このカウンタの値を調整することにより、ＮＴＳＣ信号の表示処理速度を調整することができる。
【００３５】
ここで、調整クロックや位相指示情報で駆動するのは受像側の全ての回路ではなく、例えば、図３における出力回路１４６，ＮＴＳＣエンコーダ１０９，および，２７ＭHzカウンタ１２１等である。また、ＭＰＥＧビデオデコーダは、元２７ＭHzクロック等の別のクロックで駆動されていてもよく、ビデオ信号の表示処理に直接係わっている回路だけ、処理速度の調整を行えばよい。これは、ＭＰＥＧデコード処理が基本的にデコード処理した画像を１回バッファメモリ（ＶＢＶバッファ２６１，３６１）に転送した後、再度、読み出して表示するためである。
【００３６】
なお、表示回路（ＭＰＥＧビデオ出力回路２４９，３４９）は、画像が必要になった時点でメモリ（ＶＢＶバッファ２６１，３６１）から必要な画像情報を読み出せばよく、このメモリによりデコード処理のクロックと表示処理クロックの分割が可能になっている。また、音声回路の場合は、ビデオ信号のような色副搬送波による変調等採用されておらず、音声ディジタルデータを出力するだけでよいため、音声の基本クロックとなる３８４Ｆｓ等のクロックの位相を調整することになる。従って、クロック位相調整回路のみが必要となる。
【００３７】
図４は図３に示すディジタルＰＬＬ回路におけるカウンタの一例を示すブロック図である。
図４に示されるように、図３のディジタルＰＬＬ回路（１０２）におけるカウンタ１２１は、加算器１２１１，レジスタ１２１２，および，比較器１２１３を備えて構成されている。
【００３８】
加算器１２１１には、クロック調整回路（１２０）からの信号（＋１，＋２，−１）が供給され、レジスタ１２１２に格納された値に加算されて該レジスタ１２１２に戻されるようになっている。レジスタ１２１２の出力は、比較器１２１３の一方の入力ｂに供給され、該比較器１２１３の他方の入力ａに供給される信号ｎと比較され、そして、ａ＝ｂのときレジスタ１２１２がリセットされるようになっている。
【００３９】
図５は図３に示すディジタルＰＬＬ回路におけるクロック位相調整回路の一例を示すブロック図である。
図５に示されるように、図３のディジタルＰＬＬ回路１０２におけるクロック位相調整回路１２０は、セレクタ１２０１，加算器１２０２，レジスタ１２０３，比較器１２０４，および，トグルフリップフロップ１２０５を備えて構成されている。
【００４０】
セレクタ１２０１には、加算器（１２４）からの信号（＋１，＋２，０）が供給され、所定の信号が選択されて加算器１２０２に供給される。加算器１２１０２は、セレクタ１２０１からの信号をレジスタ１２０３に格納された値に加算して該レジスタ１２０３に出力するようになっている。レジスタ１２０３には１６２ＭHzのクロックが供給され、また、該レジスタ１２０３の出力は、比較器１２０４の一方の入力ｂに供給され、該比較器１２０４の他方の入力ａに供給される信号「３」と比較され、そして、ａ＝ｂ（「３」）のときレジスタ１２０３がリセットされるようになっている。なお、比較器１２０４の出力はトグル回路１２０５を介して出力され、これにより２７ＭHz（１６２ＭHz÷６）の位相調整されたクロック信号を出力するようになっている。
【００４１】
図６は図５に示すクロック位相調整回路の動作を説明するためのタイミング図である。
図６に示されるように、通常時（図６中のＰＰ１，ＰＰ３，ＰＰ５参照）においては、図５の位相調整回路１２０のセレクタ１２０１に対して端子ａを選択する信号が供給され、値「１」が選択されて加算器１２０２に供給される。このとき、比較器１２０４の端子ａには値「３」が供給されているので、図６に示されるように、１６２ＭHzのクロックの３クロック毎に反転する信号（２７ＭHzのクロック）が出力される。
【００４２】
次に、図６中のＰＰ２に示されるように、セレクタ１２０１の端子ｂを選択する信号が供給されると（出力信号の位相を早くしたい場合）、値「２」が選択されて加算器１２０２に供給されるため、１６２ＭHzのクロックの２クロックで信号が反転することになる。また、図６中のＰＰ４に示されるように、セレクタ１２０１の端子ｃを選択する信号が供給されると（出力信号の位相を遅くしたい場合）、値「０」が選択されて加算器１２０２に供給され、すなわち、１クロックだけカウントされないことになるため、１６２ＭHzのクロックの４クロックで信号が反転することになる。このようにして、位相調整回路１２０からは、位相調整された２７ＭHzのクロックが出力されることになる。
【００４３】
ここで、レジスタ１２０３に供給する信号は、１６２ＭHzに限定されるものではなく、例えば、２７ＭHzのｎ倍（ｎは正の整数）の周波数の信号とすることができ、また、それに応じて、比較器１２０４の端子ａに供給される値（ｎに対応）も変化する。
図７は図３に示すディジタルＰＬＬ回路におけるサイン波発生回路の一例を示すブロック図であり、図８は図７に示すサイン波発生回路の動作を説明するためのタイミング図である。
【００４４】
図７に示されるように、サイン波発生回路１９６は、セレクタ１９６１，加算器１９６２，レジスタ１９６３，比較器１９６４，および，サイン波生成用ＲＯＭ１９６５を備えて構成されている。セレクタ１９６１には、位相調整情報（クロック調整回路１２０の出力）および通常値が供給され、選択信号によって一方が選択されて加算器１９６２に供給されるようになっている。加算器１９６２の出力はレジスタ１９６３を介して比較器１９６４へ供給され、値「ｎ」と比較され、一致したとき（ａ＝ｂ）にレジスタ１９６３をリセットするようになっている。そして、レジスタ１９６３の出力がサイン波生成用ＲＯＭ１９６５に供給されて所定のサイン波が出力される。
【００４５】
すなわち、サイン波生成用ＲＯＭ１９６５は、レジスタ１９６３からの各出力に応じて、予め格納された値を出力して所定のサイン波を出力するようになっている。なお、図８において、参照符号ＰＰ０１は、セレクタ１９６１で通常値（ｂ）が選択されている場合を示し、また、ＰＰ０２は、セレクタ１９６１で位相調整情報（ａ）が選択されて、値が「２」だけ減らされた（補正された）場合を示している。なお、このサイン波は、後に、図１４および図１５（図２１および図２２）を参照して説明するように、ＭＰＥＧビデオ出力回路２４９（３４９）において、使用されるものである。
【００４６】
図９〜図１２は本発明に係るディジタルＰＬＬ回路の第２実施例を示すブロック図である。
図９〜図１２に示されるように、ＭＰＥＧ−ＴＳストリームは、ＴＳ−デコーダ２０１により、ＭＰＥＧ−２ビデオおよびＭＰＥＧ−オーディオ等の個別のストリーム情報に分離される。ここで、ＭＰＥＧ−２のビデオ圧縮情報（Ｉピクチャ，Ｐピクチャ，Ｂピクチャ等）は、一旦、バッファメモリ（ＶＢＶバッファ）２６１に格納され、その後、ＭＰＥＧビデオデコーダのコア部（ビデオデコーダコア）２０４より伸長準備ができたというリクエスト信号ＲＥＱ１がＶＢＶバッファ２６１に供給されると、該ＶＢＶバッファ２６１からビデオ圧縮データがビデオデコーダコア２０４のコア部に入力され、デコード処理が行われる。
【００４７】
ビデオデコーダコア２０４におけるデコード処理の終了後、伸長（復号化）された画像データは、デコード済画像メモリ２６２に格納され、出力回路２４６からのデータリクエスト信号ＲＥＱ２に応じて出力され、ＭＰＥＧビデオ出力回路２４９を介してビデオ信号がスイッチ２３６へ供給される。すなわち、ＭＰＥＧビデオ出力回路２４９にはフレーム時刻信号ＦＴが供給され、出力回路２４６にイネーブル信号を供給すると共に、スイッチ２３６に該フレーム時刻に同期した伸長後の画像データ（ビデオ信号）およびイネーブル信号を出力するようになっている。
【００４８】
以上がビデオデコード部の基本処理であるが、次に、本発明（本実施例）のディジタルＰＬＬ回路をＭＰＥＧデコーダに適用した場合の要点となるＰＣＲ同期機構について説明する。
ＰＣＲ（Program Clock Reference:伝送装置が想定している現在時刻）は、ビデオ表示のスピードとビデオストリームの入力のストリームを同期（合致）させるための情報である。従って、もし、ＭＰＥＧ画像の表示スピードとビデオストリーム入力のスピードが合致していなければ、表示側で「画像」を表示しようとしても、まだビデオストリームの転送が行われておらず、「画像」の表示ができないことも考えられる。このとき、視聴者は、例えば、一瞬画像がブラックアウトしたり、画像が静止するといった「画像」の正常な表示がストップしたことに起因する画像の歪みを経験することになる。なお、この画像の歪み方は、例えば、使用するＭＰＥＧデコーダにより異なっている。すなわち、或るＭＰＥＧデコーダでは、ビデオ圧縮ストリームが足りなくなると画像が「ブラックアウト」するかも知れないし、また、他のＭＰＥＧデコーダでは、「画像」が足りない場合は以前のデコード済みの画像をそのまま継続して表示するかも知れないのである。
【００４９】
以上の説明は、ＭＰＥＧ圧縮ストリームが「足りなく」なった場合であるが、逆に、表示が遅すぎてＭＰＥＧストリームが多すぎる場合には、ＭＰＥＧ圧縮ストリームを一時的に格納するＶＢＶバッファが満杯になり、伝送圧縮画像ストリームの一部を破棄する必要が生じることになる。
このように、表示のスピードと圧縮画像情報を伝送するスピードが合致しないと、視聴者は画像歪みを経験することになる。そこで、ＭＰＥＧ国際規格ではＰＣＲクロックという２７ＭHz表示クロックをＭＰＥＧ−ＴＳストリームの中に伝送し、このクロックと表示クロックの同期をＭＰＥＧデコード側で採らせることで「表示スピード」と「ＭＰＥＧ圧縮画像伝送スピード」との合致を採っている。このＰＣＲクロックの送り方は以下の通りである。
【００５０】
或る時刻「Ａ」の時の伝送側の「時刻」を２７ＭHzクロックのカウント数で表現し、これをＭＰＥＧ−ＴＳストリームの中に時分割多重で伝送する。次に、他の時刻「Ｂ」の時の「時刻」をこれまた２７ＭHzクロックのカウント数として伝送する。具体的に、例えば、「時刻Ａの時にカウント数１００」とし「時刻Ｂの時カウント数３００」とすると、伝送側では、時刻「Ａ」と時刻「Ｂ」の間で２００クロックの時間が経過したと考えていることになる。従って、この２００クロックの時間に対応する画像を表示する必要がある。
【００５１】
これに対して、ＭＰＥＧデコード側でも独自に２７ＭHzカウンタを持ち、該ＭＰＥＧデコーダ内部で時刻「Ａ」および時刻「Ｂ」でどれだけ時間が経過したかを計測するものも提案されている。ここで、ＭＰＥＧデコーダ内部での経過時間が、例えば、２１０クロックだったとすると、１０クロック分だけ余計に画像を表示していることになるのでその分の補正が必要になる。この補正は、従来の回路（図２参照）では、ＭＰＥＧデコード側にＰＬＬ回路を持たせ、２７ＭHzの電圧制御発振器（ＶＣＯ：ＶＣＸＯ）の電圧を制御して発振周波数をその分調整することで行っている。
【００５２】
本発明（本実施例）では、従来のＰＬＬ回路で必要とされていた「高価」なＶＣＸＯを用いることなく、調整するものである。
ＭＰＥＧビデオの同期を採るためのＰＣＲクロックは、ＭＰＥＧ−ＴＳストリームの中に時分割多重で挿入されており、国際規格により少なくとも０．１秒毎に更新されることが決まっている。このＰＣＲクロックは、或る特殊なストリームのパターンが来た時のみＭＰＥＧ−ＴＳストリームの中に含まれるようになっており、この特殊な条件を検出してＭＰＥＧ−ＴＳデコーダ２０１がＰＣＲクロックを分離／解読する。
【００５３】
図９〜図１２に示されるように、分離されたＰＣＲ値は、ＰＣＲコード信号がＯＮの時が更新の時刻で、この時、最新ＰＣＲ値がＭＰＥＧ−ＴＳデコーダ２０１から出力され、このＰＣＲ値がＰＣＲレジスタ２２２に供給され、ロード信号（ＰＣＲロード信号）によって格納（ロード）される。このＰＣＲレジスタの値は、加算器２２４により２７ＭHzカウンタ２２１の出力と比較／減算され、その差分（２７ＭHzカウンタ２２１の出力値−ＰＣＲレジスタの値）に対して乗算器２２５により係数「０．５」を乗算してＰＣＲずれレジスタ２２６に格納される。この回路は、ＰＬＬ理論で言うところの「１次ＰＬＬループ」に相当し、また、係数「０．５」はＰＬＬループ・フィルタのゲインに相当する。ここで、乗算器２２５における係数「０．５」という値を小さくすると、ＰＬＬの安定度は増大するが、逆に、同期が確立するまでの時間も増大することになる。従って、この乗算器２２５における係数は、システムに要求される条件等に鑑みて慎重に決める必要がある。また、本実施例では、１次ＰＬＬを使用するようになっているが、２次ＰＬＬループ等も使ってもよい。
【００５４】
このようなＰＬＬが具体的にどのように周波数制御を行っているかを、次の表１に簡単に示す。
【００５５】
【表１】
【００５６】
表１に示すように、ＰＣＲ出力は、ＭＰＥＧ−ＴＳで決まった所定の時刻毎（例えば、０．１秒毎）に伝送されるＰＣＲカウンタ値であり、本実施例では、毎回１１００クロックずつ増大するようになっている。これに対して、ＭＰＥＧデコーダ内の２７ＭHzカウンタの発振周波数数は若干狂っていて、毎回同じ時刻毎（例えば、０．１秒毎）に１０００クロックずつ増大する場合を考えると、ＭＰＥＧ−デコーダ内の２７ＭHz発振器の発振周波数がフィードバック制御によってどのように毎回１１００クロック増大するようになるか、その様子が表１に示されている。
【００５７】
すなわち、最初の時刻Ａでは、１１００クロックと１０００クロックの差がそのまま出力され、差分は「１００」となる。この差分「１００」に対して、「０．５」が乗算され、さらに、該「０．５」が乗算された差分（「５０」）がフィードバックされる。これにより、次の時刻ＢでのＭＰＥＧデコーダ内の２７ＭHz発振器の発振周波数の増大によるクロック数増は「１０５０」になる。
【００５８】
さらに、時刻Ｂではそのクロックの増分（時刻ＣでのＭＰＥＧデコーダ内の２７ＭHz発振器の発振周波数の増大によるクロック数増）が「１０７５」になり，同様の処理を繰り返すことにより、最終的には、表１から明らかなように、このクロックの増分は「１１００」となって、ＭＰＥＧデコーダ内の２７ＭHz発振器によるクロックの増分とＰＣＲクロックによるクロックの増分が一致して収束する。従って、これでＰＬＬの同期が確立したことになる。
【００５９】
図９〜図１２に示されるように、本第２実施例では、このクロックの増分を２７ＭHzの発振器の発振周波数の増大で補正するのではなく、別の手段で補正するようになっている。すなわち、本第２実施例は、このＭＰＥＧビデオ信号は、ＴＶ信号（テレビ信号）として最終的に出力されることになるが、そのＴＶ信号のブランキング期間を増減させることで２７ＭHz発振器の周波数を変えることなくＰＣＲクロックとの同期を採るものである。
【００６０】
本第２実施例において、ＰＣＲずれレジスタ２２６の値が分かれば、その「ずれ」に相当する分のクロックをＴＶ信号のブランキング期間で補正すれば良いことになる。すなわち、本第２実施例では、ＴＶ信号の水平ブランキング期間に２７ＭHzクロック単位でブランキング期間を増減させるようになっている。
図１３は図９〜図１２に示すディジタルＰＬＬ回路の動作を説明するためのタイミング図である。図１３において、参照符号ＴＴ１はラインＡにおける位相が０°の位置を示し、ＴＴ２は１クロック分ずれたラインＡ＋１における位相が−Ｘ°の位置を示し、そして、ＴＴ３は＋２クロックだけカウンタを前進させるタイミング個所を示している。
【００６１】
まず、ＰＣＲずれレジスタ２２６に値が入力される過程を詳細に説明する。基本的には、２７ＭHzカウンタ２２１およびＴＳ−デコーダ２０１により抽出されるＰＣＲ値の差分（加算器２２４の出力）がＰＣＲずれレジスタ２２６に入力される。この場合、２７ＭHzカウンタ２２１は、ＭＰＥＧデコード受信回路の内部のクロックであり、ＰＣＲ値がＭＰＥＧ−ＴＳに時分割多重されて伝送されてきたクロックになる。但し、回路をパワーオンした時点では、２７ＭHzカウンタ２２１に値が無いので、その初期化が必要であり、そのために、ＲＳフリップフロップ（ＲＳ−ＦＦ）２２３に対してパワーオンリセット信号を供給し、該ＲＳ−ＦＦ２２３のパワーオンをセットする。
【００６２】
そして、パワーオンされた後、初めてのＰＣＲがＭＰＥＧ−ＴＳの中から検出された時点で、ＴＳ−デコーダ２０１から、ＰＣＲ値と、いまＰＣＲが更新されたということを伝えるＰＣＲロード信号が出力される。このＰＣＲロード信号を制御信号として使って、ＰＣＲ値を２７ＭHzカウンタ２２１にセットする。同時に、ＲＳ−ＦＦ２２３をＰＣＲロード信号によりリセットし、これにより、次にＰＣＲ値が更新された場合でも、２７ＭHzカウンタ２２１の値を更新しないようにする。また、ＰＣＲ値は、ＰＣＲレジスタ２２２に対しても、ＰＣＲロード信号の制御の下で入力される。
【００６３】
ここで、パワーオンの後の最初のＰＣＲでは、２７ＭHzカウンタ２２１およびＰＣＲレジスタ２２２には全く同じ値がロードされており、従って、２７ＭHzカウンタ２２１とＰＣＲレジスタ２２２との差分は「０」になる。しかしながら、２番目のＰＣＲが来た時から内部ＭＰＥＧデコード回路の２７ＭHz発振回路による値とＭＰＥＧ−ＴＳに含まれるＰＣＲの値がずれて来るため、この差分（加算器２２４の出力）に対して乗算器（×０．５乗算器）２２５により係数「０．５」を乗算し、その結果（乗算器２２５の出力）をＰＣＲずれレジスタ２２６に供給する。
【００６４】
ＰＣＲずれレジスタ２２６には、ＰＣＲロード信号が入力されており、ＰＣＲ値が更新される度に該ＰＣＲずれレジスタ２２６の値も更新されるようになっている。また、ＰＣＲずれレジスタ２２６の値は、スイッチ２２７を介してレジスタ２２８に一時的に保持される。このレジスタ２２８は、基本的には、ＴＶ信号の水平周期をカウントするＨカウンタ（水平同期カウンタ）２００やフレーム周期を計測するＶカウンタ（垂直同期カウンタ）２４８に接続されるものである。
【００６５】
ここで、Ｈカウンタは、例えば、２７ＭHz動作を前提とするため、カウンタ値が「１７１６」になると１水平周期が完了する。本第２実施例では、このＨカウンタをレジスタ２４５および加算器２４４で構成するようになっている。なお、レジスタ２４５の後段には、比較器２４７が設けられており、もしレジスタ２４５の値が「１７１６」になったら比較器２４７から信号が出て、該レジスタ２４５をクリア（０にする）し、そして、Ｖカウンタをカウント・アップさせるようになっている。
【００６６】
このように、Ｈカウンタをレジスタ２４５および加算器２４４と比較器２４７とで構成するのは、Ｈカウンタは、通常、「＋１」ずつカウント・アップするが、それ以外に「＋０」および「＋２」等の特殊なカウント・アップもできるように構成するためである。すなわち、「＋０」のカウント・アップの時（カウント・アップしない時）は、クロックが１クロック延びることになり、また、「＋２」のカウント・アップの時は、クロックが１クロック減ることになる。本第２実施例では、このカウント・アップを＋１，＋０，或いは，＋２とすることによりＰＣＲの補正を行うようになっている。但し、このＰＣＲの補正は、ＴＶ信号のブランキング期間中に行う必要が有るため、以下に説明するような構成が必要となる。
【００６７】
まず、ＨカウンタおよびＶカウンタの出力を「フレーム時刻（１画像フレーム内の或る時刻）ＦＴ」として、ＳＹＮＣレベル発生回路２３１，フロントポーチ発生回路２３２，カラーバースト信号発生回路２３３，カラーバースト前信号発生回路２３４，カラーバースト後信号発生回路２３５，および，ずれ補正時刻回路２５１へ供給する。すなわち、フレーム時刻ＦＴの値を後段の各比較器２３１１（Ｃ１），２３１２（Ｃ２）、Ｄ１，Ｄ２、Ｅ１，Ｅ２、Ｆ１，Ｆ２、Ｇ１，Ｇ２、および、Ｈ１等で比較し、それぞれ或る時刻になったら対応する所定の動作を行わせるようになっている。ここで、各ブロック２３２〜２３５および２５１における参照符号Ｄ１，Ｄ２、Ｅ１，Ｅ２、Ｆ１，Ｆ２、Ｇ１，Ｇ２およびＨ１は、それぞれ比較器を示している。
【００６８】
図１３に示されるように、水平周期を２７ＭHzクロック単位で「０」から「１７１６」まで変化させ、「０〜４０」をＴＶ信号のフロント・ポーチ期間、「４０〜１６７」を同期信号期間、「１６７〜１８３」をカラーバースト信号前期間、「１８３〜２５８」をカラーバースト期間、「２５８〜２９４」をカラーバースト信号後期間、「２９４〜１７１６」をＭＰＥＧビデオ表示期間とし、また、ブランキング期間中の「時刻５」を「ずれ補正時刻」とする。
【００６９】
ＰＣＲクロック用の補正の時刻を「５」とすると、図９〜図１２（図１２）におけるのずれ補正時刻回路２５１の比較器Ｈ１で時刻「５」を検出し、その時、ずれ補正信号ＤＣＳをレジスタ２２８およびスイッチ２４３へ送る。ずれ補正信号ＤＣＳは、１クロック（２７ＭHz）幅のパルス信号にするため、ずれ補正時刻回路２５１の出力をそのまま使わず、レジスタ（Ｈ）２５２，ＡＮＤゲート２５４およびインバータ２５３で処理した信号を使用するようになっている。ここで、レジスタ２５２，ＡＮＤゲート２５４およびインバータ２５３は、微分回路を構成し、信号が「０」から「１」に変った時だけ「１」を出力する。すなわち、この微分回路がないと、Ｈカウンタを「＋０」すると、「５」という時刻が連続してＨカウンタから出力され、ずれ補正信号ＤＣＳが常に「１」になる可能性があり、これを避けるために、該微分回路（レジスタ２５２，ＡＮＤゲート２５４およびインバータ２５３）が設けられている。
【００７０】
レジスタ２２８の出力は、その値が「＋」か「−」か、或いは、「０」かを判定する判定回路２４２に供給されており、もし「＋」なら「ずれ」がプラス、すなわち、ＰＣＲクロックに対して２７ＭHzクロックの数が不足していることになり、この時、スイッチ２４３に対して「＋２」を選択するような選択信号を送る。また、スイッチ２４３の出力は、Ｈカウント用のレジスタ２４５に供給されており、通常時において、該スイッチ２４３の出力は、ずれ補正信号ＤＣＳがオフで常に「＋１」が出力されるようになっている。従って、通常時には、常にクロック毎に「＋１」される通常のカウンタ動作をするようになっている。
【００７１】
しかしながら、ずれ補正信号ＤＣＳがオンの時だけ、スイッチ２４３から値「＋２」を加算器２４４へ供給する。これにより、Ｈカウンタの出力、すなわち、水平同期の周期が１クロック分だけ短縮され、ビデオを表示するタイミングも１クック分だけ早くなったことになる。ここで、上記のずれを補正するタイミングは、ＴＶ表示に影響ないブランキング期間に行われるようになっている。
【００７２】
一方、もし、レジスタ２２８の出力が「０」ならば、スイッチ２４３の出力が常に「＋１」になるような選択信号を送る。さらに、レジスタ２２８の出力が「−（マイナス）」であれば、スイッチ２４３の出力が「０」になるような選択信号が供給され、ずれ補正信号ＤＣＳが来た時の１クロック期間だけＨカウンタのカウント・アップ動作を遅延させるようになっている。これにより、Ｈカウンタの出力、すなわち、水平同期の周期が１クロック分だけ延長され、ビデオを表示するタイミングも１クロック分だけ遅くなったことになる。ここで、上記のずれを補正するタイミングは、ＴＶ表示に影響ないブランキング期間に行われるようになっている。
【００７３】
以上において、１水平周期に１クロック（２７ＭHzクロック）だけ補正した例を説明したが、実際には、１クロックの補正だけでは足りず、数１０〜数百クロックの補正が必要となるが、一度に全てを補正すると、テレビの水平同期周期がＴＶ受像機を安定動作させることができない程にずれてしまって、視聴者から見ると画面がぶれることになる。そこで、ＴＶ受像機が安定動作し、画面ぶれが生じない範囲において、少しずつ補正を行うことが必要となる。具体的に、本実施例においては、１クロックずつ補正するようになっている。
【００７４】
なお、２７ＭHzカウンタに対しても「ずれ分の補正」が必要であり、この補正は、基本的に、ＰＣＲずれレジスタの数だけ必要である。従って、１クロックの補正を何回行うかを計測するため、レジスタ２２８，加算器２４１，および，スイッチ２４３等が設けられている。
レジスタ２２８には、最初は、ＰＣＲずれレジスタ２２６と同じ値が入っており、該レジスタ２２８を１水平周期に１クロックだけ補正する毎に減算し、ＰＣＲずれレジスタ２２６の値と同じだけのずれ補正が行われたら、レジスタ２２８の値が「０」になりずれ補正を終了する。この動作の詳細は、以下の通りである。
【００７５】
まず、レジスタ２２８は、ずれ補正信号ＤＣＳが来る度に、「＋１」，「−１」或いは「＋０」され、この「＋１」か「−１」か、或いは、「＋０」かは、後段の判定回路２４２が決めるようになっている。もし、レジスタ２２８の出力が「＋」であれば、判定回路２４２は、「０」になるまで「−１」を加算器２４１へ供給する。また、もし、レジスタ２２８の出力が「−」であれば、判定回路２４２は、「０」になるまで「＋１」を加算器２４１へ供給する。なお、レジスタ２２８の出力が「０」の時、判定回路２４２は、加算器２４１へ「０」を供給してレジスタ２２８の値の更新を止める。
【００７６】
ここで、レジスタ２２８は、ロード信号（ＬＯＡＤ）付きレジスタとして構成され、ロード信号がずれ補正信号ＤＣＳ等によりオンにならない限り新しい値をロードしないようになっている。従って、ずれ補正信号ＤＣＳが出力されるのは、本実施例では「時刻５」の時だけであり、レジスタ２２８は１水平周期に１回だけ更新されることになる。そして、レジスタ２２８の値が「０」になると、『ずれ』が必要なクロック数だけ補正されたことになり、レジスタ２２８の更新も止まる。さらに、レジスタ２２８が「０」になると、「＋」，「−」，「０」を判定する判定回路２４２のスイッチ２４３に対する選択信号も常に「＋１」を選択するようになり、Ｈカウンタのクロック補正も停止する。
【００７７】
また、２７ＭHzカウンタ２２１も補正が必要となるが、そのため、２７ＭHzカウンタ２２１には、判定回路２４２の出力およびずれ補正信号ＤＣＳが供給されている。そして、２７ＭHzカウンタ２２１は、ずれ補正信号ＤＣＳがオンになる度に強制的に「＋０」或いは「＋２」或いは「＋１」だけカウントアップされて補正が行われるようになっている。なお、実際の回路は、Ｈカウンタと同様の構成により実現される。
【００７８】
以上において、ずれ補正信号発生回路２５１（比較器Ｈ１）の時刻５における動作を説明したが、次に、フレーム時刻信号ＦＴが供給される他の比較器２３１１（Ｃ１），２３１２（Ｃ２）、Ｄ１，Ｄ２、Ｅ１，Ｅ２、Ｆ１，Ｆ２、および、Ｇ１，Ｇ２の動作を説明する。
これらの比較器は、ＴＶ映像信号を生成するために使用され、比較器Ｃ１およびＣ２を有するＳＹＮＣレベル発生回路２３１は、比較器Ｃ１で検出される時刻（本実施例では、４０）と、比較器Ｃ２で検出される時刻（本実施例例では、１６７）との間でＴＶ信号の水平同期信号用レベル（ＳＹＮＣレベル：本実施例では「０」）を生成するのに使用する。このＳＹＮＣレベル発生回路２３１の動作は、次の通りである。
【００７９】
まず、フレーム時刻信号ＦＴを比較器Ｃ１（２３１１）で検出し、これが「４０」の時、比較器Ｃ１から後段のＲＳ−ＦＦ２３１３へセット信号（ＳＥＴ）を供給し、これにより、ＲＳ−ＦＦ２３１３がセットされる。ここで、ＲＳ−ＦＦ２３１３出力と、固定値の「ＳＹＮＣレベル＝０」がＳＹＮＣ発生回路２３１の出力としてスイッチ２３６へ供給されている。なお、ＲＳ−ＦＦ２３１３の出力は、スイッチ２３６に対するＳＹＮＣレベルのイネーブル信号となっている。
【００８０】
従って、このイネーブル信号がオンになっている期間は、ＳＹＮＣレベルがスイッチ２３６から出力されることになる。そして、ＲＳ−ＦＦ２３１３の出力、すなわち、比較器Ｃ２の出力（ＲＥＳＥＴ）がオンになるとＲＳ−ＦＦ２３１３はリセットされ、ＳＹＮＣレベルのスイッチ２３６からの出力がディスエーブルされる。
【００８１】
なお、フロントポーチ発生回路２３２、カラーバースト信号発生回路２３３、カラーバースト前信号発生回路２３４、および、カラーバースト後信号発生回路２３５は、前述したＳＹＮＣ信号発生回路２３１と同様に動作するので、その説明は省略する。しかしながら、カラーバースト信号発生回路２３３は特殊なので、該カラーバースト信号発生回路２３３に関しては、以下に説明する。
【００８２】
まず、カラーバースト信号は、ＴＶ信号の中で「色信号」の位相を特定する信号であり、後段にテレビ回路（通常のＴＶ受像機）が接続される。この後段のＴＶ受像機では、カラーバーストの同期したバースト信号をＰＬＬ回路で生成し、このバースト信号を基にして「色信号」を再生する。
しかしながら、伝送側のカラーバースト信号は、通常水晶振動子等で生成されて非常に安定しており、急激に変化することがないため、ＰＬＬ回路の応答速度は、通常、非常に遅いものとなっている。すなわち、ＰＬＬ回路は、急激な変化には対応することはできない（応答速度は遅い）が、その代わり非常に安定した発振をするような特性になっている。しかしながら、上述したように、例えば、水平同期周期毎にクロックを１クロック増減させると、ＴＶ受像機側のＰＬＬ回路が応答している時間が無くなり、テレビ（表示画像）には、色ずれが生じることになる。これを防ぐために、カラーバースト信号だけは、たとえ水平同期信号やＭＰＥＧビデオ信号がずれていても、安定してずれないようにする工夫が必要となる。すなわち、具体的には、例えば、以下に示すような回路を適用する。
【００８３】
図１４および図１５は図９〜図１２に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図である。図１４および図１５において、参照符号２３３は上述したカラーバースト信号発生回路を示し、また、２４９はＭＰＥＧビデオ出力回路を示している。
図１４および図１５（図１４）に示されるように、カラーバースト信号発生回路２３３は、比較器２３３１（Ｅ１），２３３２（Ｅ２）、ＲＳ−フリップフロップ（ＲＳ−ＦＦ）２３３３、２８０進カウンタ２３３４、サイン波生成用ＲＯＭ２３３５、および、コサイン波生成用ＲＯＭ２３３６を備えて構成されている。ここで、カラーバーストの生成は、基本的には２７ＭHzクロックで動作する２８０進カウンタ２３３４で行われる。
【００８４】
２８０進カウンタ２３３４は、周波数が２７ＭHzのクロックの位相とカラーバースト（約３．５８ＭHz）の位相とが一緒になるまでのクロック数で、基本的には、２７ＭHzと３．５８ＭHzの最小公倍数になっている。この２８０進カウンタ２３３４の出力は、サイン波生成用ＲＯＭ２３３５およびコサイン波生成用ＲＯＭ２３３６へ供給され、それぞれカウンタ値に対応した３．５８ＭHzのサイン波（カラーバースト信号）およびコサイン波の値を出力する。ここで、３．５８ＭHzのカラーバースト信号発生回路２３３は、他の信号と関連せずに独立に動作しているので、たとえ水平同期信号等の他の信号のタイミングがずれた場合でも、該カラーバースト信号発生回路２３３から出力されるカラーバースト信号（サイン波）の周期が変化することはない。
【００８５】
カラーバースト信号（サイン波生成用ＲＯＭ２３３５の出力信号）がスイッチ２３６を通過して最終的に出力されるかどうかは、カラーバースト・イネーブル信号（ＲＳ−ＦＦ２３３３の出力信号）によって決められる。ここで、カラーバースト・イネーブル信号のオン／オフのタイミングは、Ｈカウンタ２００のタイミングに依存しており、１クロック増減する／増減しないの対象になっている。このような構成により、たとえ水平同期信号等の周波数がずれてもカラーバーストの周波数だけは安定した信号を供給するようになっている。
【００８６】
図１３のタイミング図では、ラインＡ＋１は、ラインＡと比較して水平同期信号レベルで１クロックの「ずれ」が生じた時のタイミングになっている。具体的に、Ｈカウンタに対して途中で「ずれ補正」が行われ、通常ではＨカウンタが（１，２，３，４，５，６，７，…）と順番に「＋１」ずつ加算されながら変化するのを、タイミング「５」で「＋２」という指令がスイッチ２２７から出力され、Ｈカウンタが（１，２，３，４，５，７，８，９，…）と変化している。
【００８７】
すなわち、Ｈカウンタのカウンタ値が「５」からいきなり「７」に変化したことで、その後の信号が前のラインよりも「＋１」早く出力される。従って、ラインＡでは、水平同期信号の立ち下がりがクロック「４０」になっているのが、ラインＡ＋１では、それが「１クロック」早く立ち下がるようになっている。また、ビデオ信号も同様に変化している。すなわち、ＭＰＥＧビデオが本来は「クロック２９４」から出力されるべきところが「１クロック」早く出力されるようになっている。
【００８８】
さらに、カラーバーストも１クロック早く出力されるが、このカラーバーストが１クロック早く出力されてもカラーバーストそのものの周波数は全く変化しないので、図１３に示されるように、クロック１８３の時のカラーバーストの位相がラインＡでは「０°」（符号ＴＴ１を参照）であるのに対して、ラインＡ＋１では「−Ｘ°」（符号ＴＴ２を参照）になっている。
【００８９】
図１４および図１５（図１５）に示されるように、ＭＰＥＧビデオ出力回路２４９は、比較器２４９１（Ｉ１），２４９２（Ｉ２）、ＲＳ−フリップフロップ（ＲＳ−ＦＦ）２４９３、乗算器２４９４，２４９５、および、加算器２４９６，２４９７を備えて構成されている。
ところで、ＭＰＥＧビデオ信号は、デコードされるとＹ／Ｃｂ／Ｃｒ（それぞれ、８ビット）の３つの信号になり、それがＭＰＥＧデコード処理後にデコード済画像メモリ２６２に格納され、出力回路２４６のデータリクエスト信号（ＲＥＱ２）に応じて出力される。
デコード済画像メモリ２６２には、ＭＰＥＧのＩ／Ｐ／Ｂピクチャー等が格納され、それぞれＭＰＥＧの国際規格で定められた時刻に出力される。出力回路２４６には、画像の１水平走査周期分の画素を格納するメモリ（ライン・メモリ）が設けられていて、ＭＰＥＧビデオ出力回路２４９からのリクエスト（イネーブル）信号ＲＥＱ３があればすぐにＹ／Ｃｂ／Ｃｒで構成される１つの画素を出力するようになっている。
【００９０】
ここで、ＭＰＥＧビデオ出力回路２４９が直接にデコード済画像メモリ２６２に対してリクエスト信号を出力しないのは、デコード済画像メモリ２６２は一般的にＤＲＡＭ等で構成され、また、このデコード済画像メモリ２６２が前段のＶＢＶバッファ（２６１）等と同じ半導体集積回路（ＤＲＡＭ・ＩＣ）の中にある場合が多く、データ要請を出してもＶＢＶバッファ２６１との競合制御等が必要になってすぐに応答することができないためである。そのため、一旦、デコード済画像メモリ２６２の内容を１ライン（１水平走査周期）分だけ出力回路２４６の中のライン・メモリに格納し、ＭＰＥＧビデオ出力回路２４９の要請（ＲＥＱ３）があればすぐに対応できるように構成してある。
【００９１】
なお、ＭＰＥＧビデオ出力回路２４９からの要請は、リクエスト信号ＲＥＱ３がオンになると出力され、このリクエスト信号ＲＥＱ３がオンとなっている期間中は１クロック毎にデータが順次出力されるようになっている。すなわち、ＭＰＥＧ−２の通常のモードでは、１水平走査周期の中に７２０画素存在するので、７２０画素分のＹ，Ｃｂ，Ｃｒ信号が出力回路２４６のライン・メモリから読み出される。その後は、水平同期信号等の期間となって、しばらくＭＰＥＧ画像を出力しなくても良い期間が続き、この間に、出力回路２４６は、デコード済画像メモリ２６２に対してリクエスト信号ＲＥＱ２を出力して空になったライン・メモリに新たなデータを格納する。基本的には、この制御の繰り返しになる。
【００９２】
ＭＰＥＧ画像を出力する期間は、一般にＴＶ信号としては「映像表示期間」と呼ばれるが、本実施例回路では、データリクエスト信号ＲＥＱ３がオンの間に相当する。このデータリクエスト信号ＲＥＱ３がオンになる開始期間を調整する（Ｈカウンタのカウント・アップ値を前述のように変えて１クロック早くしたり、或いは、遅くしたりする）ことにより、ＭＰＥＧ圧縮ストリームの蓄積されるＶＢＶバッファ２６１が満杯になったり、空になったりしないように制御する。
【００９３】
すなわち、デコード済画像メモリ２６２がデータリクエスト信号ＲＥＱ２およびＲＥＱ３等で読み出されて、空（表示終了）になる度に、そのことがビデオデコーダコア２０４に通知され、該ビデオデコーダコア２０４から、次のＭＰＥＧ圧縮ストリーム情報をＶＢＶバッファ２６１から入力するようにリクエスト信号ＲＥＱ１で要請する。これにより、ＶＢＶバッファ２６１内のＭＰＥＧ圧縮ストリーム情報を正規の状態に保つようになっている。
【００９４】
なお、デコード済のＹ，Ｃｒ，Ｃｂ信号は、通常、ＴＶ信号に変換され、そのために、色信号であるＣｒおよびＣｂ信号は、カラーバースト信号に同期した同じ周波数の３．５８ＭHzの搬送波で変調する必要がある。そこで、ＭＰＥＧビデオ出力回路２４９では、カラーバーストの生成に使われたカラーバースト信号がＣｒ信号およびＣｂ信号に変調処理されるように、乗算回路２４９４，２４９５が設けられている。
【００９５】
ここで、３．５８ＭHzの信号は、前述したように、Ｈカウンタのカウントがずれても、それに無関係に動作するため、データリクエスト信号ＲＥＱ３がずれた場合でも、それを変調する３．５８ＭHzの変調波は変化しないことになる。また、Ｃｒ信号とＣｂ信号では、変調するときの３．５８ＭHzの搬送波は９０°だけ位相がずれている必要があるため、本実施例例では、カラーバースト信号発生回路２３３内にサイン波生成用ＲＯＭ２３３５に加えて、９０°位相のずれた３．５８ＭHz波形を生成するためのコサイン波生成用ＲＯＭ２３３６も設けられており、これがＭＰＥＧビデオ出力回路２４９内のＣｂおよびＣｒの色信号の変調に利用されている。
【００９６】
上述した回路例は、２７ＭHzクロック動作を前提に示しているが、実際には２７ＭHzで動作する必要はなく、また、カラーバーストの３．５８ＭHzの整数倍のクロックで動作する回路で上記の回路を構成することもできる。以下に、２８ＭHzのクロックを使用した実施例（第３実施例）を説明する。
図１６〜図１９は本発明に係るディジタルＰＬＬ回路の第３実施例を示すブロック図であり、図２０は図１６〜図１９に示すディジタルＰＬＬ回路の動作を説明するためのタイミング図であり、そして、図２１および図２２は図１６〜図１９に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図である。ここで、図１６〜図１９は、上述した第２実施例を示す図９〜図１２に対応し、図２０は図１３に対応し、そして、図２１および図２２は図１４および図１５に対応している。なお、図９〜図１２並びに図１４および図１５の各構成に対応する図１６〜図１９並びに図２１および図２２の各部分には、図９〜図１２並びに図１４および図１５で使用した参照符号に１００を加えた参照符号を使用して示している。
【００９７】
具体的に、例えば、図１６〜図１９におけるＴＳ−デコーダ３０１，ＰＣＲレジスタ３２２，判定回路３４２，スイッチ３３６は、図９〜図１２におけるＴＳ−デコーダ２０１，ＰＣＲレジスタ２２２，判定回路２４２，スイッチ２３６に対応し、また、図１６〜図１９におけるＶＢＶバッファ３６１，ビデオデコーダコア３０４，デコード済画像メモリ３６２，ずれ補正時刻回路３５１は、図９〜図１２におけるＶＢＶバッファ２６１，ビデオデコーダコア２０４，デコード済画像メモリ２６２，ずれ補正時刻回路２５１に対応し、そして、図２１および図２２におけるカラーバースト信号発生回路３３３，比較器３３３１，３３３２，ＭＰＥＧビデオ出力回路３４９，乗算器３４９３，３４９５は、図１４および図１５におけるカラーバースト信号発生回路２３３，比較器２３３１，２３３２，ＭＰＥＧビデオ出力回路２４９，乗算器２４９３，２４９５に対応している。
【００９８】
図１６〜図１９と図９〜図１２との比較から明らかなように、本第３実施例（図１６〜図１９）では、前述した第２実施例（図９〜図１２）における２７ＭHzカウンタ２２１を２８ＭHzカウンタ３２１として構成し、さらに、該２８ＭHzカウンタ３２１からのキャリー信号（ＣＡＲＹ）等を処理するためのＡＮＤゲート３２１１，ＯＲゲート３２１２，加算器３２１３，スイッチ３２１４，レジスタ３２１５，および，判定回路３４２の出力が供給され所定のずれ補正量を出力するスイッチ３４３’が設けられている。
【００９９】
２８ＭHzクロックの周波数は２７ＭHzクロックの３５／３３倍に相当し、従って、２８ＭHzカウンタで「３５」数える度に２７ＭHzカウンタでは「３３」数えることに対応することになる。２８ＭHzのクロックを使って２７ＭHzのカウンタを疑似的に作るには様々な手法が適用可能であるが、本実施例では、以下の方法を適用して実現する。
【０１００】
すなわち、図１６〜図１９に示されるように、２８ＭHz動作の３５進カウンタ３２１を設け、これが「３５」になる度にキャリー信号（ＣＡＲＹ）を出力し、ＡＮＤゲート３２１１およびＯＲゲート３２１２で論理を取って、レジスタ３２１５に対してＰＣＲロード信号を出力する。また、加算器３２１３，スイッチ３２１４およびレジスタ３２１５により、レジスタ３２１５の出力には「３３」が加えられて加算器３２４へ供給されている。なお、パワーオン時には、ＲＳ−ＦＦ３２３の出力がスイッチ３２１４のＰＣＲ値を選択するように構成し、ＴＳ−デコーダから最初のＰＣＲロード信号が来た時にレジスタ３２１５にＰＣＲ値がそのままロードされるようになっている。さらに、本実施例においては、上述したように、判定回路３４２の出力が供給され、所定のずれ補正量（＋１，−１，０）を選択して出力するスイッチ３４３’が設けられ、このスイッチ３４３’からのずれ補正量が加算器３４１でレジスタ３２８の出力に加算され、スイッチ３２７に供給されるようになっている。
【０１０１】
本第３実施例における他の回路は、前述した第２実施例と基本的には同様のものなので、その説明は省略する。但し、本第３実施例では、回路全体が２８ＭHzで動作していることが前提なので、各カウンタにおけるカウント値および各比較器における基準値等は、それぞれ異なっている。具体的に、例えば、第２実施例のＨカウンタ２００が１７１６進であるのに対して、本第３実施例のＨカウンタ３００は１９２０進となっており、また、第２実施例のＳＹＮＣレベル発生回路２３１の比較器２３１１および２３１２の基準値が「４０」および「１６７」であるのに対して、本第３実施例のＳＹＮＣレベル発生回路３３１の比較器３３１１および３３１２の基準値は「４２」および「１７７」となっていてＳＹＮＣレベルが出るタイミングもクロック周波数の違う分補正されている。
【０１０２】
図２０のタイミング図も、基本的には、図１３のタイミング図と同様のものであり、ただクロック数が前述のように、２８ＭHz動作を考慮して３５／３３倍になっている。
図２１および図２２に示すカラーバースト信号発生回路３３３およびＭＰＥＧビデオ出力回路３４９の詳細は、２８ＭHzの周波数が２７ＭHzと比較してＴＶ信号の色搬送波の整数倍であるため回路が簡略化されている。すなわち、２８ＭHzと３．５８ＭHzの最小公倍数は「８」であるため、本第３実施例におけるカラーバースト信号発生回路３３３のカウンタ３３３４は「８進」のものでよく、また、サイン波発生用ＲＯＭ３３３５も８個のデータを保持すればよいことになる。また、ＭＰＥＧビデオ出力回路３４９でカラーバーストに位相が９０°ずれた信号を用いる場合でも、単にカラーバースト信号を２クロック遅延させるクロック遅延回路３４９８を設けるだけで、９０°位相のずれた信号を生成することができる。すなわち、本第３実施例においては、第２実施例のカラーバースト信号発生回路２３３に設けられているコサイン波発生用ＲＯＭ２３３６を設ける代わりに、クロック遅延回路３４９８（図面上では、ＭＰＥＧビデオ出力回路３４９に含めて描いている）によりサイン波発生用ＲＯＭ３３３５の出力を２クロック分遅延して乗算器３４９５に供給するだけでよい。
【０１０３】
ただし、ＭＰＥＧビデオ出力回路３４９から読み出された画素は、２７ＭHzクロックの画素であるため、そのまま２８ＭHzクロックで表示すると画像が３３／３５だけ縮むことになる。これをさけるためには、２８ＭHzクロック変換回路を挿入すればよいが、この２８ＭHz変換回路は様々な手法により実現され得るものである。例えば、３５進カウンタを回路の中に用意しておき、カウンタが２の時と１７の時は、前の画素と同じ画素を出力することにより、元の画素３３画素を３５画素に増やして画像の縮みを避けることができることになる。
【０１０４】
上述した第２および第３実施例においては、１度のずれ補正量を＋１および−１クロックとしているが、これは本質的には何クロックでもよいのはいうまでもない。なお、このずれを補正するためのクロック数を変えるには、例えば、図９〜図１２（図１０）に示す第２実施例のスイッチ２４３に供給する値「０，＋１，＋２」と、加算器２４１に供給される値「＋１，０，−１」とを変更すればよい。
【０１０５】
また、例えば、第２実施例におけるＳＹＮＣレベル発生回路２３１の比較器２３１１，２３１２（Ｃ１，Ｃ２）は、水平方向のクロックしか扱っていないが、垂直方向も意識した回路構成とすることもできる。すなわち、前記の第２実施例では、何ライン目にいても同じ処理を繰り返す例を示しているが、比較器Ｃ１，Ｃ２の比較範囲を広げて、例えば、ライン番号を指定を指定してどのような処理を行うかを規定することもできる。また、これを応用して垂直のブランキング期間だけで一気にずれを補正することも可能である。
【０１０６】
上述したように、本実施例のディジタルＰＬＬ回路によれば、ＶＣＯを単純な固定周波数で発振する発振器（クリスタル・オシレータ等）に置き換えることによって、外付け部品の低コスト化を可能にすると共に、同期合わせ処理をＬＳＩ化が可能な完全ディジタル処理回路で置き換えることができる。
【０１０７】
【発明の効果】
以上、詳述したように、本発明によれば、ＤＡ変換器およびＶＣＯを使用することなく低価格のディジタルＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【図１】従来のＭＰＥＧデコーダの一例を示すブロック図である。
【図２】図１に示すＭＰＥＧデコーダにおけるＰＬＬ回路の構成を示すブロック図である。
【図３】本発明に係るディジタルＰＬＬ回路の第１実施例を示すブロック図である。
【図４】図３に示すディジタルＰＬＬ回路におけるカウンタの一例を示すブロック図である。
【図５】図３に示すディジタルＰＬＬ回路におけるクロック位相調整回路の一例を示すブロック図である。
【図６】図５に示すクロック位相調整回路の動作を説明するためのタイミング図である。
【図７】図３に示すディジタルＰＬＬ回路におけるサイン波発生回路の一例を示すブロック図である。
【図８】図７に示すサイン波発生回路の動作を説明するためのタイミング図である。
【図９】本発明に係るディジタルＰＬＬ回路の第２実施例を示すブロック図（その１）である。
【図１０】本発明に係るディジタルＰＬＬ回路の第２実施例を示すブロック図（その２）である。
【図１１】本発明に係るディジタルＰＬＬ回路の第２実施例を示すブロック図（その３）である。
【図１２】本発明に係るディジタルＰＬＬ回路の第２実施例を示すブロック図（その４）である。
【図１３】図９〜図１２に示すディジタルＰＬＬ回路の動作を説明するためのタイミング図である。
【図１４】図９〜図１２に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図（その１）である。
【図１５】図９〜図１２に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図（その２）である。
【図１６】本発明に係るディジタルＰＬＬ回路の第３実施例を示すブロック図（その１）である。
【図１７】本発明に係るディジタルＰＬＬ回路の第３実施例を示すブロック図（その２）である。
【図１８】本発明に係るディジタルＰＬＬ回路の第３実施例を示すブロック図（その３）である。
【図１９】本発明に係るディジタルＰＬＬ回路の第３実施例を示すブロック図（その４）である。
【図２０】図１６〜図１９に示すディジタルＰＬＬ回路の動作を説明するためのタイミング図である。
【図２１】図１６〜図１９に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図（その１）である。
【図２２】図１６〜図１９に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図（その２）である。
【符号の説明】
１０１…ＴＳデコーダ
１０２…ディジタルＰＬＬ回路
１０３…クロック生成器
１０４…ＭＰＥＧビデオデコーダ
１０９…ＮＴＳＣエンコーダ
１９８…ＤＡ変換器
１２０…クロック調整回路
１２１…カウンタ
１２２…第１のレジスタ
１２３…第２のレジスタ
１２４…加算器
１３０…発振子（水晶発振子）
１４６…出力回路
【発明の属する技術分野】
本発明はディジタルＰＬＬ(Phase Locked Loop) 回路およびＭＰＥＧ(Moving Picture Experts Group)デコーダに関し、特に、ＭＰＥＧストリーム用ディジタルＰＬＬ回路に関する。
近年、動画像を圧縮する技術としてＭＰＥＧが注目されて来ている。このようなＭＰＥＧ用のデコーダにおいては、ＰＬＬ回路としてＤＡ変換器(Digital-to-Analog Converter) およびＶＣＯ(Voltage Controlled Oscillator: 電圧制御発振器) が必要とされており、これらＤＡ変換器およびＶＣＯによる製品のコストアップが問題となっている。そこで、ＤＡ変換器およびＶＣＯを使用することなく低価格のディジタルＰＬＬ回路の提供が要望されている。
【０００２】
【従来の技術】
従来、ＭＰＥＧ等でディジタル圧縮されたオーディオ／ビデオ・ストリーム(Audio/Video Stream)を含むＭＰＥＧシステムストリーム（汎用符号化方式ＭＰＥＧ−２：ＩＳＯ−１３８１８−１国際規格）では、オーディオの出力時刻とビデオの出力時刻（表示時刻）を合わせないと音（音声）と映像が同期しなくなり、例えば、画面で人が口を動かし喋っているのに音が出なかったり、或いは、ドア等がバタンと閉まったはずなのに音が後から出たりして非常に不快なものとなる。
【０００３】
さらに、音および映像が出力される時刻まで該音および映像の圧縮情報をデコード装置内のメモリ領域に格納する必要があるが、伝送ストリームは一般的に常に一定の伝送レートで出力されているため、出力が遅すぎるとデコーダ内のメモリ領域が不足して情報を破棄してしまったり、或いは、出力が早すぎるとメモリ内の圧縮映像／音声ストリームが足りなくなってしまう。その結果、音声や映像が途中で途切れることにもなって、非常に都合が悪い。そこで、伝送されるビット情報と、該ビット情報を消費するスピードとを合わせる必要が生じる。
【０００４】
この問題を解決するには、基本的には情報を伝送する側のタイミングと情報を処理する側のタイミングを合わせて、受信側のメモリが破綻（オーバーフロー、或いは、アンダーフロー）しないように構成し、さらに、音声と映像の出力時刻を合わせることが必要である。
また、ビデオ圧縮等においては、圧縮率を高めるために過去の映像との差分等を伝送するようになっているため、画像により圧縮率が異なっている。すなわち、例えば、過去の映像と全く同じでよい「静止画」に近い画像では、殆ど情報を送る必要はないが、画像の全面が動画の場合には多くの情報を伝送しなければならない。
【０００５】
ところで、現行の伝送技術において、画像の圧縮率により伝送容量を切り換えるような技術はあまり発達しておらず、特に、放送系のディジタルストリーム伝送の場合等では、例えば、１チャンネルなら１チャンネル毎に伝送帯域が割り当てられ、その情報の伝送容量（ビットレート）も固定となっており、さらに、画像／音声を表示する時間も１秒に３０画像と決まっている。
【０００６】
しかしながら、伝送すべき情報量は、画像の圧縮率の違いにより変化するため、この伝送すべき情報量の違いを吸収するために、国際規格では受信器側で持つべきメモリ容量が決められている（ビデオの場合はＶＢＶバッファと呼ばれている）。そして、固定レートで伝送された圧縮情報は、一旦、このメモリに格納され、また、受信器処理回路では、このメモリから情報を読み出して伸長し、画像等を表示している。
【０００７】
上記メモリ（ＶＢＶバッファ）があると、圧縮効率が良く情報量の少ない画像の場合は、その固定レートで伝送されるより少ない情報をメモリから読み出して処理し、これにより、固定レートで伝送された情報の一部をメモリに蓄積することができる。そして、圧縮率の低い、すなわち、情報量の多い画像を処理する場合、このメモリに溜まった（蓄えられた）情報を読み出すことにより、固定レートで送られる情報より多い量の情報を読み出し、その結果、圧縮しずらい画像でも多くの情報を割り当てて画質を落とさず伝送することを可能としている。なお、上記メモリ（ＶＢＶバッファ）がオーバーフロー、或いは、アンダーフローしない範囲でビデオおよびオーディオ信号を圧縮することも国際規格で決められたものの１つである。
【０００８】
このような状況下で、上述した音声と映像の同時出力を行い、且つ、メモリが破綻しないようにするために、ＭＰＥＧ国際規格では、伝送装置が想定している現在時刻（ＰＣＲ：Program Clock Reference)と映像／音声を表示すべき時刻（ＰＴＳ：Presentation Time Stamp)が送られることになっている。つまり、基準時刻をまず決めてから、その基準時刻に対して、ビデオは「この時刻に表示せよ」、オーディオは「この時刻に出力せよ」と伝送装置が指示するのである。そして、受信側は、この指示に従いさえすれば、音声と映像を同時に表示（出力）することができ、また、ＶＢＶバッファのオーバーフロー／アンダフローを避けることができる。換言すると、ＶＢＶバッファのオーバーフロー／アンダフローが生じないように保証するのは、伝送装置の責任となっているのである。
【０００９】
ところで、ＰＣＲは少なくとも０．１秒毎に、また、ＰＴＳは少なくとも０．７秒毎に送ることになっているが、受信器側では、ＰＣＲを基にＰＬＬ回路等を使用し、発振器を制御して独自に基準クロックを生成する。このクロックの周波数は２７ＭHzと決まっているので、受信器側では０．１秒毎のＰＣＲを基に２７ＭHz単位で時刻管理を行うことができ、このクロックを基準として映像信号処理回路等を動作させている。
【００１０】
図１は従来のＭＰＥＧデコーダの一例を示すブロック図である。図１において、参照符号１はＴＳ−デコーダ，２はＰＬＬ回路，２０は電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator)，３はメモリバス，４はＭＰＥＧビデオデコーダ，５はメモリコントローラ，６はＭＰＥＧデコード用メモリ，７はオーディオデコーダ，８はスピーカ，９はＮＴＳＣエンコーダ，そして，１０はディスプレイを示している。
【００１１】
図１に示されるように、ＴＳ−デコーダ１，ＭＰＥＧビデオデコーダ，メモリコントローラ５，および，オーディオデコーダ７は、メモリバス３を介してバス接続されている。ＭＰＥＧビデオデコードダ４は、ＩＶＬＣ（Inverse Variable Length Coding: 逆可変長符号化部）４１，ＩＱ（Inverse Quantization: 逆量子化部）４２，ＩＤＣＴ（Inverse Discrete Cosine Transform:逆離散コサイン変換部）４３，加算器４４，予測回路４５，および，出力回路４６を備えて構成されている。
【００１２】
図１に示すＭＰＥＧデコーダ（ＭＰＥＧビデオデコード回路）４の構成は、一般的なものであり、伝送ストリーム（ＭＰＥＧ−ＴＳストリーム）は、ＴＳ−デコーダ１によりビデオの圧縮情報（Ｉピクチャ，Ｐピクチャ，Ｂピクチャ等）が分離されて、メモリバス３およびメモリコントローラ５を介してＭＰＥＧデコード用メモリ（ＶＢＶバッファ）に格納される。
【００１３】
ここで、Ｉピクチャは他の画像を参照せずに圧縮された画像情報（画像内符号化画像：Intra Picture)であり、ＰピクチャはＩピクチャを参照して圧縮する画像（或る画像を時間的に前方から予測する前方予測符号化画像：Predictive Picture) であり、そして、ＢピクチャはＩピクチャおよびＰピクチャを参照して圧縮する画像（或る画像を時間的に前方および後方から予測する両方向予測符号化画像：Bidirectionally Predictive Picture) である。
【００１４】
これらの符号化された画像情報Ｉ，ＰおよびＢピクチャ（圧縮された画像データ）から、ＩＶＬＣ４１，ＩＱ４２，ＩＤＣＴ４３，加算器４４，および，予測回路４５を使用して画像の復号化（画像データの伸長）が行われ、出力回路４６を介してＮＴＳＣエンコーダ９へ供給されてＮＴＳＣ信号に変換されて、元の画像がディスプレイ（家庭用テレビ）１０に表示される。また、音声信号に関しては、ＴＳ−デコーダ１により分離されたオーディオの圧縮情報（例えば、４４．１ＫHzのサンプリング周波数で１６ビットに量子化されたオーディオの圧縮データ）は、オーディオデコーダ７により復号（伸長）され、スピーカ８から元の音声が出力される。なお、ＭＰＥＧデコーダ４およびオーディオデコーダ７の具体的な動作は、本発明と直接関係するものではないのでその説明は省略する。
【００１５】
図２は図１に示すＭＰＥＧデコーダにおけるＰＬＬ回路の構成を示すブロック図である。
図２に示されるように、ＭＰＥＧ−ＴＳに含まれるＰＣＲ情報がストリーム中に現れると、ＭＰＥＧ−ＴＳデコーダ１は、該ＭＰＥＧ−ＴＳストリームをデコードして、ＰＣＲロード信号を生成し、第１のレジスタ２２にこの値を入力する。同時に、２７ＭHzクロックで駆動されるカウンタ２１の値を第２のレジスタ２３にロードする。もし、伝送系の２７ＭHzクロックと受像機側の２７ＭHzクロックが同期していれば、受像機側の２７ＭHzクロックでカウントしたカウンタ２１の値とＰＣＲの値は一致する。しかしながら、伝送系の２７ＭHzクロックと受像機側の２７ＭHzクロックが同期していなければ（狂っていれば）、差分値が出る。
【００１６】
図２に示すＰＬＬ回路では、上記伝送系の２７ＭHzクロックと受像機側の２７ＭHzクロックとの差分値を加算器２４で検出演算（加算）し、これをＤＡコンバータ２５へ供給してアナログ電圧に変換してＶＣＯ３に入力するようになっている。
これにより、伝送系クロックと受像機側クロックの発振周波数の違いが無くなる方向に２７ＭHzのＶＣＯ３を制御する。この制御方法は、ＰＬＬ（Phase Locked Loop)技術として良く知られている。そして、生成された受像機側２７ＭHzのクロックは、前述のカウンタ２１を駆動すると共に、クロック倍増器３１に供給され、該倍増器３１から、例えば、８１ＭHZのクロック，４４．１ＫHzのクロック等が生成される。ここで、８１ＭHZのクロックは、ＭＰＥＧビデオ生成等に使用されるクロックであり、また、４４．１ＫHzのクロックは、オーディオの生成に使用されるクロックである。
【００１７】
さらに、２７ＭHzのクロックは、ＭＰＥＧビデオデコーダ４により生成された輝度信号（Ｙ）や色信号（Ｃｒ，Ｃｂ）をテレビ（ＮＴＳＣ：National Television System Committee）信号に変換するために使用される。ここで、テレビ信号（ＴＶ信号）とは、輝度信号, 色信号, ＴＶ画像の垂直方向の始まり時刻を指示する垂直同期信号，および，ＴＶ画像の水平方向の始まりの時刻を指示する水平同期信号等を混合したものである。
【００１８】
色信号は、ＣｒとＣｂの２つの信号（色差信号）より成り、例えば、０．５ＭHzの帯域内に周波数帯域が制限されてから、平衡変調されて輝度信号（Ｙ）に加算される。ここで、平衡変調とは、図２に示されるように、３．５８ＭHzのサイン波sin X とそれより９０°位相のずれたコサイン波cos X (sin (X+90))を２７ＭHzクロックからディジタル的に発生させ、乗算器９２により色差信号Ｃｒとサイン波sin X とを乗算し、また、乗算器９１により色差信号Ｃｂとコサイン波cos X とを乗算し、そして、これら乗算器９１および９２の出力を加算器９３により加算するようになっている。さらに、加算器９３の出力は、加算器９４により輝度信号Ｙに加算される。なお、加算器９４には、各種同期信号発生回路９７の出力信号（水平同期信号、垂直同期信号、および、カラーバースト同期信号等）が供給されて加算され、そして、ＤＡ変換器９８を介してＮＴＳＣコンポジット信号（複合映像信号）が出力されることになる。
【００１９】
ここで、サイン波sin X とコサイン波cos X とは、位相が９０°ずれているため、加算結果（ＮＴＳＣコンポジット信号）から、例えば、サイン波（色差信号Ｃｒ）だけを抽出する場合には、ｓｉｎ９０°（＝１）の時刻、すなわち、ｃｏｓ９０°（＝０）の時刻に信号を抽出すればよい。一方、コサイン波（色差信号Ｃｂ）だけを抽出する場合には、ｓｉｎ０°（＝０）の時刻、すなわち、ｃｏｓ０°（＝１）の時刻に信号を抽出すればよい。これにより、平衡変調した色差信号ＣｒおよびＣｂを分離して復調することができるようになっている。
【００２０】
なお、上述したように、図２のＮＴＳＣエンコーダにおいては、色差信号ＣｒおよびＣｂを平衡変調して加算した結果（色信号：加算器９３の出力信号）に対して、さらに、輝度信号Ｙを加算器９４により加算するようになっているが、輝度信号（Ｙ）と色信号（Ｃｒ，Ｃｂ）とを完全に分離することはできない。しかしながら、色信号は３．５８ＭHzの搬送波で変調されているため、例えば、０．５ＭHzで色信号を帯域制限した場合には、信号成分は３．５８ＭHz±０．５ＭHz周辺に集中しており、これに対して、輝度信号は帯域制限を受けないので基本的には、例えば、０〜４ＭHzの全帯域に存在するが、実際の画像では殆どの信号は０〜２ＭHz程度の低周波数帯域に集中する統計的傾向があるため、輝度信号の高周波数成分に目をつぶり、輝度信号（Ｙ）と色信号（Ｃｒ，Ｃｂ）の分離に帯域制限フィルターを使用することもできる。この場合、３．５８ＭHz±０．５ＭHzの帯域通過フィルターと０〜３ＭHz帯域通過フィルターを用意し、これにより、輝度信号（Ｙ）と色信号（Ｃｒ，Ｃｂ）を分離することになる。また、より完全に輝度信号と色信号色を分離する方法も知られているが、本発明に直接関係するものではないのでその説明は省略する。
【００２１】
さらに、上述したように、加算器９４には、各種同期信号発生回路９７の出力信号（水平同期信号、垂直同期信号、および、カラーバースト同期信号等）が供給されて加算されるが、これらの同期信号等は、色信号や輝度信号が存在しないブラキング期間に重畳される。ここで、カラーバースト信号は、上述の色信号の位相（いつの時刻に色信号を抽出するとサイン波だけ存在するか）を知らせる信号であり、テレビ受像機（ＴＶ受像機）側ではＰＬＬ回路を用いてこのカラーバーストに同期したサイン波を作ることで色信号（色差信号ＣｒおよびＣｂ）の分離を行うことになる。
【００２２】
【発明が解決しようとする課題】
上述したように、従来のＭＰＥＧデコーダにおけるＰＬＬ回路では、２７ＭHz用のＶＣＯ３がアナログ要素を多く含み、最近のディジタル高集積ＬＳＩ化に適さないため、どうしてもディジタルＬＳＩの外部に設ける外付け回路とならざるを得ない。
【００２３】
また、従来のＰＬＬ回路は、アナログ的要素が多いため量産に向かず、単独の部品としては非常に高価でシステム全体のコストアップの要因となっている。
なお、上述した従来のＰＬＬ回路が有する問題は、ＭＰＥＧデコーダに使用するものに限定されず、ＰＬＬ回路自体の問題でもある。
本発明は、上述した従来のＰＬＬ回路が有する課題に鑑み、ＤＡ変換器およびＶＣＯを使用することなく低価格のディジタルＰＬＬ回路の提供を目的とする。
【００２４】
【課題を解決するための手段】
本発明の第１の形態によれば、固定された周波数で発振する発振器の固定周波数出力信号を使用して外部から供給される基準信号に位相同期した信号を出力するディジタルＰＬＬ回路であって、前記固定周波数出力信号をカウントするカウンタ手段と、前記基準信号と前記固定周波数出力信号とのずれに応じて、前記カウンタ手段によりカウントされる数を所定期間に所定回数だけ増減するカウント数増減手段とを具備し、前記ディジタルＰＬＬ回路は、ＭＰＥＧビデオのデコード処理後にテレビ信号に変換する時、該テレビ信号変換における所定の信号の位相を調整するようになっていることを特徴とするディジタルＰＬＬ回路が提供される。
本発明の第２の形態によれば、固定された周波数で発振する発振器の固定周波数出力信号を使用して外部から供給される基準信号に位相同期した信号を出力するディジタルＰＬＬ回路であって、前記固定周波数出力信号をカウントするカウンタ手段と、前記基準信号と前記固定周波数出力信号とのずれに応じて、前記カウンタ手段によりカウントされる数を所定期間に所定回数だけ増減するカウント数増減手段とを具備し、前記ディジタルＰＬＬ回路は、前記基準信号により動作している出力系回路の全体のタイミングを制御するカウンタのカウント値を補正して同期をとるようになっていることを特徴とするディジタルＰＬＬ回路が提供される。
【００２５】
本発明の第１或いは第２の形態に係るディジタルＰＬＬ回路によれば、カウンタ手段により固定周波数出力信号がカウントされるが、カウント数増減手段により、基準信号と固定周波数出力信号とのずれに応じて、カウンタ手段によりカウントされる数が所定期間に所定回数だけ増減される。
これにより、従来のＰＬＬ回路が有するＤＡ変換器およびＶＣＯを使用することなく低価格のディジタルＰＬＬ回路を提供することができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明に係るディジタルＰＬＬ回路の各実施例を説明する。
図３は本発明に係るディジタルＰＬＬ回路の第１実施例を示すブロック図である。図３において、参照符号１０１はＴＳ−デコーダ，１０２はディジタルＰＬＬ回路，１０３はクロック生成器，１３０は発振子（水晶発振子），１０４はＭＰＥＧビデオデコーダ，１４６は出力回路，１０９はＮＴＳＣエンコーダ，そして，１９８はＤＡ変換器を示している。ここで、ＴＳ−デコーダ１０１およびＭＰＥＧビデオデコーダ１０４は、クロック生成器１０３からのクロックにより駆動される。
【００２７】
図３に示されるように、本発明のディジタルＰＬＬ回路１０２を適用したＭＰＥＧデコーダでは、図２を参照して説明した従来のＰＬＬ回路２で必要とされていたＤＡ変換器２５およびＶＣＯ３を無くすことができ、その代わり、本実施例のディジタルＰＬＬ回路では、発振子１３０およびクロック生成器１０３とクロック調整回路１２０とが必要になる。
【００２８】
すなわち、本第１実施例のディジタルＰＬＬ回路では、伝送側クロック（ＰＣＲ情報として伝送されるクロック）と受像側クロック（発振子１３０で生成されるもので、図２に示すようなＶＣＯ３が無いので周波数調整されていないクロック）との周波数の違いを、第１のレジスタ１２２と第２のレジスタ１２３との差として受け取ってクロック調整回路１０２により調整する。ここで、クロック調整回路１０２におけるクロックの調整には、２７ＭHzの「元クロック」から生成した「調整２７ＭHzＣＬＯＣＫ」と位相指示情報（「調整２７ＭHzクロックの位相をどの程度位調整したかを示す情報）を使用する。
【００２９】
クロック調整回路１０２におけるクロックの位相調整は後に詳述するが、ＰＣＲ情報等に基づいて「元２７ＭHzクロック」の位相（遅延）をディジタル回路でずらすことで行う。
具体的に、例えば、ＰＣＲ（伝送装置が想定している現在時刻）とカウンタ（２７ＭHzカウンタ）１２１との差が「２０（２０クロック）」だったとすると、０．１秒前の「ＰＣＲ」と今回のＰＣＲで伝送系は０．１秒（２７０００００クロック期間）だけ時間が経ったと考えているのに対して、受信器側のクロックは０．１秒＋２０クロック（２７０００２０クロック）経ったと考えていることになる。従って、受信器側では、伝送された情報より２０クロック分だけ余計に情報を処理することが必要になる。ここで、上述のように、２０クロック程度の誤差なら時間にして７６０ｎsec.にも満たないため、受信器側のバッファメモリ（ＶＢＶバッファ）に圧縮画像情報等の余分にあり、その余裕分を処理して済ませることができるが、例えば、０．１秒毎に２０クロックずつ誤差が溜まると、最終的にバッファメモリに蓄積された情報が無くなって画像表示の続行が不可能になる。
【００３０】
そのため、受信器のビデオ表示の処理スピードを調整して伝送クロック（ＰＣＲ）と同期させることが必要になる。すなわち、クロックの出る間隔を瞬間的に「或る期間」短く或いは長くして０．１秒後に２０クロック分を調整する必要がある。ここで、クロックの出る間隔を調整する「或る期間」は、テレビに画像の出ていないブラウン管のビームの戻し期間（ブランキング期間）等に含めるように構成し、さらに、時間的に０．１秒の中で分散することによりクロック間隔のずれによる画像乱れが最小となるよう構成するのが好ましい。
【００３１】
クロックの調整方法としては、３７ｎsec.（２７ＭHz）のクロックを瞬間的に４９ｎsec.，２５ｎsec.，４３ｎsec.，３１ｎsec.，１８．５ｎsec.にしたり、或いは、３７ｎsec.のクロックで駆動している回路の全体のタイミング制御を行うカウンタ類が通常毎クロック＋１動作しているのを＋２，＋３，−１，−２動作させることにより行う。ここで、上記のクロックの調整により、例えば、ＮＴＳＣエンコードの色信号の平衡変調に使う３．５８ＭHzの色副搬送波を生成するディジタル回路の処理も変化する。そして、色副搬送波の位相がずれると、画像の色相がずれることになるため、この色副搬送波の位相ずれを補正する必要がある。そのため、位相指示情報で、２７ＭHzがどれだけずれたかをＮＴＳＣエンコーダの３．５８ＭHz搬送波発生器に知らせ、その分の補正を行う。なお、具体的な説明は、後に詳述する。
【００３２】
図３の２７ＭHzカウンタ１２１（各種同期信号発生回路１９７）等は、クロックそのものの位相調整による調整と、クロックは変えず「位相情報」のみによる調整の２つの調整方法が考えられる。
まず、クロックそのものを直接変える方法には、以下の問題がある。すなわち、例えば、２７ＭHzのクロックが位相調整により１つ抜けたり、１周期に２つのクロックが出たりする。この時、例えば、１周期に２つのクロックが出た場合には、カウンタ等の回路は本来１周期でカウント処理すればよいのを１／２周期でカウントする必要があるため、その瞬間だけ倍のスピードで動かす必要が生じる。もちろん、倍の速度で動作させても構わないが、位相指示情報で１周期に２クロック来たことをその回路に伝えることで、そのカウンタが＋２するよう制御すれば、１周期に２つのクロックを出してカウンタをその瞬間だけ倍のスピードで動かさなくても済む。
【００３３】
また、１周期に３つのクロック来た場合等には、３倍の速度で動作させる必要が生じるところを、カウンタを＋３するだけで済むので、このような場合の効果は大きい。一方、２７ＭHzクロックが完全に１つ或いは２つ抜けた場合も、カウンタの値を−１，−２，或いは，−３だけ制御する方法がある。これにより、処理を早くしたり遅くしたり制御することができ、カウンタに対して実際に供給されるクロックを調整しなくても「位相調整情報」の伝達だけでクロックの調整が可能になる。このようなクロック調整を行うカウンタとしては、２７ＭHzカウンタやＮＴＳＣエンコーダ内の全体タイミング制御用カウンタがある。
【００３４】
図３におけるＮＴＳＣエンコーダ１０９内の全体の制御を司るカウンタは、１フレーム周期や１水平周期の時間をカウントしており、１フレーム周期のどのタイミングでどういう信号を出すべきか（水平同期信号や垂直同期信号、カラーバースト信号、色、および、輝度信号等）を決定する。従って、このカウンタの値を調整することにより、ＮＴＳＣ信号の表示処理速度を調整することができる。
【００３５】
ここで、調整クロックや位相指示情報で駆動するのは受像側の全ての回路ではなく、例えば、図３における出力回路１４６，ＮＴＳＣエンコーダ１０９，および，２７ＭHzカウンタ１２１等である。また、ＭＰＥＧビデオデコーダは、元２７ＭHzクロック等の別のクロックで駆動されていてもよく、ビデオ信号の表示処理に直接係わっている回路だけ、処理速度の調整を行えばよい。これは、ＭＰＥＧデコード処理が基本的にデコード処理した画像を１回バッファメモリ（ＶＢＶバッファ２６１，３６１）に転送した後、再度、読み出して表示するためである。
【００３６】
なお、表示回路（ＭＰＥＧビデオ出力回路２４９，３４９）は、画像が必要になった時点でメモリ（ＶＢＶバッファ２６１，３６１）から必要な画像情報を読み出せばよく、このメモリによりデコード処理のクロックと表示処理クロックの分割が可能になっている。また、音声回路の場合は、ビデオ信号のような色副搬送波による変調等採用されておらず、音声ディジタルデータを出力するだけでよいため、音声の基本クロックとなる３８４Ｆｓ等のクロックの位相を調整することになる。従って、クロック位相調整回路のみが必要となる。
【００３７】
図４は図３に示すディジタルＰＬＬ回路におけるカウンタの一例を示すブロック図である。
図４に示されるように、図３のディジタルＰＬＬ回路（１０２）におけるカウンタ１２１は、加算器１２１１，レジスタ１２１２，および，比較器１２１３を備えて構成されている。
【００３８】
加算器１２１１には、クロック調整回路（１２０）からの信号（＋１，＋２，−１）が供給され、レジスタ１２１２に格納された値に加算されて該レジスタ１２１２に戻されるようになっている。レジスタ１２１２の出力は、比較器１２１３の一方の入力ｂに供給され、該比較器１２１３の他方の入力ａに供給される信号ｎと比較され、そして、ａ＝ｂのときレジスタ１２１２がリセットされるようになっている。
【００３９】
図５は図３に示すディジタルＰＬＬ回路におけるクロック位相調整回路の一例を示すブロック図である。
図５に示されるように、図３のディジタルＰＬＬ回路１０２におけるクロック位相調整回路１２０は、セレクタ１２０１，加算器１２０２，レジスタ１２０３，比較器１２０４，および，トグルフリップフロップ１２０５を備えて構成されている。
【００４０】
セレクタ１２０１には、加算器（１２４）からの信号（＋１，＋２，０）が供給され、所定の信号が選択されて加算器１２０２に供給される。加算器１２１０２は、セレクタ１２０１からの信号をレジスタ１２０３に格納された値に加算して該レジスタ１２０３に出力するようになっている。レジスタ１２０３には１６２ＭHzのクロックが供給され、また、該レジスタ１２０３の出力は、比較器１２０４の一方の入力ｂに供給され、該比較器１２０４の他方の入力ａに供給される信号「３」と比較され、そして、ａ＝ｂ（「３」）のときレジスタ１２０３がリセットされるようになっている。なお、比較器１２０４の出力はトグル回路１２０５を介して出力され、これにより２７ＭHz（１６２ＭHz÷６）の位相調整されたクロック信号を出力するようになっている。
【００４１】
図６は図５に示すクロック位相調整回路の動作を説明するためのタイミング図である。
図６に示されるように、通常時（図６中のＰＰ１，ＰＰ３，ＰＰ５参照）においては、図５の位相調整回路１２０のセレクタ１２０１に対して端子ａを選択する信号が供給され、値「１」が選択されて加算器１２０２に供給される。このとき、比較器１２０４の端子ａには値「３」が供給されているので、図６に示されるように、１６２ＭHzのクロックの３クロック毎に反転する信号（２７ＭHzのクロック）が出力される。
【００４２】
次に、図６中のＰＰ２に示されるように、セレクタ１２０１の端子ｂを選択する信号が供給されると（出力信号の位相を早くしたい場合）、値「２」が選択されて加算器１２０２に供給されるため、１６２ＭHzのクロックの２クロックで信号が反転することになる。また、図６中のＰＰ４に示されるように、セレクタ１２０１の端子ｃを選択する信号が供給されると（出力信号の位相を遅くしたい場合）、値「０」が選択されて加算器１２０２に供給され、すなわち、１クロックだけカウントされないことになるため、１６２ＭHzのクロックの４クロックで信号が反転することになる。このようにして、位相調整回路１２０からは、位相調整された２７ＭHzのクロックが出力されることになる。
【００４３】
ここで、レジスタ１２０３に供給する信号は、１６２ＭHzに限定されるものではなく、例えば、２７ＭHzのｎ倍（ｎは正の整数）の周波数の信号とすることができ、また、それに応じて、比較器１２０４の端子ａに供給される値（ｎに対応）も変化する。
図７は図３に示すディジタルＰＬＬ回路におけるサイン波発生回路の一例を示すブロック図であり、図８は図７に示すサイン波発生回路の動作を説明するためのタイミング図である。
【００４４】
図７に示されるように、サイン波発生回路１９６は、セレクタ１９６１，加算器１９６２，レジスタ１９６３，比較器１９６４，および，サイン波生成用ＲＯＭ１９６５を備えて構成されている。セレクタ１９６１には、位相調整情報（クロック調整回路１２０の出力）および通常値が供給され、選択信号によって一方が選択されて加算器１９６２に供給されるようになっている。加算器１９６２の出力はレジスタ１９６３を介して比較器１９６４へ供給され、値「ｎ」と比較され、一致したとき（ａ＝ｂ）にレジスタ１９６３をリセットするようになっている。そして、レジスタ１９６３の出力がサイン波生成用ＲＯＭ１９６５に供給されて所定のサイン波が出力される。
【００４５】
すなわち、サイン波生成用ＲＯＭ１９６５は、レジスタ１９６３からの各出力に応じて、予め格納された値を出力して所定のサイン波を出力するようになっている。なお、図８において、参照符号ＰＰ０１は、セレクタ１９６１で通常値（ｂ）が選択されている場合を示し、また、ＰＰ０２は、セレクタ１９６１で位相調整情報（ａ）が選択されて、値が「２」だけ減らされた（補正された）場合を示している。なお、このサイン波は、後に、図１４および図１５（図２１および図２２）を参照して説明するように、ＭＰＥＧビデオ出力回路２４９（３４９）において、使用されるものである。
【００４６】
図９〜図１２は本発明に係るディジタルＰＬＬ回路の第２実施例を示すブロック図である。
図９〜図１２に示されるように、ＭＰＥＧ−ＴＳストリームは、ＴＳ−デコーダ２０１により、ＭＰＥＧ−２ビデオおよびＭＰＥＧ−オーディオ等の個別のストリーム情報に分離される。ここで、ＭＰＥＧ−２のビデオ圧縮情報（Ｉピクチャ，Ｐピクチャ，Ｂピクチャ等）は、一旦、バッファメモリ（ＶＢＶバッファ）２６１に格納され、その後、ＭＰＥＧビデオデコーダのコア部（ビデオデコーダコア）２０４より伸長準備ができたというリクエスト信号ＲＥＱ１がＶＢＶバッファ２６１に供給されると、該ＶＢＶバッファ２６１からビデオ圧縮データがビデオデコーダコア２０４のコア部に入力され、デコード処理が行われる。
【００４７】
ビデオデコーダコア２０４におけるデコード処理の終了後、伸長（復号化）された画像データは、デコード済画像メモリ２６２に格納され、出力回路２４６からのデータリクエスト信号ＲＥＱ２に応じて出力され、ＭＰＥＧビデオ出力回路２４９を介してビデオ信号がスイッチ２３６へ供給される。すなわち、ＭＰＥＧビデオ出力回路２４９にはフレーム時刻信号ＦＴが供給され、出力回路２４６にイネーブル信号を供給すると共に、スイッチ２３６に該フレーム時刻に同期した伸長後の画像データ（ビデオ信号）およびイネーブル信号を出力するようになっている。
【００４８】
以上がビデオデコード部の基本処理であるが、次に、本発明（本実施例）のディジタルＰＬＬ回路をＭＰＥＧデコーダに適用した場合の要点となるＰＣＲ同期機構について説明する。
ＰＣＲ（Program Clock Reference:伝送装置が想定している現在時刻）は、ビデオ表示のスピードとビデオストリームの入力のストリームを同期（合致）させるための情報である。従って、もし、ＭＰＥＧ画像の表示スピードとビデオストリーム入力のスピードが合致していなければ、表示側で「画像」を表示しようとしても、まだビデオストリームの転送が行われておらず、「画像」の表示ができないことも考えられる。このとき、視聴者は、例えば、一瞬画像がブラックアウトしたり、画像が静止するといった「画像」の正常な表示がストップしたことに起因する画像の歪みを経験することになる。なお、この画像の歪み方は、例えば、使用するＭＰＥＧデコーダにより異なっている。すなわち、或るＭＰＥＧデコーダでは、ビデオ圧縮ストリームが足りなくなると画像が「ブラックアウト」するかも知れないし、また、他のＭＰＥＧデコーダでは、「画像」が足りない場合は以前のデコード済みの画像をそのまま継続して表示するかも知れないのである。
【００４９】
以上の説明は、ＭＰＥＧ圧縮ストリームが「足りなく」なった場合であるが、逆に、表示が遅すぎてＭＰＥＧストリームが多すぎる場合には、ＭＰＥＧ圧縮ストリームを一時的に格納するＶＢＶバッファが満杯になり、伝送圧縮画像ストリームの一部を破棄する必要が生じることになる。
このように、表示のスピードと圧縮画像情報を伝送するスピードが合致しないと、視聴者は画像歪みを経験することになる。そこで、ＭＰＥＧ国際規格ではＰＣＲクロックという２７ＭHz表示クロックをＭＰＥＧ−ＴＳストリームの中に伝送し、このクロックと表示クロックの同期をＭＰＥＧデコード側で採らせることで「表示スピード」と「ＭＰＥＧ圧縮画像伝送スピード」との合致を採っている。このＰＣＲクロックの送り方は以下の通りである。
【００５０】
或る時刻「Ａ」の時の伝送側の「時刻」を２７ＭHzクロックのカウント数で表現し、これをＭＰＥＧ−ＴＳストリームの中に時分割多重で伝送する。次に、他の時刻「Ｂ」の時の「時刻」をこれまた２７ＭHzクロックのカウント数として伝送する。具体的に、例えば、「時刻Ａの時にカウント数１００」とし「時刻Ｂの時カウント数３００」とすると、伝送側では、時刻「Ａ」と時刻「Ｂ」の間で２００クロックの時間が経過したと考えていることになる。従って、この２００クロックの時間に対応する画像を表示する必要がある。
【００５１】
これに対して、ＭＰＥＧデコード側でも独自に２７ＭHzカウンタを持ち、該ＭＰＥＧデコーダ内部で時刻「Ａ」および時刻「Ｂ」でどれだけ時間が経過したかを計測するものも提案されている。ここで、ＭＰＥＧデコーダ内部での経過時間が、例えば、２１０クロックだったとすると、１０クロック分だけ余計に画像を表示していることになるのでその分の補正が必要になる。この補正は、従来の回路（図２参照）では、ＭＰＥＧデコード側にＰＬＬ回路を持たせ、２７ＭHzの電圧制御発振器（ＶＣＯ：ＶＣＸＯ）の電圧を制御して発振周波数をその分調整することで行っている。
【００５２】
本発明（本実施例）では、従来のＰＬＬ回路で必要とされていた「高価」なＶＣＸＯを用いることなく、調整するものである。
ＭＰＥＧビデオの同期を採るためのＰＣＲクロックは、ＭＰＥＧ−ＴＳストリームの中に時分割多重で挿入されており、国際規格により少なくとも０．１秒毎に更新されることが決まっている。このＰＣＲクロックは、或る特殊なストリームのパターンが来た時のみＭＰＥＧ−ＴＳストリームの中に含まれるようになっており、この特殊な条件を検出してＭＰＥＧ−ＴＳデコーダ２０１がＰＣＲクロックを分離／解読する。
【００５３】
図９〜図１２に示されるように、分離されたＰＣＲ値は、ＰＣＲコード信号がＯＮの時が更新の時刻で、この時、最新ＰＣＲ値がＭＰＥＧ−ＴＳデコーダ２０１から出力され、このＰＣＲ値がＰＣＲレジスタ２２２に供給され、ロード信号（ＰＣＲロード信号）によって格納（ロード）される。このＰＣＲレジスタの値は、加算器２２４により２７ＭHzカウンタ２２１の出力と比較／減算され、その差分（２７ＭHzカウンタ２２１の出力値−ＰＣＲレジスタの値）に対して乗算器２２５により係数「０．５」を乗算してＰＣＲずれレジスタ２２６に格納される。この回路は、ＰＬＬ理論で言うところの「１次ＰＬＬループ」に相当し、また、係数「０．５」はＰＬＬループ・フィルタのゲインに相当する。ここで、乗算器２２５における係数「０．５」という値を小さくすると、ＰＬＬの安定度は増大するが、逆に、同期が確立するまでの時間も増大することになる。従って、この乗算器２２５における係数は、システムに要求される条件等に鑑みて慎重に決める必要がある。また、本実施例では、１次ＰＬＬを使用するようになっているが、２次ＰＬＬループ等も使ってもよい。
【００５４】
このようなＰＬＬが具体的にどのように周波数制御を行っているかを、次の表１に簡単に示す。
【００５５】
【表１】
表１に示すように、ＰＣＲ出力は、ＭＰＥＧ−ＴＳで決まった所定の時刻毎（例えば、０．１秒毎）に伝送されるＰＣＲカウンタ値であり、本実施例では、毎回１１００クロックずつ増大するようになっている。これに対して、ＭＰＥＧデコーダ内の２７ＭHzカウンタの発振周波数数は若干狂っていて、毎回同じ時刻毎（例えば、０．１秒毎）に１０００クロックずつ増大する場合を考えると、ＭＰＥＧ−デコーダ内の２７ＭHz発振器の発振周波数がフィードバック制御によってどのように毎回１１００クロック増大するようになるか、その様子が表１に示されている。
【００５７】
すなわち、最初の時刻Ａでは、１１００クロックと１０００クロックの差がそのまま出力され、差分は「１００」となる。この差分「１００」に対して、「０．５」が乗算され、さらに、該「０．５」が乗算された差分（「５０」）がフィードバックされる。これにより、次の時刻ＢでのＭＰＥＧデコーダ内の２７ＭHz発振器の発振周波数の増大によるクロック数増は「１０５０」になる。
【００５８】
さらに、時刻Ｂではそのクロックの増分（時刻ＣでのＭＰＥＧデコーダ内の２７ＭHz発振器の発振周波数の増大によるクロック数増）が「１０７５」になり，同様の処理を繰り返すことにより、最終的には、表１から明らかなように、このクロックの増分は「１１００」となって、ＭＰＥＧデコーダ内の２７ＭHz発振器によるクロックの増分とＰＣＲクロックによるクロックの増分が一致して収束する。従って、これでＰＬＬの同期が確立したことになる。
【００５９】
図９〜図１２に示されるように、本第２実施例では、このクロックの増分を２７ＭHzの発振器の発振周波数の増大で補正するのではなく、別の手段で補正するようになっている。すなわち、本第２実施例は、このＭＰＥＧビデオ信号は、ＴＶ信号（テレビ信号）として最終的に出力されることになるが、そのＴＶ信号のブランキング期間を増減させることで２７ＭHz発振器の周波数を変えることなくＰＣＲクロックとの同期を採るものである。
【００６０】
本第２実施例において、ＰＣＲずれレジスタ２２６の値が分かれば、その「ずれ」に相当する分のクロックをＴＶ信号のブランキング期間で補正すれば良いことになる。すなわち、本第２実施例では、ＴＶ信号の水平ブランキング期間に２７ＭHzクロック単位でブランキング期間を増減させるようになっている。
図１３は図９〜図１２に示すディジタルＰＬＬ回路の動作を説明するためのタイミング図である。図１３において、参照符号ＴＴ１はラインＡにおける位相が０°の位置を示し、ＴＴ２は１クロック分ずれたラインＡ＋１における位相が−Ｘ°の位置を示し、そして、ＴＴ３は＋２クロックだけカウンタを前進させるタイミング個所を示している。
【００６１】
まず、ＰＣＲずれレジスタ２２６に値が入力される過程を詳細に説明する。基本的には、２７ＭHzカウンタ２２１およびＴＳ−デコーダ２０１により抽出されるＰＣＲ値の差分（加算器２２４の出力）がＰＣＲずれレジスタ２２６に入力される。この場合、２７ＭHzカウンタ２２１は、ＭＰＥＧデコード受信回路の内部のクロックであり、ＰＣＲ値がＭＰＥＧ−ＴＳに時分割多重されて伝送されてきたクロックになる。但し、回路をパワーオンした時点では、２７ＭHzカウンタ２２１に値が無いので、その初期化が必要であり、そのために、ＲＳフリップフロップ（ＲＳ−ＦＦ）２２３に対してパワーオンリセット信号を供給し、該ＲＳ−ＦＦ２２３のパワーオンをセットする。
【００６２】
そして、パワーオンされた後、初めてのＰＣＲがＭＰＥＧ−ＴＳの中から検出された時点で、ＴＳ−デコーダ２０１から、ＰＣＲ値と、いまＰＣＲが更新されたということを伝えるＰＣＲロード信号が出力される。このＰＣＲロード信号を制御信号として使って、ＰＣＲ値を２７ＭHzカウンタ２２１にセットする。同時に、ＲＳ−ＦＦ２２３をＰＣＲロード信号によりリセットし、これにより、次にＰＣＲ値が更新された場合でも、２７ＭHzカウンタ２２１の値を更新しないようにする。また、ＰＣＲ値は、ＰＣＲレジスタ２２２に対しても、ＰＣＲロード信号の制御の下で入力される。
【００６３】
ここで、パワーオンの後の最初のＰＣＲでは、２７ＭHzカウンタ２２１およびＰＣＲレジスタ２２２には全く同じ値がロードされており、従って、２７ＭHzカウンタ２２１とＰＣＲレジスタ２２２との差分は「０」になる。しかしながら、２番目のＰＣＲが来た時から内部ＭＰＥＧデコード回路の２７ＭHz発振回路による値とＭＰＥＧ−ＴＳに含まれるＰＣＲの値がずれて来るため、この差分（加算器２２４の出力）に対して乗算器（×０．５乗算器）２２５により係数「０．５」を乗算し、その結果（乗算器２２５の出力）をＰＣＲずれレジスタ２２６に供給する。
【００６４】
ＰＣＲずれレジスタ２２６には、ＰＣＲロード信号が入力されており、ＰＣＲ値が更新される度に該ＰＣＲずれレジスタ２２６の値も更新されるようになっている。また、ＰＣＲずれレジスタ２２６の値は、スイッチ２２７を介してレジスタ２２８に一時的に保持される。このレジスタ２２８は、基本的には、ＴＶ信号の水平周期をカウントするＨカウンタ（水平同期カウンタ）２００やフレーム周期を計測するＶカウンタ（垂直同期カウンタ）２４８に接続されるものである。
【００６５】
ここで、Ｈカウンタは、例えば、２７ＭHz動作を前提とするため、カウンタ値が「１７１６」になると１水平周期が完了する。本第２実施例では、このＨカウンタをレジスタ２４５および加算器２４４で構成するようになっている。なお、レジスタ２４５の後段には、比較器２４７が設けられており、もしレジスタ２４５の値が「１７１６」になったら比較器２４７から信号が出て、該レジスタ２４５をクリア（０にする）し、そして、Ｖカウンタをカウント・アップさせるようになっている。
【００６６】
このように、Ｈカウンタをレジスタ２４５および加算器２４４と比較器２４７とで構成するのは、Ｈカウンタは、通常、「＋１」ずつカウント・アップするが、それ以外に「＋０」および「＋２」等の特殊なカウント・アップもできるように構成するためである。すなわち、「＋０」のカウント・アップの時（カウント・アップしない時）は、クロックが１クロック延びることになり、また、「＋２」のカウント・アップの時は、クロックが１クロック減ることになる。本第２実施例では、このカウント・アップを＋１，＋０，或いは，＋２とすることによりＰＣＲの補正を行うようになっている。但し、このＰＣＲの補正は、ＴＶ信号のブランキング期間中に行う必要が有るため、以下に説明するような構成が必要となる。
【００６７】
まず、ＨカウンタおよびＶカウンタの出力を「フレーム時刻（１画像フレーム内の或る時刻）ＦＴ」として、ＳＹＮＣレベル発生回路２３１，フロントポーチ発生回路２３２，カラーバースト信号発生回路２３３，カラーバースト前信号発生回路２３４，カラーバースト後信号発生回路２３５，および，ずれ補正時刻回路２５１へ供給する。すなわち、フレーム時刻ＦＴの値を後段の各比較器２３１１（Ｃ１），２３１２（Ｃ２）、Ｄ１，Ｄ２、Ｅ１，Ｅ２、Ｆ１，Ｆ２、Ｇ１，Ｇ２、および、Ｈ１等で比較し、それぞれ或る時刻になったら対応する所定の動作を行わせるようになっている。ここで、各ブロック２３２〜２３５および２５１における参照符号Ｄ１，Ｄ２、Ｅ１，Ｅ２、Ｆ１，Ｆ２、Ｇ１，Ｇ２およびＨ１は、それぞれ比較器を示している。
【００６８】
図１３に示されるように、水平周期を２７ＭHzクロック単位で「０」から「１７１６」まで変化させ、「０〜４０」をＴＶ信号のフロント・ポーチ期間、「４０〜１６７」を同期信号期間、「１６７〜１８３」をカラーバースト信号前期間、「１８３〜２５８」をカラーバースト期間、「２５８〜２９４」をカラーバースト信号後期間、「２９４〜１７１６」をＭＰＥＧビデオ表示期間とし、また、ブランキング期間中の「時刻５」を「ずれ補正時刻」とする。
【００６９】
ＰＣＲクロック用の補正の時刻を「５」とすると、図９〜図１２（図１２）におけるのずれ補正時刻回路２５１の比較器Ｈ１で時刻「５」を検出し、その時、ずれ補正信号ＤＣＳをレジスタ２２８およびスイッチ２４３へ送る。ずれ補正信号ＤＣＳは、１クロック（２７ＭHz）幅のパルス信号にするため、ずれ補正時刻回路２５１の出力をそのまま使わず、レジスタ（Ｈ）２５２，ＡＮＤゲート２５４およびインバータ２５３で処理した信号を使用するようになっている。ここで、レジスタ２５２，ＡＮＤゲート２５４およびインバータ２５３は、微分回路を構成し、信号が「０」から「１」に変った時だけ「１」を出力する。すなわち、この微分回路がないと、Ｈカウンタを「＋０」すると、「５」という時刻が連続してＨカウンタから出力され、ずれ補正信号ＤＣＳが常に「１」になる可能性があり、これを避けるために、該微分回路（レジスタ２５２，ＡＮＤゲート２５４およびインバータ２５３）が設けられている。
【００７０】
レジスタ２２８の出力は、その値が「＋」か「−」か、或いは、「０」かを判定する判定回路２４２に供給されており、もし「＋」なら「ずれ」がプラス、すなわち、ＰＣＲクロックに対して２７ＭHzクロックの数が不足していることになり、この時、スイッチ２４３に対して「＋２」を選択するような選択信号を送る。また、スイッチ２４３の出力は、Ｈカウント用のレジスタ２４５に供給されており、通常時において、該スイッチ２４３の出力は、ずれ補正信号ＤＣＳがオフで常に「＋１」が出力されるようになっている。従って、通常時には、常にクロック毎に「＋１」される通常のカウンタ動作をするようになっている。
【００７１】
しかしながら、ずれ補正信号ＤＣＳがオンの時だけ、スイッチ２４３から値「＋２」を加算器２４４へ供給する。これにより、Ｈカウンタの出力、すなわち、水平同期の周期が１クロック分だけ短縮され、ビデオを表示するタイミングも１クック分だけ早くなったことになる。ここで、上記のずれを補正するタイミングは、ＴＶ表示に影響ないブランキング期間に行われるようになっている。
【００７２】
一方、もし、レジスタ２２８の出力が「０」ならば、スイッチ２４３の出力が常に「＋１」になるような選択信号を送る。さらに、レジスタ２２８の出力が「−（マイナス）」であれば、スイッチ２４３の出力が「０」になるような選択信号が供給され、ずれ補正信号ＤＣＳが来た時の１クロック期間だけＨカウンタのカウント・アップ動作を遅延させるようになっている。これにより、Ｈカウンタの出力、すなわち、水平同期の周期が１クロック分だけ延長され、ビデオを表示するタイミングも１クロック分だけ遅くなったことになる。ここで、上記のずれを補正するタイミングは、ＴＶ表示に影響ないブランキング期間に行われるようになっている。
【００７３】
以上において、１水平周期に１クロック（２７ＭHzクロック）だけ補正した例を説明したが、実際には、１クロックの補正だけでは足りず、数１０〜数百クロックの補正が必要となるが、一度に全てを補正すると、テレビの水平同期周期がＴＶ受像機を安定動作させることができない程にずれてしまって、視聴者から見ると画面がぶれることになる。そこで、ＴＶ受像機が安定動作し、画面ぶれが生じない範囲において、少しずつ補正を行うことが必要となる。具体的に、本実施例においては、１クロックずつ補正するようになっている。
【００７４】
なお、２７ＭHzカウンタに対しても「ずれ分の補正」が必要であり、この補正は、基本的に、ＰＣＲずれレジスタの数だけ必要である。従って、１クロックの補正を何回行うかを計測するため、レジスタ２２８，加算器２４１，および，スイッチ２４３等が設けられている。
レジスタ２２８には、最初は、ＰＣＲずれレジスタ２２６と同じ値が入っており、該レジスタ２２８を１水平周期に１クロックだけ補正する毎に減算し、ＰＣＲずれレジスタ２２６の値と同じだけのずれ補正が行われたら、レジスタ２２８の値が「０」になりずれ補正を終了する。この動作の詳細は、以下の通りである。
【００７５】
まず、レジスタ２２８は、ずれ補正信号ＤＣＳが来る度に、「＋１」，「−１」或いは「＋０」され、この「＋１」か「−１」か、或いは、「＋０」かは、後段の判定回路２４２が決めるようになっている。もし、レジスタ２２８の出力が「＋」であれば、判定回路２４２は、「０」になるまで「−１」を加算器２４１へ供給する。また、もし、レジスタ２２８の出力が「−」であれば、判定回路２４２は、「０」になるまで「＋１」を加算器２４１へ供給する。なお、レジスタ２２８の出力が「０」の時、判定回路２４２は、加算器２４１へ「０」を供給してレジスタ２２８の値の更新を止める。
【００７６】
ここで、レジスタ２２８は、ロード信号（ＬＯＡＤ）付きレジスタとして構成され、ロード信号がずれ補正信号ＤＣＳ等によりオンにならない限り新しい値をロードしないようになっている。従って、ずれ補正信号ＤＣＳが出力されるのは、本実施例では「時刻５」の時だけであり、レジスタ２２８は１水平周期に１回だけ更新されることになる。そして、レジスタ２２８の値が「０」になると、『ずれ』が必要なクロック数だけ補正されたことになり、レジスタ２２８の更新も止まる。さらに、レジスタ２２８が「０」になると、「＋」，「−」，「０」を判定する判定回路２４２のスイッチ２４３に対する選択信号も常に「＋１」を選択するようになり、Ｈカウンタのクロック補正も停止する。
【００７７】
また、２７ＭHzカウンタ２２１も補正が必要となるが、そのため、２７ＭHzカウンタ２２１には、判定回路２４２の出力およびずれ補正信号ＤＣＳが供給されている。そして、２７ＭHzカウンタ２２１は、ずれ補正信号ＤＣＳがオンになる度に強制的に「＋０」或いは「＋２」或いは「＋１」だけカウントアップされて補正が行われるようになっている。なお、実際の回路は、Ｈカウンタと同様の構成により実現される。
【００７８】
以上において、ずれ補正信号発生回路２５１（比較器Ｈ１）の時刻５における動作を説明したが、次に、フレーム時刻信号ＦＴが供給される他の比較器２３１１（Ｃ１），２３１２（Ｃ２）、Ｄ１，Ｄ２、Ｅ１，Ｅ２、Ｆ１，Ｆ２、および、Ｇ１，Ｇ２の動作を説明する。
これらの比較器は、ＴＶ映像信号を生成するために使用され、比較器Ｃ１およびＣ２を有するＳＹＮＣレベル発生回路２３１は、比較器Ｃ１で検出される時刻（本実施例では、４０）と、比較器Ｃ２で検出される時刻（本実施例例では、１６７）との間でＴＶ信号の水平同期信号用レベル（ＳＹＮＣレベル：本実施例では「０」）を生成するのに使用する。このＳＹＮＣレベル発生回路２３１の動作は、次の通りである。
【００７９】
まず、フレーム時刻信号ＦＴを比較器Ｃ１（２３１１）で検出し、これが「４０」の時、比較器Ｃ１から後段のＲＳ−ＦＦ２３１３へセット信号（ＳＥＴ）を供給し、これにより、ＲＳ−ＦＦ２３１３がセットされる。ここで、ＲＳ−ＦＦ２３１３出力と、固定値の「ＳＹＮＣレベル＝０」がＳＹＮＣ発生回路２３１の出力としてスイッチ２３６へ供給されている。なお、ＲＳ−ＦＦ２３１３の出力は、スイッチ２３６に対するＳＹＮＣレベルのイネーブル信号となっている。
【００８０】
従って、このイネーブル信号がオンになっている期間は、ＳＹＮＣレベルがスイッチ２３６から出力されることになる。そして、ＲＳ−ＦＦ２３１３の出力、すなわち、比較器Ｃ２の出力（ＲＥＳＥＴ）がオンになるとＲＳ−ＦＦ２３１３はリセットされ、ＳＹＮＣレベルのスイッチ２３６からの出力がディスエーブルされる。
【００８１】
なお、フロントポーチ発生回路２３２、カラーバースト信号発生回路２３３、カラーバースト前信号発生回路２３４、および、カラーバースト後信号発生回路２３５は、前述したＳＹＮＣ信号発生回路２３１と同様に動作するので、その説明は省略する。しかしながら、カラーバースト信号発生回路２３３は特殊なので、該カラーバースト信号発生回路２３３に関しては、以下に説明する。
【００８２】
まず、カラーバースト信号は、ＴＶ信号の中で「色信号」の位相を特定する信号であり、後段にテレビ回路（通常のＴＶ受像機）が接続される。この後段のＴＶ受像機では、カラーバーストの同期したバースト信号をＰＬＬ回路で生成し、このバースト信号を基にして「色信号」を再生する。
しかしながら、伝送側のカラーバースト信号は、通常水晶振動子等で生成されて非常に安定しており、急激に変化することがないため、ＰＬＬ回路の応答速度は、通常、非常に遅いものとなっている。すなわち、ＰＬＬ回路は、急激な変化には対応することはできない（応答速度は遅い）が、その代わり非常に安定した発振をするような特性になっている。しかしながら、上述したように、例えば、水平同期周期毎にクロックを１クロック増減させると、ＴＶ受像機側のＰＬＬ回路が応答している時間が無くなり、テレビ（表示画像）には、色ずれが生じることになる。これを防ぐために、カラーバースト信号だけは、たとえ水平同期信号やＭＰＥＧビデオ信号がずれていても、安定してずれないようにする工夫が必要となる。すなわち、具体的には、例えば、以下に示すような回路を適用する。
【００８３】
図１４および図１５は図９〜図１２に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図である。図１４および図１５において、参照符号２３３は上述したカラーバースト信号発生回路を示し、また、２４９はＭＰＥＧビデオ出力回路を示している。
図１４および図１５（図１４）に示されるように、カラーバースト信号発生回路２３３は、比較器２３３１（Ｅ１），２３３２（Ｅ２）、ＲＳ−フリップフロップ（ＲＳ−ＦＦ）２３３３、２８０進カウンタ２３３４、サイン波生成用ＲＯＭ２３３５、および、コサイン波生成用ＲＯＭ２３３６を備えて構成されている。ここで、カラーバーストの生成は、基本的には２７ＭHzクロックで動作する２８０進カウンタ２３３４で行われる。
【００８４】
２８０進カウンタ２３３４は、周波数が２７ＭHzのクロックの位相とカラーバースト（約３．５８ＭHz）の位相とが一緒になるまでのクロック数で、基本的には、２７ＭHzと３．５８ＭHzの最小公倍数になっている。この２８０進カウンタ２３３４の出力は、サイン波生成用ＲＯＭ２３３５およびコサイン波生成用ＲＯＭ２３３６へ供給され、それぞれカウンタ値に対応した３．５８ＭHzのサイン波（カラーバースト信号）およびコサイン波の値を出力する。ここで、３．５８ＭHzのカラーバースト信号発生回路２３３は、他の信号と関連せずに独立に動作しているので、たとえ水平同期信号等の他の信号のタイミングがずれた場合でも、該カラーバースト信号発生回路２３３から出力されるカラーバースト信号（サイン波）の周期が変化することはない。
【００８５】
カラーバースト信号（サイン波生成用ＲＯＭ２３３５の出力信号）がスイッチ２３６を通過して最終的に出力されるかどうかは、カラーバースト・イネーブル信号（ＲＳ−ＦＦ２３３３の出力信号）によって決められる。ここで、カラーバースト・イネーブル信号のオン／オフのタイミングは、Ｈカウンタ２００のタイミングに依存しており、１クロック増減する／増減しないの対象になっている。このような構成により、たとえ水平同期信号等の周波数がずれてもカラーバーストの周波数だけは安定した信号を供給するようになっている。
【００８６】
図１３のタイミング図では、ラインＡ＋１は、ラインＡと比較して水平同期信号レベルで１クロックの「ずれ」が生じた時のタイミングになっている。具体的に、Ｈカウンタに対して途中で「ずれ補正」が行われ、通常ではＨカウンタが（１，２，３，４，５，６，７，…）と順番に「＋１」ずつ加算されながら変化するのを、タイミング「５」で「＋２」という指令がスイッチ２２７から出力され、Ｈカウンタが（１，２，３，４，５，７，８，９，…）と変化している。
【００８７】
すなわち、Ｈカウンタのカウンタ値が「５」からいきなり「７」に変化したことで、その後の信号が前のラインよりも「＋１」早く出力される。従って、ラインＡでは、水平同期信号の立ち下がりがクロック「４０」になっているのが、ラインＡ＋１では、それが「１クロック」早く立ち下がるようになっている。また、ビデオ信号も同様に変化している。すなわち、ＭＰＥＧビデオが本来は「クロック２９４」から出力されるべきところが「１クロック」早く出力されるようになっている。
【００８８】
さらに、カラーバーストも１クロック早く出力されるが、このカラーバーストが１クロック早く出力されてもカラーバーストそのものの周波数は全く変化しないので、図１３に示されるように、クロック１８３の時のカラーバーストの位相がラインＡでは「０°」（符号ＴＴ１を参照）であるのに対して、ラインＡ＋１では「−Ｘ°」（符号ＴＴ２を参照）になっている。
【００８９】
図１４および図１５（図１５）に示されるように、ＭＰＥＧビデオ出力回路２４９は、比較器２４９１（Ｉ１），２４９２（Ｉ２）、ＲＳ−フリップフロップ（ＲＳ−ＦＦ）２４９３、乗算器２４９４，２４９５、および、加算器２４９６，２４９７を備えて構成されている。
ところで、ＭＰＥＧビデオ信号は、デコードされるとＹ／Ｃｂ／Ｃｒ（それぞれ、８ビット）の３つの信号になり、それがＭＰＥＧデコード処理後にデコード済画像メモリ２６２に格納され、出力回路２４６のデータリクエスト信号（ＲＥＱ２）に応じて出力される。
デコード済画像メモリ２６２には、ＭＰＥＧのＩ／Ｐ／Ｂピクチャー等が格納され、それぞれＭＰＥＧの国際規格で定められた時刻に出力される。出力回路２４６には、画像の１水平走査周期分の画素を格納するメモリ（ライン・メモリ）が設けられていて、ＭＰＥＧビデオ出力回路２４９からのリクエスト（イネーブル）信号ＲＥＱ３があればすぐにＹ／Ｃｂ／Ｃｒで構成される１つの画素を出力するようになっている。
【００９０】
ここで、ＭＰＥＧビデオ出力回路２４９が直接にデコード済画像メモリ２６２に対してリクエスト信号を出力しないのは、デコード済画像メモリ２６２は一般的にＤＲＡＭ等で構成され、また、このデコード済画像メモリ２６２が前段のＶＢＶバッファ（２６１）等と同じ半導体集積回路（ＤＲＡＭ・ＩＣ）の中にある場合が多く、データ要請を出してもＶＢＶバッファ２６１との競合制御等が必要になってすぐに応答することができないためである。そのため、一旦、デコード済画像メモリ２６２の内容を１ライン（１水平走査周期）分だけ出力回路２４６の中のライン・メモリに格納し、ＭＰＥＧビデオ出力回路２４９の要請（ＲＥＱ３）があればすぐに対応できるように構成してある。
【００９１】
なお、ＭＰＥＧビデオ出力回路２４９からの要請は、リクエスト信号ＲＥＱ３がオンになると出力され、このリクエスト信号ＲＥＱ３がオンとなっている期間中は１クロック毎にデータが順次出力されるようになっている。すなわち、ＭＰＥＧ−２の通常のモードでは、１水平走査周期の中に７２０画素存在するので、７２０画素分のＹ，Ｃｂ，Ｃｒ信号が出力回路２４６のライン・メモリから読み出される。その後は、水平同期信号等の期間となって、しばらくＭＰＥＧ画像を出力しなくても良い期間が続き、この間に、出力回路２４６は、デコード済画像メモリ２６２に対してリクエスト信号ＲＥＱ２を出力して空になったライン・メモリに新たなデータを格納する。基本的には、この制御の繰り返しになる。
【００９２】
ＭＰＥＧ画像を出力する期間は、一般にＴＶ信号としては「映像表示期間」と呼ばれるが、本実施例回路では、データリクエスト信号ＲＥＱ３がオンの間に相当する。このデータリクエスト信号ＲＥＱ３がオンになる開始期間を調整する（Ｈカウンタのカウント・アップ値を前述のように変えて１クロック早くしたり、或いは、遅くしたりする）ことにより、ＭＰＥＧ圧縮ストリームの蓄積されるＶＢＶバッファ２６１が満杯になったり、空になったりしないように制御する。
【００９３】
すなわち、デコード済画像メモリ２６２がデータリクエスト信号ＲＥＱ２およびＲＥＱ３等で読み出されて、空（表示終了）になる度に、そのことがビデオデコーダコア２０４に通知され、該ビデオデコーダコア２０４から、次のＭＰＥＧ圧縮ストリーム情報をＶＢＶバッファ２６１から入力するようにリクエスト信号ＲＥＱ１で要請する。これにより、ＶＢＶバッファ２６１内のＭＰＥＧ圧縮ストリーム情報を正規の状態に保つようになっている。
【００９４】
なお、デコード済のＹ，Ｃｒ，Ｃｂ信号は、通常、ＴＶ信号に変換され、そのために、色信号であるＣｒおよびＣｂ信号は、カラーバースト信号に同期した同じ周波数の３．５８ＭHzの搬送波で変調する必要がある。そこで、ＭＰＥＧビデオ出力回路２４９では、カラーバーストの生成に使われたカラーバースト信号がＣｒ信号およびＣｂ信号に変調処理されるように、乗算回路２４９４，２４９５が設けられている。
【００９５】
ここで、３．５８ＭHzの信号は、前述したように、Ｈカウンタのカウントがずれても、それに無関係に動作するため、データリクエスト信号ＲＥＱ３がずれた場合でも、それを変調する３．５８ＭHzの変調波は変化しないことになる。また、Ｃｒ信号とＣｂ信号では、変調するときの３．５８ＭHzの搬送波は９０°だけ位相がずれている必要があるため、本実施例例では、カラーバースト信号発生回路２３３内にサイン波生成用ＲＯＭ２３３５に加えて、９０°位相のずれた３．５８ＭHz波形を生成するためのコサイン波生成用ＲＯＭ２３３６も設けられており、これがＭＰＥＧビデオ出力回路２４９内のＣｂおよびＣｒの色信号の変調に利用されている。
【００９６】
上述した回路例は、２７ＭHzクロック動作を前提に示しているが、実際には２７ＭHzで動作する必要はなく、また、カラーバーストの３．５８ＭHzの整数倍のクロックで動作する回路で上記の回路を構成することもできる。以下に、２８ＭHzのクロックを使用した実施例（第３実施例）を説明する。
図１６〜図１９は本発明に係るディジタルＰＬＬ回路の第３実施例を示すブロック図であり、図２０は図１６〜図１９に示すディジタルＰＬＬ回路の動作を説明するためのタイミング図であり、そして、図２１および図２２は図１６〜図１９に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図である。ここで、図１６〜図１９は、上述した第２実施例を示す図９〜図１２に対応し、図２０は図１３に対応し、そして、図２１および図２２は図１４および図１５に対応している。なお、図９〜図１２並びに図１４および図１５の各構成に対応する図１６〜図１９並びに図２１および図２２の各部分には、図９〜図１２並びに図１４および図１５で使用した参照符号に１００を加えた参照符号を使用して示している。
【００９７】
具体的に、例えば、図１６〜図１９におけるＴＳ−デコーダ３０１，ＰＣＲレジスタ３２２，判定回路３４２，スイッチ３３６は、図９〜図１２におけるＴＳ−デコーダ２０１，ＰＣＲレジスタ２２２，判定回路２４２，スイッチ２３６に対応し、また、図１６〜図１９におけるＶＢＶバッファ３６１，ビデオデコーダコア３０４，デコード済画像メモリ３６２，ずれ補正時刻回路３５１は、図９〜図１２におけるＶＢＶバッファ２６１，ビデオデコーダコア２０４，デコード済画像メモリ２６２，ずれ補正時刻回路２５１に対応し、そして、図２１および図２２におけるカラーバースト信号発生回路３３３，比較器３３３１，３３３２，ＭＰＥＧビデオ出力回路３４９，乗算器３４９３，３４９５は、図１４および図１５におけるカラーバースト信号発生回路２３３，比較器２３３１，２３３２，ＭＰＥＧビデオ出力回路２４９，乗算器２４９３，２４９５に対応している。
【００９８】
図１６〜図１９と図９〜図１２との比較から明らかなように、本第３実施例（図１６〜図１９）では、前述した第２実施例（図９〜図１２）における２７ＭHzカウンタ２２１を２８ＭHzカウンタ３２１として構成し、さらに、該２８ＭHzカウンタ３２１からのキャリー信号（ＣＡＲＹ）等を処理するためのＡＮＤゲート３２１１，ＯＲゲート３２１２，加算器３２１３，スイッチ３２１４，レジスタ３２１５，および，判定回路３４２の出力が供給され所定のずれ補正量を出力するスイッチ３４３’が設けられている。
【００９９】
２８ＭHzクロックの周波数は２７ＭHzクロックの３５／３３倍に相当し、従って、２８ＭHzカウンタで「３５」数える度に２７ＭHzカウンタでは「３３」数えることに対応することになる。２８ＭHzのクロックを使って２７ＭHzのカウンタを疑似的に作るには様々な手法が適用可能であるが、本実施例では、以下の方法を適用して実現する。
【０１００】
すなわち、図１６〜図１９に示されるように、２８ＭHz動作の３５進カウンタ３２１を設け、これが「３５」になる度にキャリー信号（ＣＡＲＹ）を出力し、ＡＮＤゲート３２１１およびＯＲゲート３２１２で論理を取って、レジスタ３２１５に対してＰＣＲロード信号を出力する。また、加算器３２１３，スイッチ３２１４およびレジスタ３２１５により、レジスタ３２１５の出力には「３３」が加えられて加算器３２４へ供給されている。なお、パワーオン時には、ＲＳ−ＦＦ３２３の出力がスイッチ３２１４のＰＣＲ値を選択するように構成し、ＴＳ−デコーダから最初のＰＣＲロード信号が来た時にレジスタ３２１５にＰＣＲ値がそのままロードされるようになっている。さらに、本実施例においては、上述したように、判定回路３４２の出力が供給され、所定のずれ補正量（＋１，−１，０）を選択して出力するスイッチ３４３’が設けられ、このスイッチ３４３’からのずれ補正量が加算器３４１でレジスタ３２８の出力に加算され、スイッチ３２７に供給されるようになっている。
【０１０１】
本第３実施例における他の回路は、前述した第２実施例と基本的には同様のものなので、その説明は省略する。但し、本第３実施例では、回路全体が２８ＭHzで動作していることが前提なので、各カウンタにおけるカウント値および各比較器における基準値等は、それぞれ異なっている。具体的に、例えば、第２実施例のＨカウンタ２００が１７１６進であるのに対して、本第３実施例のＨカウンタ３００は１９２０進となっており、また、第２実施例のＳＹＮＣレベル発生回路２３１の比較器２３１１および２３１２の基準値が「４０」および「１６７」であるのに対して、本第３実施例のＳＹＮＣレベル発生回路３３１の比較器３３１１および３３１２の基準値は「４２」および「１７７」となっていてＳＹＮＣレベルが出るタイミングもクロック周波数の違う分補正されている。
【０１０２】
図２０のタイミング図も、基本的には、図１３のタイミング図と同様のものであり、ただクロック数が前述のように、２８ＭHz動作を考慮して３５／３３倍になっている。
図２１および図２２に示すカラーバースト信号発生回路３３３およびＭＰＥＧビデオ出力回路３４９の詳細は、２８ＭHzの周波数が２７ＭHzと比較してＴＶ信号の色搬送波の整数倍であるため回路が簡略化されている。すなわち、２８ＭHzと３．５８ＭHzの最小公倍数は「８」であるため、本第３実施例におけるカラーバースト信号発生回路３３３のカウンタ３３３４は「８進」のものでよく、また、サイン波発生用ＲＯＭ３３３５も８個のデータを保持すればよいことになる。また、ＭＰＥＧビデオ出力回路３４９でカラーバーストに位相が９０°ずれた信号を用いる場合でも、単にカラーバースト信号を２クロック遅延させるクロック遅延回路３４９８を設けるだけで、９０°位相のずれた信号を生成することができる。すなわち、本第３実施例においては、第２実施例のカラーバースト信号発生回路２３３に設けられているコサイン波発生用ＲＯＭ２３３６を設ける代わりに、クロック遅延回路３４９８（図面上では、ＭＰＥＧビデオ出力回路３４９に含めて描いている）によりサイン波発生用ＲＯＭ３３３５の出力を２クロック分遅延して乗算器３４９５に供給するだけでよい。
【０１０３】
ただし、ＭＰＥＧビデオ出力回路３４９から読み出された画素は、２７ＭHzクロックの画素であるため、そのまま２８ＭHzクロックで表示すると画像が３３／３５だけ縮むことになる。これをさけるためには、２８ＭHzクロック変換回路を挿入すればよいが、この２８ＭHz変換回路は様々な手法により実現され得るものである。例えば、３５進カウンタを回路の中に用意しておき、カウンタが２の時と１７の時は、前の画素と同じ画素を出力することにより、元の画素３３画素を３５画素に増やして画像の縮みを避けることができることになる。
【０１０４】
上述した第２および第３実施例においては、１度のずれ補正量を＋１および−１クロックとしているが、これは本質的には何クロックでもよいのはいうまでもない。なお、このずれを補正するためのクロック数を変えるには、例えば、図９〜図１２（図１０）に示す第２実施例のスイッチ２４３に供給する値「０，＋１，＋２」と、加算器２４１に供給される値「＋１，０，−１」とを変更すればよい。
【０１０５】
また、例えば、第２実施例におけるＳＹＮＣレベル発生回路２３１の比較器２３１１，２３１２（Ｃ１，Ｃ２）は、水平方向のクロックしか扱っていないが、垂直方向も意識した回路構成とすることもできる。すなわち、前記の第２実施例では、何ライン目にいても同じ処理を繰り返す例を示しているが、比較器Ｃ１，Ｃ２の比較範囲を広げて、例えば、ライン番号を指定を指定してどのような処理を行うかを規定することもできる。また、これを応用して垂直のブランキング期間だけで一気にずれを補正することも可能である。
【０１０６】
上述したように、本実施例のディジタルＰＬＬ回路によれば、ＶＣＯを単純な固定周波数で発振する発振器（クリスタル・オシレータ等）に置き換えることによって、外付け部品の低コスト化を可能にすると共に、同期合わせ処理をＬＳＩ化が可能な完全ディジタル処理回路で置き換えることができる。
【０１０７】
【発明の効果】
以上、詳述したように、本発明によれば、ＤＡ変換器およびＶＣＯを使用することなく低価格のディジタルＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【図１】従来のＭＰＥＧデコーダの一例を示すブロック図である。
【図２】図１に示すＭＰＥＧデコーダにおけるＰＬＬ回路の構成を示すブロック図である。
【図３】本発明に係るディジタルＰＬＬ回路の第１実施例を示すブロック図である。
【図４】図３に示すディジタルＰＬＬ回路におけるカウンタの一例を示すブロック図である。
【図５】図３に示すディジタルＰＬＬ回路におけるクロック位相調整回路の一例を示すブロック図である。
【図６】図５に示すクロック位相調整回路の動作を説明するためのタイミング図である。
【図７】図３に示すディジタルＰＬＬ回路におけるサイン波発生回路の一例を示すブロック図である。
【図８】図７に示すサイン波発生回路の動作を説明するためのタイミング図である。
【図９】本発明に係るディジタルＰＬＬ回路の第２実施例を示すブロック図（その１）である。
【図１０】本発明に係るディジタルＰＬＬ回路の第２実施例を示すブロック図（その２）である。
【図１１】本発明に係るディジタルＰＬＬ回路の第２実施例を示すブロック図（その３）である。
【図１２】本発明に係るディジタルＰＬＬ回路の第２実施例を示すブロック図（その４）である。
【図１３】図９〜図１２に示すディジタルＰＬＬ回路の動作を説明するためのタイミング図である。
【図１４】図９〜図１２に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図（その１）である。
【図１５】図９〜図１２に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図（その２）である。
【図１６】本発明に係るディジタルＰＬＬ回路の第３実施例を示すブロック図（その１）である。
【図１７】本発明に係るディジタルＰＬＬ回路の第３実施例を示すブロック図（その２）である。
【図１８】本発明に係るディジタルＰＬＬ回路の第３実施例を示すブロック図（その３）である。
【図１９】本発明に係るディジタルＰＬＬ回路の第３実施例を示すブロック図（その４）である。
【図２０】図１６〜図１９に示すディジタルＰＬＬ回路の動作を説明するためのタイミング図である。
【図２１】図１６〜図１９に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図（その１）である。
【図２２】図１６〜図１９に示すディジタルＰＬＬ回路におけるカラーバースト／ビデオ出力回路の詳細を示すブロック図（その２）である。
【符号の説明】
１０１…ＴＳデコーダ
１０２…ディジタルＰＬＬ回路
１０３…クロック生成器
１０４…ＭＰＥＧビデオデコーダ
１０９…ＮＴＳＣエンコーダ
１９８…ＤＡ変換器
１２０…クロック調整回路
１２１…カウンタ
１２２…第１のレジスタ
１２３…第２のレジスタ
１２４…加算器
１３０…発振子（水晶発振子）
１４６…出力回路
Claims (11)
- 固定された周波数で発振する発振器の固定周波数出力信号を使用して外部から供給される基準信号に位相同期した信号を出力するディジタルＰＬＬ回路であって、
前記固定周波数出力信号をカウントするカウンタ手段と、
前記基準信号と前記固定周波数出力信号とのずれに応じて、前記カウンタ手段によりカウントされる数を所定期間に所定回数だけ増減するカウント数増減手段とを具備し、前記ディジタルＰＬＬ回路は、ＭＰＥＧビデオのデコード処理後にテレビ信号に変換する時、該テレビ信号変換における所定の信号の位相を調整するようになっていることを特徴とするディジタルＰＬＬ回路。 - 固定された周波数で発振する発振器の固定周波数出力信号を使用して外部から供給される基準信号に位相同期した信号を出力するディジタルＰＬＬ回路であって、
前記固定周波数出力信号をカウントするカウンタ手段と、
前記基準信号と前記固定周波数出力信号とのずれに応じて、前記カウンタ手段によりカウントされる数を所定期間に所定回数だけ増減するカウント数増減手段とを具備し、前記ディジタルＰＬＬ回路は、前記基準信号により動作している出力系回路の全体のタイミングを制御するカウンタのカウント値を補正して同期をとるようになっていることを特徴とするディジタルＰＬＬ回路。 - 請求項１または２に記載のディジタルＰＬＬ回路において、前記カウンタ手段でカウントされる信号は、ｎを正の整数として、前記固定周波数出力信号のｎ倍の周波数の信号であることを特徴とするディジタルＰＬＬ回路。
- 請求項１〜３のいずれか１項に記載のディジタルＰＬＬ回路において、
該ディジタルＰＬＬ回路はＭＰＥＧデコーダに適用され、前記基準信号はＭＰＥＧストリームのプログラムクロックリファレンス信号であり、該ディジタルＰＬＬ回路の出力信号を該プログラムクロックリファレンス信号にストリーム受信装置を同期させるクロックとして使用したことを特徴とするディジタルＰＬＬ回路。 - 請求項４に記載のディジタルＰＬＬ回路において、
該ディジタルＰＬＬ回路を、ＭＰＥＧオーディオをデコードして再生するためにも使用したことを特徴とするディジタルＰＬＬ回路。 - 請求項１に記載のディジタルＰＬＬ回路において、
前記テレビ信号への変換はＮＴＳＣエンコーダにより行い、前記ＭＰＥＧビデオのデコード処理後に、ディジタル的に前記基準信号或いは該基準信号に同期したクロックでＮＴＳＣエンコードしてテレビ信号に変換する時、該ディジタルＰＬＬ回路は、該基準信号の周期の増減による色相の狂いを補正するための位相情報に従って前記ＮＴＳＣエンコード時の色副搬送波の位相を逆調整するようになっていることを特徴とするディジタルＰＬＬ回路。 - 請求項２に記載のディジタルＰＬＬ回路において、
前記基準信号で動作している出力系回路の全体のタイミングを制御するカウンタのカウント値を、所定期間内において、１回或いは複数回だけ所定の値を増減し、前記出力系回路全体のタイミングを変えて該基準信号に同期させるようにしたことを特徴とするディジタルＰＬＬ回路。 - 請求項７に記載のディジタルＰＬＬ回路において、
前記カウント値を増減する所定の値または前記所定期間内において増減を行う回数を、調整可能として構成したことを特徴とするディジタルＰＬＬ回路。 - 請求項１〜８のいずれか１項に記載のディジタルＰＬＬ回路において、
前記カウンタによりカウントされる数の増減を１つの時間或いは複数の時間帯で行う時、テレビのブランキング期間の映像情報を表示し終わった後で且つ次の同期信号が来る前 に行うようにしたことを特徴とするディジタルＰＬＬ回路。 - 請求項１〜８のいずれか１項に記載のディジタルＰＬＬ回路において、
前記カウンタによりカウントされる数の増減を複数の時間帯で行う時、フィールド単位，フレーム単位，水平走査単位，或いは，これらの組み合わせで行うようにしたことを特徴とするディジタルＰＬＬ回路。 - 請求項１〜１０のいずれか１項に記載のディジタルＰＬＬ回路、および、ＭＰＥＧストリームを一時的に格納するメモリ手段を備えたことを特徴とするＭＰＥＧデコーダ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16423997A JP3815854B2 (ja) | 1997-06-20 | 1997-06-20 | ディジタルｐｌｌ回路およびｍｐｅｇデコーダ |
| US08/951,459 US6175385B1 (en) | 1997-06-20 | 1997-10-16 | Digital PLL circuit for MPED stream and MPEG decoder having the digital PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16423997A JP3815854B2 (ja) | 1997-06-20 | 1997-06-20 | ディジタルｐｌｌ回路およびｍｐｅｇデコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117532A JPH1117532A (ja) | 1999-01-22 |
| JP3815854B2 true JP3815854B2 (ja) | 2006-08-30 |
Family
ID=15789324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16423997A Expired - Fee Related JP3815854B2 (ja) | 1997-06-20 | 1997-06-20 | ディジタルｐｌｌ回路およびｍｐｅｇデコーダ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6175385B1 (ja) |
| JP (1) | JP3815854B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100281885B1 (ko) * | 1998-12-28 | 2001-02-15 | 윤종용 | 디지털 신호 수신장치의 클럭 주파수 변환장치 |
| JP3773232B2 (ja) * | 1999-02-12 | 2006-05-10 | パイオニア株式会社 | サーボ制御装置 |
| US6462789B1 (en) * | 1999-03-26 | 2002-10-08 | Motorola, Inc. | Circuit and method for generating chrominance lock |
| US6470049B1 (en) | 2000-05-31 | 2002-10-22 | Next Level Communications, Inc. | Method for dealing with missing or untimely synchronization signals in digital communications systems |
| JP4579379B2 (ja) * | 2000-06-29 | 2010-11-10 | パナソニック株式会社 | 制御装置及び制御方法 |
| US7103127B2 (en) * | 2001-03-30 | 2006-09-05 | Skyworks Solutions, Inc. | System for controlling the frequency of an oscillator |
| DE60211460T2 (de) * | 2001-10-30 | 2006-12-21 | Stmicroelectronics Pvt. Ltd. | Volldigitale Taktrückgewinnung mit Teiler mit gebrochenem Teilungsverhältnis |
| JP3846578B2 (ja) * | 2002-07-30 | 2006-11-15 | ソニー株式会社 | 情報処理装置および方法、記録媒体、並びにプログラム |
| US7221727B2 (en) * | 2003-04-01 | 2007-05-22 | Kingston Technology Corp. | All-digital phase modulator/demodulator using multi-phase clocks and digital PLL |
| FR2854751B1 (fr) * | 2003-05-07 | 2005-07-22 | St Microelectronics Sa | Circuit de recuperation d'horloge |
| US8098737B1 (en) * | 2003-06-27 | 2012-01-17 | Zoran Corporation | Robust multi-tuner/multi-channel audio/video rendering on a single-chip high-definition digital multimedia receiver |
| US20050088282A1 (en) * | 2003-09-24 | 2005-04-28 | Lutrell Denson | Device and process for identification of keys |
| JP5097874B2 (ja) * | 2005-08-24 | 2012-12-12 | 株式会社メガチップス | 局間補正装置 |
| US20080085124A1 (en) * | 2006-10-10 | 2008-04-10 | Lsi Logic Corporation | Clock generation with minimum number of crystals in a multimedia system |
| US7702056B2 (en) * | 2006-10-26 | 2010-04-20 | Toshiba America Electronic Components, Inc. | Time base corrector |
| JP5062661B2 (ja) * | 2006-11-24 | 2012-10-31 | アルパイン株式会社 | 映像信号出力装置及び方法 |
| JP4758506B2 (ja) * | 2007-03-28 | 2011-08-31 | パナソニック株式会社 | クロック同期方法 |
| WO2012077392A1 (ja) * | 2010-12-10 | 2012-06-14 | 三菱電機株式会社 | マルチ画面表示システム |
| US20150304526A1 (en) * | 2014-02-08 | 2015-10-22 | Clearone, Inc. | External video locking and synchronization device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486864A (en) * | 1993-05-13 | 1996-01-23 | Rca Thomson Licensing Corporation | Differential time code method and apparatus as for a compressed video signal |
| EP0710033A3 (en) * | 1994-10-28 | 1999-06-09 | Matsushita Electric Industrial Co., Ltd. | MPEG video decoder having a high bandwidth memory |
| GB2295935B (en) * | 1994-12-09 | 1999-05-12 | Plessey Semiconductors Ltd | Oscillatory signal generator arrangement |
| US5808691A (en) * | 1995-12-12 | 1998-09-15 | Cirrus Logic, Inc. | Digital carrier synthesis synchronized to a reference signal that is asynchronous with respect to a digital sampling clock |
| US5818539A (en) * | 1996-03-29 | 1998-10-06 | Matsushita Electric Corporation Of America | System and method for updating a system time constant (STC) counter following a discontinuity in an MPEG-2 transport data stream |
-
1997
- 1997-06-20 JP JP16423997A patent/JP3815854B2/ja not_active Expired - Fee Related
- 1997-10-16 US US08/951,459 patent/US6175385B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6175385B1 (en) | 2001-01-16 |
| JPH1117532A (ja) | 1999-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040525 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060207 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060406 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060509 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060606 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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