JP3857011B2 - ディジタルハイパスフィルタおよびディジタルハイパスフィルタを用いたジッタ測定器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ディジタルハイパスフィルタおよびそれを用いたジッタ測定器において、ディジタルハイパスフィルタの処理を高速化するための技術に関する。
【0002】
【従来の技術】
ディジタル信号を伝送するシステムでは、ディジタル信号が伝送路を伝送する間に生じたジッタ(10Hz以上の位相揺らぎ)によって、データを正しく受信できなくなる場合がある。
【0003】
このため、ディジタル信号を伝送するシステムを新たに布設する場合や、メインテナンスをする際に、そのシステムのジッタ量を測定する必要がある。
【0004】
図10は、このような目的で使用されている従来のジッタ測定器10の構成を示している。
【0005】
このジッタ測定器10では、位相比較器11によって被測定信号S(ディジタル信号のクロック成分)と分周器12の出力の位相差を検出し、その誤差信号から第1のローパスフィルタ(LPF)13によってジッタ周波数以下の誤差信号を抽出し、電圧制御発振器14へ入力している。
【0006】
電圧制御発振器14の発振周波数は、第1のローパスフィルタ13から出力される誤差信号の平均電圧(直流分)によって被測定信号Sの周波数に対して分周器12の分周比倍の周波数に一致するようにコントロールされ、その発振出力を分周器12に出力する。
【0007】
一方、第1のローパスフィルタ13から出力される誤差信号は、A/D変換器15によってディジタル変換され、ディジタルハイパスフィルタ(HPF)16および第2のローパスフィルタ17に入力される。
【0008】
ディジタルハイパスフィルタ16および第2のローパスフィルタ17は、入力される誤差信号から、10Hz以上から伝送ビットレート毎に規定された帯域までのジッタ成分を抽出する。ディジタルハイパスフィルタ16および第2のローパスフィルタ17によって抽出されたジッタ成分信号はジッタ量検出器18に出力され、そのジッタ成分信号から被測定信号Sのジッタ量Jが検出される。
【0009】
ここで、ディジタルハイパスフィルタ16としては、一般的に次の伝達関数H(z)で表される演算処理を行う1次のIIR型ハイパスフィルタが用いられている。
【0010】
H(z)=g0(1−z−1)/(1−α0z−1)
ただし、g0=p/(p+1)
α0=(p−1)/(p+1)
p=1/tan(πfc/fs)
fs:サンプリング周波数
fc:低域遮断周波数
【0011】
この伝達関数H(z)をもつディジタルハイパスフィルタ16は、図11に示すように加算器16a、減算器16b、データを1サンプル分遅延する1次の遅延器16cおよび2つの乗算器16d、16eによって構成される。
【0012】
即ち、入力データ列x〔n〕と第1乗算器16dからの帰還データとを加算器16aによって加算し、その加算結果を遅延器16cおよび減算器16bに入力する。
【0013】
遅延器16cの出力は第1乗算器16dおよび減算器16bに入力される。第1乗算器16dは、遅延器16cの出力にフィルタ係数α0を乗算し、その乗算結果を帰還データとして加算器16aに出力する。
【0014】
また、減算器16bは、加算器16aの出力から遅延器16cの出力を減算し、その減算結果を第2乗算器16eへ出力する。
【0015】
第2乗算器16eは、減算器16bの出力にフィルタ係数g0を乗算し、この乗算結果y〔n〕をこのディジタルハイパスフィルタ16の演算結果として出力する。
【0016】
【発明が解決しようとする課題】
このような構成を有するジッタ測定器を用いたジッタ測定に関して、近年、ITU−T0.172の勧告で、ジッタ成分を抽出するためのフィルタの周波数特性が規格化された。
【0017】
ところが、この規格では、ビットレートが2488.32Mbit/S(STM−16)のときにサンプリング周波数fsが最低でも80MHzのフィルタリング処理が必要となり、ディジタルハイパスフィルタ16として高速なデバイスを用いたとしても、計算量の多い乗算器がネックとなって、容易に実現できないという問題があった。
【0018】
本発明は、この問題を解決して、低速なデバイスでも高速なフィルタリング処理が行えるディジタルハイパスフィルタおよびこれを用いたジッタ測定器を提供することを目的としている。
【0019】
【課題を解決するための手段】
前記目的を達成するために、本発明の請求項1のディジタルハイパスフィルタは、
入力されるデータ列に対し1に近い係数Bのべき乗B M (Mは整数)の乗算処理を行う乗算処理部(80)を含むディジタルハイパスフィルタにおいて、
前記乗算処理部を、
該乗算処理部に入力されるデータ列にB=1−Cを満たす値CのM倍を乗算する乗算器(81)と、
前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器(82)とによって構成し、近似計算することを特徴としている。
【0022】
また、本発明の請求項2のディジタルハイパスフィルタを用いたジッタ測定器は、
入力された被測定信号と参照信号との位相差を誤差信号として検出し、該誤差信号を所定のサンプリング周期でサンプリングしてディジタル変換し、該ディジタル変換した誤差信号を、入力されるデータ列に対し1に近い係数Bのべき乗BM(Mは整数)の乗算処理を行う乗算処理部(80)を含むディジタルハイパスフィルタに入力し、該ディジタルハイパスフィルタを通過した誤差信号に基づいて前記被測定信号のジッタ量を検出するジッタ測定器において、
前記ディジタルハイパスフィルタの前記乗算処理部を、
該乗算処理部に入力されるデータ列にB=1−Cを満たす値CのM倍を乗算する乗算器(81)と、
前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器(82)とによって構成し、近似計算することを特徴としている。
【0023】
【発明の実施の形態】
以下図面に基づいて、本発明の実施形態を説明する。
始めに、前記したジッタ測定器に用いるディジタルハイパスフィルタの実施形態について説明する。
【0024】
図11の従来技術で説明したように、1次の伝達関数H(z)で構成したディジタルハイパスフィルタ16では、遅延器16cの出力にフィルタ係数α0を乗算して第1加算器16aへ帰還する部分が高速化の障害になっている。
【0025】
そこで、前記1次の伝達関数H(z)の分母と分子に、分子と加減算符号が反対の関数(1+α0z−1)を乗じて、前記1次の伝達関数H(z)を次の2次の伝達関数H(z)′に変形してみる。
【0026】
H(z)′=g0(1−z−1)(1+α0z−1)/(1−α0 2z−2)
なお、ここで係数g0、α0は前記したものと等しい。
【0027】
図1にこの伝達関数H(z)′を満たすディジタルハイパスフィルタ20を示す。図1は本発明に至る着眼点を説明するための図である。
【0028】
このディジタルハイパスフィルタ20は、データ列に対して伝達関数1/(1−α0 2z−2)で表される演算を行う第1演算部21と、データ列に対して伝達関数(1−z−1)で表される演算を行う第2演算部22と、データ列に対して伝達関数(1+α0z−1)で表される演算を行う第3演算部23と、データ列に対してフィルタ係数g0の乗算を行う第4演算部24とが直列に接続されて構成される。
【0029】
ここで、第1演算部21は、加算器21a、2つの遅延器21b、21c、乗算器21dで構成され、この第1演算部21に入力されるデータと乗算器21dからの帰還データとを加算器21aで加算し、その加算結果に2つの遅延器21b、21cで2次の遅延を与え、その出力を乗算器21dに入力して係数α0 2を乗じている。
【0030】
また、第2演算部22は、減算器22a、遅延器22bで構成され、この第2演算部22に第1演算部21から入力されるデータから、この入力データを遅延器22bで遅延した前データを減算器22aで減算して出力している。
【0031】
また、第3演算部23は、加算器23a、遅延器23b、乗算器23cで構成され、この第3演算部23に第2演算部22から入力されるデータと、この入力データを遅延器23bで遅延した出力に乗算器23cで係数α0を乗じた結果とを加算器23aで加算して出力している。
【0032】
第4演算部24は、乗算器24aによって構成され、第3演算部23から入力されるデータに係数g0を乗算し、その乗算結果を出力している。
【0033】
この図1の構造のディジタルハイパスフィルタ20では、第1演算部21における係数α0 2の乗算処理が高速化の妨げとなる。
【0034】
ところが、この第1演算部21では、加算器21aの出力に対して2次の遅延を行っており、1次遅延結果は用いていない。したがって、サンプリング周波数fsでの2次の遅延を、サンプリング周波数fs/2の1次遅延に置き換えることができる。
【0035】
本発明は、この点に着目したものであり、第1演算部21を、図2に示す実施形態のディジタルハイパスフィルタ30の第1演算部31のように構成することによって高速化し、さらに後述の置換および近似を用いることでより高速化している。
【0036】
このディジタルハイパスフィルタ30の第1演算部31は、入力するデータ列x〔n〕をデータ振分回路31aによってサンプリング周期で2組の演算回路31b、31cに交互に振り分けて入力し、この入力に対する2組の演算回路31b、31cの出力を、出力選択回路31dによってサンプリング周期で交互に選択して出力する。
【0037】
演算回路31b、31cは同一構成であり、データ振分回路31aから振り分けられたデータと帰還データとを加算する加算器36と、加算器36の出力を1次遅延する遅延器37と、遅延器37の出力に係数α0 2を乗算し、その乗算結果を帰還データとして加算器36に入力する乗算器38とによって構成されている。
【0038】
次に、この第1演算部31の動作を説明する。
図3の(a)に示すように入力データ列x〔k〕、x〔k+1〕、x〔k+2〕、…が周波数fsで順次入力されると、データ振分回路31aによって一方の演算回路31bには図3の(b)のように、データx〔k〕、x〔k+2〕、x〔k+4〕、…が1つおきに入力され、他方の演算回路31cには図3の(c)のように、データx〔k+1〕、x〔k+3〕、x〔k+5〕、…が1つおきに入力される。
【0039】
データx〔k〕を受けた演算回路31bは、遅延器37に記憶されている前のデータq〔k−2〕に係数α0 2を乗じた値α0 2・q〔k−2〕を入力データx〔k〕に加算して、その加算結果x〔k〕+α0 2・q〔k−2〕を図3の(d)のように出力し、以後同様に順次入力されるデータ、x〔k+2〕、x〔k+4〕、…に対して、x〔k+2〕+α0 2・q〔k〕、x〔k+4〕+α0 2・q〔k+2〕、…を出力する。
【0040】
一方、データx〔k+1〕を受けた演算回路31cは、遅延器37に記憶されている前のデータq〔k−1〕に係数α0 2を乗じた値α0 2・q〔k−1〕を入力データx〔k+1〕に加算して、その加算結果x〔k+1〕+α0 2・q〔k−1〕を図3の(e)のように出力し、以後同様に順次入力されるデータ、x〔k+3〕、x〔k+5〕、…に対して、x〔k+3〕+α0 2・q〔k+1〕、x〔k+5〕+α0 2・q〔k+3〕、…を出力する。
【0041】
なお、ここでは、演算回路31b、31cの入力データに対する演算処理に必要な時間をTdとする。
【0042】
この2つの演算回路31b、31cの出力を受けた出力選択回路31dは、データ振分回路31aによってデータが入力されたタイミングから少なくともTd時間遅れたタイミングで選択する出力を交互に切り換える。
【0043】
このため、出力選択回路31dからは図3の(f)のように、
q〔k〕=x〔k〕+α0 2・q〔k−2〕、
q〔k+1〕=x〔k+1〕+α0 2・q〔k−1〕、
q〔k+2〕=x〔k+2〕+α0 2・q〔k〕、
q〔k+3〕=x〔k+3〕+α0 2・q〔k+1〕、
q〔k+4〕=x〔k+4〕+α0 2・q〔k+2〕、
q〔k+5〕=x〔k+5〕+α0 2・q〔k+3〕、
……
の順にデータがサンプリング周波数fsで出力される。
【0044】
この第1演算部31の入力データ列に対する出力データ列は、前記第1演算部21と同じであるが、第1演算部31では、2つの演算回路31b、31cの演算処理は、データが入力されてから次のデータから入力されるまでの間、即ち、サンプリング周期の2倍の時間が経過するまでに行えばよいので、サンプリング周波数が高くても従来のデバイスで対応できる。
【0045】
したがって、図4に示すジッタ測定器40にこのディジタルハイパスフィルタ30を用いれば、従来の2倍のサンプリング周波数でのジッタ測定が可能となる。
【0046】
次に、本発明の請求項に対応した実施の形態を説明する。
前記図1に示したディジタルハイパスフィルタ20の第1演算部21では、2次の遅延を受けたデータに係数α0 2を乗算し、また、第3演算部23では、1次の遅延を受けたデータに係数α0を乗算している。
【0047】
前記したように、
α0=(p−1)/(p+1)
p=1/tan(πfc/fs)
であり、サンプリング周波数fsは、低域遮断周波数fcにπを乗じた値より格段に大きいから、値pは1より格段に大きい。
【0048】
したがって、係数α0、α0 2の値は1より小で且つ1に非常に近い値(例えば0.999999)であって、この係数を浮動小数演算する場合、実数部の桁数が多くなり、乗算処理に時間がかかる。
【0049】
本発明では、次の近似を用いることでこの乗算処理を高速化している。
即ち、α0=1−β0と置換すると、β0は0に非常に近い値(例えば0.000001)であり、この値の実数部の桁数は非常に少なくて済む。
【0050】
また、
となるが、前記したようにβ0は0に非常に近い値であるから、
1−2β0≫β0 2
となり、
α0 2≒1−2β0
と近似することができる。
【0051】
上記置換および近似を用いて、前記図1のディジタルハイパスフィルタ20の第1演算部21と第3演算部23の乗算処理部を変形することで、図5のディジタルハイパスフィルタ50を得ることができる。
【0052】
このディジタルハイパスフィルタ50の第1演算部51は、加算器51a、2つの遅延器51b、51c、乗算器51dおよび減算器51eによって構成され、加算器51aの出力に遅延器51b、51cによって2次の遅延を与え、その遅延出力に対して乗算器51dで係数2β0を乗算し、減算器51eによって遅延出力から乗算結果を減じて加算器51aに帰還している。
【0053】
この第1演算部51は、伝達関数1/(1−α0 2z−2)のα0 2部分を前記近似値(1−2β0)に置き換えて構成したものである。
【0054】
また、第3演算部53は、加算器53a、遅延器53b、乗算器53cおよび減算器53dによって構成され、入力データに遅延器53bによって1次の遅延を与え、その遅延出力に対して乗算器53cで係数β0を乗算し、減算器53dによって遅延出力から乗算結果を減じて加算器53aに入力している。
【0055】
この第3演算部53は、伝達関数(1+α0z−1)のα0部分を(1−β0)に置き換えて構成したものである。
【0056】
このように1に近い係数α0、α0 2の乗算処理を、0に近い係数β0、2β0の乗算処理に変形したので、この第1演算部51、第3演算部53の処理を格段に高速化でき、ディジタルハイパスフィルタ50全体の処理速度が高くなり、このディジタルハイパスフィルタ50を前記図4に示したジッタ測定器40のディジタルハイパスフィルタ30の代わりに用いることができる。
【0057】
また、上記置換および近似を用いて、前記図2のディジタルハイパスフィルタ30の第1演算部31を変形し、また、第3演算部23を図5のディジタルハイパスフィルタ50の第3演算部53に置き換えることで、図6のディジタルハイパスフィルタ30′を得ることができる。
【0058】
このディジタルハイパスフィルタ30′の第1演算部31′では、2つの演算回路31b、31cに減算器39を追加し、遅延器37の出力を受けた乗算器38が係数α0 2に代わって2β0の乗算を行い、減算器39が遅延器37の出力から乗算器38の出力を減算し、その減算結果を加算器37に帰還するように構成している。
【0059】
このように構成したディジタルハイパスフィルタ30′では、第1演算部31′の処理速度をさらに高速化でき、また第3演算部53も高速化されているので、このディジタルハイパスフィルタ30′を前記図4に示したジッタ測定器40のディジタルハイパスフィルタ30の代わりに用いることで、そのジッタ測定器40の処理速度をさらに高速化できる。
【0060】
上記説明は、入力されるデータ列に対して伝達関数1/(1−Az−2)で表される演算を行う演算部を含むディジタルハイパスフィルタおよびこれを用いたジッタ測定器について説明したが、本発明は、入力されるデータ列に対してより高次の伝達関数1/(1−Az−N)(Nは正の整数)で表される演算を行う演算部を含むディジタルハイパスフィルタおよびこれを用いたジッタ測定器に対して適用することができる。
【0061】
即ち、伝達関数1/(1−Az−N)を実現するための一般的な構成は、図7に示す演算部60ように、加算器61の出力を遅延器62(1)〜62(N)によってN次遅延し、その遅延出力に乗算器63によって係数Aを乗算し、その乗算結果を加算器61に帰還する構成となるが、これを図8に示す演算部70のように、入力されるデータ列をデータ振分回路71によってそのサンプリング周期でN組の演算回路72(1)〜72(N)に振り分けて入力し、そのN組の演算回路72(1)〜72(N)の出力を、出力選択回路73によってデータが振り分けられた順に選択して出力するように構成する。
【0062】
ここで、各演算回路72(1)〜72(N)は同一構成で、前記ディジタルハイパスフィルタ30の演算回路31b、31cと同様に、データ振分回路71から振り分けられたデータと帰還データとを加算する加算器36と、加算器36の出力を1次遅延する遅延器37と、遅延器37の出力に係数Aを乗算し、その乗算結果を帰還データとして加算器36に入力する乗算器38とによって構成される。
【0063】
このように構成した演算部70では、各演算回路72(1)〜72(N)が演算部70に入力されるデータの入力レートの1/Nの処理速度で乗算処理をそれぞれ行えばよいので、低速なデバイスでも高速な入力レートに対応できる。
【0064】
また、前記説明では、1に近いフィルタ係数α0、α0 2の乗算処理を行う乗算処理部を含むディジタルハイパスフィルタに対して前記した近似演算を用いてその演算処理を高速化していたが、この近似演算による高速化は、さらに高次の係数についても適用できる。
【0065】
即ち、係数Bのべき乗BMの乗算処理を行う場合で、例えばMを3とすると、前記同様に、
B=1−Cと置換したとき、
となるが、1−3C≫3C2−C3であるので、
B3≒1−3C
と近似できる。
【0066】
同様にM=4、5、6、…に対しても、
B4≒1−4C
B5≒1−5C
B6≒1−6C
……
が成立する。
【0067】
したがって、BMの乗算処理を行う演算回路を図9に示す演算回路80のように、入力データに係数MCを乗算する乗算器81と、入力データから乗算器81の出力を減算する減算器82によって構成することができ、このように構成することで、乗算の桁数を減らすことができ、演算速度を高くできる。
【0068】
なお、この置換による乗算処理の高速化は、前記した第4演算部24に対しても行うことが可能である。
【0069】
即ち、第4演算部24では、係数g0の乗算処理を行っているが、前記したように、g0=p/(p+1)であり、前記したように、値pは1に比べて非常に大きいから、係数g0表の値は1より小で1に非常に近い値である。
【0070】
したがって、前記同様にg0=1−Cと置換し、M=1とした演算回路80によって第4演算部24を置き換えることで、この乗算処理を高速化できる。
【0071】
また、この置換による乗算処理の高速化は図11で示した従来のディジタルハイパスフィルタ16の乗算器16d、16eによる乗算処理にも適用できる。
【0072】
【発明の効果】
以上説明したように、本発明の請求項1のディジタルハイパスフィルタは、入力されるデータ列に対し1に近い係数Bのべき乗B M (Mは整数)の乗算処理を行う乗算処理部を含むディジタルハイパスフィルタの乗算処理部を、該乗算処理部に入力されるデータ列にB=1−Cを満たす値CのM倍を乗算する乗算器と、前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器とによって構成して近似計算を行っている。
【0075】
このため、係数の乗算処理を少ない桁数で行うことができ、演算を高速化できる。
【0078】
また、本発明の請求項2のジッタ測定器は、入力された被測定信号と参照信号との位相差を誤差信号として検出し、該誤差信号を所定のサンプリング周期でサンプリングしてディジタル変換し、該ディジタル変換した誤差信号を、入力されるデータ列に対し1に近い係数Bのべき乗BM(Mは整数)の乗算処理を行う乗算処理部を含むディジタルハイパスフィルタに入力し、該ディジタルハイパスフィルタを通過した誤差信号に基づいて前記被測定信号のジッタ量を検出するジッタ測定器において、前記ディジタルハイパスフィルタの前記乗算処理部を、該乗算処理部に入力されるデータ列にB=1−Cを満たす値CのM倍を乗算する乗算器と、前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器とによって構成して近似計算を行っている。
【0079】
このため、ディジタルハイパスフィルタの乗算処理の桁数を少なくでき、低速なデバイスで高速に入力されるジッタ信号成分に対するフィルタリング処理が可能となり、ジッタをその高い周波数成分まで正確に抽出できる。
【図面の簡単な説明】
【図1】本発明の基本となるディジタルハイパスフィルタの構成を示す図
【図2】実施形態のディジタルハイパスフィルタの構成を示す図
【図3】実施形態の動作を説明するためのタイミング図
【図4】実施形態のディジタルハイパスフィルタを用いたジッタ測定器を示すブロック図
【図5】実施形態のディジタルハイパスフィルタの変形例を示す図
【図6】実施形態のディジタルハイパスフィルタの変形例を示す図
【図7】ディジタルハイパスフィルタの演算部の一部を示す図
【図8】本発明の実施形態のディジタルハイパスフィルタの演算部の一部を示す図
【図9】本発明の実施形態のディジタルハイパスフィルタの演算部の一部を示す図
【図10】従来のジッタ測定器の構成を示すブロック図
【図11】従来のジッタ測定器に用いられているディジタルハイパスフィルタの構成を示す図
【符号の説明】
11 位相比較器
12 分周器
13 第1のローパスフィルタ
14 電圧制御発振器
15 A/D変換器
17 第2のローパスフィルタ
18 ジッタ量検出器
20、30、30′、50 ディジタルハイパスフィルタ
21 第1演算部
22 第2演算部
22a 減算器
22b 遅延器
23 第3演算部
23a 加算器
23b 遅延器
23c 乗算器
24 第4演算部
24a 乗算器
31、31′、51 第1演算部
31a、71 データ振分回路
31b、31c、72 演算回路
31d、73 出力選択回路
36 加算器
37 遅延器
38 乗算器
39 減算器
51a 加算器
51b、51c 遅延器
51d 乗算器
51e 減算器
53a 加算器
53b 遅延器
53c 乗算器
53d 減算器
70 演算部
80 乗算処理部
81 乗算器
82 減算器
Claims (2)
- 入力されるデータ列に対し1に近い係数Bのべき乗B M (Mは整数)の乗算処理を行う乗算処理部(80)を含むディジタルハイパスフィルタにおいて、
前記乗算処理部を、
該乗算処理部に入力されるデータ列にB=1−Cを満たす値CのM倍を乗算する乗算器(81)と、
前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器(82)とによって構成し、近似計算することを特徴とするディジタルハイパスフィルタ。 - 入力された被測定信号と参照信号との位相差を誤差信号として検出し、該誤差信号を所定のサンプリング周期でサンプリングしてディジタル変換し、該ディジタル変換した誤差信号を、入力されるデータ列に対し1に近い係数Bのべき乗B M (Mは整数)の乗算処理を行う乗算処理部(80)を含むディジタルハイパスフィルタに入力し、該ディジタルハイパスフィルタを通過した誤差信号に基づいて前記被測定信号のジッタ量を検出するジッタ測定器において、
前記ディジタルハイパスフィルタの前記乗算処理部を、
該乗算処理部に入力されるデータ列にB=1−Cを満たす値CのM倍を乗算する乗算器(81)と、
前記入力されるデータ列から前記乗算器の出力を減算し、その減算結果を該乗算処理部の演算結果として出力する減算器(82)とによって構成し、近似計算することを特徴とするディジタルハイパスフィルタを用いたジッタ測定器。
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Application Number | Priority Date | Filing Date | Title |
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DE102004061510A1 (de) * | 2003-12-16 | 2005-10-06 | Advantest Corp. | Prüfvorrichtung und Prüfverfahren |
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