JP2001244792A - ディジタルハイパスフィルタおよびディジタルハイパスフィルタを用いたジッタ測定器 - Google Patents

Abstract

(57)【要約】 【課題】 低速なデバイスで高速なフィルタリング処理
が行えるようにする。 【解決手段】 入力されるデータ列ｘ〔ｎ〕に対して伝
達関数１／（１−α_０ ^２ｚ^−２）で表される演算を行う
第１演算部３１を、入力データと帰還データとを加算す
る加算器３６と、加算器３６の出力を１次遅延する遅延
器３７と、遅延器３７の出力に係数α_０ ^２を乗算し、そ
の乗算結果を帰還データとして加算器３６に入力する乗
算器３８とからなる２組の演算回路３１ｂ、３１ｃと、
第１演算部３１に入力されるデータ列ｘ〔ｎ〕をその入
力レートと等しい周期で２組の演算回路３１ｂ、３１ｃ
の加算器３６に振り分けて入力するデータ振分回路３１
ａと、２組の演算回路の各加算器３６の出力を入力レー
トと等しい周期でデータ振り分け順に選択して出力する
出力選択回路３１ｄとによって構成している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルハイパ
スフィルタおよびそれを用いたジッタ測定器において、
ディジタルハイパスフィルタの処理を高速化するための
技術に関する。

【０００２】

【従来の技術】ディジタル信号を伝送するシステムで
は、ディジタル信号が伝送路を伝送する間に生じたジッ
タ（１０Ｈｚ以上の位相揺らぎ）によって、データを正
しく受信できなくなる場合がある。

【０００３】このため、ディジタル信号を伝送するシス
テムを新たに布設する場合や、メインテナンスをする際
に、そのシステムのジッタ量を測定する必要がある。

【０００４】図１０は、このような目的で使用されてい
る従来のジッタ測定器１０の構成を示している。

【０００５】このジッタ測定器１０では、位相比較器１
１によって被測定信号Ｓ（ディジタル信号のクロック成
分）と分周器１２の出力の位相差を検出し、その誤差信
号から第１のローパスフィルタ（ＬＰＦ）１３によって
ジッタ周波数以下の誤差信号を抽出し、電圧制御発振器
１４へ入力している。

【０００６】電圧制御発振器１４の発振周波数は、第１
のローパスフィルタ１３から出力される誤差信号の平均
電圧（直流分）によって被測定信号Ｓの周波数に対して
分周器１２の分周比倍の周波数に一致するようにコント
ロールされ、その発振出力を分周器１２に出力する。

【０００７】一方、第１のローパスフィルタ１３から出
力される誤差信号は、Ａ／Ｄ変換器１５によってディジ
タル変換され、ディジタルハイパスフィルタ（ＨＰＦ）
１６および第２のローパスフィルタ１７に入力される。

【０００８】ディジタルハイパスフィルタ１６および第
２のローパスフィルタ１７は、入力される誤差信号か
ら、１０Ｈｚ以上から伝送ビットレート毎に規定された
帯域までのジッタ成分を抽出する。ディジタルハイパス
フィルタ１６および第２のローパスフィルタ１７によっ
て抽出されたジッタ成分信号はジッタ量検出器１８に出
力され、そのジッタ成分信号から被測定信号Ｓのジッタ
量Ｊが検出される。

【０００９】ここで、ディジタルハイパスフィルタ１６
としては、一般的に次の伝達関数Ｈ（ｚ）で表される演
算処理を行う１次のＩＩＲ型ハイパスフィルタが用いら
れている。

【００１０】 Ｈ（ｚ）＝ｇ_０（１−ｚ^−１）／（１−α_０ｚ^−１） ただし、ｇ_０＝ｐ／（ｐ＋１） α_０＝（ｐ−１）／（ｐ＋１） ｐ＝１／ｔａｎ（πｆｃ／ｆｓ） ｆｓ：サンプリング周波数 ｆｃ：低域遮断周波数

【００１１】この伝達関数Ｈ（ｚ）をもつディジタルハ
イパスフィルタ１６は、図１１に示すように加算器１６
ａ、減算器１６ｂ、データを１サンプル分遅延する１次
の遅延器１６ｃおよび２つの乗算器１６ｄ、１６ｅによ
って構成される。

【００１２】即ち、入力データ列ｘ〔ｎ〕と第１乗算器
１６ｄからの帰還データとを加算器１６ａによって加算
し、その加算結果を遅延器１６ｃおよび減算器１６ｂに
入力する。

【００１３】遅延器１６ｃの出力は第１乗算器１６ｄお
よび減算器１６ｂに入力される。第１乗算器１６ｄは、
遅延器１６ｃの出力にフィルタ係数α_０を乗算し、その
乗算結果を帰還データとして加算器１６ａに出力する。

【００１４】また、減算器１６ｂは、加算器１６ａの出
力から遅延器１６ｃの出力を減算し、その減算結果を第
２乗算器１６ｅへ出力する。

【００１５】第２乗算器１６ｅは、減算器１６ｂの出力
にフィルタ係数ｇ_０を乗算し、この乗算結果ｙ〔ｎ〕を
このディジタルハイパスフィルタ１６の演算結果として
出力する。

【００１６】

【発明が解決しようとする課題】このような構成を有す
るジッタ測定器を用いたジッタ測定に関して、近年、Ｉ
ＴＵ−Ｔ０．１７２の勧告で、ジッタ成分を抽出するた
めのフィルタの周波数特性が規格化された。

【００１７】ところが、この規格では、ビットレートが
２４８８．３２Ｍｂｉｔ／Ｓ（ＳＴＭ−１６）のときに
サンプリング周波数ｆｓが最低でも８０ＭＨｚのフィル
タリング処理が必要となり、ディジタルハイパスフィル
タ１６として高速なデバイスを用いたとしても、計算量
の多い乗算器がネックとなって、容易に実現できないと
いう問題があった。

【００１８】本発明は、この問題を解決して、低速なデ
バイスでも高速なフィルタリング処理が行えるディジタ
ルハイパスフィルタおよびこれを用いたジッタ測定器を
提供することを目的としている。

【００１９】

【課題を解決するための手段】前記目的を達成するため
に、本発明の請求項１のディジタルハイパスフィルタ
は、入力されるデータ列に対して伝達関数１／（１−Ａ
ｚ^−Ｎ）（Ｎは正の整数）で表される演算を行う演算部
（３１）を含むディジタルハイパスフィルタにおいて、
前記演算部が、入力データと帰還データとを加算する加
算器（３６）と、該加算器の出力を１次遅延する遅延器
（３７）と、該遅延器の出力に係数Ａを乗算し、その乗
算結果を前記帰還データとして前記加算器に入力する乗
算器（３８）とからなるＮ組の演算回路（３１ｂ、３１
ｃ）と、該演算部に入力されるデータ列を該データ列の
入力レートと等しい周期で前記Ｎ組の演算回路の加算器
に振り分けることによって前記入力データとして前記加
算器に入力せしめるデータ振分回路（３１ａ）と、前記
Ｎ組の演算回路の各加算器の出力を前記入力レートと等
しい周期で前記データ振り分け順に選択して出力する出
力選択回路（３１ｄ）とによって構成されている。

【００２０】また、本発明の請求項２のディジタルハイ
パスフィルタは、入力されるデータ列に対し１に近い係
数Ｂのべき乗Ｂ^Ｍ（Ｍは整数）の乗算処理を行う乗算処
理部（８０）を含むディジタルハイパスフィルタにおい
て、前記乗算処理部を、該乗算処理部に入力されるデー
タ列にＢ＝１−Ｃを満たす値ＣのＭ倍を乗算する乗算器
（８１）と、前記入力されるデータ列から前記乗算器の
出力を減算し、その減算結果を該乗算処理部の演算結果
として出力する減算器（８２）とによって構成し、近似
計算することを特徴としている。

【００２１】また、本発明の請求項３のディジタルハイ
パスフィルタを用いたジッタ測定器は、入力された被測
定信号と参照信号との位相差を誤差信号として検出し、
該誤差信号を所定のサンプリング周期でサンプリングし
てディジタル変換し、該ディジタル変換した誤差信号
を、入力されるデータ列に対して伝達関数１／（１−Ａ
ｚ ^−Ｎ）（Ｎは正の整数）で表される演算を行う演算部
（３１）を含むディジタルハイパスフィルタ（３０）に
入力し、該ディジタルハイパスフィルタを通過した誤差
信号に基づいて前記被測定信号のジッタ量を検出するジ
ッタ測定器において、前記ディジタルハイパスフィルタ
の前記演算部が、入力データと帰還データとを加算する
加算器（３６）と、該加算器の出力を１次遅延する遅延
器（３７）と、該遅延器の出力に係数Ａを乗算し、その
乗算結果を前記帰還データとして前記加算器に入力する
乗算器（３８）とからなるＮ組の演算回路（３１ｂ、３
１ｃ）と、該演算部に入力されるデータ列を前記サンプ
リング周期で前記Ｎ組の演算回路の加算器に振り分ける
ことによって前記入力データとして前記加算器に入力せ
しめるデータ振分回路（３１ａ）と、前記Ｎ組の演算回
路の各加算器の出力を前記サンプリング周期で前記デー
タ振り分け順に選択して出力する出力選択回路（３１
ｄ）とによって構成されていることを特徴としている。

【００２２】また、本発明の請求項４のディジタルハイ
パスフィルタを用いたジッタ測定器は、入力された被測
定信号と参照信号との位相差を誤差信号として検出し、
該誤差信号を所定のサンプリング周期でサンプリングし
てディジタル変換し、該ディジタル変換した誤差信号
を、入力されるデータ列に対し１に近い係数Ｂのべき乗
Ｂ ^Ｍ（Ｍは整数）の乗算処理を行う乗算処理部（８０）
を含むディジタルハイパスフィルタに入力し、該ディジ
タルハイパスフィルタを通過した誤差信号に基づいて前
記被測定信号のジッタ量を検出するジッタ測定器におい
て、前記ディジタルハイパスフィルタの前記乗算処理部
を、該乗算処理部に入力されるデータ列にＢ＝１−Ｃを
満たす値ＣのＭ倍を乗算する乗算器（８１）と、前記入
力されるデータ列から前記乗算器の出力を減算し、その
減算結果を該乗算処理部の演算結果として出力する減算
器（８２）とによって構成し、近似計算することを特徴
としている。

【００２３】

【発明の実施の形態】以下図面に基づいて、本発明の実
施形態を説明する。始めに、前記したジッタ測定器に用
いるディジタルハイパスフィルタの実施形態について説
明する。

【００２４】図１１の従来技術で説明したように、１次
の伝達関数Ｈ（ｚ）で構成したディジタルハイパスフィ
ルタ１６では、遅延器１６ｃの出力にフィルタ係数α_０
を乗算して第１加算器１６ａへ帰還する部分が高速化の
障害になっている。

【００２５】そこで、前記１次の伝達関数Ｈ（ｚ）の分
母と分子に、分子と加減算符号が反対の関数（１＋α_０
ｚ^−１）を乗じて、前記１次の伝達関数Ｈ（ｚ）を次の
２次の伝達関数Ｈ（ｚ）′に変形してみる。

【００２６】Ｈ（ｚ）′＝ｇ_０（１−ｚ^−１）（１＋α
_０ｚ^−１）／（１−α_０ ^２ｚ^−２） なお、ここで係数ｇ_０、α_０は前記したものと等しい。

【００２７】図１にこの伝達関数Ｈ（ｚ）′を満たすデ
ィジタルハイパスフィルタ２０を示す。図１は本発明に
至る着眼点を説明するための図である。

【００２８】このディジタルハイパスフィルタ２０は、
データ列に対して伝達関数１／（１−α_０ ^２ｚ^−２）で
表される演算を行う第１演算部２１と、データ列に対し
て伝達関数（１−ｚ^−１）で表される演算を行う第２演
算部２２と、データ列に対して伝達関数（１＋α_０ｚ
^−１）で表される演算を行う第３演算部２３と、データ
列に対してフィルタ係数ｇ_０の乗算を行う第４演算部２
４とが直列に接続されて構成される。

【００２９】ここで、第１演算部２１は、加算器２１
ａ、２つの遅延器２１ｂ、２１ｃ、乗算器２１ｄで構成
され、この第１演算部２１に入力されるデータと乗算器
２１ｄからの帰還データとを加算器２１ａで加算し、そ
の加算結果に２つの遅延器２１ｂ、２１ｃで２次の遅延
を与え、その出力を乗算器２１ｄに入力して係数α_０ ^２
を乗じている。

【００３０】また、第２演算部２２は、減算器２２ａ、
遅延器２２ｂで構成され、この第２演算部２２に第１演
算部２１から入力されるデータから、この入力データを
遅延器２２ｂで遅延した前データを減算器２２ａで減算
して出力している。

【００３１】また、第３演算部２３は、加算器２３ａ、
遅延器２３ｂ、乗算器２３ｃで構成され、この第３演算
部２３に第２演算部２２から入力されるデータと、この
入力データを遅延器２３ｂで遅延した出力に乗算器２３
ｃで係数α_０を乗じた結果とを加算器２３ａで加算して
出力している。

【００３２】第４演算部２４は、乗算器２４ａによって
構成され、第３演算部２３から入力されるデータに係数
ｇ_０を乗算し、その乗算結果を出力している。

【００３３】この図１の構造のディジタルハイパスフィ
ルタ２０では、第１演算部２１における係数α_０ ^２の乗
算処理が高速化の妨げとなる。

【００３４】ところが、この第１演算部２１では、加算
器２１ａの出力に対して２次の遅延を行っており、１次
遅延結果は用いていない。したがって、サンプリング周
波数ｆｓでの２次の遅延を、サンプリング周波数ｆｓ／
２の１次遅延に置き換えることができる。

【００３５】本発明は、この点に着目したものであり、
第１演算部２１を、図２に示す実施形態のディジタルハ
イパスフィルタ３０の第１演算部３１（請求項に係る演
算部に該当する）のように構成することによって高速化
している。

【００３６】このディジタルハイパスフィルタ３０の第
１演算部３１は、入力するデータ列ｘ〔ｎ〕をデータ振
分回路３１ａによってサンプリング周期で２組の演算回
路３１ｂ、３１ｃに交互に振り分けて入力し、この入力
に対する２組の演算回路３１ｂ、３１ｃの出力を、出力
選択回路３１ｄによってサンプリング周期で交互に選択
して出力する。

【００３７】演算回路３１ｂ、３１ｃは同一構成であ
り、データ振分回路３１ａから振り分けられたデータと
帰還データとを加算する加算器３６と、加算器３６の出
力を１次遅延する遅延器３７と、遅延器３７の出力に係
数α_０ ^２を乗算し、その乗算結果を帰還データとして加
算器３６に入力する乗算器３８とによって構成されてい
る。

【００３８】次に、この第１演算部３１の動作を説明す
る。図３の（ａ）に示すように入力データ列ｘ〔ｋ〕、
ｘ〔ｋ＋１〕、ｘ〔ｋ＋２〕、…が周波数ｆｓで順次入
力されると、データ振分回路３１ａによって一方の演算
回路３１ｂには図３の（ｂ）のように、データｘ
〔ｋ〕、ｘ〔ｋ＋２〕、ｘ〔ｋ＋４〕、…が１つおきに
入力され、他方の演算回路３１ｃには図３の（ｃ）のよ
うに、データｘ〔ｋ＋１〕、ｘ〔ｋ＋３〕、ｘ〔ｋ＋
５〕、…が１つおきに入力される。

【００３９】データｘ〔ｋ〕を受けた演算回路３１ｂ
は、遅延器３７に記憶されている前のデータｑ〔ｋ−
２〕に係数α_０ ^２を乗じた値α_０ ^２・ｑ〔ｋ−２〕を入
力データｘ〔ｋ〕に加算して、その加算結果ｘ〔ｋ〕＋
α_０ ^２・ｑ〔ｋ−２〕を図３の（ｄ）のように出力し、
以後同様に順次入力されるデータ、ｘ〔ｋ＋２〕、ｘ
〔ｋ＋４〕、…に対して、ｘ〔ｋ＋２〕＋α_０ ^２・ｑ
〔ｋ〕、ｘ〔ｋ＋４〕＋α_０ ^２・ｑ〔ｋ＋２〕、…を出
力する。

【００４０】一方、データｘ〔ｋ＋１〕を受けた演算回
路３１ｃは、遅延器３７に記憶されている前のデータｑ
〔ｋ−１〕に係数α_０ ^２を乗じた値α_０ ^２・ｑ〔ｋ−
１〕を入力データｘ〔ｋ＋１〕に加算して、その加算結
果ｘ〔ｋ＋１〕＋α_０ ^２・ｑ〔ｋ−１〕を図３の（ｅ）
のように出力し、以後同様に順次入力されるデータ、ｘ
〔ｋ＋３〕、ｘ〔ｋ＋５〕、…に対して、ｘ〔ｋ＋３〕
＋α_０ ^２・ｑ〔ｋ＋１〕、ｘ〔ｋ＋５〕＋α_０ ^２・ｑ
〔ｋ＋３〕、…を出力する。

【００４１】なお、ここでは、演算回路３１ｂ、３１ｃ
の入力データに対する演算処理に必要な時間をＴｄとす
る。

【００４２】この２つの演算回路３１ｂ、３１ｃの出力
を受けた出力選択回路３１ｄは、データ振分回路３１ａ
によってデータが入力されたタイミングから少なくとも
Ｔｄ時間遅れたタイミングで選択する出力を交互に切り
換える。

【００４３】このため、出力選択回路３１ｄからは図３
の（ｆ）のように、 ｑ〔ｋ〕＝ｘ〔ｋ〕＋α_０ ^２・ｑ〔ｋ−２〕、 ｑ〔ｋ＋１〕＝ｘ〔ｋ＋１〕＋α_０ ^２・ｑ〔ｋ−１〕、 ｑ〔ｋ＋２〕＝ｘ〔ｋ＋２〕＋α_０ ^２・ｑ〔ｋ〕、 ｑ〔ｋ＋３〕＝ｘ〔ｋ＋３〕＋α_０ ^２・ｑ〔ｋ＋１〕、 ｑ〔ｋ＋４〕＝ｘ〔ｋ＋４〕＋α_０ ^２・ｑ〔ｋ＋２〕、 ｑ〔ｋ＋５〕＝ｘ〔ｋ＋５〕＋α_０ ^２・ｑ〔ｋ＋３〕、 …… の順にデータがサンプリング周波数ｆｓで出力される。

【００４４】この第１演算部３１の入力データ列に対す
る出力データ列は、前記第１演算部２１と同じである
が、第１演算部３１では、２つの演算回路３１ｂ、３１
ｃの演算処理は、データが入力されてから次のデータか
ら入力されるまでの間、即ち、サンプリング周期の２倍
の時間が経過するまでに行えばよいので、サンプリング
周波数が高くても従来のデバイスで対応できる。

【００４５】したがって、図４に示すジッタ測定器４０
にこのディジタルハイパスフィルタ３０を用いれば、従
来の２倍のサンプリング周波数でのジッタ測定が可能と
なる。

【００４６】次に、本発明の他の実施の形態を説明す
る。前記図１に示したディジタルハイパスフィルタ２０
の第１演算部２１では、２次の遅延を受けたデータに係
数α_０ ^２を乗算し、また、第３演算部２３では、１次の
遅延を受けたデータに係数α_０を乗算している。

【００４７】前記したように、 α_０＝（ｐ−１）／（ｐ＋１） ｐ＝１／ｔａｎ（πｆｃ／ｆｓ） であり、サンプリング周波数ｆｓは、低域遮断周波数ｆ
ｃにπを乗じた値より格段に大きいから、値ｐは１より
格段に大きい。

【００４８】したがって、係数α_０、α_０ ^２の値は１よ
り小で且つ１に非常に近い値（例えば０．９９９９９
９）であって、この係数を浮動小数演算する場合、実数
部の桁数が多くなり、乗算処理に時間がかかる。

【００４９】本発明では、次の近似を用いることでこの
乗算処理を高速化している。即ち、α_０＝１−β_０と置
換すると、β_０は０に非常に近い値（例えば０．０００
００１）であり、この値の実数部の桁数は非常に少なく
て済む。

【００５０】また、 α_０ ^２＝（１−β_０）^２ ＝１−２β_０＋β_０ ^２ となるが、前記したようにβ_０は０に非常に近い値であ
るから、 １−２β_０≫β_０ ^２ となり、 α_０ ^２≒１−２β_０ と近似することができる。

【００５１】上記置換および近似を用いて、前記図１の
ディジタルハイパスフィルタ２０の第１演算部２１と第
３演算部２３の乗算処理部を変形することで、図５のデ
ィジタルハイパスフィルタ５０を得ることができる。

【００５２】このディジタルハイパスフィルタ５０の第
１演算部５１は、加算器５１ａ、２つの遅延器５１ｂ、
５１ｃ、乗算器５１ｄおよび減算器５１ｅによって構成
され、加算器５１ａの出力に遅延器５１ｂ、５１ｃによ
って２次の遅延を与え、その遅延出力に対して乗算器５
１ｄで係数２β_０を乗算し、減算器５１ｅによって遅延
出力から乗算結果を減じて加算器５１ａに帰還してい
る。

【００５３】この第１演算部５１は、伝達関数１／（１
−α_０ ^２ｚ^−２）のα_０ ^２部分を前記近似値（１−２β
_０）に置き換えて構成したものである。

【００５４】また、第３演算部５３は、加算器５３ａ、
遅延器５３ｂ、乗算器５３ｃおよび減算器５３ｄによっ
て構成され、入力データに遅延器５３ｂによって１次の
遅延を与え、その遅延出力に対して乗算器５３ｃで係数
β_０を乗算し、減算器５３ｄによって遅延出力から乗算
結果を減じて加算器５３ａに入力している。

【００５５】この第３演算部５３は、伝達関数（１＋α
_０ｚ^−１）のα_０部分を（１−β_０）に置き換えて構成
したものである。

【００５６】このように１に近い係数α_０、α_０ ^２の乗
算処理を、０に近い係数β_０、２β _０の乗算処理に変形
したので、この第１演算部５１、第３演算部５３の処理
を格段に高速化でき、ディジタルハイパスフィルタ５０
全体の処理速度が高くなり、このディジタルハイパスフ
ィルタ５０を前記図４に示したジッタ測定器４０のディ
ジタルハイパスフィルタ３０の代わりに用いることがで
きる。

【００５７】また、上記置換および近似を用いて、前記
図２のディジタルハイパスフィルタ３０の第１演算部３
１を変形し、また、第３演算部２３を図５のディジタル
ハイパスフィルタ５０の第３演算部５３に置き換えるこ
とで、図６のディジタルハイパスフィルタ３０′を得る
ことができる。

【００５８】このディジタルハイパスフィルタ３０′の
第１演算部３１′では、２つの演算回路３１ｂ、３１ｃ
に減算器３９を追加し、遅延器３７の出力を受けた乗算
器３８が係数α_０ ^２に代わって２β_０の乗算を行い、減
算器３９が遅延器３７の出力から乗算器３８の出力を減
算し、その減算結果を加算器３７に帰還するように構成
している。

【００５９】このように構成したディジタルハイパスフ
ィルタ３０′では、第１演算部３１′の処理速度をさら
に高速化でき、また第３演算部５３も高速化されている
ので、このディジタルハイパスフィルタ３０′を前記図
４に示したジッタ測定器４０のディジタルハイパスフィ
ルタ３０の代わりに用いることで、そのジッタ測定器４
０の処理速度をさらに高速化できる。

【００６０】上記説明は、入力されるデータ列に対して
伝達関数１／（１−Ａｚ^−２）で表される演算を行う演
算部を含むディジタルハイパスフィルタおよびこれを用
いたジッタ測定器について説明したが、本発明は、入力
されるデータ列に対してより高次の伝達関数１／（１−
Ａｚ^−Ｎ）（Ｎは正の整数）で表される演算を行う演算
部を含むディジタルハイパスフィルタおよびこれを用い
たジッタ測定器に対して適用することができる。

【００６１】即ち、伝達関数１／（１−Ａｚ^−Ｎ）を実
現するための一般的な構成は、図７に示す演算部６０よ
うに、加算器６１の出力を遅延器６２（１）〜６２
（Ｎ）によってＮ次遅延し、その遅延出力に乗算器６３
によって係数Ａを乗算し、その乗算結果を加算器６１に
帰還する構成となるが、これを図８に示す演算部７０の
ように、入力されるデータ列をデータ振分回路７１によ
ってそのサンプリング周期でＮ組の演算回路７２（１）
〜７２（Ｎ）に振り分けて入力し、そのＮ組の演算回路
７２（１）〜７２（Ｎ）の出力を、出力選択回路７３に
よってデータが振り分けられた順に選択して出力するよ
うに構成する。

【００６２】ここで、各演算回路７２（１）〜７２
（Ｎ）は同一構成で、前記ディジタルハイパスフィルタ
３０の演算回路３１ｂ、３１ｃと同様に、データ振分回
路７１から振り分けられたデータと帰還データとを加算
する加算器３６と、加算器３６の出力を１次遅延する遅
延器３７と、遅延器３７の出力に係数Ａを乗算し、その
乗算結果を帰還データとして加算器３６に入力する乗算
器３８とによって構成される。

【００６３】このように構成した演算部７０では、各演
算回路７２（１）〜７２（Ｎ）が演算部７０に入力され
るデータの入力レートの１／Ｎの処理速度で乗算処理を
それぞれ行えばよいので、低速なデバイスでも高速な入
力レートに対応できる。

【００６４】また、前記説明では、１に近いフィルタ係
数α_０、α_０ ^２の乗算処理を行う乗算処理部を含むディ
ジタルハイパスフィルタに対して前記した近似演算を用
いてその演算処理を高速化していたが、この近似演算に
よる高速化は、さらに高次の係数についても適用でき
る。

【００６５】即ち、係数Ｂのべき乗Ｂ^Ｍの乗算処理を行
う場合で、例えばＭを３とすると、前記同様に、Ｂ＝１
−Ｃと置換したとき、 Ｂ^３＝（１−Ｃ）^３ ＝１−３Ｃ＋３Ｃ^２−Ｃ^３ となるが、１−３Ｃ≫３Ｃ^２−Ｃ^３であるので、 Ｂ^３≒１−３Ｃ と近似できる。

【００６６】同様にＭ＝４、５、６、…に対しても、 Ｂ^４≒１−４Ｃ Ｂ^５≒１−５Ｃ Ｂ^６≒１−６Ｃ …… が成立する。

【００６７】したがって、Ｂ^Ｍの乗算処理を行う演算回
路を図９に示す演算回路８０のように、入力データに係
数ＭＣを乗算する乗算器８１と、入力データから乗算器
８１の出力を減算する減算器８２によって構成すること
ができ、このように構成することで、乗算の桁数を減ら
すことができ、演算速度を高くできる。

【００６８】なお、この置換による乗算処理の高速化
は、前記した第４演算部２４に対しても行うことが可能
である。

【００６９】即ち、第４演算部２４では、係数ｇ_０の乗
算処理を行っているが、前記したように、ｇ_０＝ｐ／
（ｐ＋１）であり、前記したように、値ｐは１に比べて
非常に大きいから、係数ｇ_０表の値は１より小で１に非
常に近い値である。

【００７０】したがって、前記同様にｇ_０＝１−Ｃと置
換し、Ｍ＝１とした演算回路８０によって第４演算部２
４を置き換えることで、この乗算処理を高速化できる。

【００７１】また、この置換による乗算処理の高速化は
図１１で示した従来のディジタルハイパスフィルタ１６
の乗算器１６ｄ、１６ｅによる乗算処理にも適用でき
る。

【００７２】

【発明の効果】以上説明したように、本発明の請求項１
のディジタルハイパスフィルタは、入力されるデータ列
に対して伝達関数１／（１−Ａｚ^−Ｎ）（Ｎは正の整
数）で表される演算を行う演算部を含むディジタルハイ
パスフィルタの演算部を、入力データと帰還データとを
加算する加算器と、該加算器の出力を１次遅延する遅延
器と、該遅延器の出力に係数Ａを乗算し、その乗算結果
を前記帰還データとして前記加算器に入力する乗算器と
からなるＮ組の演算回路と、演算部に入力されるデータ
列を該データ列の入力レートと等しい周期で前記Ｎ組の
演算回路の加算器に振り分けるデータ振分回路と、前記
Ｎ組の演算回路の各加算器の出力を前記入力レートと等
しい周期で前記データ振り分け順に選択して出力する出
力選択回路とによって構成している。

【００７３】このため、各演算回路はデータの入力レー
トの１／Ｎの速度で演算処理を行えばよく、低速なデバ
イスで高速に入力されるデータに対するフィルタリング
処理が可能となる。

【００７４】また、本発明の請求項２のディジタルハイ
パスフィルタは、入力されるデータ列に対し１に近い係
数Ｂのべき乗Ｂ^Ｍ（Ｍは整数）の乗算処理を行う乗算処
理部を含むディジタルハイパスフィルタの乗算処理部
を、該乗算処理部に入力されるデータ列にＢ＝１−Ｃを
満たす値ＣのＭ倍を乗算する乗算器と、前記入力される
データ列から前記乗算器の出力を減算し、その減算結果
を該乗算処理部の演算結果として出力する減算器とによ
って構成して近似計算を行っている。

【００７５】このため、係数の乗算処理を少ない桁数で
行うことができ、演算を高速化できる。

【００７６】また、本発明の請求項３のジッタ測定器
は、入力された被測定信号と参照信号との位相差を誤差
信号として検出し、該誤差信号を所定のサンプリング周
期でサンプリングしてディジタル変換し、該ディジタル
変換した誤差信号を、入力されるデータ列に対して伝達
関数１／（１−Ａｚ^−Ｎ）（Ｎは正の整数）で表される
演算を行う演算部を含むディジタルハイパスフィルタに
入力し、該ディジタルハイパスフィルタを通過した誤差
信号に基づいて前記被測定信号のジッタ量を検出するジ
ッタ測定器において、前記ディジタルハイパスフィルタ
の前記演算部を、入力データと帰還データとを加算する
加算器と、該加算器の出力を１次遅延する遅延器と、該
遅延器の出力に係数Ａを乗算し、その乗算結果を前記帰
還データとして前記加算器に入力する乗算器とからなる
Ｎ組の演算回路と、該演算部に入力されるデータ列を前
記サンプリング周期で前記Ｎ組の演算回路の加算器に振
り分けるデータ振分回路と、前記Ｎ組の演算回路の各加
算器の出力を前記サンプリング周期で前記データ振り分
け順に選択して出力する出力選択回路とによって構成し
ている。

【００７７】このため、ディジタルハイパスフィルタの
各演算回路はサンプリング周波数の１／Ｎの速度で演算
処理を行えばよく、低速なデバイスで高速に入力される
ジッタ信号成分に対するフィルタリング処理が可能とな
り、ジッタをその高い周波数成分まで正確に抽出でき
る。

【００７８】また、本発明の請求項４のジッタ測定器
は、入力された被測定信号と参照信号との位相差を誤差
信号として検出し、該誤差信号を所定のサンプリング周
期でサンプリングしてディジタル変換し、該ディジタル
変換した誤差信号を、入力されるデータ列に対し１に近
い係数Ｂのべき乗Ｂ^Ｍ（Ｍは整数）の乗算処理を行う乗
算処理部を含むディジタルハイパスフィルタに入力し、
該ディジタルハイパスフィルタを通過した誤差信号に基
づいて前記被測定信号のジッタ量を検出するジッタ測定
器において、前記ディジタルハイパスフィルタの前記乗
算処理部を、該乗算処理部に入力されるデータ列にＢ＝
１−Ｃを満たす値ＣのＭ倍を乗算する乗算器と、前記入
力されるデータ列から前記乗算器の出力を減算し、その
減算結果を該乗算処理部の演算結果として出力する減算
器とによって構成して近似計算を行っている。

【００７９】このため、ディジタルハイパスフィルタの
乗算処理の桁数を少なくでき、低速なデバイスで高速に
入力されるジッタ信号成分に対するフィルタリング処理
が可能となり、ジッタをその高い周波数成分まで正確に
抽出できる。

【図面の簡単な説明】

【図１】本発明の基本となるディジタルハイパスフィル
タの構成を示す図

【図２】実施形態のディジタルハイパスフィルタの構成
を示す図

【図３】実施形態の動作を説明するためのタイミング図

【図４】実施形態のディジタルハイパスフィルタを用い
たジッタ測定器を示すブロック図

【図５】実施形態のディジタルハイパスフィルタの変形
例を示す図

【図６】実施形態のディジタルハイパスフィルタの変形
例を示す図

【図７】ディジタルハイパスフィルタの演算部の一部を
示す図

【図８】本発明の実施形態のディジタルハイパスフィル
タの演算部の一部を示す図

【図９】本発明の実施形態のディジタルハイパスフィル
タの演算部の一部を示す図

【図１０】従来のジッタ測定器の構成を示すブロック図

【図１１】従来のジッタ測定器に用いられているディジ
タルハイパスフィルタの構成を示す図

【符号の説明】

１１ 位相比較器 １２ 分周器 １３ 第１のローパスフィルタ １４ 電圧制御発振器 １５ Ａ／Ｄ変換器 １７ 第２のローパスフィルタ １８ ジッタ量検出器 ２０、３０、３０′、５０ ディジタルハイパスフィル
タ ２１ 第１演算部 ２２ 第２演算部 ２２ａ 減算器 ２２ｂ 遅延器 ２３ 第３演算部 ２３ａ 加算器 ２３ｂ 遅延器 ２３ｃ 乗算器 ２４ 第４演算部 ２４ａ 乗算器 ３１、３１′、５１ 第１演算部 ３１ａ、７１ データ振分回路 ３１ｂ、３１ｃ、７２ 演算回路 ３１ｄ、７３ 出力選択回路 ３６ 加算器 ３７ 遅延器 ３８ 乗算器 ３９ 減算器 ５１ａ 加算器 ５１ｂ、５１ｃ 遅延器 ５１ｄ 乗算器 ５１ｅ 減算器 ５３ａ 加算器 ５３ｂ 遅延器 ５３ｃ 乗算器 ５３ｄ 減算器 ７０ 演算部 ８０ 乗算処理部 ８１ 乗算器 ８２ 減算器

Claims (4)

【特許請求の範囲】
1. 【請求項１】入力されるデータ列に対して伝達関数１／
   （１−Ａｚ^−Ｎ）（Ｎは正の整数）で表される演算を行
   う演算部（３１）を含むディジタルハイパスフィルタに
   おいて、 前記演算部が、 入力データと帰還データとを加算する加算器（３６）
   と、該加算器の出力を１次遅延する遅延器（３７）と、
   該遅延器の出力に係数Ａを乗算し、その乗算結果を前記
   帰還データとして前記加算器に入力する乗算器（３８）
   とからなるＮ組の演算回路（３１ｂ、３１ｃ）と、 該演算部に入力されるデータ列を該データ列の入力レー
   トと等しい周期で前記Ｎ組の演算回路の加算器に振り分
   けることによって前記入力データとして前記加算器に入
   力せしめるデータ振分回路（３１ａ）と、 前記Ｎ組の演算回路の各加算器の出力を前記入力レート
   と等しい周期で前記データ振り分け順に選択して出力す
   る出力選択回路（３１ｄ）とによって構成されているこ
   とを特徴とするディジタルハイパスフィルタ。
2. 【請求項２】入力されるデータ列に対し１に近い係数Ｂ
   のべき乗Ｂ^Ｍ（Ｍは整数）の乗算処理を行う乗算処理部
   （８０）を含むディジタルハイパスフィルタにおいて、 前記乗算処理部を、 該乗算処理部に入力されるデータ列にＢ＝１−Ｃを満た
   す値ＣのＭ倍を乗算する乗算器（８１）と、 前記入力されるデータ列から前記乗算器の出力を減算
   し、その減算結果を該乗算処理部の演算結果として出力
   する減算器（８２）とによって構成し、近似計算するこ
   とを特徴とするディジタルハイパスフィルタ。
3. 【請求項３】入力された被測定信号と参照信号との位相
   差を誤差信号として検出し、該誤差信号を所定のサンプ
   リング周期でサンプリングしてディジタル変換し、該デ
   ィジタル変換した誤差信号を、入力されるデータ列に対
   して伝達関数１／（１−Ａｚ ^−Ｎ）（Ｎは正の整数）で
   表される演算を行う演算部（３１）を含むディジタルハ
   イパスフィルタ（３０）に入力し、該ディジタルハイパ
   スフィルタを通過した誤差信号に基づいて前記被測定信
   号のジッタ量を検出するジッタ測定器において、 前記ディジタルハイパスフィルタの前記演算部が、 入力データと帰還データとを加算する加算器（３６）
   と、該加算器の出力を１次遅延する遅延器（３７）と、
   該遅延器の出力に係数Ａを乗算し、その乗算結果を前記
   帰還データとして前記加算器に入力する乗算器（３８）
   とからなるＮ組の演算回路（３１ｂ、３１ｃ）と、 該演算部に入力されるデータ列を前記サンプリング周期
   で前記Ｎ組の演算回路の加算器に振り分けることによっ
   て前記入力データとして前記加算器に入力せしめるデー
   タ振分回路（３１ａ）と、 前記Ｎ組の演算回路の各加算器の出力を前記サンプリン
   グ周期で前記データ振り分け順に選択して出力する出力
   選択回路（３１ｄ）とによって構成されていることを特
   徴とするディジタルハイパスフィルタを用いたジッタ測
   定器。
4. 【請求項４】入力された被測定信号と参照信号との位相
   差を誤差信号として検出し、該誤差信号を所定のサンプ
   リング周期でサンプリングしてディジタル変換し、該デ
   ィジタル変換した誤差信号を、入力されるデータ列に対
   し１に近い係数Ｂのべき乗Ｂ ^Ｍ（Ｍは整数）の乗算処理
   を行う乗算処理部（８０）を含むディジタルハイパスフ
   ィルタに入力し、該ディジタルハイパスフィルタを通過
   した誤差信号に基づいて前記被測定信号のジッタ量を検
   出するジッタ測定器において、 前記ディジタルハイパスフィルタの前記乗算処理部を、 該乗算処理部に入力されるデータ列にＢ＝１−Ｃを満た
   す値ＣのＭ倍を乗算する乗算器（８１）と、 前記入力されるデータ列から前記乗算器の出力を減算
   し、その減算結果を該乗算処理部の演算結果として出力
   する減算器（８２）とによって構成し、近似計算するこ
   とを特徴とするディジタルハイパスフィルタを用いたジ
   ッタ測定器。