KR100438586B1 - 직교진폭변조 수신기 - Google Patents

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Abstract

본 발명은 디지털 티브이의 케이블방송 수신을 위한 직교진폭변조(QAM)수신기의 성능을 향상시키는 기술에 관한 것이다. 이러한 본 발명은, 현재 스텝의 I신호에서 2스텝 지연된 I신호를 감산하고 그 결과치를 1스텝 지연된 I신호와 곱한 후, 이와 동일한 과정을 통해 획득된 Q신호와 더하고, 그 결과치를 1스텝 지연시켜 타이밍 에러 검출신호로 출력하는 타이밍 에러 검출기(609A)와; 상기 타이밍 에러 검출기(609A)의 출력신호를 다운 샘플링하는 다운 샘플러(609B)와; 상기 다운 샘플러(609B)의 출력신호를 근거로 타이밍 에러 평균값을 계산하는 평균값 연산기(609C)와; 채널의 환경변화에 관계없이 상기 평균값 연산기(609C)에서 출력되는 타이밍 에러 평균값을 관찰하여 일정 레벨 이내에 존재하면 락킹된 것으로 판단하여 타이밍 락 신호를 출력하는 비교 판단부(609D)에 의해 달성된다.

Description

직교진폭변조 수신기{RECEIVER FOR QAM}
본 발명은 디지털 티브이의 케이블방송 수신을 위한 직교진폭변조(QAM)수신기의 성능을 향상시키는 기술에 관한 것으로, 특히 타이밍 에러 검출기를 이용하여 타이밍 락 디텍터(timing lock derector)를 설계하여 직교진폭변조 수신기의 성능을 향상시킬 수 있도록 한 직교진폭변조 수신기에 관한 것이다.
일반적으로, 고선명 티브이(HD TV)의 전송 시스템은 약 20Mbps 이상의 높은 전송율을 가지는 데이터를 제한 대역 6MHz로 전송하기 때문에 비교적 대역 효율이 양호한 변조방식이 요구된다. QAM(QAM: Quadrature Amplitude Modulation) 방식은 2차원 성상도(Constellation) 상에서 신호 집결도를 최대로 높일 수 있는 장점이 있는 반면에, 신호를 IP(In-Phase)와 Q(Quadrature-Phase) 신호로 나누어 전송하기 때문에 I신호만 전송하는 VSB(VSB: Vestigial Side Band) 방식에 비하여 구현하기 어려운 단점이 있다.
종래 기술에 의한 QAM 수신기를 도 1에 나타내었다. 아날로그 수신부(Analog Front-End)(101)는 튜너를 통해 고주파신호(RF)를 수신하여 중간주파수(IF) 신호로 변환하고, 이 변환된 아날로그 신호를 디지털신호로 변환하여 복조부로 전달하는 기능을 수행한다. 상기 복조부는 타이밍과 캐리어를 복구하는 동기 검출부(102), 채널 왜곡을 보상하는 채널 등화기(103), 코딩 이득을 이용하여 에러를 보정하는 채널 부호화기(104)로 이루어진다.
상기 동기검출부(102)는 타이밍을 복구하는 타이밍 복원기와 캐리어를 복원하는 캐리어 복원기로 이루어지는데, 복조부로 입력되는 디지털신호는 긴 루프를 이루는 캐리어 복원기에 의해 기저대역(baseband)으로 내려진다. 상기 기저대역으로 내려진 신호에 대해 클럭 복구작업을 수행하게 되는데, 재표본화기(resampler)를 이용한 클럭 복구 방식의 경우 고정 주파수로 A/D변환을 수행하고, 모든 클럭 복구 동작을 재표본화기에서 수행하는 방식이기 때문에 변환기 외의 아날로그 소자를 필요로 하지 않아 구현이 간단하고 소자 잡음을 없앨 수 있으며, PLL의 루프 필터를 디지털 방식으로 구현하게 되므로 클럭 복구 시스템의 수렴 특성을 결정하는 루프 대역폭을 조절하기가 용이하다.
또한, 첫 번째 중간주파수(44MHz)에서 두 번째 중간주파수로 주파수 변환을 위해 필요했던 아날로그 믹서를 사용하지 않고, 첫 번째 중간 주파수 대역의 입력신호를 바로 고정 주파수의 A/D변환기를 통해 디지털신호로 변환한 후 그 사상 스펙트럼을 이용하여 중간주파수 대역으로 내리는 방식(Direct sampling)을 사용할 수 있는 장점이 있다. 마지막으로, 통합 시스템에서의 클럭 복구에 있어서 재표본화기의 제어기만을 여러 가지 심볼 클럭을 지원할 수 있도록 만들어 주면 되므로, 달리 특별한 소자의 추가를 필요로 하지 않는다.
재표본화기를 이용한 클럭 복구, 타이밍 복구는 도 2와 같은 루프를 통해 이루어진다. 재표본화기(201)는 보간기(interpolator)와 보간 제어기(NCO: Number Controlled Oscillator)로 이루어지는데, 이 보간기는 A/D변환되는 디지털 샘플을 입력받아 보간 제어기(207)로부터 입력되는 오프셋 값을 이용하여 샘플과 샘플 사이의 값을 보간하여 출력한다. 상기 보간 제어기(207)는 루프 필터(206)를 통한 클럭 오차값을 이용하여 심볼 클럭을 추정해서 현재의 A/D 샘플과 실제 심볼 샘플과의 시간 차이를 계산하고, 그 차이값인 오프셋을 상기 재표본화기(201)에 넘겨주는 역할을 수행한다.
상기 재표본화기(201)를 통과한 데이터는 정합필터(202)를 통한 후 전치 필터(204), 타이밍 에러 검출기(205), 루프필터(206)를 통해 상기 보간 제어기(207)로 입력되는 피드백 루프를 형성하게 된다. 여기서, 상기 전치 필터(204)는 타이밍 정보가 있는 스펙트럼 에지 부분을 필터링하는데, 2탭 IIR(IIR: Infinite Impulse Response)로 이루어진다. 상기 전치 필터(204)를 통과한 데이터는 가드너(Gardner) 방식의 타이밍 추출 알고리즘을 이용한 타이밍 에러 검출기(205)에 전달되어 여기서 타이밍 에러가 생성된다. 이와 같은 방식은 반송파 동기가 완료되지 않은 상태 즉, 위상 에러가 존재하는 경우에도 타이밍 검출기 특성에 의하여 위상 에러가 소거된다. 결국, 반송파 복구부로부터의 효과가 무시되므로 반송파 복구부와 병행하여 타이밍 포착이 진행되는 장점이 있다.
QAM 전송 시스템에서는 I,Q 채널 모두에서 타이밍 정보를 구할 수 있으므로 두 채널 각각에서 구한 타이밍 에러를 합해서 루프필터(206)로 보낸다. 심볼 동기화 회로는 PLL 구조를 갖는데, 타이밍 에러 검출기(205) 다음에 저역필터 역할을 하는 루프필터(206)는 필수적이다. 상기 루프 필터(206) 내의 적분기의 수가 PLL의 차수를 결정하게 되는데, 대개의 경우 추적 능력이나 시스템의 안정도를 고려하여 2차 정도의 PLL을 선택한다. 이때, 루프 필터(206)는 하나의 적분기를 구비하게 되는데, 이의 라플라스 변환 모델은 다음의 [수학식1]로 표현된다.
상기 루프필터의 계수 K1,K2가 루프필터(206)의 특성을 결정하고 더 나아가 전체 PLL 루프의 특성을 결정한다. 상기 K1,K2 값이 크면 시스템의 수렴 특성이 빨라지는 대신 타이밍 지터가 커질 수 있다. 반대로, 상기 K1,K2 값이 작은 경우 수렴 속도가 느려지는 대신 안정적인 특성을 보여준다.
따라서, 타이밍 복구가 진행되는 초기에는 상기 K1,K2 값을 크게 하여 빨리 수렴하도록 하고, 어느 정도 타이밍 복구가 완료되었을 때 그 K1,K2 값을 줄여 타이밍 지터를 안정적으로 완전하게 포착할 수 있도록 한다. 이때, 반드시 필요한 것이 TLD(TLD: Timing Lock Detector)로서 타이밍 특성이 수렴하였을 때, 타이밍 락(Timing lock) 신호를 출력함으로써 루프 밴드폭을 조정하는데 결정적인 역할을 하게 된다. 또한, 결정 궤환 등화기(Decision-Feedback Equalizer)에서 상기 타이밍 락 신호로 등화기의 필터를 조정하는 역할을 수행한다.
잡음이 없는 이상적인 채널을 가정하면, 심볼 레이트로 샘플링한 수신 신호는 클럭 복구가 완료되었을 때 항상 0이 아닌 값으로 나타난다. 신호 성상도를 중심으로 윈도우(window)를 정의했을 때, 수신 신호가 이 윈도우 내에 있는 경우를 카운트하여 미리 정의된 드레쉬홀드 값보다 작을 경우 락이 이루어졌다고 판단하고, 반대의 경우 언락으로 판단한다.
기존의 타이밍 락 디텍터의 코사인 커브를 도 3에 나타내었다. 여기에 나타난 바와 같이, 타이밍 에러 검출기(205)가 안정된 평형 상태에 도달했을 때 클럭 동기화부가 락되었다고 하며, 타이밍 락 디텍터의 평균 출력값은 최대값을 유지한다. 반대로 상기 클럭 동기화부가 언락되었을 때, 타이밍 에러는 증가하고 락 디텍터의 평균 출력값은 0을 나타낸다. 따라서, 클럭 동기화부의 락 판별 여부는 락 디텍터의 평균 출력값을 비교함으로써 가능하게 된다.
도 4는 상기 타이밍 락 디텍터의 구조를 나타낸 것이다. 락 디텍터(401)의 출력 평균을 구하여 일정한 드레쉬홀드값을 초과할 때 락신호를 출력하고, 그 드레쉬홀드값 이하에 있을 때에는 언락신호를 출력한다. 물론, 내부에 컨피던스 카운터(confidence counter)로 신뢰성을 확보한다. 상기 락 디텍터(401)는 다음의 [수학식2]로 표현되고, 이의 구조는 도 5와 같다.
이때, 평균을 취하는 심볼의 수에 따라 신뢰성에 영향을 미칠 수 있는데, 심볼의 수가 커질수록 안정적으로 락신호를 검출한다. 그러나, 심볼의 수가 너무 커지면 루프필터(206)의 밴드폭 튜닝(Bandwidth tuning)이 늦어져 타이밍 복구의 수렴속도를 떨어뜨리므로 적당한 트레이드 오프(Trade-off)가 필요하다. 이렇게 해서 8192 심볼로 평균을 취하였다.
그러나, 종래의 직교진폭변조 수신기에 있어서는 타이밍 복원부의 특성상 QAM 수신 시스템의 전체적인 성능을 향상시키는데 부족함이 있고, 둥화기와 캐리어 복원부가 안정된 상태로 동작되지 않아 성능을 개선하는데 어려움이 있었다.
따라서, 본 발명의 목적은 최적화된 타이밍 복원부를 새롭게 설계하여 QAM 수신기 시스템 전체의 성능을 향상시키고, 타이밍 락 신호를 정확하게 추출하여 등화기와 캐리어 복원기의 안정된 동작을 보장하는 직교진폭변조 수신기를 제공함에 있다.
도 1은 종래 기술에 의한 QAM 수신 시스템의 블록도.
도 2는 종래 기술에 의한 타이밍 복원 루프의 블록도.
도 3은 종래 기술에 의한 타이밍 락 디텍터의 코사인 커브 그래프.
도 4는 종래 기술에 의한 타이밍 락 디텍터의 블록도.
도 5는 도 4에서 락 디텍터의 상세 블록도.
도 6은 본 발명이 적용되는 부위를 보인 QAM 수신 시스템의 전처리부의 블록도.
도 7은 본 발명에 의한 타이밍 에러 검출기의 S-커브 그래프.
도 8은 본 발명에 의한 타이밍 락 디텍터의 블록도.
도 9는 도 8에서 타이밍 에러 검출기의 상세 블록도.
도 10은 도 8에서 평균값 연산기의 상세 블록도.
도 11은 도 8에서 비교 판단부의 상세 블록도.
도 12는 타이밍 에러의 특성 그래프.
도 13은 타이밍 에러 검출기의 평균값 출력 특성을 보인 그래프.
*** 도면의 주요 부분에 대한 부호의 설명 ***
601 : A/D변환기 602A,606 : 지연기
602B : 힐버트 변환 필터 603 : 복소수 곱셈기
604 : 재표본화기 605 : 정합필터
607 : 등화기 608A,608B : 전치 필터
609A : 타이밍에러 검출기 609B : 다운샘플러
609C : 평균값 연산기 609D : 비교 판단부
610 : 루프필터 611 : 보간제어기
도 8은 본 발명에 의한 타이밍 락 디텍터의 일실시 구현예를 보인 블록도로서 이에 도시한 바와 같이, 현재 스텝의 I신호에서 2스텝 지연된 I신호를 감산하고 그 결과치를 1스텝 지연된 I신호와 곱한 후, 이와 동일한 과정을 통해 획득된 Q신호와 더하고, 그 결과치를 1스텝 지연시켜 출력하는 방식으로 타이밍 에러를 검출하는 타이밍 에러 검출기(609A)와; 상기 타이밍 에러 검출기(609A)의 출력신호를 2배로 다운 샘플링하는 다운 샘플러(609B)와; 상기 다운 샘플러(609B)의 출력신호를 근거로 타이밍 에러 평균값을 계산하는 평균값 연산기(609C)와; 채널의 환경변화에 관계없이 상기 평균값 연산기(609C)에서 출력되는 타이밍 에러 평균값을 관찰하여 일정 레벨 이내에 존재하면 락킹된 것으로 판단하여 타이밍 락 신호를 출력하는 비교 판단부(609D)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 6, 도 도 7, 도 9 내지 도 13을 참조하여 상세히 설명하면 다음과 같다.
먼저, 도 6은 직교진폭변조(QAM) 시스템에서 FEC와 캐리어 복원 루프를 제외한 복조기를 나타낸 것이다. 즉, 본 발명의 요지 부분에 해당하는 도 8의 적용 부위를 보인 복조기의 블록도이다.
A/D변환기(601) 앞단의 아날로그 수신부(Analog Front-End)에서 두 번째 중간주파수(6MHz)로 다운된 신호가 출력되고, 이 A/D변환기(601)는 그 다운된 신호를 입력받아 25MHz의 샘플링 레이트로 데이터를 샘플링한다.
상기 샘플링된 신호를 25MHz의 클럭신호를 기반으로 I와 Q신호를 분리하게 되는데, 이때, Q신호를 생성하기 위해 힐버트 변환 필터(602B)를 이용한다. 상기 I,Q신호와 등화기(607)의 후단에서 시작된 캐리어 복원 루프(carrier recovery loop) 신호 출력을 곱해서 6MHz 신호를 기저대역(base band)의 신호로 다운시킨다.
여기서, 상기 캐리어 복원 루프의 출력신호는 보간 제어기(NCO: Number Controlled Oscillator)(611)의 출력신호로서 6MHz와 캐리어 복원 루프에서 계산된 반송파 오프셋(carrier frequency offset)의 합으로 결정된 신호이다.
재표본화기(604)는 상기 기저대역의 신호로 재표본화(resampling)를 수행하는데, 이 역시 타이밍 복원 루프의 출력으로 계산된 타이밍 오프셋과 각각의 QAM 모드(64/256)에 상응되는 샘플링 레이트와 고정된 클럭 레이트의 비율을 더한 값으로 FIR 필터의 보간 시점을 결정해 주어 실제 심볼 레이트의 4배(64 QAM: 20.2276MHz, 256 QAM: 21.442MHz )의 주파수를 갖게 한다. 이 출력값으로 정합필터(605)가 정합 필터링을 수행하여 기저대역의 펄스 쉐이핑을 완성하고, 이것을 심볼 레이트로 다운시켜 등화기(607)에서 등화기능을 수행한다.
상기 등화기(607) 후단에서 캐리어 복원 루프가 시작되어 페이즈스플리터(phase solitter) 후단에서 반송파 오프셋을 곱해주고, 잔류 캐리어 페이즈 지터를 없애기 위해 짧은 루프(short loop)를 생성하여 등화 후 틀어져 있는 위상을 보상하는 위상 검출기가 존재한다. 이와 같은 과정을 통해 복조과정을 완료하고, FEC에서 채널 에러정정을 수행하여 수신단이 구축된다.
여기서, 타이밍 복원과정이 완료된 후 상기 등화기(607)와 반송파 복원 루프를 동작시키는 것이 중요한데, 만약 타이밍 복원과정이 완료되지 않은 상태로 등화기(607)와 반송파 복원 루프를 동작시키면 반송파 롱 루프(long loop)가 갖는 피드백 특성으로 인하여 데이터 수집(acquisition)에 치명적인 결함을 나타낸다.
타이밍 에러가 정정되지 않은 데이터가 계속 밀려 들어갈 경우 다중경로 채널과 같은 열악한 환경에서 리세트시키고 복조를 수행할 때 상기 등화기(607)가 로컬 루프에 빠져버리는 현상이 발생하고, 이로 인하여 반송파 복원 루프도 안정을 찾지 못하게 된다. 이런 악순환이 반복되어 데이터 수집 특성이 상당히 떨어지게 된다. 일단 수집된 후에는 트랙킹 특성이 아무리 우수해도 결국은 시스템이 커다란 약점을 안게 되는 셈이 된다.
상기한 바와 같이 이러한 문제점을 해결하기 위하여 타이밍 복원 동작이 완료될 때까지 등화기와 반송파 복원 루프의 동작을 억제시킨다. 실제 FPGA 시스템에서 이 동작을 실행해본 결과 수집 특성이 모든 다중경로 채널(multipath channel : near ghost, long ghost, 저속의 도플러효과 채널)에서 34 dB, 심하게는 67 dB(고스트의 크기) 더 열악한 환경에서도 수집하는 것을 확인할 수 있었다.
따라서, 타이밍 복원동작이 완료되는 시점을 파악하는 것이 중요한 문제인데, 이를 위해 타이밍 락 디텍터(timing lock detector)가 제대로 동작하도록 하는 것이 필수적이다. 기존의 타이밍 락 디텍터는 드레쉬홀드값을 초과해야만 락이 이루어지는데, 다양한 채널 환경에 따라 드레쉬홀드값이 달라지는 문제가 발생하였다. 이를 해결하기 위해 IIC에서 여러 값을 할당 선택하여 드레쉬홀드 레벨을 사용하였는데, 이것으로도 상기에서 언급한 바와 같은 자동 추적이 불가능하다.
하지만, 본 발명에 의한 도 8과 같은 타이밍 락 검출기를 사용함으로써, 상기와 같은 문제점을 해결할 수 있다. 도 8과 같은 타이밍 락 검출기는 상기 도 6에서 타이밍 에러 검출기(609A)의 출력신호를 이용하여 구현할 수 있는데, 이 타이밍 에러 검출기(609A)의 동작 원리를 다음의 [수학식3]으로 표현할 수 있다. 여기서, "r"은 실수를 의미하고, "i"는 허수를 의미한다.
여기서,는 타이밍 에러 검출기(609A)의 출력을 의미하고, x는 타이밍 에러 검출기(609A)의 입력을 의미하며, k는 샘플링 시간의 정수배를 의미한다.
가드너 방식의 타이밍 에러 검출기(609A)의 S-커브를 구하면 다음의 [수학식4]와 같다. 이 S-커브는 위상 에러에 대한 타이밍 에러 검출기(609)의 출력 평균치이며, 도 7은 이 타이밍 에러 검출기(609)의 S-커브를 나타낸 것이다.
이 방식에서는 기존의 방식과 반대로 타이밍 에러의 평균값이 0 근처에 위치할 때 락이 되었음을 나타내고, 일정한 레벨 이상에 위치할 때에는 락킹되지 않은 것으로 간주한다. 따라서, 채널의 환경변화에 관계없이 평균값 연산기(609C)에서 출력되는 타이밍 에러 평균값을 비교 판단부(609D)에서 관찰하여 일정 레벨 이내에 존재하면 락킹된 것으로 판단한다.
도 9는 상기 도 8에서 타이밍 에러 검출기(609A)의 일실시 구현예를 나타낸 것이다. 입력되는 I신호를 지연기(901A)를 통해 단위 시간만큼 지연시켜 곱셈기(904A)의 일측 입력단자에 출력하고, 지연기(901A),(902A)를 연속적으로 통해서는 감산기(903A)의 일측 입력단자에 출력한다. 상기 감산기(903A)는 직접 입력되는 I신호 성분에서 일측 입력단자로 입력되는 I신호 성분을 감산하여 상기 곱셈기(904A)의 타측 입력단자에 출력한다. 이에 따라, 상기 곱셈기(904A)는 두 입력단자로 입력되는 I신호를 곱하여 그 곱셈 결과를 가산기(905)의 일측 입력단자에 출력한다.
이와 마찬가지로, 입력되는 Q신호가 지연기(901B),(902B) 및 감산기(903B), 곱셈기(904B)를 통해 상기 I신호와 같이 처리된 후 상기 가산기(905)의 타측 입력단자에 출력된다.
이에 따라, 상기 가산기(905)는 상기와 같은 경로를 통해 입력되는 I,Q신호를 가산하여 출력하게 되고, 이는 지연기(906)를 통해 타이밍 에러 검출신호(TED_OUT)로 출력된다.
도 10은 상기 도 8에서 평균값 연산기(609C)의 일실시 구현예를 나타낸 것이다. 어큐뮬레이터(1001)는 다운샘플러(609B)를 통해 상기 타이밍 에러검출기(609A)로부터 타이밍 에러 검출신호(TED_OUT)를 입력받아 누적연산하고 카운터(1002)에 의해 8192 심볼이 카운트되는 순간 클리어된다. 이와 같이 8192 심볼동안 누적된 타이밍 에러 검출값이 절사(truncation)부(1003)에서 절사처리되어 타이밍 에러 평균출력값(AVG_OUT)으로 출력된다.
도 11은 상기 도 8에서 비교 판단부(609D)의 일실시 구현예를 나타낸 것이다. 루프필터(610)의 밴드폭 튜닝은 실험 결과 6번 수행하는 것이 적당한 것으로 밝혀졌다. 상기 타이밍 에러 평균출력값(AVG_OUT)이 일정 레벨 내에 있으면 컨피던스(confidence)카운터(1101)의 카운트값을 증가시키게 되는데, 이 컨피던스 카운터(1101)의 카운트 레벨이 밴드폭 튜닝에 이용된다.
타이밍 락의 컨피던스 레벨은 3bit로 이루어지는데, 이 컨피던스 레벨의 최상위비트(MSB)의 값이 "1"이 되었을 때, 실제로 등화기(607)가 동작하도록 한다. 이렇게 등화기(607)의 동작을 허용한 후 상당한 시간이 경과한 후 캐리어 복원 루프의 보간제어기(NCO)를 동작시켜야 하는데, 상기 컨피던스 카운터(1101)를 이용하여 동작시점을 결정하도록 하였다.
이를 위해 상기와 같이 컨피던스 레벨의 최상위비트(MSB)의 값이 "1"이 되는 순간을 체크하여 일정 시간동안 그 값을 유지하면, 즉, 실제 구현시 상기 컨피던스 카운터(1101)의 카운트값이 일정치를 초과할 때 캐리어 복원 루프의 동작이 시작되도록 하였다.
도 12는 상기 루프필터(610)의 인티그럴 텀(integral term)으로서 실제 타이밍 에러의 수렴 곡선을 나타낸 것이다. 또한, 도 13은 타이밍 에러 검출기(609A)의평균값 변화 곡선을 나타낸 것이다. 결국, 도 12 및 도 13에 나타난 바와 같이 실제 타이밍의 수렴 곡선과 타이밍 에러 검출기(609A)의 평균값의 변화가 서로 일치함을 알 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명은 QAM 수신 시스템에서 새로운 구조의 타이밍 락 디텍터 부분을 새롭게 설계하고, 등화기와 캐리어 복원 루프를 타이밍 복원동작이 완료된 후 동작시킴으로써, QAM 수신 시스템의 성능을 향상시킬 수 있는 효과가 있다. 실제 실험 결과 수집 특성이 모든 다중경로 채널에서 34 dB, 심하게는 67 dB(고스트의 크기) 더 열악한 환경에서도 수집하는 것을 확인할 수 있었다.

Claims (5)

  1. 현재 스텝의 I신호에서 2스텝 지연된 I신호를 감산하고 그 결과치를 1스텝 지연된 I신호와 곱한 후, 이와 동일한 과정을 통해 획득된 Q신호와 더하고, 그 결과치를 1스텝 지연시켜 타이밍 에러 검출신호로 출력하는 타이밍 에러 검출기(609A)와; 상기 타이밍 에러 검출기(609A)의 출력신호를 다운 샘플링하는 다운 샘플러(609B)와; 상기 다운 샘플러(609B)의 출력신호를 근거로 타이밍 에러 평균값을 계산하는 평균값 연산기(609C)와; 채널의 환경변화에 관계없이 상기 평균값 연산기(609C)에서 출력되는 타이밍 에러 평균값을 관찰하여 일정 레벨 이내에 존재하면 락킹된 것으로 판단하여 타이밍 락 신호를 출력하는 비교 판단부(609D)로 구성한 타이밍 락 디텍터를 포함하여 구성한 것을 특징으로 하는 직교진폭변조 수신기.
  2. 제1항에 있어서, 타이밍 에러 검출기(609A)는 다음의 수학식과 같은 원리로 동작하도록 구성된 것을 특징으로 하는 직교진폭변조 수신기.
    여기서, r : 은 실수, i : 허수,: 타이밍 에러 검출기(609A)의 출력, x : 타이밍 에러 검출기(609A)의 입력, k : 샘플링 시간의 정수배
  3. 제1항에 있어서, 타이밍 에러 검출기(609A)는 현재 입력되는 I신호에서 지연기(901A),(902A)를 통해 2스텝 지연된 I신호를 감산하는 감산기(903A)와; 상기 지연기(901A)를 통해 입력되는 I신호와 상기 감산기(903A)로부터 출력되는 I신호를 곱하는 곱셈기(904A)와; 현재 입력되는 Q신호에서 지연기(901B),(902B)를 통해 2스텝 지연된 Q신호를 감산하는 감산기(903B)와; 상기 지연기(901B)를 통해 입력되는 Q신호와 상기 감산기(903B)로부터 출력되는 Q신호를 곱하는 곱셈기(904B)와; 상기 곱셈기(904A),(904B)에서 각기 출력되는 I,Q신호를 더하는 가산기(905)와; 상기 가산기(905)에서 출력되는 신호를 1스텝 지연시켜 타이밍 에러 검출신호(TED_OUT)로 출력하는 지연기(906)로 구성된 것을 특징으로 하는 직교진폭변조 수신기.
  4. 제1항에 있어서, 평균값 연산기(609C)는 운터(1002)에 의해 소정 개수의 심볼이 카운트될 때까지 상기 타이밍 에러 검출기(609A)로부터 타이밍 에러 검출신호(TED_OUT)를 입력받아 누적연산하는 어큐뮬레이터(1001)와; 소정 개수의 심볼이 카운트될 때까지 누적된 타이밍 에러 검출값을 특정치 이내로 절사처리하여 타이밍 에러 평균출력값(AVG_OUT)으로 출력하는 절사부(1003)로 구성된 것을 특징으로 하는 직교진폭변조 수신기.
  5. 제1항에 있어서, 비교 판단부(609D)는 상기 평균값 연산기(609C)에서 출력되는 타이밍 에러 평균출력값(AVG_OUT)이 일정 레벨 이내에 있을 때 카운트 동작을 수행하여 그 카운트값을 밴드폭 튜닝에 이용하도록 하기 위한 컨피던스카운터(1101)를 포함하여 구성된 것을 특징으로 하는 직교진폭변조 수신기.
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