KR0157534B1 - 텔레비젼 신호에 실려있는 디지탈 신호용 시그마-델타 아날로그/디지탈 변환을 갖는 수신기 - Google Patents

Abstract

복합 비디오 신호에 의해 진폭 변조되는 비디오 반송파와 직각상태로 놓이는 억압된 반송파의 이진 위상 이동 변조는 디지탈 신호 수신기내에서 검출되며, 검출된 이진 위상 이동 변조는 잔여 복합 비디오 신호로부터 이진 위상 이동 변조를 분리하기 위하여 디지탈 콤 필터링에 앞서 아날로그/ 디지탈 변환기에 의해 디지탈화 된다. 아날로그/디지탈 변환기는 비교적 값싼 플래쉬 변환기로부터 증가된 수의 비트 해상도를 얻을 수 있는 시그마-델타 형태로 이루어진다. 따라서, 최대 잔여 복합 비디오 신호와 비교하여 비교적 낮은 진폭으로 된 이진 위상 이동 변조는 양자화 잡음에 의해서 압도되지 않는다.

Description

텔레비젼 신호에 실려있는 디지탈 신호용 시그마-델타 아날로그/디지탈 변환을 갖는 수신기

제1도는 미국 특허출원 제 08/141 070 호에 개시된 바와 같은, 디지탈 신호가 실려있는 텔레비젼 신호를 전송하는 텔레비젼 송신기의 전체 구성을 보인 개략선도.

제2도 및 제3도는 제1도의 텔레비젼 송신기에 사용될 수 있는 부분-응답 필터의 개략선도.

제4도는 억압된 직각 위상 비디오 반송파를 변조하는 위상 이동 변조 신호가 발생되는 디지탈 데이터를 디지탈적으로 필터링하는데 사용되는 제1도의 텔레비젼 송신기의 일부를 상세히 보인 개략선도.

제5도 내지 제8도는 본 발명에 따른 디지탈 신호가 실려있는 텔레비젼 신호를 수신하여 실려있는 디지탈 신호를 추출하는 수신기의 개략선도.

제9도 및 제10도는 고역 라인-콤 필터가 취할 수 있는 형태의 상세도.

제11도 및 제12도는 종속 접속된 두개의 고역 라역-콤 필터가 취할 수 있는 형태의 상세도.

제13도는 미국 특허출원 제 08/141 070 호렌 개시된 바와 같은, 제4도에 도시한 제1도의 텔레비젼 송신기의 일부에 사용될 수 있는, 인터리버로서 작용하는 레이트 버퍼의 개략선도.

제14도는 제5도 내지 제8도의 디지탈 신호 수신기에 사용될 수 있는, 디인터리버로서 작용하는 레이트 버퍼의 개략선도.

제15도는 본 발명에 따른 제5도 내지 제8도의 디지탈 신호 수신기에 사용될 수 있는 단일 루프 시그마-델타 변환기의 개략선도.

제16도는 본 발명에 따른 제5도 내지 제8도의 디지탈 신호 수신기에 사용될 수 있는 이중 루프 시그마-델타 변환기의 개략선도.

* 도면의 주요부분에 대한 부호의 설명

1 : 텔레비젼 송신기 2 : 아날로그 음성 소오스

3 : 음성 처리 회로 4 : FM 음성 반송파 전송기

5 : 주파수 다중화기 7 : 아날로그 복합 비디오 소오스

8 : 화상 반송파 전송기 9 : 스테이션 동기 신호 발생기

11 : 시분할 다중화기 12 : 잔류 측대역 변조 전송기

13 : 직렬 비트 디지탈 데이터 소오스 14 : 에러 정정 부호기

15 : 프레임 리피터 16 : 부분 응답 필터

17 : 디지탈/아날로그 변환기 18 : 천이 정형 필터

본 발명은 아날로그 텔레비젼 신호내에 실려있는 디지탈 신호를 복구하는 수신기에 관한 것이다.

비교적 작은(예를 들어, IRE이 3 내지 5인) 신호를 부호화하는 디지탈 정보는, 디지탈 신호 형식에 대한 적절한 제한이 준수된다면, 복합 비디오 신호로부터 발생된 텔레비젼 화상내에 부당하게 나타남이 없이 복합 비디오 신호와 함께 혼합될 수 있다. 이를 수행하는 대표적인 시스템이 직각 위상 비디오 반송파상에서 디지탈 신호를 갖는 미국 텔레비젼 시스템 위원회 방식의 텔레비젼 신호를 처리하는 장치(APPARATUS FOR PROCESSING NTSC TV SIGNALS HAVING DIGITAL SIGNALS ON QUADRATURE-PHASE VIDEO CARRIER)를 발명의 명칭으로 하여 지안 양(Jian Yang)에 의해 1993년 10월 26일자로 출원된 미국 특허출원 제 08/141 070 호에 개시되어 있다. 이는 참고자료로서 본 명세서에 언급된다. 본 명세서에서 기술되는 본 발명의 경우와 마찬가지로, 상기 미국 특허출원 제 08/141 070호에 개시된 발명은 직무발명으로서 기존의 고용 계약서에 의거하여 삼성전자주식회사에 양도되었다. 미국 특허출원 제 08/141 070호에는, 비디오 반송파와 동일한 주파수이고 그와 직각으로 위상이 조정되어 있는 억압된 반송파의 이진 위상 이동 변조(BPSK)에 대해 기술되어 있다. 미국 특허출원 제 08/141 070 호는 콤 필터링에 의지하지 않고 루마로부터 크로마를 분리하는 텔레비젼 수신기내의 크로마내로의 누화를 피하기 위해 약 2 MHz 로 이진 위상 이동 변조 신호를 제약하여야 한다고 주장한다. 미국 특허출원 제 08/141 070 호는, 복합 비디오 신호의 루미넌스 부분으로부터 위상이동 변조 부반송파를 분리시키기 위해 디지탈 신호 수신기내에서 라인-콤 필터링한 후 다중-레벨 심볼 결정회로에 의해 복구될 수 있도록 데이터를 처리하는 부분-응답 필터를 통해 전송될 데이터를 통과시키는 것이 바람직하다고 지적한다. 또한, 미국 특허출원 제 08/141 070 호는 미국 텔레비젼 시스템 위원회 방식(이하, NTSC라 칭한다)텔레비젼 신호의 연속하는 쌍으로 된 일련의 프레임내에서 역위상으로 이진 위상 이동 변조의 프레임을 반복하여야 한다고 주장한다. 쌍으로 된 프레임내에서의 데이터의 그러한 반복에 의해 이진 위상 이동 변조는 스크린상에서 관측하기 위해 복합 비디오 신호로부터 발생되는 영상 내에서 그다지 뚜렷하게 나타나지 않는 NTSC텔레비젼 신호로부터 검출된 복합 비디오 신호를 동반하게 된다. 또한, 쌍으로 된 프레임내에서의 데이터의 그러한 반복은 연속하는 텔레비젼 영상의 정적인 부분을 발명하는 복합 비디오 신호의 루미넌스로부터 이진 위상 이동 변조를 분리하기 위해 디지탈 신호 수신기내에서 프레임-콤 필터링을 사용하기 위한 기초를 제공한다.

미국 특허출원 제 08/141 070 호는, 복합 비디오 신호를 디지탈화하는데 통상적으로 사용되는 플래쉬 변환기가 사용된다고 가정하면, 이진 위상 이동 변조가 검출후에 디지탈화될 때 디지탈 신호 수신기내에서 조우하게 되는 문제점을 설명하고 있다. 이진 위상 이동 변조가 동기적으로 검출되었을 때 이진 위상 이동 변조에 수반되는, 750 kHz 이상의 잔여 복합 비디오 신호는 때때로 이진 위상 이동 변조와 비교하여 비교적 큰 것으로 기대될 수 있다. 이들 큰 잔여 복합 비디오 신호는, 디지탈화가 이진 위상 이동 변조의 동기 검출 직후에 수행된다면, 아날로그 입력신호용으로 플래쉬 변환기가 제공하는 대단히 큰 동적 범위를 취하며, 비교적 작은 이진 위상 이동 변조 신호는 단지 8 비트의 해상도 정도를 갖는 플래쉬 변환기의 양자화 잡음으로 부적절하게 분해될 수도 있다. 12 비트에 이르는 비트를 갖는 플래쉬 변환기가 구성될 수 있지만, 대량으로 생산되는 전자제품에 사용하기에는 비용이 너무 많이 소요된다. 미국 특허출원 제 08/141 070 호는 이진 위상 이동 변조에 수반되는 750 kHz 이상의 잔여 복합 비디오 신호의 상대적인 크기를 감소시키기 위해, 디지탈화하기 전에 이진 위상 이동 변조 신호의 아날로그 라인-콤 필터링을 사용할 것을 주장한다. 그러면, 이진 위상 이동 변조 신호는 플래쉬 변환기의 매우 큰 디지탈 출력 범위에서 분해되어 심볼 에러를 감소시킨다.

텔레비젼 신호내의 디지탈 신호용 오버샘플링 아날로그/디지탈 변환을 갖춘 수신기(RECEIVER WITH OVERSAMPLING ANALOG-TO-OIGITAL CONVERSION FOR DIGITAL SIGNALS WITHIN TV SIGNALS)를 발명의 명칭으로 하여 토마스 빈센트 볼거(Thomas Vincent Bolger)에 의해 1993년 10월 26일자로 출원된 미국 특허출원 제 08/141071 호에서, 토마스 빈센트 볼거는, 비트 해상도의 증가에 따라 플래쉬 변환기의 가격이 급격히 상승하는 반면, 2 MHz를 넘어가는 증가된 대역폭에 대해서는 가격의 상승이 비교적 적정하다고 지적하고 있다. 미국 특허출원 제 08/141 071 호에 개시된 시스템에서 이진 위상 이동 변조 대역폭을 2 MHz 로 제한하고자 할 경우, 최대 심볼율이 적절히 샘플링될 수 있도록 4 MHz 샘플링율이 필요하며, 이 샘플링율의 16배, 32배 또는 64배로 동작가능한 8-비트 플래쉬 변환기의 가격은 비교적 적당하다. 따라서, 토마스 빈센트 볼거는 그러한 8-비트 플래쉬 변환기로부터 증가된 유효한 비트 해상도를 보장하기 위해 오버샘플링 변환방법이 사용될 수 있다고 지적 한다. 4 MHz 샘플링율을 16배로 오버샘플링하면, 12 비트에 이르는 비트 유효 해상도가 보장되어, 검출된 이진 위상 이동 변조가 플래쉬 변환기의 동적 범위의 대부분을 차지하는 수반되는 복합 비디오 신호에 비교하여 비교적 작은 경우에도, 양자화 잡음의 손실 없이 검출된 이진 위상 이동 변조를 디지탈화하게 된다.

시그마-델타 아날로그/디지탈 변환기로서 알려진 형태의 오버샘플링 변환기는 기본 단일-비트 해상도 아날로그/디지탈 변환기로부터 다중-비트의 해상도를 얻기 위한 회로 설계자에 있어서는 잘 알려진 기술이다. 기본 다중-비트-해상도 아날로그/디지탈 변환기의 비트 해상도를 증가시괴키 위한 시그마-델타 아날로그/디지탈 변환기는, 비록 그것이 일반적으로 사용되는 것은 아니지만, 공지되어 있다.

그 작용에 있어서, 시그마-델타 아날로그/디지탈 변환기는 디지탈 출력 신호를 디지탈/아날로그 변환기에 귀환시키고, 이어서 아날로그 감산기에 귀환시킴으로써, 오버샘플링 절차의 후속하는 단계에서 기본 아날로그/디지탈 변환기에 의해 디지탈화되는 에러 신호를 발생시킨다. 아날로그/디지탈 변환중에 야기되는 양자화 잡음은, 주파수내에서 위로 이동되는 변질된 귀환에 의해 억압되므로, 그것을 저역 디지탈 필터링으로 억압하면 디지탈/아날로그 변환중에 양자화 잡음은 야기되지 않게된다. 이러한 이유로 해서, 디지탈/아날로그 변환기 에러의 문제를 해소하는 단일-비트 부호기가 시그마-델타 아날로그/디지탈 변환기에서 제안되었다. 단일-비트 부호기를 사용하는 아날로그/디지탈 변환기는, 비트 해상도 요건을 충족하기 위해 수행되어야 할 오버샘플링을 실행하기에 너무 높은 샘플링율을 필요로 하기 때문에, 초당 1 메가비트 이상의 샘플링율로 이진 위상 이동 변조를 수신하는 디지탈 신호 수신기용으로는 적합하지 않다. 다중-비트 부호기를 사용하는 공지된 시그마-델타 아날로그/디지탈 변환기를 사용하고자 할 때 조우하는 문제점으로 인해, 토마스 빈센트 볼거는, 미국 특허출원 제 08/141 071 호에 개시된 바와 같이, 시그마-델타 변조를 사용하는 방법과는 다른 오버샘플링 방법을 추구하게 되었다.

1990 IEEE SYMPOSIUM ON CIRCUITS SYSTEMS, 90 CH 2868-8900000-0372의 372 내지 375페이지에 기재된 논문 개량 시그마-델타 변조기 구조(An Improved Sigma-Delta Modulator Architecture)에서 플레시 리서치 카스웰사(Plessey Research Caswell Ltd.)의 티 .씨. 레슬리(T. C. Leslie) 및 비. 싱(B. Singh)은, 각각의 오버샘플링 단계에서 기본 다중-비트 해상도 아날로그/디지탈 변환기 출력신호의 단지 단일 비트가 귀환의 목적으로 아날로그 신호로 다시 변환되는 시그마-델타 절차를 사용하여 기본 다중-비트 해상도 아날로그/디지탈 변환기의 비트 해상도를 증가시키는 방법을 설명하고 있다. 본 발명자들은 레슬리 및 싱이 제안한 형태의 시그마-델타 구조가 NTSC 텔레비젼 신호내에 실려있는 비교적 저전력의 이진 위상 이동 변조를 검출한 후에 조우되는 아날로그/디지탈 변환의 문제점을 해결하는데 적합하다는 사실을 인식하였다.

본 발명은 복합 비디오 신호에 의해 진폭 변조된 비디오 반송파와 직각으로 위상이 조정된 억압된 반송파의 이진 위상 이동 변조를 검출하기 위하여 디지탈 신호 수신기에서 실시되며, 검출된 이진 위상 이동 변조는 시그마-델타 형태의 오버샘플링 아날로그/디지탈 변환기를 사용하여 잔여 복합 비디오 신호로부터 이진 위상 이동 변조를 콤 필터링하기 전에 디지탈화된다.

이하, 첨부도면을 참조하여 본 발명을 상세히 설명하기로 한다.

일반적으로, 도면을 단순화하고 이해하기 쉽도록 하기 위해, 등화 지연은 도면에서 생략되었다. 비디오 신호 처리기 설계분야에 종사하는 사람이라면, 여러 다른 처리 경로에서 수행된 디퍼링 처리(differing processing)로 인해 여러 다른 처리 경로상에서 다른 지연을 갖게 되는 화소 또는 데이터를 적절히 시간 정렬하기 위해 그러한 지연이 필요하다는 것을 이해할 수 있을 것이다.. 이 기술분야에 종사하는 사람은 그러한 지연이 어디에서 필요하고, 지연이 얼마난 길어야 하는지를 이해할 것이기 때문에, 이하에서는 그러한 지연에 대해 설명되거나 논의되지 않을 것 이다. 논리회로에서, 이 기술분야에 종사하는 사람은 바람직하지 않은 논리 경합(logic race) 조건을 극복하는데 필요한 시밍 지연을 제공하는 방법 또는 논리 연산 수행에 있어서의 잠재적인 지연을 보상하는 방법을 이해할 것이기 때문에 시밍 지연(shimming delay)에 대한 논리회로 설계의 세부사항에 관하여는 이하에서 설명되지 않을 것이다. 또한, 아날로그/디지탈 변환기(ADC)가 본 명세서에 도시되고 설명되는 경우, 이 기술분야에 종사하는 사람은 그러한 변환기에 반겹침 저역 필터를 접속하는 것이 바람직하다는 것을 이해하고 또한 이것이 어떻게 실시될 수 있는지 이해할 것이기 때문에, 이에 대해서는 이하에서 더이상 상세히 설명하지 않기로 한다.또한, 디지탈/아날로그 변환기(DAC)가 본 명세서에 도시되고 설명되는 경우, 이 기술분야에 종사하는 사람은 그러한 변환기에 샘플링 클럭 저지 저역 필터(sampling clock rejection lowpass filter)를 접속하는 것이 바람직하다는 것을 이해하고 또한 이것이 어떻게 실시될 수 있는지 이해할 것이기 때문에, 이에 대해서는 이하에서 더이상 상세히 발명하지 않기로 한다.

제1도는 디지탈 신호가 실려있는 텔레비젼 신호를 전송하는 텔레비젼 송신기(1)를 도시한 것이다. 아날로그 음성 소오스(analog audio sources 2)는 하나 이상의 아날로그 음성 신호를 음성 처리 회로(audio processing circuitry 3)로 공급한다. 그러면, 음성 처리 회로(3)는 처리된 음성 신호를 음성 반송파의 주파수를 변조하는 FM 음성 반송파 전송기(FM audio carrier transmitter 4)로 공급한다. 그리고, 음성 처리 회로(3)는 음성 및 화상을 동기화하는데 필요한 지연을 포함한다.

또한, 음성 처리 회로(3)는 관습에 따라 아날로그 음성 신호용 사전 강조(pre-emphasis) 네트워크를 포함한다. 아울러, 음성 처리 회로(3)는 FM 음성 반송파 전송기(4)에 공급되는 변조 신호내에 포함되는 입체 이차 음성 프로그램(stereophonic secondary audio program) 부반송파를 발생시키는 장치를 포함할 수도 있다. 주파수-변조(Frequency-Modulated) 음성 반송파는 전형적으로 FM 음성 반송파 전송기(4)로부터 주파수 다중화기(frequency multiplexer 5)로 공급되어 동상 잔류 측대역 진폭 변조(VSB AM) 화상 반송파 및 직각 위상 잔류 측대역 이진 위상 이동 변조(VSB BPSK) 데이터 반송파와 주파수 다중화된다. 무선방송용 텔레비젼 송신기(1)에 있어서, 주파수 다중화기(5)는 전형적으로 안테나 결합망 형태를 취하며, 결과로서 생기는 주파수 다중화된 신호는 송신 안테나(6)로부터 방송된다. 유선방송 시스템의 선단부용 텔레비젼 송신기는 무선방송에서 사용되는 송신 안테나(6)를 구비하지 않는다. 주파수 다중화기(5)는 다른 채널에서 출력된 주파수 다중화된 신호와 또한 주파수 다중화된다는 가정하에서 채널에서 출력된 주파수 다중화된 신호 및 선형 증폭기에 의해 유선방송 시스템의 시외 케이블에 인가되는 합성신호를 갖는 다른 형태를 취하게 된다.

제1도에서, 아날로그 복합 비디오 소오스(analog composite video source 7)는 변조 신호의 기초가 되는 아날로그 복합 비디오 신호를 VSB AM 비디오 전송기(VSB AM video transmitter with in-phase video carrier 8)로 공급한다. 그러면, VSB AM 비디오 전송기(8)는 잔류 측대역 진폭 변조 화상 반송파를 주파수 다중화기(5)에 공급한다. 여기서 상기 반송파는 주파수 변조(FM) 음성 반송파와 주파수 다중화된다. 아날로그 복합 비디오 소오스(7)에서 출력된 아날로그 복합 비디오 신호의 수직 동기 펄스, 수평 동기 펄스 및 컬러 버스트는 스테이션 동기 신호 발생기(station sync generator 9)에 의해 공급된 대응하는 신호와 동기된다. 아날로그 복합 비디오 소오스(7) 및 스테이션 동기 신호 발생기(5)간의 제어 접속(control connection 10)은 이러한 동기화를 위해 사용되는 수단을 심볼화한 것이다. 지역 방송국과 망으로 연결된 도심의 스튜디오 또는 또다른 방송국의 경우와 같이, 아날로그 복합 비디오 소오스(7)가 복합 비디오 신호의 원격 발생기인 경우, 제어 접속(10)은 스테이션 동기 신호 발생기(9)와의 젠록 접속일 수도 있다. 아날로그 복합 비디오 소오스(7)가 지역 카메라인 경우, 그 지역 카메라는 스테이션 동기 신호 발생기(5)로부터 제어 접속(10)을 통해 동기 정보를 수신할 수도 있다. 비디오 테이프 레코더 및 텔레시네 장치의 동기를 포함하는 이들 그리고 그밖의 다른 동기 개요는 공지된 기술이다. 전형적으로, 시분할 다중화기(time division multiplexer 11)는 수직 동기 펄스, 수평 동기 펄스, 등화 펄스, 컬러 버스트 또 (통상 포치로서 지칭되는) 페디스틀(pedestals)을 포함하는 동기 블록 정보를, 원래의 동기 블록 정보 대신에 변조 신호로서 VSB AM 비디오 전송기(8)에 인가되는 복합 연상 신호내에 삽입하는데 사용된다.

제1도의 텔레비젼 송신기(1)는, VSB AM 데이 전송기(VSB AM data transmitter with suppressed quadrature phase video carrier 12)가 NTSC 복합 비디오 신호용 잔류 측대역 변조 비디오 반송파와 직각으로 위상이 조정되는 잔류 측대역 이진 위상 이동 변조(VSB BPSK) 억압 반송파를 발생시킨다는 점에서, 현재 사용되고 있는 텔레비젼 송신기와는 다르다. VSB AM 데이터 전송기(12)는 반송파 및 이진 위상 이동 변조 신호에 대해 평형을 이루는 평형 변조기를 포함할 수 있으며, VSB AM 비디오 전송기(8)로부터 동상 비디오 반송파를 수신하고 직각 위상 비디오 반송파를 평형 변조기에 공급하는 90°위상 위상 이동 회로를 또한 포함한다. VSB AM 비디오 전송기(8)에서 출력된 NTSC 복합 비디오 신호에 의해 진폭 변조된 잔류 측대역 변조 비디오 반송파처럼, VSB AM 데이터 전송기(12)에서 출력된 잔류 측대역 이진 위상 이동 변조 신호는 주파수 다중화기(5)에 공급되며, 여기서 주파수-변조(FM) 음성 반송파와 또한 주파수 다중화된다. 직렬 비트 디지탈 데이터 소오스(serial bit digital data source 13)는 프레임 리피터(flame repeater 15)에 인가되는 직렬-비트 스트림내에 에러 정정 부호의 별도의 비트를 삽입하는 에러 정정 부호기(error correction coder 14)에 직렬-비트 형태의 디지탈 신호를 공급한다.

프레임 리피터(15)는 그 출력 신호의 두배인 입력신호로서 수신된 각각의 데이터 프레임을 공급한다. 프레임 리피터(15)에서 출력된 출력 신호는, 디지탈 신호 수신기에서 행해진 라인-콤 필터링을 유지하여 복합 비디오 신호를 억압하는 형태로 데이터를 변환하는 부분-응답 필터(partial response filter 16)에 공급된다. 부분-응답 필터(16)에서 출력된 디지탈 응답은 디지탈/아날로그 변환기(Digital Analog Converter 17)에 공급되어, 아날로그 변조 신호로 변환된다. 디지탈/아날로그 변환기(17)는 디지탈 0에 응답하는 규정된 양의 값이고, 디지탈 1에 응답하는 규정된 음의 값인 변조 신호를 천이 정형 필터(transition shaping filter 18)에 공급 한다. 즉, 디지탈/아날로그 변환기(17)는 디지탈 0의 같은 규정된 양의 값으로 변환하고, 디지탈 1의 같은 규정된 음의 값으로 변환하여 천이 정형 필터(18)로 공급한다. 아날로그 변조 신호의 규정된 음의 값은 아날로그 변조 신호의 규정된 양의 값과 동일한 절대값을 갖는다. 천이 정형 필터(18)는 잔류 측대역 이진 위상 이동 변조를 동기적으로 검출할 때 검출 효율의 손실을 보상한다. 이 손실은 사실상 단일 측대역 전송에 기인한다. 천이 정형 필터(18)의 응답은 VSB AM 데이터 전송기(12)내의 평형 변조기에 공급된 변조 신호이며 평형 변조기는 변조될 직각 위상 비디오 반송파를 또한 수신한다. NTSC 복합 비디오 신호에 의해 진폭 변조된 잔류 측대역 변조 비디오 반송파를 주파수 다중화기(5)에 공급하는 VSB AM 비디오 전송기(8)는 VSB AM 데이터 전송기(12)에서 출력된 직각 위상 잔류 측대역 이진 위상 이동 변조 억압 반송파와 간섭을 일으킬 수도 있는 우발적인 위상 변조를 피할 수 있도록 주의깊게 설계되고 조작된다. 위상 이동 변조용 직각 위상 잔류 측대역 변조 반송파는 억압되기 때문에, 잔류 측대역 위상 이동 변조 및 잔류 측대역 변조 반송파가 조합되는 신호의 위상 조정은 동상 잔류 측대역 변조 비디오 반송파의 경우와 별반 다르지 않다. 제1도에는 VSB AM 비디오 전송기(8)과 VSB AM 데이터 전송기(12)가 상호 분리되어 것으로 도시되어 있으나, 실제로 동일한 상측대역 필터 및 최종 증폭기 단계가 VSB AM 비디오 전송기(8)과 VSB AM 데이터 전송기(12)에 의해 공유될 수 있다.

제2도는 부분-응답 필터(16)가 취할 수도 있는 일 형태(160)를 보인 것이다.

직렬-비트 형태의 디지탈 입력 신호는 입력 단자(161)를 통해 두개의 입력부를 갖춘 배타적 오어(Exclusive OR) 게이트(162)의 제1입력부에 공급된다. 그 출력부는 출력 단자(163)에 접속되어 부분-응답 필터(160)의 응답을 출력 단자에 공급한다.

배타적 오어 게이트(162)의 제2입력부는 디지탈 지연 라인(164)의 판독 출력부로부터 디지탈 지연 라인(164)의 기록 입력부에 인가된 다중화기(MUX 165)로부터 출력된 출력 신호에 대한 지연된 응답을 수신한다. 읽기 그리고 덮어쓰기 모드로 동작하는 주기적으로 번지 지정되는 라인 기억 메모리로서 실시될 수 있는 디지탈 지연 라인(164)은 하나의 텔레비젼 수평 주사선의 주기와 같은 1H 지연을 제공한다.

다중화기(165)는 제어 신호로서 공급되는 최종 행 복호화 결과가 데이터 프레임의 최종 데이터 행이 부분-응답 필터(160)에 공급되고 있음을 나타내는 1인 경우를 제외하면, 디지탈 지연 라인(164)의 기록 입력부에 인가하기 위한 출력 단자(163)에서 부분-응답 필터(160)를 선택한다. 다중화기(165)는 제어 신호로서 다중화기(165)에 공급된 최종 행 복호화 결과가 최종 데이터 행이 부분-응답 필터(160)에 공급되고 있음을 나타내는 1인 경우 모듈로-2 데이터 프레임 계수를 디지탈 지연 라인(164)의 기록 입력부에 인가한다.

인가되는 모듈로(MODULO)-2 데이터 프레임 계수는 한쌍의 프레임의 최종 프레임의 최종 행 중 0 이고, 일련의 0으로 된 라인은 디지탈 지연 라인(164)내에 기록됨으로써, 다음의 쌍으로 된 프레임의 첫번째 데이터 행 중 데이터는 변경없이 부분-응답 필터(160)를 통과한다. 그러나, 디지탈 지연 라인(164)의 기록 입력부에 인가하기 위해 다중화기(165)에 의해 선택된 모듈로-2 데이터 프레임 계수가 한쌍의 데이터 프레임의 초기 프레임의 최종 행 중 1인 경우, 일련의 1로된 라인은 디지탈 지연 라인(164)내에 기록됨으로써, 쌍으로 된 데이터 프레임내의 최종 프레임의 첫번째 데이터 행 중 데이터는 부분-응답 필터(160)를 통과함으로써 보완된다. 이에 의해, 쌍으로 된 데이터 프레임의 최종 프레임의 후속하는 데이터 행이 그 쌍으로 된 데이터 프레임의 선행하는 초기 프레임의 대응하는 데이터 행을 보완하게 된다.

부분-응답 필터(160)에 의해 제공되는 디지탈 필터링은, 이진 위상 이동 변조 신호의 발생을 제어하기 위해, 출력 단자(163)에서의 디지탈 응답의 0 및 1을 각각 +1 및 -1 진폭으로 변환함으로써 발생되는 아날로그 신호내에서 직류성분을 억압한다. 이 디지탈 필터링은 수평 주사선 주파수 f_H의 반의 홀수 배수의 응답 피크를 나타내고, 수평 주사선 주파수 f_H의 배수에서의 응답 무효(null)를 나타낸다. 이 디지탈 필터링에 의해, 데이터에 감응하는 위상 이동 변조 신호는, 수평 주사선 주파수 f_H의 반의 홀수 배수에서 응답 무효를 나타내고, 수평 주사선 주파수 f_H의 배수에서 응답 피크를 나타내는, 루미넌스(luminance) 신호의 콤 형상의 주파수 스펙트럼을 보완하는 콤 형상의 주파수 스펙트럼(comb-like frequency spectrum)을 갖게 된다. 부분-응답 필터(160)는, 단일의 1H 지연 라인 및 감산기로 구성되는 두개의 분기부(two-tap)를 갖춘 고역 라인-콤 필터를 통과할 수 있도록, 위상 이동 변조의 스펙트럼을 정형화한다. 그러한 고역 라인-콤 필터는 디지탈 신호 수신기내에 위치하여, 수직으로 정렬된 화소간에 양호한 상관을 갖는 루미넌스 신호를 억압하고 위상 이동 변조의 방해 신호로서의 루미넌스 신호를 감소시킨다.

제3도는 부분-응답 필터(16)가 취할 수도 있는 또다른 형태(166)를 보인 것으로, 부분-응답 필터(160)와 동일한 요소(162-165)를 포함하는 최종 필터링 섹션을 포함한다. 또한, 부분-응답 필터(166)는 그 최종 필터링 섹션과 유사한 초기 필터링 섹션을 포함한다. 이 초기 필터링 섹션은 입력부가 두개인 배타적 오어 게이트(167)를 구비하는 바, 그 제1입력부에는 입력 단자(161)가 접속되고, 출력부에는 제2도의 부분-응답 필터(160)에서와 같이 입력 단자(161)가 접속되지 않고, 배타적 오어 게이트(162)의 제1입력부가 접속된다. 배타적 오어 게이트(167)의 제2입력부는 디지탈 지연 라인(168)의 판독 출력부로부터 디지탈 지연 라인(168)의 기록 입 력부에 인가된 다중화기(169)로부터 출력된 출력 신호에 대한 지연된 응답을 수신한다. 디지탈 지연 라인(168)은 디지탈 지연 라인(164)처럼 하나의 텔레비젼 수평주사선의 주기와 같은 1H 지연을 제공한다. 제어 신호로서 다중화기(169)에 공급된 최종 행 복호화 결과가, 데이터 프레임의 최종 데이터 행이 부분-응답 필터(166)에 공급되고 있음을 나타내는 1인 경우를 제외하면, 다중화기(169)는 디지탈 지연 라인(168)의 기록 입력부에 인가하기 위한 배타적 오어 게이트(167)를 선택한다.

제어 신호로서 다중화기(169)에 공급된 최종 행 복호화 결과가, 최종 데이터행이 부분-응답 필터(166)에 공급되고 있음을 나타내는 1인 경우 다중화기(169)는 결선 0(wired ZERO)을 디지탈 지연 라인(164)의 기록 입력부에 인가한다. 이것은 각각의 데이터 프레임의 최종 행 중 디지탈 지연 라인(164)내에 일련의 0으로 된 행을 기록한다. 이 일련의 0으로 된 행(a row of ZEROs)은 다음 데이터 프레임의 초기 행 중 배타적 오어 게이트(167)에 공급됨으로써, 제2도의 부분-응답 필터(160)와 관련하여 설명된 바와 같은 선택적인 보완을 위해 데이터의 초기 행은 배타적 오어 게이트(167)에 의해 배타적 오어 게이트(162)에 전송된다.

부분-응답 필터(166)는 부분-응답 필터(160)보다 더 날카로운 치형의 콤 응답(sharper-toothed comb response)을 갖지만, 수평 주사선 주파수 f_H의 반의 홀수 배수에서의 무효(null) 응답을 나타내고, 수평 주사선 주파수 f_H의 배수에서 응답 피크를 나타낸다. 디지탈 신호 수신기에서, 분기부가 3개인 고역 라인-콤 필터는 위상 이동 변조 신호를 평탄한 주파수 스펙트럼으로 복구하고, 위상 이동 변조의 방해 신호로서의 루미넌스 신호를 감소시킨다.

제4도는 위상 이동 변조 신호가 발생되는 디지탈 데이터를 디지탈적으로 필터링하는데 사용되는 제1도의 텔레비젼 송신기(1)의 일부의 구성을 상세히 도시한 것이다. 에러 정정 부호기(14)는 직렬-비트 형태의 디지탈 신호를 레이트 버퍼(rate buffer 20)에 공급한다. 에러 정정 부호기(14)는 변형 리드-솔로몬(Reed-Solomon)부호를 발생시키는 형태로 이루어지고, 레이트 버퍼(20)는 인터리버(inter leaver)로서의 이중 기능을 수행하는 것이 바람직하다. 레이트 버퍼(20)의 인터리버 동작은, VSB AM 비디오 전송기(8)에 의해 전송되는 복합 비디오 신호의 각각의 수평 주사선과 함께 VSB AM 데이터 전송기(12)에 의해 최종적으로 전송되는 데이터의 행과 교차하는 열내에 원래의 데이터 주사순서를 둔다. 그러면, 수평방향으로 간섭성을 갖는 경향이 있는, 복합 비디오 신호의 임펄스 잡음 및 중간대역 주파수가, 수평 주사선과 교차하는 열내로 맵핑된 데이터상에서 보다는 수평 주사선을 따라 행내로 맵핑된 데이터상에 작용하는 변형 리드-솔로몬 부호를 갖는 경우와 비교하여, 변형 리드-솔로몬 부호의 비트중 적은 수의 비트만을 방해하게 된다. 어떠한 경우에도, 레이트 버퍼(20)는 교대되는 데이터 프레임 중에 또는 그때에만 기록을 하는 프레임 기억 메모리(frame store memory 21)에 규칙적인 시간에 기초하여 비트를 공급하는 메모리이다. 데이터 프레임은 데이터 행 주사율의 배수인 심볼율에서 발생되는 심볼의 525 행의 블록으로서 한정되며, 데이터 행 주사율은 아날로그 복합 비디오 신호용 수평 주사선율과 동일하다. 이진 위상 이동 변조 심볼는 비트이지만, 변형 리드-솔로몬 부호가 인가되는 심볼는 관습적으로 2^N비트 데이터 이다. 여기서, N은 3, 4 또는 5 따위의 작은 양의 정수이다. 각각의 변형 리드-솔로몬 부호가 연장되는 비트 길이는, 임펄스 잡음이 그 길이를 따라 한번 이상 변형 리드-솔로몬 부호의 어느 하나의 부호를 방해하지 않도록, 525 미만으로(예를 들어 256 또는 512로) 선택된다.

복합 비디오 신호의 데이터 행 및 수평 주사선의 상태적인 위상 조정은, 각각의 데이터 행이 복합 비디오 신호의 각각의 수평 주사선과 때를 맞춰 일치할 수 있도록 조정된다. 데이터 프레임은 아날로그 복합 비디오 소오스(7)에 의해 공급된 아날로그 복합 비디오 신호의 프레임과 동일한 비율로 발생하지만, 본 명세서에서 개시되는 이유로 해서 복합 비디오 신호의 9개 수평 주사선만큼 데이터 프레임이 비디오 신호 프레임을 지연시키도록 하는 것이 좋다. 프레임 기억 메모리(21)는 기록된 후에 제1데이터 프레임내에 판독되며, 기록된 후에 제2데이터 프레임내에서 재기록되기 전에 다시 판독됨으로써 연속하는 쌍으로 된 데이터 프레임의 각각의 프레임 중에 부분-응답 필터(16)에 입력 신호로서 공급되는 출력 신호를 발생시킨다. 레이트 버퍼(20) 및 프레임 기억 메모리(21)의 기록 및 판독은 프레임 기억 압축 제어회로(frame store packing control circuitry 22)에 의해 제어된다.

8개의 프레임 사이클을 계수하여 선택된 수직 귀선 소거 구간(Vertical-Blanking Interval) 중에 복합 비디오 신호내로의 그림자상 소거 기준 신호의 삽입을 제어하는 텔레비젼 송신기(1)에서의 프레임 카운터는, 일 단계로서, 각각의 연속하는 쌍으로 된 데이터 프레임의 각각의 프레임 중에 프레임 기억 메모리(21)의 읽기 및 읽고 쓰기 반복(read-then-write over)동작에 사용되는 모듈로 -2 데이터 프레임 카운터(modulo-2 data frame counter 23)를 포함한다. 프레임 기억 압축 제어회로(22)는 데이터 행 카운터(data row counter 24)로부터 데이터 행 계수 신호를 수신하고, 심볼 카운터(symbol counter 25)로부터 심볼 계수 신호를 수신하며, 프레임 기억 압축 제어회로(22)는 프레임 기억 메모리(21)에 행 번지지정으로서 그리고 행내 판독 번지지정으로서 각각 인가한다. 데이터 행 계수 및 심볼 계수는 함께, 프레임 기억 압축 제어회로(22)가 제4도의 프레임 기억 메모리(21)에 인가하는 완전한 번지지정 AD를 구성한다. 프레임 기억 압축 제어회로(22)는 프레임 기억 메모리(21)용 기록 가능 신호 WE와, 기록 중에 프레임 기억 메모리(21)에 공급된 완전한 번지지정 AD와 동기되어 레이트 버퍼(20)에 공급되는 판독 번지지정 RAD 및 레이트 버퍼(20)용 기록 번지지정 WAD를 또한 발생시킨다. 디지탈 신호가 선택적으로 전송되면, 또한 프레임 기억 압축 제어회로(22)는 프레임 기억 메모리(21)용 판독 가능 신호 RE를 발생시킨다.

특히, 동작모드는 다음과 같다. 데이터 프레임 계수 비트는 모듈로-2 데이터 프레임 카운터(23)에서 프레임 기억 압축 제어회로(22)에 공급되며, 기기서 모듈로 -2 데이터 프레임 계수 비트가 0인 때에만 프레임 기억 메모리(21)용 기록 가능 신호를 발생시키는데 사용된다. 프레임 기억 압축 제어회로(22)는 모듈로-2 데이터 프레임 계수 비트가 0인 경우에 읽기 쓰기 반복 모드로 동작하도록 프레임 기억 메모리(21)를 조정하는 판독 가능 및 기록 가능 신호를 발생시킨다. 모듈로-2 데이터 프레임 계수가 1인 경우, 프레임 기억 압축 제어회로(22)는 판독 가능 신호만을 공급한다.

최종 행 복호기(final row decoder 27)는 데이터 행 카운터(24)로부터 데이터 행 계수 신호를 공급받아, 부분-응답 필터(16)내의 다중화기(165)용 제어 신호를 발생시키고, 그것이 부분 응답 필터(16)내에서 사용된다면, 다중화기(169)용 제어 신호를 발생시킨다. 최종 행 복호기(27)는 프레임내의 최종 행을 나타내는 것을 제외한 데이터 행 계수의 모든 값에 응답하는 최종 행 복호화 결과로서 0인 출력 신호를 공급한다. 상기 0인 출력 신호는 부분 응답 필터(16)내의 다중화기(165)가 (만일 사용된다면, 다중화기(169)가) 부분 응답 필터(16)에 의해 정상적인 부분-응답 필터링을 실현할 수 있도록 조정한다. 데이터 프레임내의 최종 행을 나타내는 데이터 행 계수에 응답하여, 최종 행 복호기(27)는 부분 응답 필터(16)내의 다중화기(165)에 (만일 사용된다면, 다중화기(169)에) 1인 응답을 공급하여, 다음 데이터 프레임용으로 부분 응답 필터(16)내의 초기 조건을 갖는 디지탈 지연 라인(164) (그리고, 만일 사용된다면 디지탈 지연 라인(168))의 적재를 조정한다. 모듈로-2 데이터 프레임 카운터(23)는, 최종 행 복호기(27)가 제어신호로서 1을 다중화기(165)에 공급할 때, 또다른 입력 신호로서 모듈로-2 데이터 프레임 계수를, 디지탈 지연 라인(164)의 기록 입력부에 접속되도록 선택되는, 다중화기(165)에 공급한다.

제4도는, 심볼/행 카운터(25) 외에, 전압 제어 발진기(256f_Hvoltage controlled osci1 -lator 31), 제로 교차 검출기(zero-xing detector 32), 255-계수 복호기(255 count decoder 33) 및 자동 주파수 및 위상 제어 검출기(AFPC detector 34)를 포함하는 심볼 클럭화 회로(Symbol clocking circuitry 30)를 보인 것이다.

심볼/행 카운터(25)는 8개의 이진 계수 단계로 구성된다. 평균-축 교차 검출기로 지칭하는 것이 더 적절할 수도 있는 제로 교차 검출기(32)는 전압 제어 발진기(30)의 사인파 발진이 규정된 방향으로 그 평균 축을 교차할 때마다 펄스를 발생시킨다. 제로 교차 검출기(32)는 관습적으로 전압 제어 발진기(31)의 사인파 발진에 응답하는 사각파를 발생시키는 제한기 증폭기와, 이들 사각파의 전이에 응답하는 펄스를 발생시키는 미분 회로와, 시기를 맞추기 위해 프레임 기억 압축 제어회로(22)에 공급되는 한가지 극성의 펄스를 분리시키는 클리퍼로 구성된다. 이들 펄스는 각각의 연속하는 라인내에서 계수되는 심볼/행 카운터(25)에 또한 공급됨으로써 프레임 기억 압축 제어회로(22)에 공급되는 심볼 계수 신호를 발생시킨다. 255-계수 복호기(33)는 255에 이른 심볼 계수를 복호화하여 펄스를 발생시킨다. 전체 계수가 2 의 정수 멱(integral power of two)이기 때문에, 심볼 계수를 단순히 산술 0이 되도록 하는 대신에, 255-계수 복호기(33)에서 출력된 각각의 펄스는 제로 교차 검출기(32)에 의해 심볼/행 카운터(25)에 공급되는 다음 펄스상에서 심볼/행 카운터(25)를 리세트하는데 사용됨으로써 심볼 계수를 산술 0으로 복귀시킨다. 255-계수 복호기(33)는 자동 주파수 및 위상 제어 검출기(34)에 펄스를 공급하며, 이 펄스는 수평 동기 펄스 H와 비교되어 전압 제어 발진기(31)에 공급된 자동 주파수 및 위상 제어 전압을 발전시킨다. 이로부터, 전압 제어 발진기(31)의 주파수가 수평 주사선 주파수의 255배 또는 4 027 972 Hz 가 되도록 조정하는 부의 귀환 루프를 완료한다.

모듈로-2 데이터 프레임 카운터(23) 및 데이터 행 카운터(24)에 의한 아날로그 복합 비디오 신호의 계수를 동기화하는 한가지 방법에 대해 설명하기로 한다.

본 명세서에서 설명되는 시스템용 디지탈 신호 수신기에 있어서, 아날로그 복합 비디오 신호의 초기 필드에서의 수직 동기 펄스의 하강 구간 직후에, 그러한 프레임의 각각의 프레임의 라인 9의 시작단계에서 데이터 프레임 계수를 재발생시키는 카운터를 동기시키는 것이 바람직하다. 그러한 경우, 디지탈 신호 수신기내에서 데이터 행 계수를 발생시키는 카운터는 아날로그 복합 비디오 신호의 각각의 프레임의 라인 9의 시작단계에서 규정된 계수값으로 리세트된다. 제4도에 도시한 송신기(1)의 부분에서 모듈로-2 데이터 프레임 카운터(23) 및 데이터 행 카운터(24)에 의한 계수의 동기화는 소정의 수신기 규격에 따른다.

255-계수 복호기(33) 출력 신호는 제1 입력 신호로서 두개의 입력부를 갖는 앤드(AND) 게이트(36)에 공급된다. 스테이션 동기신호 발생기(9)는 수직 동기 펄스 V를 하강 구간 검출기(trailing edge detector 35)에 공급하고, 이 검출기는 복합 비디오 신호의 라인 9의 종료단계에서 펄스를 공급하며, 복합 비디오 신호의 라인 271의 중간단계에서 출력 신호는 제2 입력 신호로서 앤드 게이트(36)에 공급된다.

앤드 게이트(36)의 응답은 복합 비디오 신호의 라인 9의 종료단계에서의 데이터 프레임 종료 펄스로 구성된다. 이들 데이터 프레임 종료 펄스는 각각 트리거 펄스로서 모듈로-2 데이터 프레임 카운터(23)에 인가되어, 데이터 프레임 계수 신호를 전진시키고, 데이터 행 카운터(24)에 또한 인가되어 규정된 초기값으로 데이터 행 계수를 리세트한다. 실제로, 255-계수 복호기(33)는 폐기될 수도 있으며, 심볼/행 카운터(25)의 최종 이진 계수 단계에서 출력된 자리올림 펄스는, 255-계수 복호기(33)의 출력 신호 대신에, 자동 주파수 및 위상 제어 검출기(34) 및 앤드 게이트(36)에 공급될 수도 있다.

제1도 내지 제4도를 참조하여 상기에서 설명한 전송장치는 미국 특허출원 제 08/141 070 호에 개시된 것과 동일하다.

제5도 내지 제8도를 참조하여 이하에서 설명될 디지탈 신호 수신기가 본 발명을 실현 한다.

제5도는 안테나(42)로부터 디지탈 신호가 실려있는 텔레비젼 신호를 수신하여 디지탈 신호를 추출하는 디지탈 신호 수신기(37)를 도시한 것이다. 동조기(tuner 43)는 그 안에 내장된 제1검출기에 의해 검출되는 텔레비젼 채널을 선택한다. 상기 제1검출기는 선택된 텔레비젼 신호를 중간 주파수군 및 주파수 영상군으로 변환하는 종래의 슈퍼헤테로다인형으로 된 동조가능한 하향 주파수 변환기이다.

비디오 중간 주파수 필터(video intermdiate frequency filter 44)는 입력 신호로서 비디오 중간 주파수 증폭기(video IF amplifier 45)에 인가하기 위한 비디오 중간 주파수를 선택하고, 주파수 영상군을 배제한다. 관례에 따라, 비디오 중간 주파수 필터(44)용으로 탄성 표면파(Surface-Acoustic-Wave) 필터가 사용되어 단계간 동조가 없는 다단계 증폭기로서의 모놀리식 집적회로(IC) 내에서 비디오 중간 주파수 증폭기(45)를 구성한다. 비디오 중간 주파수 증폭기(45)는 증폭된 비디오 중간 주파수 신호를 동상 동기 비디오 검출기(in-phase video detetor 46) 및 직각 위상 동기 비디오 검출기(quadrature video detetor 47)에 공급한다. 45.75 MHz의 주파수로 발진되는 발진기(oscillator 48)는 그 발진을 위상 이동 없이 동상 동기 비디오 검출기(46)에 공급하고, 위상 이동 회로(90°LAG 49)에 의해 제공된 90. 지연 위상 이동을 가지고 직각 위상 동기 비디오 검출기(47)에 공급한다. 발진기(48)는 직각 위상 동기 비디오 검출기(47)의 출력 신호에 응답하는 자동 주파수 또 위상 제어(AFPC)를 갖는다. 동기 비디오 검출기(46,47)는 관습적으로 비디오 중간 주파수 증폭기(45) 및 발진기(48)의 부분과 함께 집적회로내에 포함된다. 또한, 동기 비디오 검출기(46,47)는 각각 강화된 반송파형 또는 진동기형으로 이루어질 수도 있다. 동상 동기 비디오 검출기(46)에 의해 복구된 동상 변형 복합 비디오 신호는 수평 동기 분리기(horizontal sync separator 50) 및 수직 동기 분리기(vertical sync separator 51)에 공급되고, 여기서 동상 변형 복합 비디오 신호로부터 각각 수평 및 수직 동기 펄스가 복구된다.

여기까지 고려된 디지탈 신호 수신기(37)의 양상은, 비디오 중간 주파수 필터(44)가 단지 약 3.5 MHz 폭으로 구성되는 것이 바람직하고 그 중심이 약 45.25MHz에서 설정되는 것이 바람직하지만, 텔레비젼 송신기 설계분야에서는 공지된 사항이다. 이 비디오 중간 주파수 필터(44)는 직각 위상 동기 비디오 검출기(47) 뒤에서 크로마 및 채널내 음성 배제 필터링을 필요로 함이 없이 크로마 배제 및 채널내 음성 배제를 제공한다.(디지탈 신호 수신기(37)가 텔레비젼 수신기와 함께 구성될 때, 비디오 중간 주파수 필터(44)는 그 폭이 확대될 수도 있고, 크로마 및 채널내 음성 배제는 직각 위상 동기 비디오 검출기(47) 뒤에서 필터링에 의해 제공된다.) 직각 위상 동기 비디오 검출기(47)의 대역폭은, 이진 위상 이동 변조 응답의 하강 구간에서의 상부 주파수를 감쇠하지 않도록, 심볼율보다 다소간 더 넓어야 한다. 직각 위상 동기 비디오 검출기(47)는 750 Hz 이상의 주파수에서의 NTSC 복합 비디오 신호의 단지 이들 부분에 수반되는 변조 신호를 검출한다.

실제로, 디지탈 신호 수신기(37)는 보통 제5도에서 분리되지 않고 명백히 도시된 그림자상 억압회로를 포함하지만, 1993년 8월 20일자로 출원된 미국 특허출원 제 08/108 311 호에 상세히 개시된 형태로 구성될 수도 있다. 동상 및 직각 위상 동기 비디오 검출기(46,47)는 각각, 본질적으로 그 동기 검출기 뒤에서, 다른 비디오 검출기내에 포함되는 동기 검출기 다음에 사용되는 것과 유사한 그림자상 소거 및 등화 필터를 포함한다. 두개의 그림자상 소거 필터의 조정가능한 매개변수는 컴퓨터에서 행해진 계산에 응답하여 병렬적으로 조정되며, 두개의 등화 필터의 조정 가능한 매개변수 또한 컴퓨터에서 행해진 또다른 계산에 응답하여 병렬적으로 조정된다. 전송될 때 주파수가 4.1 MHz 까지 확장되지만 제한된 중간 주파수 대역폭으로 인해 디지탈 신호 수신기에서는 단지 2.5 MHz 정도까지 연장되는 그림자상 소거 기준(GCR) 신호는 동상 동기 비디오 검출기(46)에 의해 검출된 비디오 신호의 선택된 수직 귀선 소거 구간(VBI) 주사선으로부터 추출된다. 그림자상 소거 기준 신호는 디지탈화되어 그림자상 소거 및 등화 필터의 조정가능한 매개변수를 계산하기 위해 컴퓨터에 임의 신호로서 공급된다. 그렇지 않으면 또는 별도로, 직각 위상 동기 비디오 검출기(47) 응답의 직류 또는 저주파수 성분은 감지될 수 있고, 그림자상 소거 필터의 조정가능한 매개변수를 계산하기 위한 기초로서 사용될 수 있다.

제5도의 디지탈 신호 수신기(37)에서, 심볼당 샘플 계수 신호는 전압 제어 발진기(4096f_Hvoltage controlled oscillator 105)로부터 수신된 사인파 발진에 응답하여 제로 교차 검출기(zero-xing detector 104)에 의해 발생된 펄스를 계수하는 샘플 및 심볼 카운터(103)에 의해 발생된다. 심볼 계수 신호는 샘플 및 심볼 카운터(103)로부터 출력된 과다 자리올림을 계수하는 심볼/행 카운터(52)에 의해 발생된다. 복호기(55)는 255에 도달한 심볼 계수를 복호화하여 제로 교차 검출기(104)에 의해 샘플 및 심볼 카운터(103)에 공급되는 다음 펄스상에서 카운터(103,52)를 리세트하는 펄스를 발생시켜, 심볼당 샘플 계수 및 심볼 계수를 산술 0으로 복귀시킨다. 복호기(55)에 의해 발생된 펄스는 자동 주파수 및 위상 제어 검출기(56)로 공급되어, 수평 동기 분리기(50)에 의해 분리되고 제어 지연 라인(controlled delay line 57)에 의해 심볼 구간의 일부만큼 조정가능하게 지연되는 수평 동기 펄스 H와 비교된다. 비교의 결과는 자동 주파수 및 위상 제어 검출기(56)내에서 저역으로 필터링되어, 전압 제어 발진기(105)에 인가하기 위한 자동 주파수 및 위상 제어(AFPC) 전압을 발생시킨다. 이러한 구성을 취함으로써, 라인 접속된 전압 제어 발진기(105)로부터 공급된 발진 주파수가 수평 주사선 주파수 f_H의 16 × 256 =4096 배, 또는 64,447,545 Hz로 될 수 있도록 제어된다. 제어 발진기에 관하여 사용된 라인 접속이라는 용어는, 발진 주파수가 일정한 비율로 15,734,264 Hz 주사선 주파수로 유지되며, 이는 관례상 발진 주파수가 적절한 계수에 의해 분할되는 발진 주파수를 수평 동기 펄스와 비교하는 자동 주파수 및 위상 제어회로에 의해 수행됨을 의미한다.

직각 위상 동기 비디오 검출기(47)에 의해 검출된 750 kHz 이상의 주파수에서의 NTSC 복합 비디오 신호의 변조 신호 및 그에 수반하는 부분은, 변조 신호에 응답하지만 복합 비디오 신호의 750 kHz 이상의 주파수 성분의 선택된 부분에만 응답하는 정합 필터(match fi lter 58)에 공급된다. 정합 필터(58)는 전송기내의 천이 정형필터(18)의 천이 정형 부분의 롤-오프와 정합되어 심볼간 간섭을 감소시키기 충분한 정도로 위상 이동 변조 대역폭을 확장하는 피킹 응답을 제공한다. 정합 필터(58)는 별도의 피킹 응답을 또한 제공하여 0.75 내지 1.25 MHz의 주파수 범위에 걸쳐 사실상 점점 단일 측대역으로 되고 1.25 MHz 이상의 주파수 범위에 걸쳐 사실상 단일 측대역이 되는 잔류 측대역 이진 위상 이동 변조에 기인하는 직각 위상 동기 비디오 검출기(47)의 검출 효율의 롤-오프를 보상한다. 그러나, 다른 텔레비젼 송신기의 잔류 측대역 필터는 상호간에 변동을 나타내기 때문에, 직각 위상 동기 비디오 검출기(47)의 검출 효율의 롤-오프를 보상하기 위한 피킹 응답은, 천이 정형 필터(18)를 변형시켜 정형 전이에 더하여 적절한 피킹 응답을 제공함으로써 각각의 텔레비젼 송신기(1)에서 양호하게 수행될 수도 있다. 그러나, 송신기(1)에서의 이진 변조 신호를 이렇게 별도로 피킹하거나 사전 강조하게 되면, 루미넌스 신호와 함께 전송되는 이진 위상 이동 변조의 고주파수는 0.75 MHz 이상으로 증가하게 된다.

정합 필터(58)에서 출력된 응답은 입력 신호로서 아날로그/디지탈 변환기(ADC)(106)에 인가된다. 직각 위상 동기 비디오 검출기(47)는 사실상 750 kHz 이하의 비복합 비디오 신호 주파수를 복구하며, 이진 위상 이동 변조 부호화는 0이 아닌 주파수를 갖도록 이루어진다. 750 kHz 이상의 주파수에서 많은 에너지를 사용함이 없이 텔레비젼 영상을 전송하는 동안, 직각 위상 동기 비디오 검출기(47) 응답의 이진 위상 이동 변조 부분은 하나의 극에서 다른 극으로 교대된다. 따라서, 아날로그/디지탈 변환기(106)는 양 또는 음의 극성의 아날로그 신호를 디지탈화할 수 있는 형태이며, 본 발명에 있어서 아날로그/디지탈 변환기(106)는 시그마-델타 변환기 이 다.

특히, 아날로그/디지탈 변환기(106)는 1990 IEEE SYMPOSIUM ON CIRCUITS SYSTEMS 90 CH 2868-8900000-0372의 372 내지 375페이지에 기재된 논문 개량 시그마-델타 변조기 구조(An Improved Sigma-Delta Modulator Architecture)에서 티.씨.레슬리(T. C. Leslie) 및 비. 싱(B. Singh)이 기고한 바와 같이 , 단일 비트 귀환을 갖는 다중 비트 시그마-델타 변환기인 것이 바람직하다. (적절한 가격의) 8비트 해상도를 갖는 플래쉬 변환기는 이차 시그마-델타 귀환 루프내의 에러 신호를 샘플링하며, 단일 비트 귀환은 디지탈/아날로그 변환 에러를 최소화하는데 사용된다. 이차 시그마-델타 귀환 루프는 무조건적으로 안정된다. 에러 신호는 규정된 방향으로 제로 축과 교차하는 발진기(105)로부터 출력된 발진의 검출에 응답하는 제로 교차 검출기(104)로부터 라인(107)에 걸쳐 펄스가 수신될 때마다 샘플링하는, 16: 1의 오버샘플링 비율로 256배의 수평 주사선 비율 f_H의 16배의 심볼율로 샘플링된다. 플래쉬 변환기의 디지탈 출력은 아날로그/디지탈 변환기(106)내의 FIR 저역 필터에 공급되며, 이 필터의 디지탈응답은 심볼당 샘플 카운터(103)의 과다 자리 올림으로부터 라인(108)에 걸쳐 펄스가 수신될 때마다 샘플링하는 부샘플러에 의해 16:1의 비율로 부샘플링된다. 이러한 추출은 후속하는 디지탈 콤 필터링의 지연 부분내에서 요구되는 기억 용량을 감소시킨다. 최적 위상 조정으로 수행되는 심볼율에서의 부샘플링은, 심볼율에서 변경을 나타내지만 심볼율에서의 샘플링으로 직각 위상 조정된 상태에 놓이는 복합 비디오 신호의 성분에 대한 응답을 억압하는 동기 심볼 검출의 형태이다.

라인(108)상에서 제로 교차 검출기(104)에 의해 공급된 펄스에 응답하는 256배의 수평 주사선 비율 f_H의 16 배의 심볼율로 샘플링하는 단일 비트 아날로그/디지탈 변환기(109)는 정합 필터(58) 응답에 응답하여 정합 필터(58) 응답의 극성을 나타내는 신호 비트를 공급한다. 신호 비트 또 비트 래치(110)내에서 하나의 샘플 지연된 신호 비트는 각각의 입력으로서 배타적 오어 게이트(111)에 공급된다. 배타적 오어 게이트(111)는 정합 필터(58) 응답을 검출하고, 이 검출의 결과를 펄스 위상 판별기(67)에 공급한다. 펄스 위상 판별기(67)는, 제로 교차 검출기(104)에 의해 검출된 전압 제어 발진기(105)의 발진의 제로 교차에 대한 적절한 위상 조정으로부터, 배타적 오어 게이트(111)에 의해 검출된 정합 필터(58) 응답의 제로 교차의 이탈을 선택적으로 검출한다. 펄스 위상 판별기(67)는, 샘플링되고 유지됨으로써 선택적으로 검출된 이탈을 저역 필터링함으로써, 제어 지연 라인(57)이 자동 주파수 및 위상 제어 검출기(56)에 인가되는 수평 동기 펄스 H용으로 제공되는 지연을 조정하기 위한 제어 신호를 발생한다. 펄스 위상 판별기(67)에 의한 이 선택적인 검출은, 복합 비디오 신호에 대한 직각 위상 동기 비디오 검출기(47)의 응답이0의 값으로 기대되어질 때 수직 소거 구간의 일부 중에 수행될 수 있다. 따라서, 이차 시그마-델타 에러 신호의 디지탈화중에 아날로그/디지탈 변환기(106)내의 플래쉬 변환기에 의한 오버샘플링의 위상 조정은 심볼간 간섭이 최소가 될 수 있도록 조정된다.

라인 접속 발진기의 위상을 조정하기 위한 구성은 본 발명자와 함께 일하고 있는 고 정완(jung-Wan Ko)에 의해 개발된 형태로 이루어진다. 제어 지연 라인(57)으로부터 공급된 조정가능하게 지연된 수평 동기 펄스 H에 대한 전압 제어 발진기(105)의 발진의 주파수 및 위상을 제어하는 자동 주파수 및 위상 제어 루프는, 위상 조정중에 주기성의 이상 또는 뚜렷한 줄임을 나타내는 아날로그/디지탈 변환기(106) 클럭화를 피하는 필터링 기능을 제공한다. 그러한 이상(glitch)은 아날로그/디지탈 변환기(106) 클럭화에서 미세한 위상 조정이 시도되는 경우 때때로 발생한다.

수직 동기 분리기(51)는 분리된 수직 동기 펄스 V에 대한 손실이 있는 통합 응답을 임계 검출기(68)에 공급한다. 임계 검출기(68)의 임계 전압은, 수직 동기 펄스값주사선 이상이고주사선 이하에 걸쳐 통합될 때에만 초과될 수 있도록 선택된다. 임계 검출기(68)는, 입력 신호가 그 임계 전압을 초과할 때에만 1이고, 그렇지 않으면 0인 신호를 두개의 입력부를 갖춘 앤드 게이트(69)의 제 1입력 신호단으로 출력한다. 복호기(55)는 (수평 주사선의 마무리 단계에서) 각각의 데이터 행내의 심볼 계수의 최종 값으로 1을 발생시키고, 그렇지 않으면 0을 발생시켜 앤드 게이트(69)의 제2입력 신호단으로 출력한다. 앤드 게이트(69)는 복합 비디오 신호 프레임의 초기 필드의 시작 단계에서 발생하는 수직 펄스의 하강구간에 응답하여, 각각의 이들 하강 구간에 응답하는 데이터-프레임-종료 펄스를 제공하지만, 프레임의 초기 및 최종 필드 사이에서 발생하는 수직 펄스의 하강 구간에는 응답하지 않는다.

앤드 게이트(69) 응답의 데이터-프레임-종료 펄스는, 전송기에서 데이터 프레임 계수 신호에서 1 주사선만큼 벗어난 재발생된 데이터 프레임 계수 신호를 전진시키기 위해, 계수 입력(Cl) 신호로서 모듈로-2 데이터 프레임 카운터(70)에 공급된다. 미국 특허출원 제 08/108,311 호에 개시된 바와 같이, 텔레비젼 송신기(1) 및 디지탈 데이터 수신기(37)에서 데이터 프레임 계수를 동기화하기 위한 최선의 배열방법은 4 프레임 사이클의 19번째 주사선내에서의 버스트 위상 조정 및 베셀(Bessel)의 음 위상 조정의 규정된 치환에서 발생되는 그림자상 소거 기준(GCR)신호를 참조하는 것이다. 모듈로-2 데이터 프레임 계수를 발생시키는 단일 이진 단계 카운터(70)는 모듈로 -2N 데이터 프레임 계수를 발생시키는 복수-이진-단계 카운터의 일단계의 카운터이다. 여기서, N은 적어도 2인 양의 정수이고, 복수-이진-단계 카운터는 그림자상 소거 기준(Ghost Cancellation Reference) 신호의 누산의 시기를 정하는데 사용된다.

앤드 게이트(69) 응답의 데이터-프레임-종료 펄스는 리세트(R) 신호로서 데이터 행 카운터(71)에 또한 인가되어, 출력 신호로서 재발생되고 이후에 524가 되는 데이터 행 계수를 산술 0으로 리세트한다. 데이터 행 카운터(71)는 수평 동기 분리기(50)로부터 공급되는 수평 동기 펄스 H를 계수하기 위해 접속된다. 데이터 행 계수는 비디오 검출기(46,47)내에 포함된 등화 및 그림자상 소거 필터용의 조정 가능한 필터링 매개변수를 계산하는 컴퓨터(제5도에 명확히 도시되지 않음)용 데이터를 획득하기 위한 회로(제5도에 명확히 도시되지 않음)내에서 그림자상 소거 기준 신호를 포함하는 수직 귀선 소거 구간 주사선의 선택을 제어하는데 사용된다.

고역 프레임-콤 필터(72)는 입력 신호로서 아날로그/디지탈 변환기(106)의 디지탈 응답을 수신한다. 고역 프레임-콤 필터(72)는 디지탈 감산기(73)와 입력부에 인가된 신호 샘플에 응답하여 1 프레임 주사 지속기간 이후 출력부에 그 신호 샘플을 공급하는 디지탈 프레임 기억장치(74)로 구성된다. 디지탈 프레임 기억장치(74)는 읽고 쓰기 반복 모드로 동작하는 램(RAM)으로서 구성된다. 이 램은 라인 번지지정(LAD)으로서 데이터 행 카운터(71)로부터 데이터 행 계수를 수신하고, 심볼 번지지정(SAD)으로서 심볼/행 카운터(52)로부터 심볼 계수를 수신한다. 감산기(73)는 아날로그/디지탈 변환기(106)로부터 현재의 프레임의 디지탈화된 변조 신호의 샘플을 피감수 입력 신호로서 수신하고, 디지탈 프레임 기억장치(74)로부터 이전의 프레임의 디지탈화된 변조 신호의 대응하는 샘플을 감수 입력 신호로서 수신한다.

감산기(73)에서 출력된 차이 신호는 고역 프레임-콤 필터(72) 응답이며, 그로부터 프레임 대 프레임 상관을 나타내는 잔여 루미넌스 성분이 제거된다.

고역 라인-콤 필터(120)는 입력 신호로서 이 응답을 수신한다. 고역 라인-콤 필터(120)는 제1도의 송신기(1)내의 부분-응답 필터(16)용으로 사용되는 제2도의 부분-응답 필터(160)용 정합 필터이다. 고역 라인-콤 필터(120)는 검출된 변조 신호에 수반되지만 라인간 변경을 나타내지는 않는 복합 비디오 신호의 성분을 억압한다. 고역 라인-콤 필터(120)의 특정 구조에 대해서는 제9도 및 제10도를 참조하여 설명하기로 한다.

아날로그/디지탈 변환기(106)에 공급되는 아날로그 신호는 부분적으로 변조 신호의 이진 부호화를 나타내며, 고역 프레임-콤 필터(72)에 공급되는 디지탈 신호이다. 고역 프레임-콤 필터(72)로부터 고역 라인-콤 필터(120)로 입력되는 디지탈 응답은 여전히 유효한 데이터 프레임인 교대되는 데이터 프레임내의 변조 신호의 이진 부호화를 나타내며, 이들 데이터 프레임에서 감산기(73)는 대응하는 디지탈 샘플이 유사한 진폭과 반대되는 극성으로 이루어진 두개의 데이터 프레임을 미분 조합한다. 무효한 데이터 프레임으로 중간에 개입되어 교대되는 데이터 프레임에서, 고역 프레임-콤 필터(72)로부터 고역 라인-콤 필터(120)로 입력되는 디지탈 응답은, 데이터 프레임에서 감산기(73)는 대응하는 디지탈 샘플이 때때로 유사한 진폭과 반대되는 극성을 갖지만, 평소에는 유사한 진폭과 극성이 양 또는 음일 수도 있는 유사한 극성으로 된 두개의 데이터 프레임을 미분 조합하기 때문에, 사실상 삼진 형태로 이루어진다. 이들 무효한 교대되는 데이터 프레임 중, 고역 라인-콤 필터(120)로부터 출력된 디지탈 응답은 사실상 5-레벨이지만, 무효한 데이터 프레임에 기초하는 심볼 결정은 관련이 없다. 유효한 교대되는 데이터 프레임 중 고역 라인-콤 필터(120)로 공급되는 디지탈화된 신호는 변조 신호의 이진 부호화를 나타내며, 고역 라인-콤 필터(120)에서 출력된 디지탈 응답은 변조 신호의 삼진 부호화를 나타낸다.

심볼 결정회로(75)는 입력 신호로서 고역 라인-콤 필터(120)로부터 출력되는 디지탈 응답을 수신하므로 -1, 0 및 +1에서 중심을 갖는 세가지 비교기 범위를 갖는다. 심볼 결정회로(75)는 고의 라인-콤 필터(120)로부터 출력된된 출력 신호에 대해 정류된 디지탈 응답을 발생시키는 절대값 회로(751)를 포함한다. 절대값 회로(751)의 정류된 디지탈 응답은 변조 신호의 이진 부호를 나타내며, 임계 검출기(752)에 공급된다. 임계 검출기(752)는 변조 신호의 이진 부호화와 관련하여 심볼 결정을 수행하기 위한 디지탈 통신분야에서는 공지되어 있는 심볼 결정회로의 형태로 이루어진다. 임계 검출기(752)는 절대값 회로(751)로부터 심볼 스트림을 수신하며, 심볼이 0인지 아니면 1인지에 대한 결정을 내린다. 임계 검출기(752)는 전형적으로 임계 검출기로서 동작할 수 있도록 배열된 디지탈 비교기를 포함한다. 임계 결정 결과는, 디지탈 임계값이 초과되는지 아닌지에 따라, 심볼이 1인지 아니면 0인지에 대한 결정을 제어한다. 임계 검출기(752)는 임계 검출을 위한 디지탈 임계값이 심볼 강도에 응답하여 자동으로 조정되는 형태로 이루어지는 것이 바람직하다. 그러한 경우, 임계 검출기(752)는 절대값 회로(751)에 의해 공급된 심볼 스트림의 평균 피크 레벨, 또는 그 평균 레벨 또는 그 두가지를 모두 검출하는 회로와 연결된다. 검출된 각각의 레벨로부터 비교기에 공급된 디지탈 값을 합산하여 임계 검출을 위한 임계를 설정하는 회로가 연결된다. 심볼 결정 임계를 결정하는 검출 절차는, 복합 비디오 신호가 직각 위상 동기 비디오 검출기(47)에 의해 검출된 신호에 거의 에너지를 제공하지 않을 때, 수직 귀선 소거 구간 중에 선택적으로 실현되는 것이 바람직하다.

심볼 결정회로(75)에서 출력된 심볼 스트림은 레이트 버퍼(77)에 공급된다.

레이트 버퍼(77)는 데이터 프레임 계수에 의해 변조 신호가 소거되지 않고, 프레임 간 변경을 나타내지 않는 루미넌스 신호 성분이 소거되는 교대되는 프레임에서만 출력된 입력 샘플을 허용할 수 있도록 조정한다. 디지탈 샘플은 심볼율로 레이트 버퍼(77)에 공급되고, 에러 정정 복호기(78)에 인가하기 위하여 절반의 심볼율로 레이트 버퍼(77)로부터 발행된다. 에러 정정 코드 복호기(78)는 직렬-비트 디지탈 입력 데이터로서 심볼 결정회로(75)에 의해 결정의 결과를 수신하며, 그 안의 에러를 정정함으로써 디지탈 신호 수신기(37)의 출력 데이터이고, 제1도에 도시한 바와 같이 직렬-비트 디지탈 데이터 소오스(13)가 텔레비젼 송신기(1)에 공급하는 직렬-비트 디지탈 데이터에 대응하는 정정된 직렬-비트 디지탈 데이터를 제공한다.

수평 주사선에 따른 데이터의 행위에서 보다는 수평 주사선에 교차하는 데이터 열 위에서 동작하는 변형 리드-솔로몬 부호를 사용하는 송신기(1)와 함께 사용되도록 설계된 디지탈 신호 수신기(37)의 바람직한 실시예에 있어서, 레이트 버퍼(77)는 에러 정정 코드 복호기(78)용 디인터리버로서 작용한다. 레이트 버퍼(77)용 기록 번지 발생기는 제6도에 도시되어 있지 않다. 판독 번지 발생기는 데이터 한 계수를 공급하는 데이터 행 카운터(71)와, 레이트 버퍼(77)내에서 램내의 행 및 열 번지지정으로서의 심볼 계수를 공급하는 심볼/행 카운터(52)로 구성된다.

제6도는 제5도의 디지탈 신호 수신기(37)의 변형예이고, 제2도에 도시한 부분-응답 필터(160)를 사용하는 송신기(1)와 함께 사용되도록 설계된 디지탈 신호 수신기(38)를 보여주고 있다. 디지탈 신호 수신기(37)와 비교하여, 디지탈 신호 수신기(38)내에서 종속 접속되어 있는 고역 프레임-콤 필터(72) 및 고역 라인-콤 필터(120)의 순서가 반대로 되어 있다.

제7도는 제5도의 디지탈 신호 수신기(37)의 변형예이고, 제3도에 도시한 부분-응답 필터(166)를 사용하는 송신기(1)와 함께 사용될 수 있도록 설계된 디지탈신호 수신기(39)를 도시한 것이다. 이 디지탈 신호 수신기(39)내에서, 고역 라인-콤 필터(120)에 후속하여 또다른 고역 라인-콤 필터(130)가 배치된다. 고역 라인-콤 필터(120,130)의 이러한 종속 접속은 0, 1-H 및 2-H 지연 구간에 탭핑된 디지탈 라인 신호를 사용하여 가중 합산망에 입력 신호를 공급하는 것과 등가이다. 상기 합산망에서, 입력 신호는 (-0.25) : 0.5 : (-0.25) 비율로 가중되어 필터 응답을 발전시킨다.

전송기내의 부분-응답 필터가 제3도에 도시한 종류 또는 그와 등가인 종류로 이루어지는 경우, 그리고 디지탈 신호 수신기가 제7도에 도시한 종류 또는 그와 등가인 종류로 3 주사선(three-scan-line) 고역 라인-콤 필터를 포함하는 경우, 유효 데이터 프레임 중 고역 프레임-콤 필터(72)의 디지탈 응답은, 위상 이동 변조 신호의 발명과 관련하여, 사실상 삼진수라기 보다는 5-레벨이다. 따라서, 제7도에 있어서, -1, 0 및 +1에서 각각 그 중심을 갖는 세가지 비교기 범위를 갖는, 제5도 또는 제6도의 심볼 결정회로(75)는, -2, -1, 0, +1 및 +2에서 그 중심을 갖는 5가지 비교기 범위를 갖는 심볼 결정회로(75)에 의해 교체된다. 심볼 결정회로(75)는 고역 프레임-콤 필터(72)로부터 출력 신호에 대해 정류된 디지탈 응답을 발생시키는 절대값 회로(751)를 포함한다. 절대값 회로(751)의 정류된 디지탈 응답은, 변조 신호의 이진 부호화를 나타낸다기 보다는, 직접-전압 페디스틀상에 겹쳐 놓이는 변조 신호의 삼진 부호화를 나타내며, 이 정류된 디지탈 응답은 임계 검출기(752)에 공급된다. 임계 검출기(752)는 절대값 회로(751)로부터 심볼 스트림을 수신하고, 심볼이 0인지, 1인지 아니면 2인지를 결정한다. 일련의 2는 일련의 0'과 같다. 임계 검출기(752)는 전형적으로, 각각 단일 임계 검출기로서 동작할 수있도록 배열되며, 하나의 임계값은 다른 하나의 임계값의 두배인 두개의 디지탈 비교기와, 임계 검출 결과에 따라 심볼의 동일성을 결정하는 단순한 논리회로를 포함한다. 디지탈 임계값이 초과되지 않으면, 논리회로는 심볼이 기억 0임을 나타낸다. 단지 낮은 디지탈 임계값이 초과되는 경우, 논리회로는 심볼이 거의 1'임을 나타낸다.

낮은 디지탈 임계값 및 높은 디지틸 임계값 모두 초과되는 경우, 논리회로는 심볼이 거의 2임을 나타낸다. 이는 0과 같다. 임계 검출기(752)는, 임계 검출을 위한 임계를 결정하는 비교기에 공급되는 디지탈 값이 심볼 강도에 응답하여 자동적으로 조정되는 형태로 된 것이 바람직하다. 그러한 경우, 임계 검출기(752)는 절대값 회로(751)에 의해 공급된 심볼 스트림의 평균 레벨이나 평균 피크 레벨 또는 두가지 모두를 검출하는 회로와 연결된다. 검출된 각각의 레벨로부터 디지탈 비교기에 공급된 디지탈 값을 합산하여 임계 검출을 위한 임계를 설정하는 회로가 연결된다. 심볼 결정 임계를 결정하는 검출 절차는, 복합 비디오 신호가 직각 위상 동기 비디오 검출기(47)에 의해 검출된 신호에 기억 에너지를 제공하지 않을 때, 수직 귀선 소거 구간 중에 선택적으로 실현되는 것이 바람직하다.

제8도는 제7도의 디지탈 신호 수신기(39)의 변형예이고, 제3도에 도시한 부분-응답 필터(166)를 사용하는 송신기(1)와 함께 사용될 수 있도록 설계되는 디지탈 신호 수신기(40)를 도시한 것이다. 디지탈 신호 수신기(40)에서, 고역 프레임-콤 필터(72)는, 디지탈 신호 수신기(39)의 경우처럼 고역 라인-콤 필터(120,130)가 상호 종속 접속되기 전이 아니라, 접속된 후에 설치된다. 고역 프레임-콤 필터(72)가 고역 라인-콤 필터(120)에 이어서 배치되지만 고역 라인-콤 필터(130)에 앞서 배치되는 구성은 본 발명의 또다른 실시예이다.

제5도 및 제6도의 디지탈 신호 수신기(37,38)내의 심볼 결정회로(75)와 제7도 및 제8도의 디지탈 신호 수신기(39,40)내의 심볼 결정회로(75)는 이진 입력 신호를 복호기(78)에 공급하기 위한 확고한 결정을 함으로써, 어떤 데이터 통신이 에러 정정에 대해 확고한 결정을 처리하는지를 실현한다. 심볼 결정회로(75)는 다수의 레벨을 갖고 있는 입력 신호를 적절한 복호기내에 공급하여 대신에 어떤 데이터 통신이 에러 정정에 대해 유연한 결정을 처리하는지를 실현하는 회로로 대체될 수 있다.

제9도는 고역 라인-콤 필터(120)가 취할 수 있는 일형태(121)를 보인 것이다. 필터(121)의 입력 단자(122)는, 필터(121)의 출력 단자에 접속되는 출력부를 갖춘 차동-입력 증폭기(123)의 비반전 입력부에 접속된다. 차동-입력 증폭기(123)의 반전 입력부는 디지탈 1-H 지연 라인(125)의 출력부로부터 다중화기(126)로부터 출력된 출력 신호에 대한 시연 응답을 수신하며, 이 다중화기(126)의 출력 신호는 디지탈 1-H 지연 라인(125)의 입력부에 인가된다. 디지탈 1-H 지연 라인(125)은 1 수평 주사선의 지속기간과 동일한 지연을 제공한다. 그러한 1-H 지연 라인은, 그것이 사실상 아날로그인 경우, 전하 결합 디바이스(CCD)로서 구성되며, 차동-입력 증폭기(123)는 통상, 전하 결합 디바이스 이동 레지스터 및 전하 방출 입력 회로와 함께 모놀리식 집적회로(IC)내에 구성되는, 전하 결합 디바이스 이동 레지스터의 전하 감지 출력 단계내에 포함된다. 다중화기(126)는 전송 게이트로서 동작하는 전계 트랜지스터를 사용하는 동일한 집적회로내에서 구성되는 것이 좋다.

다중화기(126)는, 데이터 프레임내의 데이터의 최종 열과 연관되는 값에 이른 데이터 행 카운터(71)로부터의 데이터 행 계수에 1로 응답하고, 데이터 행 계수의 모든 다른 값에 대해 0으로 응답하는, 복호기(61)로부터 제어 신호를 수신한다. 1인 복호기(61) 출력 신호에 응답하여, 다중화기(126)는 그 출력 응답용으로 아날로그 0을 선택한다. 0인 복호기(61) 출력 신호에 응답하여, 다중화기(126)는 디지탈 1-H 지연 라인(125)의 입력부에 인가하기 위하여 입력 단자(122)에 공급하기 위한 검출된 B위상 이동 변조 신호를 선택한다.

제10도는 고역 라인-콤 필터(120)가 취할 수 있는 일형태(127)로, 제9도에 도시한 형태와 유사하지만 요소(125,126)는 포함하고 있지 않은 일형태를 보인 것이다. 다중화기(128)의 출력부는 제10도의 차동-입력 증폭기(123)의 반전 입력부에 접속된다. 다중화기(128)는, 데이터 프레임내의 데이터의 초기 열과 연관되는 값으로 리세트된 데이터 행 계수에 1로 응답하고, 데이터 행 계수의 모든 다른 값에 대해 0으로 응답하는, 복호기(62)로부터 제어 신호를 수신한다. 0인 복호기(62) 출력 신호에 응답하여, 다중화기(128)는 차동-입력 증폭기(123)의 비반전 입력부에 인가하기 위하여 디지탈 1-H 지연 라인(129)으로부터 출력 신호를 선택한다. 디지탈 1-H 지연 라인(129)으로부터 출력된 출력 신호는 필터(120)의 입력 단자(122)에 공급된 신호에 대한 지연 응답이다.. 지연은 1 수평 주사선의 지속기간과 동일하다.

제11도는 종속 접속된 고역 라인-콤 필터(120,130)가 취할 수 있는 일형태를 상세히 보인 것이다. 고역 라인-콤 필터(121)는 제9도의 필터와 동일하며, 제11도에 도시한 고역 라인-콤 필터(131)는 고역 라인-콤 필터(121)의 요소(122-126)에 대응하고 각각의 필터의 한계내에서 유사하게 연결되는 요소(132-136)를 갖추고 있다.

제12도는 종속 접속된 고역 라인-콤 필터(120,130)가 취할 수 있는 또다른 형태를 상세히 보인 것이다. 고역 라인-콤 필터(127)는 제10도의 필터와 동일하며, 제12도에 도시한 고역 라인-콤 필터(137)는 고역 라인-콤 필터(127)의 요소(128,129)에 대응하고 각각의 필터의 한계내에서 유사하게 연결되는 요소(138,139)를 갖추고 있다.

제13도는, 에러 정정 부호기(14)로부터 공급된 변형 리드-솔로몬 부호화용 인터리버로서 사용될 때 , 제4도에 도시한 레이트 버퍼(20)가 취할 수 있는 일형태를 보인 것이다. 데이터 프레임 쌍 카운터(80)는 계수 입력(Cl) 신호로서 데이터 프레임 카운터(23)에서 공급된 수행(CO) 신호를 수신한다. 데이터 프레임 쌍 카운터(80)는 에러 정정 부호화용 인터리버로서 동작하는 두개의 데이터 프레임 저장 램(81,82)의 교대로 이루어지는 기록 및 판독을 제어한다. 데이터 프레임 저장 램(81,82)은 교대되는 프레임 쌍 구간 동안 절반의 위상 이동 변조율로 에러 정정 부호기(14)로부터 기록되며, 번지 주사는 열 및 열당 심볼에 의해 이루어진다. 데이터 프레임 저장 램(81,82)은 각각 기록이 이루어지는 프레임 쌍 구간에 후속하는 각각의 프레임 쌍 구간에서 위상 이동 변조율로 프레임 기억 메모리(21)에 판독되며, 번지 주사는 한행씩 이루어진다. 여기서 언급되고 있는 행당 심볼는 위상 이동 변조 심볼 또는 비트이고, 부호화 입장에서 고려되는 변형 리드-솔로몬 부호와 연관되는 2^N비트 심볼은 아니다.

번지 다중화기(83)는 데이터 행 카운터(24)로부터 데이터 행 계수를 수신하고, 판독 번지 지정으로서 심볼/행(행당 심볼) 카운터(25)로부터 행당 심볼 계수를 수신한다. 번지 다중화기(83)는 데이터 열 카운터(84)로부터 데이터 열 계수를 수신하고, 기록 번지지정으로서 심볼/열(열당 심볼) 카운터(85)로부터 열당 심볼 계수를 수신한다. 제로 교차 검출기(32)는 위상 이동 변조율로 트리거된 T플립플롭(86)에 트리거 펄스를 공급한다. T플립플롭(86)은 계수 입력(Cl)으로서 심볼/열 카운터(85)에 절반의 위상 이동 변조율로 출력 신호의 교대되는 전이를 공급하는 주파수 분할기로서의 기능을 수행한다. 복호기(87)는 전체 계수(열당 심볼이 0에서의 시작된다고 가정하면 525)에 이른 열당 심볼 계수를 복호화하여 데이터 열 카운터(84)용 계수 입력(Cl) 신호로서 1을 공급한다. 복호기(87) 출력 신호는 제1 입력 신호로서 입력부가 두개인 오어 게이트(88)에 공급된다. 오어 게이트(88)는 복호기(87)에서 출력된 1에 응답하여 리세트(R) 신호로서 1을 심볼/열 카운터(85)에 공급하여 열당 심볼 계수를 그 초기값으로 리세트한다.

오어 게이트(88)에 입력되는 제2입력 신호 및 데이터 열 카운터(84)에 입력되는 리세트(R) 신호는 입력부가 3개인 앤드 게이트(89)로부터 출력된 출력 응답에 의해 공급된다. 그 응답은, 1일때, 열당 심볼 계수 및 데이터 열 계수를 그 각각의 초기값으로 리세트한다. 복호기(260)는, 데이터 프레임의 최종 행이 도달하였음을 데이터 행 계수가 나타낼 때 및 그 때에만 앤드 게이트(89)의 제1 입력부에 논리 1을 공급하고, 그렇지 않으면, 복호기(260)는 그 출력 신호로서 앤드 게이트(89)에 논리 0을 공급한다. (복호기(260)는, 부분-응답 필터(160)가 송신기(1)내에서 사용될 때 제4도의 복호기(27)일 수도 있다. 복호기(27)는 데이터 프레임의 최종 행이 도됨하였음을 데이터 행 계수가 나타낼 때 및 그때에만 논리 1을 공급할 수 있도록 설계된다.) 데이터 행의 최종 심볼 복호기(33)에서 출력된 출력 신호 및 데이터 프레임 카운터(23)로부터 출력된 모듈로-2 데이터 프레임 계수는 3개의 입력 신호의 다른 두개의 입력 신호로서 앤드 게이트(89)에 인가된다. 앤드 게이트(89) 출력 응답은, 램(81,82)중 선택된 어느 하나의 램이 한 데이터 행씩 프레임 기억 메모리(21)에 판독될 때 짝수 프레임이 도달하기 직전에, 홀수 프레임내에서 최종 데이터 행의 최종 심볼이 도달한 경우에만 1이다.

데이터 프레임 쌍 카운터(80)로부터 출력된 모듈로-2 데이터 프레임 쌍 계수가 1인 경우, 데이터 프레임 저장 램(81)에 판독 번지지정을 선택하고 데이터 프레임 저장 램(82)에 기록 번지지정을 선택할 수 있도록 번지 다중화기(83)를 조정한다. 데이터 프레임 쌍 카운터(80)에서 출력된 모듈로-2 데이터 프레임 쌍 계수가 1인 경우, 데이터 프레임 저장 램(81)은 한 데이터 행씩 프레임 기억 메모리(21)에 판독될 수 있고, 그 계수의 보완이 0인 경우, 데이터 프레임 저장 램(82)은 에러 정정 부호기(14)로부터 한 데이터 열씩 기록될 수 있다.

데이터 프레임 쌍 카운터(80)에서 출력된 모듈로-2 데이터 프레임 쌍 계수가 0인 경우, 데이터 프레임 저장 램(82)에 판독 번지지정을 선택하고 데이터 프레임 저장 램(81)에 기록 번지지정을 선택할 수 있도록 번지 다중화기(83)를 조정한다. 데이터 프레임 쌍 카운터(80)에서 출력된 모듈로-2 데이터 프레임 쌍 계수가 0인 경우, 데이터 프레임 저장 램(82)은 한 데이터 행씩 프레임 기억 메모리(21)에 판독될 수 있고, 그 계수의 보완이 0인 경우, 데이터 프레임 저장 램(81)은 에러 정정 부호기(14)로부터 한 데이터 열씩 기록될 수 있다.

제14도는, 심볼 결정회로(75)로부터 공급된 변형 리드-솔로몬 부호화용 인터리버로서 사용될 때, 제5도 내지 제8도중 어느 한 도면에 도시한 레이트 버퍼(77)가 취할 수 있는 일형태를 보인 것이다. 데이터 프레임 쌍 카운터(90)는 계수 입력(Cl) 신호로서 모듈로-2 데이터 프레임 카운터(70)에서 공급된 수행(CO) 신호를 수신한다. 데이터 프레임 당 카운터(90)는 에러 정정 부호화용 인터리버로서 동작하는 두개의 데이터 프레임 저장 램(91,92)의 교대로 이루어지는 기록 및 판독을 제어한다. 데이터 프레임 저장 램(91,92)은 교대되는 짝수 프레임 중에만 기록되며, 데이터 프레임 저장 램(91,92)을 기록하기 위한 데이터는 위상 이동 변조율로 심볼 결정회로(75)로부터 공급되며, 번지 주사는 열 및 열당 심볼에 의해 이루어진다.

여기서 언급되고 있는 행당 심볼은 위상 이동 변조 심볼 또는 비트이고, 부호화 입장에서 고려되는 변형 리드-솔로몬 부호와 연관되는 2^N비트 심볼는 아니다. 데이터 프레임 저장 램(91,92)은 각각 교대되는 프레임 쌍 구간에서 절반의 위상 이동 변조율로 프레임 기억 메모리(21)에 판독되며, 번지 주사는 열 및 열당 심볼에 의해 이루어진다.

번지 다중화기(93)는 데이터 행 카운터(71)로부터 데이터 행 계수를 수신하고, 기록 번지 지정으로서 심볼/행(즉, 행당 심볼) 카운터(52)로부터 행당 심볼 계수를 수신한다. 번지 다중화기(93)는 데이터 열 카운터(94)로부터 데이터 열 계수를 수신하고, 판독 번지지정으로서 심볼/열(즉, 열당 심볼) 카운터(95)로부터 열당 심볼 계수를 수신한다. 제로 교차 검출기(104)는 위상 이동 변조율로 트리거된 T플립플롭(96)에 트리거 펄스를 공급한다. T플립플롭(96)은 계수 입력(Cl)으로서 심볼/열 카운터(95)에 절반의 위상 이동 변조율로 출력 신호의 교대되는 전이를 공급하는 주파수 분할기로서의 기능을 수행한다. 복호기(97)는 전체 계수(열당 심볼이 0에서의 시작된다고 가정하면 525)에 이른 열당 심볼 계수를 복호화하여 데이터 열 카운터(94)용 계수 입력(Cl) 신호로서 1을 공급한다. 복호기(97) 출력 신호는 제 1 입력 신호로서 입력부가 두개인 오어 게이트(98)에 공급된다. 오어 게이트(98)는 복호기(97)에서 출력된 1에 응답하여 리세트(R) 신호로서 1을 심볼 열 카운터(95)에 공급하여 열당 심볼 계수를 그 초기값으로 리세트한다. 오어 게이트(98)에 입력되는 제2 입력 신호 및 데이터 열 카운터(94)에 입력되는 리세트(R) 신호는 입력부가 3개인 앤드 게이트(99)로부터 출력된 출력 응답에 의해 공급된다. 그 응답은 1일 때, 열당 심볼 계수 및 데이터 열 계수를 그 각각의 초기값으로 리세트 한다. 복호기(61)는, 데이터 프레임의 최종 열이 도달했음을 데이터 행 계수가 나타낼 때 및 그 때에만 앤드 게이트(99)의 제1 입력부에 논리 1을 공급하고, 그렇지 않으면, 앤드 게이트(99)의 제1입력부에 논리 0을 공급한다. 데이터 행의 최종 심볼 복호기(55)에서 출력된 출력 신호 및 데이터 프레임 카운터(70)로부터 출력된 모듈로-2 데이터 프레임 계수는 3개의 입력 신호의 다른 두개의 입력 신호로서 앤드 게이트(99)에 인가된다. 앤드 게이트(99) 출력 응답은, 데이터 프레임 저장 램(91,92)중 선택된 어느 하나의 램이 한 데이터 행씩 심볼 결정회로(75)로부터 기록될 때 짝수 프레임이 도달되기 직전에, 홀수 프레임내에서 최종 데이터 행의 최종 심볼이 도달한 경우에만 1이다.

데이터 프레임 쌍 카운터(90)로부터 출력된 모듈로-2 데이터 프레임 쌍 계수가 1인 경우, 데이터 프레임 저장 램(91)에 판독 번지지정을 선택하고 데이터 프레임 저장 램(92)에 기록 번지지정을 선택할 수 있도록 번지 다중화기(93)를 조정한다. 데이터 프레임 쌍 카운터(90)에서 출력된 데이터 프레임 쌍 계수가 1인 경우, 데이터 프레임 저장 램(91)은 한 데이터 행씩 에러 정정 복호기(78)에 판독될 수 있다. 입력부가 두개인 앤드 게이트(101)는, 카운터(70,90)로부터 출력된 모두 0인 데이터 프레임 계수 및 데이터 프레임 쌍 계수의 보완에 응답하여 기록 가능(WE) 신호로서 데이터 프레임 저장 램(92)에 1을 선택적으로 공급한다. 이 기록 가능 신호는 심볼 결정회로(75)로부터 한 데이터 행씩 데이터 프레임 저장 램(91,92)에 기록될 수 있게 한다.

데이터 프레임 쌍 카운터(90)에서 출력된 모듈로-2 데이터 프레임 쌍 계수가 0인 경우, 데이터 프레임 저장 램(92)에 판독 번지지정을 선택하고 데이터 프레임 저장 램(91)에 기록 번지지정을 선택할 수 있도록 번지 다중화기(93)를 조정한다. 데이터 프레임 쌍 카운터(90)에서 출력된 데이터 프레임 쌍 계수가 0인 경우, 데이터 프레임 저장 램(92)은 한 데이터 행씩 에러 정정 복호기(78)에 판독될 수 있다. 입력부가 두개인 앤드 게이트(102)는, 카운터(90)로부터 출력된 0인 데이터 프레임 계수 및 1인 데이터 프레임 쌍 계수의 보완에 응답하여 기록 가능 (WE) 신호로서 데이터 프레임 저장 램(91)에 1을 선택적으로 공급한다. 이 기록 가능 신호는 심볼 결정회로(75)로부터 데이터를 데이터 프레임 저장 램(92)에 한 행씩 기록될 수 있게 한다.

쌍으로 된 프레임의 프레임-콤 필터링으로부터 야기된 유효하지 않은 신호의 교대되는 프레임이 폐기될 때 남아있는 갭(gap)을 채우기 위하여 디지탈 신호 수신기(37-40)내에서 수행된 레이트 버퍼링은 프레임-콤 필터링 이후에, 그러나 심볼 결정회로에 와서 수행될 수 있다. 그러나, 프레임 기억 메모리가 많은 비트 깊이(many bits deep)보다는 단지 하나의 비트 깊이(one-bit deep)를 필요로 하기 때문에, 레이트 버퍼링은 심볼 결정 후에 수행되는 것이 바람직하다. 에러 정정 복호화 전에 디인터리빙과 함께 레이트 버퍼링을 수행하는 것이, 레이트 버퍼링을 위한 분리된 프레임 기억 메모리의 필요성이 해소되기 때문에, 바람직하다. 레이트 버퍼링이 디인터리빙과 분리되어 수행되는 경우, 직렬 단계가 판독/기록 포트를 통해 접근되는 램 부분으로부터 한번에 한 행씩 나란히 적재될 수 있는 이동 레지스터에 의해 공급되는 판독 전용 부분을 갖는 이중 포트인 경우, 레이트 버퍼링은 단지 하나의 프레임 기억 메모리에 의해 수행될 수 있다.

제15도는 레슬리 및 싱에 의해 제안된 일반적인 형태의 단일 루프 시그마-델타 변환기(200)로서 , 제5도 내지 제8도의 디지탈 신호 수신기중 어느 하나의 수신기에서 사용될 수 있는 변환기를 보인 것이다. 시그마-델타 변환기(200)는 기본적인 변환기로서 8비트 해상도를 갖는 플래쉬 변환기(201)를 사용하여 구성된다. 디지탈 귀환 신호로서 비트 래치(203)에 인가하기 위하여 플래쉬 변환기(201)의 디지탈 출력 신호의 최상위 비트(201)(즉, 신호 비트)의 결선 취득부(202)가 제공된다.

비트 래치(203)의 내용은 디지탈/아날로그 변환기(204)에 의해 양 또는 음의 아날로그 전압 레벨로 변환되어, 아날로그 귀환 신호를 발생시킨다. 아날로그 감산기(205)는 시그마-델타 변환기(200)의 입력 단자(206)에 공급되고 샘플링 스위치(또는 샘플러)(207)에 의해 아날로그 감산기(205)로 샘플링되는 입력 신호로부터 이 아날로그 귀환 신호를 감산한다. 아날로그 감산기(205)로부터 출력된 차이 출력 신호는 아날로그 에러 신호이다. 아날로그 가산기(208)는, 샘플링 및 유지 회로(209)에 의해 샘플링 시간동안 지연된 합 출력 신호를 아날로그 에러 신호에 가산함으로써, 아날로그 가산기(208)로부터 합 출력 신호를 발생시킨다. 아날로그 가산기(208)에서 출력된 합 출력 신호는 아날로그 신호의 시간에 대한 단일 통합이다. 통합된 응답은 플래쉬 변환기(201)에 의해 디지탈화된다. 디지탈/아날로그 변환기(204), 아날로그 감산기(205), 샘플링 스위치(207), 아날로그 가산기(208)와, 샘플링 및 유지 회로(209)는 절환 커패시터 회로내에서 구성되는 것이 바람직하다.

단일 비트 귀환의 사용에 의해 발생된 에러는 레슬리 및 싱에 의해 제안된 방법에 의해 보상된다. 플래쉬 변환기(201)의 디지탈 출력 신호의 최상위 비트(즉,신호 비트)의 결선 취득부(202)는 최하위 비트 위치를 통한 결선 제로 연장부(wired zero-extension 213)를 수반하여, 피감수 입력 신호로서 플래쉬 변환기(201)의 완전한 8 비트 디지탈 출력 신호를 수신하는 디지탈 감산기(214)용의 8 비트 감수를 발생시킨다. 8 비트 래치의 병렬 배터리(215)내에서 한번의 샘플링 시간 동안 지연된 디지탈 감산기(214)로부터 출력된 차이 출력 신호는 디지탈 가산기(218)내에서 가산되어 저역 누산 필터(219)에 공급되는 9 비트 합 신호를 발생시킨다. 저역 누산 필터(219)의 응답은 부샘플러(220)에 의해 심볼율로 시그마-델타 변환기(200)의 출력 단자(221)에 부샘플링된다.

제16도는 레슬리 및 싱에 의해 제안된 일반적인 형태의 이중 루프 시그마-델타 변환기(300)로서, 제5도 내지 제8도의 디지탈 신호 수신기중 어느 하나의 수신기에서 사용될 수 있는 변환기를 보인 것이다. 이 변환기는 기본적인 변환기로서 8 비트 해상도를 갖는 플래쉬 변환기(301)를 포함한다. 디지탈 귀환 신호로서 비트 래치(303)에 인가하기 위하여 플래쉬 변환기(301)의 디지탈 출력 신호의 최상위 비트(201)(즉, 신호 비트)의 결선 취득부(302)가 제공된다. 비트 래치(303)의 내용은 디지탈/아날로그 변환기(304)에 의해 양 또는 음의 아날로그 전압 레벨로 변환되어, 아날로그 귀환 신호를 발생시킨다. 아날로그 감산기(305)는 시그마-델타 변환 기(300)의 입력 단자(306)에 공급되고 샘플링 스위치(또는 샘플러)(307)에 의해 감산기(305)로 샘플링되는 입력 신호로부터 이 아날로그 귀환 신호를 감산한다. 아날로그 감산기(305)로부터 출력된 차이 출력 신호는 아날로그 에러 신호이다. 아날로그 가산기(308)는, 샘플링 및 유지 회로(309)에 의해 샘플링 시간동안 지연된 합 출력 신호를 아날로그 에러 신호에 가산함으로써, 아날로그 가산기(308)로부터 합 출력 신호를 발생시킨다. 아날로그 가산기(308)에서 출력된 합 출력 신호는 아날로그 신호의 시간에 대한 단일 통합이다 단일의 통합된 응답은 감수 신호로서 아날로그 귀환 신호를 수신하는 아날로그 감산기(310)에 피감수 신호로서 공급된다. 아날로그 가산기(311)는 샘플링 및 유지 회로(312)에 의해 샘플링 시간동안 지연된 합 출력 신호를 아날로그 에러 신호에 가산함으로써, 아날로그 가산기(311)로부터 합 출력 신호를 발생시킨다. 아날로그 가산기(311)에서 출력된 합 출력 신호는 아날로그 신호의 시간에 대한 이중 통합이다. 이중으로 통합된 응답은 플래쉬 변환기(301)에 의해 디지탈화된다. 디지탈/아날로그 변환기(304), 아날로그 감산기(305,310), 샘플러(307), 아날로그 가산기(308,311)와, 샘플링 및 유지 회로(309,312)는 절환 커패시터 회로내에서 구성되는 것이 바람직하다.

단일 비트 귀환의 사용에 의해 발생된 에러는 레슬리 윈 싱에 의해 제안된 방법에 의해 보상된다. 플래쉬 변환기(301)의 디지탈 출력 신호의 최상위 비트(즉, 신호 비트)의 결선 취득부(302)는 최하위 비트 위치를 통한 결선 제로 연장부(313)를 수반하여, 피감수 입력 신호로서 플래쉬 변환기(301)의 완전한 8 비트 디지탈 출력 신호를 수신하는 디지탈 감산기(314)용의 8 비트 감수를 발생시킨다. 감산기(314)로부터 출력된 차이 출력 신호는 8 비트 래치의 병렬 배터리(315)내에서 한번의 샘플링 시간동안 지연되며, 8 비트 래치의 병렬 배터리(316)내에서 하나 이상의 샘플링 시간동안 추가로 지연된다. 플래쉬 변환기(301)의 디지탈 출력 신호, 결선 단일 비트 위치 이동(317)에 의해 이중화된 8 비트 래치의 병렬 배터리(315)의 내용 및 8 비트 래치의 병렬 배터리(316)의 내용은 디지탈 가산기(318)에 의해 함께 가산되어, 저역 누산 필터(319)에 공급되는 10 비트 합 신호를 발생시킨다. 저역 누산 필터(319)의 응답은 부샘플러(320)에 의해 심볼율로 시그마-델타 변환기(300)의 출력 단자(321)에 부샘플링된다.

이상과 같이, 본 발명자에 의해 제안된 본 발명의 실시예를 설명하였으나, 통신 시스템, 전송기 및 수신기 설계분야에 종사하는 사람이라면, 이하에 기재하는 특허청구의 범위를 벗어나지 않는 한, 앞서 개시된 본 발명에 근거하여 여러 가지로 본 발명을 변형시킬 수 있을 것이다.

Claims (50)

1. 진폭이 복합 비디오 신호에 따라 변조되는 비디오 반송파와의 조합 전송에서, 상기 비디오 반송파와 직각으로 위상이 조정된 억압 반송파의 이진 위상 이동 변조 측대역내의 디지탈 심볼을 직렬로 전송하는 시스템과 함께 사용되는 디지탈 신호 수신기에 있어서, 상기 조합 전송에 응답하여 바람직한 검출기 응답 및 바람직하지 않은 검출기 응답으로 구성되는 아날로그 검출기 응답을 공급함으로써 상기 억압 반송파의 이진 위상 이동 변조를 검출하여 진폭 변조 비디오 반송파로부터 검출된 복합 비디오 신호의 잔여 신호로 구성된 상기 바람직하지 않은 검출기 응답을 수반하는 상기 바람직한 검출기 응답을 발생시키는 검출장치와, 상기 검출기 응답을 디지탈화하여 디지탈화된 검출기 응답을 제공하는 시그마-델타 아날로그/디지탈 변환기와, 상기 디지탈화된 검출기 응답을 수신하여 주로 상기 바람직하지 않은 응답에 의존하기 보다는 상기 바람직한 검출기 응답에 의존하여 응답을 발생시키는 디지탈 -콤 필터로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
2. 제1항에 있어서, 상기 디지탈 콤 필터는 고역 디지탈 프레임-콤 필터인 것을 특징으로 하는 디지탈 신호 수신기.
3. 제2항에 있어서, 시그마-델타 아날로그/디지탈 변환기는 상기 아날로그 검출기 응답을 수신하는 피감수 입력부와, 아날로그 귀환 신호를 수신하는 감수 입력부와, 상기 검출기 응답 및 상기 아날로그 귀환 신호간의 차에 비례하는 아날로그 에러 신호를 공급하는 출력부를 갖춘 아날로그 감산기와, 적어도 한번 시간에 대해 상기 아날로그 에러 신호를 통합하는 수단과, 적어도 한번 시간에 대해 통합된 후의 상기 아날로그 에러 신호를 다중-비트 해상도를 갖는 디지탈 샘플로 변환하는 플래쉬 변환기와, 디지탈 귀환 신호로서 상기 디지탈 샘플 각각의 최상위 비트를 수신하고, 그것을 상기 아날로그 귀환 신호로 변환하는 디지탈/아날로그 변환기와, 단지 단일 비트인 상기 디지탈 귀환 신호를 보상할 수 있도록 상기 디지탈 샘플을 정정함으로써 정정된 디지탈 샘플을 발생시키는 수단과, 규정된 부샘플링 주기에 걸쳐 상기 정정된 디지탈 샘플의 가중 누산을 수행 함으로써 디지탈화된 검출기 응답의 샘플을 발생시키는 수단으로 구성되는 것을 특 징으로 하는 디지탈 신호 수신기.
4. 제1항에 있어서, 상기 디지탈 콤 필터는 고역 디지탈 라인-콤 필터인 것을 특징으로 하는 디지탈 신호 수신기.
5. 제4항에 있어서, 시그마-델타 아날로그/디지탈 변환기는 상기 아날로그 검출기 응답을 수신하는 피감수 입력부와, 아날로그 귀환 신호를 수신하는 감수 입력부와, 상기 검출기 응답 꿋 상기 아날로그 귀한 신호간의 차에 비례하는 아날로그 에러 신호를 공급하는 출력부를 갖춘 아날로그 감산기와, 적어도 한번 시간에 대해 상기 아날로그 에러 신호를 통합하는 수단과, 적어도 한번 시간에 대해 통합된 후의 상기 아날로그 에러 신호를 다중-비트 해상도를 갖는 디지탈 샘플로 변환하는 플래쉬 변환기와, 디지탈 귀환 신호로서 상기 디지탈 샘플 각각의 최상위 비트를 수신하고, 그것을 상기 아날로그 귀환 신호로 변환하는 디지탈/아날로그 변환기와, 단지 단일 비트인 상기 디지탈 귀환 신호를 보상할 수 있도록 상기 디지탈 샘플을 정정함으로써 정정된 디지탈 샘플을 발생시키는 수단과, 규정된 부샘플링 주기에 걸쳐 상기 정정된 디지탈 샘플의 가중 누산을 수행함으로써 디지탈화된 검출기 응답의 샘플을 발생시키는 수단으로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
6. 제1항에 있어서, 상기 디지탈 콤 필터는 고역 디지탈 라인-콤 필터에 앞서 그와 종속 접속상태로 배치되는 고역 디지탈 프레임-콤 필터인 것을 특징으로 하는 디지탈 신호 수신기.
7. 제6항에 있어서, 시그마-델타 아날로그/디지탈 변환기는 상기 아날로그 검출기 응답을 수신하는 피감수 입력부와, 아날로그 귀환 신호를 수신하는 감수 입력부와, 상기 검출기 응답 및 상기 아날로그 귀환 신호간의 차에 비례하는 아날로그 에러 신호를 공급하는 출력부를 갖춘 아날로그 감산기와, 적어도 한번 시간에 대해 상기 아날로그 에러 신호를 통합하는 수단과, 적어도 한번 시간에 대해 통합된 후의 상기 아날로그 에러 신호를 다중-비트 해상도를 갖는 디지탈 샘플로 변환하는 플래쉬 변환기와, 디지탈 귀환 신호로서 상기 디지탈 샘플 각각의 최상위 비트를 수신하고, 그것을 상기 아날로그 귀환 신호로 변환하는 디지탈/아날로그 변환기와, 단지 단일 비트인 상기 디지탈 귀환 신호를 보상할 수 있도록 상기 디지탈 샘플을 정정함으로써 정정된 디지탈 샘플을 발생시키는 수단과, 규정된 부샘플링 주기에 걸쳐 상기 정정된 디지탈 샘플의 가중 누산을 수행함으로써 디지탈화된 검출기 응답의 샘플을 발생시키는 수단으로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
8. 제6항에 있어서, 상기 디지탈 신호 수신기는 상기 고역 디지탈 라인-콤 필터로부터 응답을 수신하고, 각각의 디지탈 심볼의 동일성을 결정하여 디지탈 신호 응답을 발생시키는 심볼 결정회로를 포함하는 것을 특징으로 하는 디지탈 신호 수신기.
9. 제1항에 있어서, 상기 디지탈 콤 필터는 고역 디지탈 프레임-콤 필터에 앞서 그와 종속 접속상태로 배치되는 고역 디지탈 라인-콤 필터인 것을 특징으로 하는 디지탈 신호 수신기.
10. 제9항에 있어서, 시그마-델타 아날로그/디지탈 변환기는 상기 아날로그 검출기 응답을 수신하는 피감수 입력부와, 아날로그 귀한 신호를 수신하는 감수 입력부와, 상기 검출기 응답 및 상기 아날로그 귀환 신호간의 차에 비례하는 아날로그 에러 신호를 공급하는 출력부를 갖춘 아날로그 감산기와, 적어도 한번 시간에 대해 상기 아날로그 에러 신호를 통합하는 수단과, 적어도 한번 시간에 대해 통합된 후의 상기 아날로그 에러 신호를 다중-비트 해상도를 갖는 디지탈 샘플로 변환하는 플래쉬 변환기와, 디지탈 귀환 신호로서 상기 디지탈 샘플 각각의 최상위 비트를 수신하고, 그것을 상기 아날로그 귀환 신호로 변환하는 디지탈/아날로그 변환기와, 단지 단일 비트인 상기 디지탈 귀한 신호를 보상할 수 있도록 상기 디지탈 샘플을 정정함으로써 정정된 디지탈 샘플을 발생시키는 수단과, 규정된 부샘플링 주기에 걸쳐 상기 정정된 디지탈 샘플의 가중 누산을 수행함으로써 디지탈화된 검출기 응답의 샘플을 발생시키는 수단으로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
11. 제9항에 있어서, 상기 디지탈 신호 수신기는 상기 고역 디지탈 프레임-콤 필터로부터 응답을 수신하고, 각각의 디지탈 심볼의 동일성을 결정하여 비트-직렬 디지탈 신호 응답을 발생시키는 심볼 결정회로를 포함하는 것을 특징으로 하는 디지탈 신호 수신기.
12. 진폭이 복합 비디오 신호에 따라 변조되는 비디오 반송파와의 조합 전송에서, 상기 비디오 반송파와 직각으로 위상이 조정된 억압 반송파의 이진 위상 이동 변조 측대역내의 디지탈 심볼을 직렬로 전송하는 시스템과 함께 사용되는 디지탈 신호 수신기로서, 상기 디지탈 신호 수신기가 상기 조합 전송에 응답하여 아날로그 검출기 응답을 공급하고, 상기 억압 반송파의 이진 위상 이동 변조를 검출하여 진폭 변조 비디오 반송파로부터 검출된 복합 비디오 신호의 잔여 신호로 구성된 바람직하지 않은 검출기 응답을 수반하는 바람직한 검출기 응답을 발생시키는 검출장치와, 상기 아날로그 검출기 응답을 디지탈화된 검출기 응답으로 변환하는 시그마-델타 아날로그/디지탈 변환기와, 상기 디지탈화된 검출기 응답을 수신하고, 종속 접속으로부터 각각의 디지탈 신호에 대한 다중 레벨의 응답을 갖는 조합된 콤 필터 응답을 공급할 수 있도록 상호 종속 접속된 고역 디지탈 라인-콤 필터 및 고역 디지탈 프레임-콤 필터와, 상기 조합된 콤 필터 응답에 응답하여, 각각의 디지탈 심볼의 동일성을 결정하여 비트-직렬 디지탈 신호 응답을 발생시키는 심볼 결정회로로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
13. 제12항에 있어서, 상기 고역 디지탈 프레임-콤 필터는 상기 고역 디지탈 라인-콤 필터에 앞서 그와 종속 접속상태로 배치되며, 상기 디지탈화된 검출기 응답을 수신하는 입력부와, 임력 신호로서 상기 고역 디지탈 라인-콤 필터에 고역 디지탈 프레임-콤 필터 응답을 공급하는 출력부와, 상기 복합 비디오 신호의 한 프레임 주사의 지속기간과 동일한 시간 구간만큼 상기 고역 디지탈 프레임-콤 필터의 입력부에서 수신되는 상기 디지탈화된 검출기 응답을 지연시키는 한 프레임 디지탈 지연 라인과, 상기 한 프레임 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 프레임-콤 필터의 입력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 프레임-콤 필터의 출력부에 공급하는 출력부를 갖춘 제1 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
14. 제13항에 있어서, 상기 한 프레임 지연 라인은 읽기 그리고 덮어쓰기 모드로 동작하는 임의 접근 메모리인 것을 특징으로 하는 디지탈 신호 수신기.
15. 제13항에 있어서, 상기 고역 디지탈 라인-콤 필터는 상기 고역 디지탈 프레임-콤 필터 응답을 수신하는 입력부와, 상기 조합된 콤 필터 응답을 공급하는 출력부와, 상기 복합 비디오 신호의 한 수평 주사선의 지속기간과 동일한 시간 구간만큼 상기 고역 디지탈 라인-콤 필터의 입력부에서 수신되는 상기 고역 디지탈 프레임-콤 필터의 응답을 지연시키는 1-H 디지탈 지연 라인과, 상기 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 라인-콤 필터의 입력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 라인-콤 필터의 출력부에 공급하는 출력부를 갖춘 제2 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
16. 제15항에 있어서, 상기 심볼 결정회로는 상기 조합된 콤 필터 응답을 수신하는 입력부와, 정류된 응답을 공급하는 출력부를 갖춘 절대값 회로와, 상기 절대값 회로의 출력부로부터 상기 정류된 응답을 수신하는 입력부와, 상기 정류된 응답이 임계값을 초과할 때 제1 상태에 각각 놓이고 상기 정류된 응답이 상기 임계값을 초과하지 않을 때 제2 상태에 각각 놓이는 디지탈 신호 비트를 공급하는 출력부를 갖춘 임계 검출기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
17. 제13항에 있어서, 상기 고역 디지탈 라인-콤 필터는 상기 고역 디지탈 프레임-콤 필터 응답을 수신하는 입력부와, 상기 조합된 콤 필터 응답을 공급하는 출력부와, 상기 복합 비디오 신호의 한 수평 주사선의 지속기간과 동일한 시간 구간만큼 상기 고역 디지탈 라인-콤 필터의 입력부에서 수신되는 상기 고역 디지탈 프레임-콤 필터의 응답을 지연시키는 제1의 1-H 디지탈 지연 라인과, 상기 제1의 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 라인-콤 필터의 입력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 공급하는 출력부를 갖춘 제2 디지탈 감산기와, 지속기간 1-H와 동일한 시간 구간만큼 상기 제2 디지탈 감산기의 미분 응답을 지연시키는 제2의 I-H 디지탈 지연 라인과, 상기 제2의 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 제2 디지탈 감산기의 출력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 라인-콤 필터의 출력부에 공급하는 출력부를 갖춘 제3 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
18. 제17항에 있어서, 상기 심볼 결정회로는 상기 조합된 콤 필터 응답을 수신하는 입력부와, 정류된 응답을 공급하는 출력부를 갖춘 절대값 회로와, 상기 절대값 회로의 출력부로부터 상기 정류된 응답을 수신하는 입력부와, 상기 정류된 응답이 제1 임계값을 초과하지만 제1 임계값보다 높은 제2 임계값을 초과하지 않을 때 제1 상태에 각각 놓이고 상기 정류된 응답이 상기 제1 임계값을 초과하지 않거나 상기 제1 및 제2 임계값을 초과할 때 제2 상태에 각각 놓이는 디지탈 신호 비트를 공급하는 출력부를 갖춘 이중 임계 검출기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
19. 제12항에 있어서, 상기 고역 디지탈 프레임-콤 필터는 상기 고역 디지탈 라인-콤 필터에 후속하여 그와 종속 접속상태로 배치되며, 상기 고역 디지탈 라인-콤 필터로부터 응답을 수신하는 입력부와, 상기 조합된 콤 필터 응답을 공급하는 출력부와, 상기 복합 비디오 신호의 한 프레임 주사의 지속기간과 동일한 시간 구간만큼 상기 고역 디지탈 프레임-콤 필터의 입력부에서 수신되는 상기 고역 디지탈 라인-콤 필터로부터 출력되는 응답을 지연시키는 한 프레임 디지탈 지연 라인과, 상기 한 프레임 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 프레임-콤 필터의 입력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 프레임-콤 필터의 출력부에 공급하는 출력부를 갖춘 제1 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
20. 제19항에 있어서, 상기 한 프레임 지연 라인은 읽기 그리고 덮어쓰기 모드로 동작하는 임의 접근 메모리인 것을 특징으로 하는 디지탈 신호 수신기.
21. 제19항에 있어서, 상기 고역 디지탈 라인-콤 필터는 상기 디지탈화된 검출기 응답을 수신하는 입력부와, 상기 고역 디지탈 프레임-콤 필터의 입력부와 접속되는 출력부와, 상기 복합 비디오 신호의 한 수평 주사선의 지속기간과 동일한 시간 구간만큼 상기 고역 디지탈 라인-콤 필터의 입력부에서 수신되는, 바람직하지 않은 검출기 응답을 수반하는, 바람직한 검출기 응답을 지연시키는 1-H 디지탈 지연 라인과, 상기 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 라인-콤 필터의 입력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 라인-콤 필터의 출력부에 공급하는 출력부를 갖춘 제2 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
22. 제21항에 있어서, 상기 심볼 결정회로는 상기 조합된 콤 필터 응답을 수신하는 입력부와, 정류된 응답을 공급하는 출력부를 갖춘 절대값 회로와, 상기 절대값 회로의 출력부로부터 상기 정류된 응답을 수신하는 입력부와, 상기 정류된 응답이 임계값을 초과할 제1 상태에 각각 놓이고 상기 정류된 응답이 상기 임계값을 초과하지 않을 때 제2 상태에 각각 놓이는 디지탈 신호 비트를 공급하는 출력부를 갖춘 임계 검출기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
23. 제19항에 있어서, 상기 고역 디지탈 라인-콤 필터는 상기 부샘플러 응답을 수신하는 입력부와, 상기 고역 디지탈 프레임-콤 필터의 입력부와 접속되는 출력부와, 상기 복합 비디오 신호의 한 수평 주사선의 지속기간 1-H와 동일한 시간 구간만큼 상기 고역 디지탈 라인-콤 필터의 입력부에서 수신되는, 바람직하지 않은 검출기 응답을 수반하는, 바람직한 검출기 응답을 지연시키는 제1의 1-H 디지탈 지연 라인과, 상기 제1의 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 라인-콤 필터의 입력부와 사실상의 지연없이 접속되는 제2입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 공급하는 출력부를 갖춘 제2 디지탈 감산기와, 지속기간 1-H와 동일한 시간 구간만큼 상기 제2 디지탈 감산기의 미분 응답을 지연시키는 제2의 1-H 디지탈 지연 라인과, 상기 제2의 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 제2 디지탈 감산기의 출력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 라인-콤 필터의 출력부에 공급하는 출력부를 갖춘 제3 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
24. 제23항에 있어서, 상기 심볼 결정회로는 상기 조합된 콤 필터 응답을 수신하는 입력부와, 정류된 응답을 공급하는 출력부를 갖춘 절대값 회로와, 상기 절대값 회로의 출력부로부터 상기 정류된 응답을 수신하는 입력부와 상기 정류된 응답이 제1 임계값을 초과하지만 제1 임계값보다 높은 제2 임계값을 초과하지 않을 때 제1 상태에 각각 놓이고 상기 정류된 응답이 상기 제1 임계값을 초과하지 않거나 상기 제1 및 제2 임계값을 초과할 때 제2 상태에 각각 놓이는 디지탈 신호 비트를 공급하는 출력부를 갖춘 이중 임계 검출기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
25. 진폭이 복합 비디오 신호에 따라 변조되는 비디오 반송파와 직각으로 위상이 조정된 억압 반송파의 이진 위상 이동 변조 측대역내의 디지탈 정보를 전송하는 시스템과 함께 사용되는 디지탈 신호 수신기로서, 진폭 변조 비디오 반송파 및 이진 위상 이동 변조 억압 반송파로 구성되는 무선 주파수 신호에 중간 주파수 신호 응답을 공급하는 동조기와, 필터링 및 증폭 요소를 포함하여, 상기 중간 주파수 신호 응답을 증폭하고, 증폭된 중간 주파수 증폭기 응답을 공급하는 중간 주파수 증폭기와, 중간 주파수 및 주파수와 위상 에러 신호에 의해 제어되는 평균 위상에서 동상 및 직각 위상 중간 주파수 비디오 반송파를 발생시키는 제1 제어 발진기 회로와, 상기 증폭된 중간 주파수 증폭기 응답을 수신하여, 공급된 상기 동상 중간 주파수 비디오 반송파에 따라 그로부터 복합 비디오 신호를 동기적으로 검출하는 동상 비디오 검출기와, 상기 증폭된 중간 주파수 증폭기 응답을 수신하여, 공급된 상기 직각 위상 중간 주파수 비디오 반송파에 따라 그로부터, 상기 주파수 및 위상 에러 신호를 포함하는 상기 복합 비디오 신호 부분만큼 상기 직각 위상 비디오 검출기로부터 출력된 직각 위상 비디오 검출기 응답내에 수반되는, 이진 위상 이동 변조 신호를 동기력으로 검출하는 직각 위상 비디오 검출기와, 상기 동상 비디오 검출기에 의해 검출된 복합 비디오 신호로부터 수평 동기 펄스를 분리시키는 수평 동기 분리기와, 상기 이진 위상 이동 변조 신호용 심볼율의 배수이고 상기 분리된 수평 동기 펄스에 의해 제어되는 주파수 및 위상에서 클럭화 발진을 발생시키는 제2 제어 발진기 회로와, 상기 직각 위상 비디오 검출기 응답을 수신하는 입력부와, 상기 이진 위상 이동 변조 신호용 심볼율로 상기 클럭화 발진에 응답하여 샘플링된 상기 직각 위상 비디오 검출기 응답의 샘플에 디지탈화된 응답을 공급하는 출력부를 갖춘 시그마-델타 아날로그/디지탈 변환기와, 상기 이진 위상 이동 변조 신호용 심볼율로 공급된 상기 디지탈화된 직각 위상 비디오 검출기 응답을 수신하고, 상기 이진 위상 이동 변조 신호에 상기 복합 비디오 신호의 상기 수반된 부분에 대한 응답이 억압된 디지탈 콤 필터 응답을 공급하는 디지탈 콤 필터와, 상기 디지탈 콤 필터 응답을 수신하고, 상기 이진 위상 이동 변조 신호에 의해 전송된 심볼을 결정하는 심볼 결정회로로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
26. 제25항에 있어서, 시그마-델타 아날로그/디지탈 변환기는 상기 아날로그 검출기 응답을 수신하는 제1 입력부와, 아날로그 귀환 신호를 수신하는 제2 입력부와, 상기 검출기 응답 및 상기 아날로그 귀환 신호간의 차에 비례하는 아날로그 에러 신호를 공급하는 출력부를 갖춘 차동 입력 증폭기와, 상기 아날로그 에러 신호를 다중-비트 해상도를 갖는 디지탈 에러 신호의 샘플로 변환하는 플래쉬 변환기와, 디지탈 귀환 신호로서 상기 디지탈 에러 신호의 최상위 비트를 수신하고, 그것을 상기 아날로그 귀환 신호로 변환하는 디지탈/아날로그 변환기와, 규정된 부샘플링 주기에 걸쳐 상기 디지탈 에러 신호의 샘플의 가중 누산을 수행함으로써 디지탈화된 검출기 응답의 샘플을 발생시키는 수단으로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
27. 제25항에 있어서, 상기 디지탈 콤 필터는 고역 디지탈 프레임-콤 필터 및 그에 후속하여 그와 종속 접속상태로 배치되는 고역 디지탈 라인-콤 필터로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
28. 제27항에 있어서, 상기 고역 디지탈 프레임-콤 필터는 상기 심볼율로 상기 직각 위상 비디오 검출기의 샘플에 대한 상기 디지탈화된 응답의 샘플을 수신하는 입력부와, 입력 신호로서 상기 고역 디지탈 라인-콤 필터에 고역 디지탈 프레임-콤 필터 응답을 공급하는 출력부와, 상기 복합 비디오 신호의 한 프레임 주사의 지속기간과 동일한 시간 구간만큼 상기 고역 디지탈 프레임-콤 필터의 입력부에서 수신되는 상기 부샘플러 응답을 지연시키는 한 프레임 디지탈 지연 라인과, 상기 한 프레임 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 프레임-콤 필터의 입력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 프레임-콤 필터의 출력부에 공급하는 출력부를 갖춘 제1 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
29. 제28항에 있어서, 상기 고역 디지탈 라인-콤 필터는 상기 고역 디지탈 프레임-콤 필터 응답을 수신하는 입력부와, 상기 조합된 콤 필터 응답을 공급하는 출력부와, 상기 복합 비디오 신호의 한 수평 주사선의 지속기간과 동일한 시간 구간만큼 상기 고역 디지탈 라인-콤 필터의 입력부에서 수신되는 상기 고역 디지탈 프레임-콤 필터의 응답을 지연시키는 1-H 디지탈 지연 라인과, 상기 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 라인-콤 필더의 입력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 라인-콤 필터의 출력부에 공급하는 출력부를 갖춘 제2 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
30. 제29항에 있어서, 상기 심볼 결정회로는 상기 조합된 콤 필터 응답을 수신하는 입력부와, 정류된 응답을 공급하는 출력부를 갖춘 절대값 회로와, 상기 절대값 회로의 출력부로부터 상기 정류된 응답을 수신하는 입력부와, 상기 정류된 응답이 임계값을 초과할 때 제1 상태에 각각 놓이고 상기 정류된 응답이 상기 임계값을 초과하지 않을 때 제2 상태에 각각 놓이는 디지탈 신호 비트를 공급하는 출력부를 갖춘 임계 검출기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
31. 제29항에 있어서, 상기 심볼 결정회로의 출력부로부터 공급되는 출력 신호 비트는 심볼율로 공급되고, 상기 디지탈 신호 수신기는 상기 동상 비디오 검출기에 의해 검출된 복합 비디오 신호로부터 수직 동기 펄스를 분리시키는 수직 동기 분리기와, 행당 심볼 계수가 중간 행 영역에 있지 않을 때 발생되는 분리된 수직 동기 펄스를 계수함으로써 데이터 프레임 계수를 발생시키는 데이터 프레임 카운터와, 상기 데이터 프레임 계수 모듈로-2가 두개의 값중 규정된 어느 하나를 가질 때 및 그 때에만, 상기 심볼 결정회로의 출력부로부터 비트를 수신할 수 있도록 접속된 입력부와, 절반의 심볼율로 그리고 규정된 순서로 상기 심볼 결정회로 출력 신호 비트를 공급하는 출력부를 갖춘 레이트 버퍼를 포함하는 것을 특징으로 하는 디지탈 신호 수신기.
32. 제31항에 있어서, 상기 레이트 버퍼는 절반의 심볼율로 그리고 한 데이터 열씩 상기 심볼 결정회로 출력 신호 비트를 에러 정정 복호기에 공급하는 디인터리버로서 작용하는 것을 특징으로 하는 디지탈 신호 수신기.
33. 제31항에 있어서, 상기 디지탈 신호 수신기는 상기 심볼 클럭화 발진을 계수하여 행당 심볼 계수를 발생시키고, 상기 각각의 분리된 수평 동기 펄스에 응답하여 상기 심볼 계수를 상기 심볼 계수의 규정된 기본 계수값으로 리세트하는 행당 심볼 카운터와, 상기 행당 심볼 카운터가 리세트될 때마다 그것을 계수하여 데이터 행 계수를 발생시키고, 상기 각각의 분리된 수직 동기 펄스에 응답하여 상기 데이터 행 계수를 상기 데이터 행 계수의 규정된 기본 계수값으로 리세트하는 데이터 행 카운터와, 상기 레이트 버퍼내에 포함되며, 상기 데이터 프레임 계수 모듈로-2가 두개의 값중 규정된 어느 하나를 가질 때 및 그 때에만 상기 심볼 결정회로의 출력부로 부터 비트 단위로 개개의 시간에서 기록되고, 상기 개개의 시간 동안 기록 번지지정으로서 상기 데이터 행 계수 및 행당 심볼 계수를 함께 수신하는 적어도 하나의 임의 접근 메모리를 포함하는 것을 특징으로 하는 디지탈 신호 수신기.
34. 제28항에 있어서, 상기 고역 디지탈 라인-콤 필터는 상기 고역 디지탈 프레임-콤 필터 응답을 수신하는 입력부와, 상기 조합된 콤 필터 응답을 공급하는 출력부와, 상기 복합 비디오 신호의 한 수평 주사선의 지속기간과 동일한 시간 구간만큼 상기 고역 디지탈 라인-콤 필터의 입력부에서 수신되는 상기 고역 디지탈 프레임-콤 필터 응답을 지연시키는 제1의 1-H 디지탈 지연 라인과, 상기 제1의 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 라인-콤 필터의 입력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 공급하는 출력부를 갖춘 제2 디지탈 감산기와, 지속기간 1-H와 동일한 시간 구간만큼 상기 제2 디지탈 감산기의 미분 응답을 지연시키는 제2의 1-H 디지탈 지연 라인과, 상기 제2의 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 제2 디지탈 감산기의 출력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 라인-콤 필터의 출력부에 공급하는 출력부를 갖춘 제3 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
35. 제34항에 있어서, 상기 심볼 결정회로는 상기 조합된 콤 필터 응답을 수신하는 입력부와, 정류된 응답을 공급하는 출력부를 갖춘 절대값 회로와, 상기 절대값 회로의 출력부로부터 상기 정류된 응답을 수신하는 입력부와, 상기 정류된 응답이 제1 임계값을 초과하지만 제1 임계값보다 높은 제2 임계값을 초과하지 않을 때 제1 상태에 각각 놓이고 상기 정류된 응답이 상기 제1 임계값을 초과하지 않기나 상기 제1 및 제2 임계값을 초과할 때 제2 상태에 각각 놓이는 디지탈 신호 비트를 공급하는 출력부를 갖춘 이중 임계 검출기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
36. 제34항에 있어서, 상기 심볼 결정회로의 출력부로부터 공급되는 출력 신호 비트는 심볼율로 공급되고, 상기 디지탈 신호 수신기는 상기 동상 비디오 검출기에 의해 검출된 복합 비디오 신호로부터 수직 동기 펄스를 분리시키는 수직 동기 분리기와, 행당 심볼 계수가 중간 행 영역에 있지 않을 때 발생되는 분리된 수직 동기펄스를 계수함으로써 데이터 프레임 계수를 발생시키는 데이터 프레임 카운터와, 상기 데이터 프레임 계수 모듈로-2가 두개의 값중 규정된 어느 하나를 가질 때 및 그 때에만, 상기 심볼 결정회로의 출력부로부터 비트를 수신할 수 있도록 접속된 입력부와, 절반의 심볼율로 그리고 규정된 순서로 상기 심볼 결정회로 출력 신호 비트를 공급하는 출력부를 갖춘 레이트버퍼를 포함하는 것을 특징으로 하는 디지탈 신호 수신기.
37. 제36항에 있어서, 상기 레이트 버퍼는 절반의 심볼율로 그리고 한 데이터 열씩 상기 심볼 결정회로 출력 신호 비트를 에러 정정 복호기에 공급하는 디인터리버로서 작용하는 것을 특징으로 하는 디지탈 신호 수신기.
38. 제36항에 있어서, 상기 디지탈 신호 수신기는 상기 심볼 클럭화 발진을 계수하여 행당 심볼 계수를 발생시키고, 상기 각각의 분리된 수평 동기 펄스에 응답하여 상기 심볼 계수를 상기 심볼 계수의 규정된 기본 계수값으로 리세트하는 행당 심볼 카운터와, 상기 행당 심볼 카운터가 리세트될 때마다 그것을 계수하여 데이터 행 계수를 발생시키고, 상기 각각의 분리된 수직 동기 펄스에 응답하여 상기 데이터 행 계수를 상기 데이터 행 계수의 규정된 기본 계수값으로 리세트하는 데이터 행 카운터와, 상기 레이트 데이터에 포함되며, 상기 데이터 프레임 계수 모듈로-2가 두개의 값중 규정된 어느 하나를 가질 때 및 그 때에만 상기 심볼 결정회로의 출력부로부터 비트 단위로 개개의 시간에서 기록되고, 상기 개개의 시간 동안 기록 번지지정으로서 상기 데이터 행 계수 및 행당 심볼 계수를 함께 수신하는 적어도 하나의 임의 접근 메모리를 포함하는 것을 특징으로 하는 디지탈 신호 수신기.
39. 제25항에 있어서, 상기 디지탈 콤 필터는 고역 디지탈 라인-콤 필터 및 그에 후속하여 그와 종속 접속상태로 배치되는 고역 디지탈 프레임-콤 필터로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
40. 제39항에 있어서, 상기 고역 디지탈 프레임-콤 필터는 상기 고역 디지탈 라인-콤 필터로부터 응답을 수신하는 입력부와, 상기 조합된 콤 필터 응답을 공급하는 출력부와, 상기 복합 비디오 신호의 한 프레임 주사의 지속기간과 동일한 시간 구간만큼 상기 고역 디지탈 프레임-콤 필터의 입력부에서 수신되는 상기 고역 디지탈 라인-콤 필터로부터 출력된 응답을 지연시키는 한 프레임 디지탈 지연 라인과, 상기 한 프레임 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 프레임-콤 필터의 입력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 프레임-콤 필터의 출력부에 공급하는 출력부를 갖춘 제1 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
41. 제40항에 있어서, 상기 고역 디지탈 라인-콤 필터는 상기 심볼율로 상기 직각 위상 비디오 검출기의 샘플에 대한 상기 디지탈화 된 응답의 샘플을 수신하는 입력부와, 상기 고역 디지탈 프레임-콤 필터의 입력부에 접속되는 출력부, 상기 복합 비디오 신호의 한 수평 주사선의 지속시간과 동일한 시간 구간만큼 상기 고역 디지탈 라인-콤 필터의 입력부에서 수신되는, 바람직하지 않은 검출기 응답을 수반하는, 바람직한 검출기 응답을 지연시키는 1-H 디지탈 지연 라인과, 상기 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 라인-콤 필터의 입력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 라인-콤 필터의 출력부에 공급하는 출력부를 갖춘 제2 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
42. 제41항에 있어서, 상기 심볼 결정회로는 상기 조합된 콤 필터 응답을 수신하는 입력부와, 정류된 응답을 공급하는 출력부를 갖춘 절대값 회로와, 상기 절대값 회로의 출력부로부터 상기 정류된 응답을 수신하는 입력부와, 상기 정류된 응답이 임계값을 초과할 때 제1 상태에 각각 놓이고 상기 정류된 응답이 상기 임계값을 초과하지 않을 때 제2 상태에 각각 놓이는 디지탈 신호 비트를 공급하는 출력부를 갖춘 임계 검출기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
43. 제41항에 있어서, 상기 심볼 결정회로의 출력부로부터 공급되는 출력 신호 비트는 심볼율로 공급되고, 상기 디지탈 신호 수신기는 상기 동상 비디오 검출기에 의해 검출된 복합 비디오 신호로부터 수직 동기 펄스를 분리시키는 수직 동기 분리기와, 행당 심볼 계수가 중간 행 영역에 있지 않을 때 발생되는 분리된 수직 동기 펄스를 계수함으로써 데이터 프레임 계수를 발생시키는 데이터 프레임 카운터와, 상기 데이터 프레임 계수 모듈로-2가 두개의 값중 규정된 어느 하나를 가질 때 및 그 때에만, 상기 심볼 결정회로의 출력부로부터 비트를 수신할 수 있도록 접속된 입력부와, 절반의 심볼율로 그리고 규정된 순서로 상기 심볼 결정회로 출력 신호 비트를 공급하는 출력부를 갖춘 레이트 버퍼를 포함하는 것을 특징으로 하는 디지탈 신호 수신기.
44. 제43항에 있어서, 상기 레이트 버퍼는 절반의 심볼율로 그리고 한 데이터 열씩 상기 심볼 결정회로 출력 신호 비트를 에러 정정 복호기에 공급하는 디인터리버로서 작용하는 것을 특징으로 하는 디지탈 신호 수신기.
45. 제43항에 있어서, 상기 디지탈 신호 수신기는 상기 심볼 클럭화 발진을 계수하여 행당 심볼 계수를 발생시키고, 상기 각각의 분리된 수평 동기 펄스에 응답하여 상기 심볼 계수를 상기 심볼 계수의 규정된 기본 계수값으로 리세트하는 행당 심볼 카운터와, 상기 행당 심볼 카운터가 리세트될 때마다 그것을 계수하여 데이터 행 계수를 발생시키고, 상기 각각의 분리된 수직 동기펄스에 응답하여 상기 데이터 행 계수를 상기 데이터 행 계수의 규정된 기본 계수값으로 리세트하는 데이터 행 카운터와, 상기 레이트 버퍼내에 포함되며, 상기 데이터 프레임 계수 모듈로-2가 두개의 값중 규정된 어느 하나를 가질 때 및 그 때에만 상기 심볼 결정 회로의 출력부로 부터 비트 단위로 개개의 시간에서 기록되고, 상기 개개의 시간 동안 기록 번지지정으로서 상기 데이터 행 계수 및 행당 심볼 계수를 함께 수신하는 적어도 하나의 임의 접근 메모리를 포함하는 것을 특징으로 하는 디지탈 신호 수신기.
46. 제40항에 있어서, 상기 고역 디지탈 라인-콤 필터는 상기 심볼율로 상기 직각 위상 비디오 검출기의 샘플에 대한 상기 디지탈화 된 응답의 샘플을 수신하는 입력부와, 상기 고역 디지탈 프레임-콤 필터의 입력부에 접속되는 출력부와, 상기 복합 비디오 신호의 한 수평 주사선의 지속기간 1-H와 동일한 시간 구간만큼 상기 고역 디지탈 라인-콤 필터의 입력부에서 수신되는, 바람직하지 않은 검출기 응답을 수반하는, 바람직한 검출기 응답을 지연시키는 제1의 1-H 디지탈 지연 라인과, 상기 제1의 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 고역 디지탈 라인-콤 필터의 입력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 공급하는 출력부를 갖춘 제2 디지탈 감산기와, 지속시간 1-H와 동일한 시간 구간만큼 상기 제2 디지탈 감산기의 미분 응답을 지연시키는 제2의 1-H 디지탈 지연 라인과, 상기 제2의 1-H 디지탈 지연 라인으로부터 지연된 응답을 수신하는 제1 입력부와, 상기 제2 디지탈 감산기의 출력부와 사실상의 지연없이 접속되는 제2 입력부와, 상기 제1 및 제2 입력부에서 신호에 대한 미분 응답을 상기 고역 디지탈 라인-콤 필터의 출력부에 공급하는 출력부를 갖춘 제3 디지탈 감산기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
47. 제46항에 있어서, 상기 심볼 결정회로는 상기 조합된 콤 필터 응답을 수신하는 입력부와, 정류된 응답을 공급하는 출력부를 갖춘 절대값 회로와, 상기 절대값 회로의 출력부로부터 상기 정류된 응답을 수신하는 입력부와, 상기 정류된 응답이 제1 임계값을 초과하지만 제1 임계값보다 높은 제2 임계값을 초과하지 않을 때 제1 상태에 각각 놓이고 상기 정류된 응답이 상기 제1 임계값을 초과하지 않거나 상기 제1 및 제2 임계값을 초과할 때 제2 상태에 각각 놓이는 디지탈 신호 비트를 공급하는 출력부를 갖춘 이중 임계 검출기로 구성되는 것을 특징으로 하는 디지탈 신호 수신기.
48. 제46항에 있어서, 상기 심볼 결정회로의 출력부로부터 공급되는 출력 신호 비트는 심볼율로 공급되고, 상기 디지탈 신호 수신기는 상기 동상 비디오 검출기에 의해 검출된 복합 비디오 신호로부터 수직 동기 펄스를 분리시키는 수직 동기 분리기와, 행당 심볼 계수가 중간 행 영역에 있지 않을 때 발생되는 분리된 수직 동기 펄스를 계수함으로써 데이터 프레임 계수를 발생시키는 데이터 프레임 카운터와, 상기 데이터 프레임 계수 모듈로-2가 두개의 값중 규정된 어느 하나를 가질 때 및 그 때에만, 상기 심볼 결정회로의 출력부로부터 비트를 수신할 수 있도록 접속된 입력부와, 절반의 심볼율로 그리고 규정된 순서로 상기 심볼 결정회로 출력 신호 비트를 공급하는 출력부를 갖춘 레이트 버퍼를 포함하는 것을 특징으로 하는 디지탈 신호 수신기.
49. 제48항에 있어서, 상기 레이트 버퍼는 절반의 심볼율로 그리고 한 데이터 열씩 상기 심볼 결정회로 출력 신호 비트를 에러 정정 복호기에 공급하는 디인터리버로서 작용하는 것을 특징으로 하는 디지탈 신호 수신기.
50. 제48항에 있어서, 상기 디지탈 신호 수신기는 상기 심볼 클럭화 발진을 계수하여 행당 심볼 계수를 발생시키고, 상기 각각의 분리된 수평 동기 펄스에 응답하여 상기 심볼 계수를 상기 심볼 계수의 규정된 기본 계수값으로 리세트하는 행당 심볼 카운터와, 상기 행당 심볼 카운터가 리세트될 때마다 그것을 계수하여 데이터 행 계수를 발생시키고, 상기 각각의 분리된 수직 동기 펄스에 응답하여 상기 데이터 행 계수를 상기 데이터 행 계수의 규정된 기본 계수값으로 리세트하는 데이터 행 카운터와, 상기 레이트 버퍼내에 포함되며, 상기 데이터 프레임 계수 모듈로-2가 두개의 값중 규정된 어느 하나를 가질 때 및 그 때에만 상기 심볼 결정회로의 출력부로 부터 비트 단위로 개개의 시간에서 기록되고, 상기 개개의 시간 동안 기록 번지지정으로서 상기 데이터 행 계수 및 행당 심볼 계수를 함께 수신하는 적어도 하나의 임의 접근 메모리를 포함하는 것을 특징으로 하는 디지탈 신호 수신기.