JPH07274143A - テレビ信号中に埋め込まれたディジタル信号に対するシグマ−デルタ・アナログ−ディジタル変換機能を備えた受信器 - Google Patents
テレビ信号中に埋め込まれたディジタル信号に対するシグマ−デルタ・アナログ−ディジタル変換機能を備えた受信器Info
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- JPH07274143A JPH07274143A JP6329168A JP32916894A JPH07274143A JP H07274143 A JPH07274143 A JP H07274143A JP 6329168 A JP6329168 A JP 6329168A JP 32916894 A JP32916894 A JP 32916894A JP H07274143 A JPH07274143 A JP H07274143A
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- Television Systems (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、アナログテレビ信号に埋め込まれ
たディジタル信号を取り出すための受信器を提供するこ
とを目的とする。 【構成】 複合ビデオ信号により振幅変調されたビデオ
搬送波と直交する抑圧搬送波のＢＰＳＫ変調がディジタ
ル信号受信器内で検出され、検出されたＢＰＳＫは残余
複合ビデオ信号からＢＰＳＫを分離するためのディジタ
ル櫛形フィルタリングに先立ってアナログ−ディジタル
変換器でディジタル化される。アナログ−ディジタル変
換器は、比較的安価なフラッシュ変換器からビット分解
能の増加された数を得るためにシグマ−デルタタイプと
される。従って、最大残余複合ビデオ信号に比較して低
い増幅のＢＰＳＫは量子化雑音に埋め込まれない。
たディジタル信号を取り出すための受信器を提供するこ
とを目的とする。 【構成】 複合ビデオ信号により振幅変調されたビデオ
搬送波と直交する抑圧搬送波のＢＰＳＫ変調がディジタ
ル信号受信器内で検出され、検出されたＢＰＳＫは残余
複合ビデオ信号からＢＰＳＫを分離するためのディジタ
ル櫛形フィルタリングに先立ってアナログ−ディジタル
変換器でディジタル化される。アナログ−ディジタル変
換器は、比較的安価なフラッシュ変換器からビット分解
能の増加された数を得るためにシグマ−デルタタイプと
される。従って、最大残余複合ビデオ信号に比較して低
い増幅のＢＰＳＫは量子化雑音に埋め込まれない。
Description
【０００１】
【産業上の利用分野】本発明は、アナログテレビ信号に
埋め込まれたディジタル信号を取り出すための受信器に
関する。
埋め込まれたディジタル信号を取り出すための受信器に
関する。
【０００２】
【従来の技術】ディジタル信号のフォーマットに適切な
制限を施せば、ディジタル情報を符号化する比較的小さ
な信号（例えば３ないし５ＩＲＥ）を複合ビデオ信号に
混合し、かつそれらの複合ビデオ信号から再生されるテ
レビ画像に悪影響が出ないようにすることは可能であ
る。米国特許出願「直交位相ビデオ搬送波にディジタル
信号を有するＮＴＳＣＴＶ信号の処理装置」（１９９３
年１０月２６日出願 ０８／１４１ ０７０）において
Ｊｉｍ Ｙａｎｇがこれを行うシステムを述べており、
本明細書でもこれに言及する。米国特許出願Ｎｏ．０８
／１４１ ０７０は、本発明と同様、三星電子株式会社
を譲受人としたもので、雇用の範囲内で行われた発明を
譲渡するという予め決められた雇用契約に基づいて譲渡
は行われた。米国特許出願Ｎｏ．０８／１４１ ０７０
は、ビデオ搬送波と同じ周波数かつ直交位相の関係にあ
る抑圧搬送波の２進位相偏移キーイング（ＢＰＳＫ）変
調を述べたものである。米国特許出願Ｎｏ．０８／１４
１ ０７０は、櫛形フィルタを用いずに色信号と輝度信
号を分離するＴＶ受信器において色信号にクロストーク
が入るのを避けるため、ＢＰＳＫ信号の帯域をおよそ２
ＭＨｚに制限することを提唱している。米国特許出願Ｎ
ｏ．０８／１４１ ０７０は、送信データをパーシャル
レスポンスフィルタに通して処理を行うことを望ましい
としており、ＰＳＫ副搬送波を複合ビデオ信号の輝度部
分から分離するためにディジタル信号受信器でライン櫛
形フィルタリングをを行った後、複数レベルシンボル決
定回路によってデータを取り出すものである。米国特許
出願Ｎｏ．０８／１４１ ７０はまた、ＮＴＳＣ信号の
連続したフレーム中の連続したペアにおいてＢＰＳＫフ
レームを逆相で繰り返すことを提唱している。フレーム
ペアにわたってデータを繰り返すと、ＮＴＳＣテレビ信
号中に検出される複合ビデオ信号に伴うＢＰＳＫが、複
合ビデオ信号から生成されて画面に表示される画像中で
より目立たなくて済む。フレームペアにわたってデータ
を繰り返す手法は、連続したテレビ画像中の静止部分を
表す複合ビデオ信号の輝度信号部分からＢＰＳＫを分離
するために、ディジタル信号受信器中でフレーム櫛形フ
ィルタを用いる手法の基礎となっている。
制限を施せば、ディジタル情報を符号化する比較的小さ
な信号（例えば３ないし５ＩＲＥ）を複合ビデオ信号に
混合し、かつそれらの複合ビデオ信号から再生されるテ
レビ画像に悪影響が出ないようにすることは可能であ
る。米国特許出願「直交位相ビデオ搬送波にディジタル
信号を有するＮＴＳＣＴＶ信号の処理装置」（１９９３
年１０月２６日出願 ０８／１４１ ０７０）において
Ｊｉｍ Ｙａｎｇがこれを行うシステムを述べており、
本明細書でもこれに言及する。米国特許出願Ｎｏ．０８
／１４１ ０７０は、本発明と同様、三星電子株式会社
を譲受人としたもので、雇用の範囲内で行われた発明を
譲渡するという予め決められた雇用契約に基づいて譲渡
は行われた。米国特許出願Ｎｏ．０８／１４１ ０７０
は、ビデオ搬送波と同じ周波数かつ直交位相の関係にあ
る抑圧搬送波の２進位相偏移キーイング（ＢＰＳＫ）変
調を述べたものである。米国特許出願Ｎｏ．０８／１４
１ ０７０は、櫛形フィルタを用いずに色信号と輝度信
号を分離するＴＶ受信器において色信号にクロストーク
が入るのを避けるため、ＢＰＳＫ信号の帯域をおよそ２
ＭＨｚに制限することを提唱している。米国特許出願Ｎ
ｏ．０８／１４１ ０７０は、送信データをパーシャル
レスポンスフィルタに通して処理を行うことを望ましい
としており、ＰＳＫ副搬送波を複合ビデオ信号の輝度部
分から分離するためにディジタル信号受信器でライン櫛
形フィルタリングをを行った後、複数レベルシンボル決
定回路によってデータを取り出すものである。米国特許
出願Ｎｏ．０８／１４１ ７０はまた、ＮＴＳＣ信号の
連続したフレーム中の連続したペアにおいてＢＰＳＫフ
レームを逆相で繰り返すことを提唱している。フレーム
ペアにわたってデータを繰り返すと、ＮＴＳＣテレビ信
号中に検出される複合ビデオ信号に伴うＢＰＳＫが、複
合ビデオ信号から生成されて画面に表示される画像中で
より目立たなくて済む。フレームペアにわたってデータ
を繰り返す手法は、連続したテレビ画像中の静止部分を
表す複合ビデオ信号の輝度信号部分からＢＰＳＫを分離
するために、ディジタル信号受信器中でフレーム櫛形フ
ィルタを用いる手法の基礎となっている。
【０００３】米国特許出願Ｎｏ．０８／１４１ ０７０
は、複合ビデオ信号をディジタル化するために通常用い
られるフラッシュ変換器を用いると仮定して、検出後Ｂ
ＰＳＫをディジタル化する際に問題となる点を述べてい
る。ＢＰＳＫを同期的に検出すると７５０ｋＨｚ以上の
複合ビデオ信号の残余がＢＰＳＫに伴うが、この残余が
ＢＰＳＫより大きい場合がある。もしディジタル化がＢ
ＰＳＫの同期的検出の直後に行われた場合、こうした大
きなビデオ信号の残余が、アナログ入力信号に対してフ
ラッシュ変換器が与えるダイナミックレンジのほとんど
を占めてしまい、８ビット程度の分解能力しかないフラ
ッシュ変換器の量子化雑音のため比較的小さなＢＰＳＫ
信号の分解が悪くなってしまう。１２ビットのフラッシ
ュ変換器も製造することができるが、一般市場の電子製
品に使用するには高価すぎる。米国特許出願０８／１４
１ ０７０は、ＢＰＳＫに伴う、７５０ｋＨｚ以上の複
合ビデオ信号の残余の相対的大きさを抑圧するために、
ディジタル化の前にＢＰＳＫ信号をアナログライン櫛形
フィルタで処理することを提唱している。それによっ
て、ＢＰＳＫ信号を、フラッシュ変換器のディジタル出
力範囲のうちより大きな範囲で分解しシンボルエラーを
減らすことができる。
は、複合ビデオ信号をディジタル化するために通常用い
られるフラッシュ変換器を用いると仮定して、検出後Ｂ
ＰＳＫをディジタル化する際に問題となる点を述べてい
る。ＢＰＳＫを同期的に検出すると７５０ｋＨｚ以上の
複合ビデオ信号の残余がＢＰＳＫに伴うが、この残余が
ＢＰＳＫより大きい場合がある。もしディジタル化がＢ
ＰＳＫの同期的検出の直後に行われた場合、こうした大
きなビデオ信号の残余が、アナログ入力信号に対してフ
ラッシュ変換器が与えるダイナミックレンジのほとんど
を占めてしまい、８ビット程度の分解能力しかないフラ
ッシュ変換器の量子化雑音のため比較的小さなＢＰＳＫ
信号の分解が悪くなってしまう。１２ビットのフラッシ
ュ変換器も製造することができるが、一般市場の電子製
品に使用するには高価すぎる。米国特許出願０８／１４
１ ０７０は、ＢＰＳＫに伴う、７５０ｋＨｚ以上の複
合ビデオ信号の残余の相対的大きさを抑圧するために、
ディジタル化の前にＢＰＳＫ信号をアナログライン櫛形
フィルタで処理することを提唱している。それによっ
て、ＢＰＳＫ信号を、フラッシュ変換器のディジタル出
力範囲のうちより大きな範囲で分解しシンボルエラーを
減らすことができる。
【０００４】米国特許出願「ＴＶ信号内のディジタル信
号のオーバーサンプリングアナログ−ディジタル変換を
行う受信器」（１９９３年１０月２６日出願 ０８／１
４１０７１）において、Ｔｈｏｍａｓ Ｖｉｎｃｅｎｔ
Ｂｏｌｇｅｒは、ビット分解能の上昇とともにフラッ
シュ変換器の値段も急激に上がるが、２ＭＨｚを越えた
帯域幅に対する値段の上昇は比較的穏やかであることを
指摘している。米国特許出願Ｎｏ．０８／１４１ ０７
０で開示されているシステムにおけるＢＰＳＫに対する
２ＭＨｚの制限は、最大のシンボルレートで適正にサン
プリングが行われるために４ＭＨｚのサンプリングレー
トを要請しているが、このサンプリングレートの１６
倍、３２倍、あるいは６４倍での動作が可能な８ビット
フラッシュ変換器は比較的安価である。そこでＢｏｌｇ
ｅｒは、そうした８ビットフラッシュ変換器でより優れ
たビット分解能を実現するためにオーバーサンプリング
変換法を用いることができると指摘している。４ＭＨｚ
のサンプリングレートの１６倍のレートでオーバーサン
プリングを行うと、実効１２ビット分解能を実現でき、
被検出ＢＰＳＫが、フラッシュ変換器のダイナミックレ
ンジの大半を占める併存する複合ビデオ信号に比べて小
さくても、被検出ＢＰＳＫを量子化雑音の中に埋没させ
ないでディジタル化することができる。
号のオーバーサンプリングアナログ−ディジタル変換を
行う受信器」（１９９３年１０月２６日出願 ０８／１
４１０７１）において、Ｔｈｏｍａｓ Ｖｉｎｃｅｎｔ
Ｂｏｌｇｅｒは、ビット分解能の上昇とともにフラッ
シュ変換器の値段も急激に上がるが、２ＭＨｚを越えた
帯域幅に対する値段の上昇は比較的穏やかであることを
指摘している。米国特許出願Ｎｏ．０８／１４１ ０７
０で開示されているシステムにおけるＢＰＳＫに対する
２ＭＨｚの制限は、最大のシンボルレートで適正にサン
プリングが行われるために４ＭＨｚのサンプリングレー
トを要請しているが、このサンプリングレートの１６
倍、３２倍、あるいは６４倍での動作が可能な８ビット
フラッシュ変換器は比較的安価である。そこでＢｏｌｇ
ｅｒは、そうした８ビットフラッシュ変換器でより優れ
たビット分解能を実現するためにオーバーサンプリング
変換法を用いることができると指摘している。４ＭＨｚ
のサンプリングレートの１６倍のレートでオーバーサン
プリングを行うと、実効１２ビット分解能を実現でき、
被検出ＢＰＳＫが、フラッシュ変換器のダイナミックレ
ンジの大半を占める併存する複合ビデオ信号に比べて小
さくても、被検出ＢＰＳＫを量子化雑音の中に埋没させ
ないでディジタル化することができる。
【０００５】「シグマ−デルタ」アナログ−ディジタル
変換器として知られるタイプのオーバーサンプリング変
換器が、基本的な単一ビット分解能ＡＤＣを用いて複数
ビット分解能を得るためのものとして設計者になじみの
深いものである。基本的な複数ビット分解能アナログ−
ディジタル変換器のビット分解能を向上するためのシグ
マ−デルタ・アナログ−ディジタル変換器が知られてい
る。シグマ−デルタ・アナログ−ディジタル変換器を動
作させると、ディジタル出力信号をディジタル−アナロ
グ変換器にフィードバックしてその出力がさらにアナロ
グ減算器に送られ、その後のオーバーサンプリング手順
において基本的なＡＤＣがディジタル化するエラー信号
を生成する。アナログ−ディジタル変換で生じる量子化
雑音は、デジェネラティブフィードバックによって抑圧
される（周波数を上げてローパスディジタルフィルタ処
理によって抑圧される）、ディジタル−アナログ変換中
に生じた量子化雑音は抑圧されない。このため、ＤＡＣ
の問題をクリアする単一ビット符号化器が、シグマ−デ
ルタ・アナログ−ディジタル変換器では好んで用いられ
てきた。単一ビット符号化器を用いたＡＤＣは、毎秒１
メガビット以上のＢＰＳＫを受信するディジタル受信器
には不適当である。なぜならビット分解能の要件を満た
すために行われるオーバーサンプリングでは、実用的で
はないサンプリングレートが要求されるからである。米
国特許出願Ｎｏ．０８／１４１ ０７１にあるように、
一般に知られる、複数ビット符号化器を用いるシグマ−
デルタ・アナログ−ディジタル変換器を使おうとして問
題が起きたため、Ｂｏｌｇｅｒはシグマ−デルタ変調以
外のオーバーサンプリング法を追求するようになった。
変換器として知られるタイプのオーバーサンプリング変
換器が、基本的な単一ビット分解能ＡＤＣを用いて複数
ビット分解能を得るためのものとして設計者になじみの
深いものである。基本的な複数ビット分解能アナログ−
ディジタル変換器のビット分解能を向上するためのシグ
マ−デルタ・アナログ−ディジタル変換器が知られてい
る。シグマ−デルタ・アナログ−ディジタル変換器を動
作させると、ディジタル出力信号をディジタル−アナロ
グ変換器にフィードバックしてその出力がさらにアナロ
グ減算器に送られ、その後のオーバーサンプリング手順
において基本的なＡＤＣがディジタル化するエラー信号
を生成する。アナログ−ディジタル変換で生じる量子化
雑音は、デジェネラティブフィードバックによって抑圧
される（周波数を上げてローパスディジタルフィルタ処
理によって抑圧される）、ディジタル−アナログ変換中
に生じた量子化雑音は抑圧されない。このため、ＤＡＣ
の問題をクリアする単一ビット符号化器が、シグマ−デ
ルタ・アナログ−ディジタル変換器では好んで用いられ
てきた。単一ビット符号化器を用いたＡＤＣは、毎秒１
メガビット以上のＢＰＳＫを受信するディジタル受信器
には不適当である。なぜならビット分解能の要件を満た
すために行われるオーバーサンプリングでは、実用的で
はないサンプリングレートが要求されるからである。米
国特許出願Ｎｏ．０８／１４１ ０７１にあるように、
一般に知られる、複数ビット符号化器を用いるシグマ−
デルタ・アナログ−ディジタル変換器を使おうとして問
題が起きたため、Ｂｏｌｇｅｒはシグマ−デルタ変調以
外のオーバーサンプリング法を追求するようになった。
【０００６】Ｐｌｅｓｓｅｙ Ｒｅｓｅａｒｃｈ Ｃａ
ｓｗｅｌｌ Ｌｔｄ．のＴ．Ｃ．ＬｅｓｌｉｅとＢ．Ｓ
ｉｎｇｈは、本出願においても言及する「改善されたシ
グマ−デルタ変調器アーキテクチャア」と題した論文
（１９９０年ＩＥＥＥ「回路及びシステム９０」シンポ
ジウムＣＨ ２８６８−８９０００００−０３７２，ｐ
ｐ． ３７２−３７５）の中で、各オーバーサンプリン
グステップ毎に基本的な複数ビット分解能のＡＤＣ出力
信号の内１ビットだけをアナログ信号に変換してフィー
ドバックするシグマ−デルタ手順を用いることによっ
て、基本的な複数ビット分解能ＡＤＣのビット分解能を
向上させることを述べている。
ｓｗｅｌｌ Ｌｔｄ．のＴ．Ｃ．ＬｅｓｌｉｅとＢ．Ｓ
ｉｎｇｈは、本出願においても言及する「改善されたシ
グマ−デルタ変調器アーキテクチャア」と題した論文
（１９９０年ＩＥＥＥ「回路及びシステム９０」シンポ
ジウムＣＨ ２８６８−８９０００００−０３７２，ｐ
ｐ． ３７２−３７５）の中で、各オーバーサンプリン
グステップ毎に基本的な複数ビット分解能のＡＤＣ出力
信号の内１ビットだけをアナログ信号に変換してフィー
ドバックするシグマ−デルタ手順を用いることによっ
て、基本的な複数ビット分解能ＡＤＣのビット分解能を
向上させることを述べている。
【０００７】
【発明が解決しようとする課題】本発明は、ＮＴＳＣテ
レビ信号中に埋め込まれた比較的低パワーのＢＰＳＫを
検出した後に生じるアナログ−ディジタル変換に伴う問
題を解決するものである。
レビ信号中に埋め込まれた比較的低パワーのＢＰＳＫを
検出した後に生じるアナログ−ディジタル変換に伴う問
題を解決するものである。
【０００８】
【課題を解決するための手段】複合ビデオ信号によって
振幅変調されたビデオ搬送波と直交する副搬送波のＢＰ
ＳＫ変調を検出するディジタル信号受信器を実施例と
し、シグマ−デルタタイプのオーバーサンプリングアナ
ログ−ディジタル変換器を用いてＢＰＳＫと残余複合ビ
デオ信号との櫛形フィルタによる分離を行う前に、被検
出ＢＰＳＫをディジタル化する。
振幅変調されたビデオ搬送波と直交する副搬送波のＢＰ
ＳＫ変調を検出するディジタル信号受信器を実施例と
し、シグマ−デルタタイプのオーバーサンプリングアナ
ログ−ディジタル変換器を用いてＢＰＳＫと残余複合ビ
デオ信号との櫛形フィルタによる分離を行う前に、被検
出ＢＰＳＫをディジタル化する。
【０００９】
【実施例】一般的に言って、簡略化と理解し易さを考慮
して、図では等化遅延を省略した。ビデオ信号処理装置
設計の当業者なら、様々な処理経路において様々な処理
を受けることによって様々な遅延を受けるピクセルやデ
ータを適切にタイミング制御するためにそのような遅延
を設ける必要性を認めるであろう。当業者であれば、そ
のような遅延が必要な箇所、遅延の長さについて理解で
きるであろうが、そのような遅延は以下では記述・議論
されない。論理回路では、好ましくない「論理競合」状
態を克服するため、あるいは論理演算を行う際の潜在的
遅延を補償するためシミング遅延を設けるやり方につい
ては当業者なら理解できるものであり、シミング遅延を
設けるための論理回路設計の詳細については以下では述
べない。さらに、以下の開示においてアナログ−ディジ
タル変換器（ＡＤＣ）が示されたり述べられたりしてい
る場合、当業者ならそのような変換器の前段にアンチエ
リアシングローパスフィルタを設けた方がよいというこ
と、並びにその設け方について理解できるであろうが、
それについては以下では詳しく述べない。また、以下の
開示においてディジタル−アナログ変換器（ＤＡＣ）が
示されたり述べられたりしている場合、当業者ならその
ような変換器の後にサンプリングクロック拒絶ローパス
フィルタを設けたほうがよいということ、並びにその設
け方について理解できるであろうが、それについては以
下では詳しく述べない。
して、図では等化遅延を省略した。ビデオ信号処理装置
設計の当業者なら、様々な処理経路において様々な処理
を受けることによって様々な遅延を受けるピクセルやデ
ータを適切にタイミング制御するためにそのような遅延
を設ける必要性を認めるであろう。当業者であれば、そ
のような遅延が必要な箇所、遅延の長さについて理解で
きるであろうが、そのような遅延は以下では記述・議論
されない。論理回路では、好ましくない「論理競合」状
態を克服するため、あるいは論理演算を行う際の潜在的
遅延を補償するためシミング遅延を設けるやり方につい
ては当業者なら理解できるものであり、シミング遅延を
設けるための論理回路設計の詳細については以下では述
べない。さらに、以下の開示においてアナログ−ディジ
タル変換器（ＡＤＣ）が示されたり述べられたりしてい
る場合、当業者ならそのような変換器の前段にアンチエ
リアシングローパスフィルタを設けた方がよいというこ
と、並びにその設け方について理解できるであろうが、
それについては以下では詳しく述べない。また、以下の
開示においてディジタル−アナログ変換器（ＤＡＣ）が
示されたり述べられたりしている場合、当業者ならその
ような変換器の後にサンプリングクロック拒絶ローパス
フィルタを設けたほうがよいということ、並びにその設
け方について理解できるであろうが、それについては以
下では詳しく述べない。
【００１０】図１はディジタル信号を埋め込んだテレビ
信号を送信するテレビ送信器１を示す。信号源２はオー
ディオ処理回路３に対して一つ以上のアナログオーディ
オ信号を供給し、オーディオ処理回路３は、オーディオ
搬送波の周波数を変調するオーディオ搬送波送信器４に
対して変調信号を供給する。オーディオ処理回路３は音
声と画像を同期させるため、必要な遅延を含むものであ
る。慣例に従って、オーディオ処理回路３はさらに、ア
ナログオーディオ信号用のプレエンファシス回路網を含
み、オーディオ搬送波送信器４に対して供給される変調
信号に含めるための立体音響及び２次オーディオプログ
ラム副搬送波を生成する装置を備えていてもよい。送信
器４からは周波数変調（ＦＭ）オーディオ搬送波がマル
チプレクサ５に供給され、同相ＶＳＢ ＡＭ画像搬送波
及び直交位相ＶＳＢ ＢＰＳＫデータ搬送波と周波数多
重化するのが典型的である。無線放送のテレビ送信器１
においては、このマルチプレクサ５はアンテナ結合回路
網の形をとるのが典型的であり、結果として得られる周
波数多重化した信号が送信アンテナ６から送信される。
ケーブル放送システムの発信局に用いるテレビ送信器
は、無線放送に使う送信アンテナ６を備えていない。所
与のチャンネルから送られる周波数変調された信号が他
のチャンネルから送られる周波数変調された信号でさら
に周波数変調され、結果の信号がリニア増幅器によって
ケーブル放送のトランクケーブルに供給されるため、マ
ルチプレクサ５は異なった形態をとる。
信号を送信するテレビ送信器１を示す。信号源２はオー
ディオ処理回路３に対して一つ以上のアナログオーディ
オ信号を供給し、オーディオ処理回路３は、オーディオ
搬送波の周波数を変調するオーディオ搬送波送信器４に
対して変調信号を供給する。オーディオ処理回路３は音
声と画像を同期させるため、必要な遅延を含むものであ
る。慣例に従って、オーディオ処理回路３はさらに、ア
ナログオーディオ信号用のプレエンファシス回路網を含
み、オーディオ搬送波送信器４に対して供給される変調
信号に含めるための立体音響及び２次オーディオプログ
ラム副搬送波を生成する装置を備えていてもよい。送信
器４からは周波数変調（ＦＭ）オーディオ搬送波がマル
チプレクサ５に供給され、同相ＶＳＢ ＡＭ画像搬送波
及び直交位相ＶＳＢ ＢＰＳＫデータ搬送波と周波数多
重化するのが典型的である。無線放送のテレビ送信器１
においては、このマルチプレクサ５はアンテナ結合回路
網の形をとるのが典型的であり、結果として得られる周
波数多重化した信号が送信アンテナ６から送信される。
ケーブル放送システムの発信局に用いるテレビ送信器
は、無線放送に使う送信アンテナ６を備えていない。所
与のチャンネルから送られる周波数変調された信号が他
のチャンネルから送られる周波数変調された信号でさら
に周波数変調され、結果の信号がリニア増幅器によって
ケーブル放送のトランクケーブルに供給されるため、マ
ルチプレクサ５は異なった形態をとる。
【００１１】図１では、送信器８に供給される変調信号
のベースを成すアナログ複合信号を信号源７が供給す
る。送信器８はＶＳＢ ＡＭ画像搬送波をマルチプレク
サ５に供給し、画像搬送波はそこで周波数変調（ＦＭ）
音声搬送波による周波数変調を受ける。垂直同期パル
ス、水平同期パルス、及び信号源７から供給されるアナ
ログ複合ビデオ信号のカラーバーストステーション同期
信号発生器９によって供給される対応の信号に同期す
る。複合ビデオ信号の信号源７とステーション同期発生
器９との間の制御接続１０がこの同期に用いられる手段
を表している。信号源７が複合ビデオ信号を発生する遠
方の発生器である場合、例えば町のスタジオであるとか
地方のテレビ局とネットワークを結んでいる別のテレビ
局であるとかの場合、制御接続１０はステーション同期
発生器９とのゲンロック接続であってもよい。信号源７
が地方のカメラである場合、そのカメラは制御接続１０
を通じてステーション同期発生器９から同期情報を受け
取ってもよい。ビデオテープ録画装置やテレシネ装置に
対する同期を含めたこうした同期方法は、当業者ならな
じみのあるものである。典型的には、時分割マルチプレ
クサ１１が、垂直同期パルス、水平同期パルス、等化パ
ルス、カラーバースト及びペデスタル（「ポーチ」と呼
ばれることがよくある）を含む同期ブロック情報を、当
所の同期ブロック情報に代えて、画像搬送波送信器８に
対する変調信号として加えられる複合ビデオ信号に挿入
するために用いる。
のベースを成すアナログ複合信号を信号源７が供給す
る。送信器８はＶＳＢ ＡＭ画像搬送波をマルチプレク
サ５に供給し、画像搬送波はそこで周波数変調（ＦＭ）
音声搬送波による周波数変調を受ける。垂直同期パル
ス、水平同期パルス、及び信号源７から供給されるアナ
ログ複合ビデオ信号のカラーバーストステーション同期
信号発生器９によって供給される対応の信号に同期す
る。複合ビデオ信号の信号源７とステーション同期発生
器９との間の制御接続１０がこの同期に用いられる手段
を表している。信号源７が複合ビデオ信号を発生する遠
方の発生器である場合、例えば町のスタジオであるとか
地方のテレビ局とネットワークを結んでいる別のテレビ
局であるとかの場合、制御接続１０はステーション同期
発生器９とのゲンロック接続であってもよい。信号源７
が地方のカメラである場合、そのカメラは制御接続１０
を通じてステーション同期発生器９から同期情報を受け
取ってもよい。ビデオテープ録画装置やテレシネ装置に
対する同期を含めたこうした同期方法は、当業者ならな
じみのあるものである。典型的には、時分割マルチプレ
クサ１１が、垂直同期パルス、水平同期パルス、等化パ
ルス、カラーバースト及びペデスタル（「ポーチ」と呼
ばれることがよくある）を含む同期ブロック情報を、当
所の同期ブロック情報に代えて、画像搬送波送信器８に
対する変調信号として加えられる複合ビデオ信号に挿入
するために用いる。
【００１２】図１のテレビ送信器１は、ＶＳＢ ＡＭ送
信器１２がさらに設けられ、ＮＴＳＣ複合ビデオ信号の
ＶＳＢ ＡＭビデオ搬送波と直交する残留側波帯２進位
相偏移キーイング（ＶＳＢ ＢＰＳＫ）抑圧搬送波を発
生する点で従来の送信器と異なっている。このＶＳＢ
ＡＭ送信器１２は、搬送波及びＢＰＳＫ変調信号の双方
に対してバランスが取れた平衡変調器を含むことも可能
であり、さらには、ＶＳＢ ＡＭ送信器８から同相ビデ
オ搬送波を受け取り直交位相ビデオ搬送波を平衡変調器
に供給する９０゜位相偏移回路網をさらに備えることが
可能である。送信器１２からのＶＳＢ ＢＰＳＫ信号
は、送信器８からのＮＴＳＣ複合ビデオ信号で振幅変調
されるＶＳＢ ＡＭビデオ搬送波と同様、マルチプレク
サ５に供給され、そこで周波数変調（ＦＭ）した音声搬
送波で周波数変調される。信号源１３は、フレームリピ
ータ１５に加えられるシリアルビットストリームにエラ
ー補正符号を追加挿入するためのエラー補正符号化器１
４に対し、ディジタル信号をシリアルビットの形で供給
する。フレームリピータ１５は、その入力信号として受
け取ったデータの各フレームを出力信号として２度供給
する。フレームリピータからの出力信号は、パーシャル
レスポンスフィルタ１６に供給され、パーシャルレスポ
ンスフィルタ１６は、複合ビデオ信号を抑圧するためデ
ィジタル信号受信器で行われるライン櫛形フィルタリン
グの後も残るような形にデータを変える。パーシャルレ
スポンスフィルタ１６からのディジタル反応はディジタ
ル−アナログ変換器（ＤＡＣ）１７に送られ、アナログ
キーイング信号に変換される。ＤＡＣ１７は、高周波数
プレエンファシスと偏移整形フィルタ１８に、ディジタ
ルのゼロに対応して所定のプラスの値を取り、ディジタ
ルの１に対応して所定の負の値を取るキーイング記号を
供給する。アナログ変調信号の所定の負レベルは、アナ
ログ変調信号の所定のプラスのレベルと同じ絶対値を持
つ。フィルタ１８は、同期的にＶＳＢ ＢＰＳＫを検出
する際の検出効率の損失を補うが、その損失は単側波帯
伝送であることに起因する。フィルタ１８の応答は、送
信器１２の平衡変調器へ供給されたキーイング記号であ
る。平衡変調器が変調される直交位相ビデオ搬送波を受
け取る。ＮＴＳＣ複合ビデオ信号による振幅変調を受け
るＶＳＢ ＡＭビデオ搬送波をマルチプレクサ５へ供給
する送信器８は、操作される送信器１２からの直交位相
ＶＳＢ ＢＰＳＫ抑圧搬送波に干渉するかもしれない付
随位相変調を回避するために慎重に設計されている。Ｐ
ＳＫのための直交位相ＶＳＢ ＡＭ搬送波は抑圧される
ので、ＶＳＢ ＰＳＫとＶＳＢ ＡＭ搬送波が組合せさ
れた信号の位相合せは、同相ＶＳＢ ＡＭビデオ搬送波
のそれと違わない。図１では送信器８そして１２は互い
に分離しているように描かれているが、実際には同じ上
側波帯フィルタと最終増幅段とを送信器８そして１２が
共有することができる。
信器１２がさらに設けられ、ＮＴＳＣ複合ビデオ信号の
ＶＳＢ ＡＭビデオ搬送波と直交する残留側波帯２進位
相偏移キーイング（ＶＳＢ ＢＰＳＫ）抑圧搬送波を発
生する点で従来の送信器と異なっている。このＶＳＢ
ＡＭ送信器１２は、搬送波及びＢＰＳＫ変調信号の双方
に対してバランスが取れた平衡変調器を含むことも可能
であり、さらには、ＶＳＢ ＡＭ送信器８から同相ビデ
オ搬送波を受け取り直交位相ビデオ搬送波を平衡変調器
に供給する９０゜位相偏移回路網をさらに備えることが
可能である。送信器１２からのＶＳＢ ＢＰＳＫ信号
は、送信器８からのＮＴＳＣ複合ビデオ信号で振幅変調
されるＶＳＢ ＡＭビデオ搬送波と同様、マルチプレク
サ５に供給され、そこで周波数変調（ＦＭ）した音声搬
送波で周波数変調される。信号源１３は、フレームリピ
ータ１５に加えられるシリアルビットストリームにエラ
ー補正符号を追加挿入するためのエラー補正符号化器１
４に対し、ディジタル信号をシリアルビットの形で供給
する。フレームリピータ１５は、その入力信号として受
け取ったデータの各フレームを出力信号として２度供給
する。フレームリピータからの出力信号は、パーシャル
レスポンスフィルタ１６に供給され、パーシャルレスポ
ンスフィルタ１６は、複合ビデオ信号を抑圧するためデ
ィジタル信号受信器で行われるライン櫛形フィルタリン
グの後も残るような形にデータを変える。パーシャルレ
スポンスフィルタ１６からのディジタル反応はディジタ
ル−アナログ変換器（ＤＡＣ）１７に送られ、アナログ
キーイング信号に変換される。ＤＡＣ１７は、高周波数
プレエンファシスと偏移整形フィルタ１８に、ディジタ
ルのゼロに対応して所定のプラスの値を取り、ディジタ
ルの１に対応して所定の負の値を取るキーイング記号を
供給する。アナログ変調信号の所定の負レベルは、アナ
ログ変調信号の所定のプラスのレベルと同じ絶対値を持
つ。フィルタ１８は、同期的にＶＳＢ ＢＰＳＫを検出
する際の検出効率の損失を補うが、その損失は単側波帯
伝送であることに起因する。フィルタ１８の応答は、送
信器１２の平衡変調器へ供給されたキーイング記号であ
る。平衡変調器が変調される直交位相ビデオ搬送波を受
け取る。ＮＴＳＣ複合ビデオ信号による振幅変調を受け
るＶＳＢ ＡＭビデオ搬送波をマルチプレクサ５へ供給
する送信器８は、操作される送信器１２からの直交位相
ＶＳＢ ＢＰＳＫ抑圧搬送波に干渉するかもしれない付
随位相変調を回避するために慎重に設計されている。Ｐ
ＳＫのための直交位相ＶＳＢ ＡＭ搬送波は抑圧される
ので、ＶＳＢ ＰＳＫとＶＳＢ ＡＭ搬送波が組合せさ
れた信号の位相合せは、同相ＶＳＢ ＡＭビデオ搬送波
のそれと違わない。図１では送信器８そして１２は互い
に分離しているように描かれているが、実際には同じ上
側波帯フィルタと最終増幅段とを送信器８そして１２が
共有することができる。
【００１３】図２は、１６がパーシャルレスポンスフィ
ルタ１６が取りうる一つの形１６０を示す。シリアルビ
ット形のディジタル入力信号が入力端子１６１を経由し
て２入力排他的論理和（ＸＯＲ）ゲート１６２の最初の
入力に加えられ、排他的論理和ゲートからの出力は出力
端子１６３に接続しそこにパーシャルレスポンスフィル
タ１６０の応答を供給する。ＸＯＲゲート１６２の２番
目の入力は、マルチプレクサ１６５がディジタル遅延線
１６４の書込み入力接続に加えた出力信号への遅延応答
をディジタル遅延線１６４の読み出し出力接続から受け
取る。ディジタル遅延線１６４は、読み出し後上書きモ
ードで動作し周期的にアドレス指定が行われるライン格
納メモリとすることができ、テレビの一つの水平方向走
査線の期間に等しい「１Ｈ」遅延を提供する。マルチプ
レクサ１６５へ制御信号として供給される最終行復号化
結果が１である時、すなわちデータフレームの最終のデ
ータ行がパーシャルレスポンスフィルタ１６０に供給さ
れていると示されている時を除いて、マルチプレクサ１
６５は出力端子１６３に現れたパーシャルレスポンスフ
ィルタ１６０の応答を選択して、ディジタル遅延線１６
４の書込み入力接続に加える。
ルタ１６が取りうる一つの形１６０を示す。シリアルビ
ット形のディジタル入力信号が入力端子１６１を経由し
て２入力排他的論理和（ＸＯＲ）ゲート１６２の最初の
入力に加えられ、排他的論理和ゲートからの出力は出力
端子１６３に接続しそこにパーシャルレスポンスフィル
タ１６０の応答を供給する。ＸＯＲゲート１６２の２番
目の入力は、マルチプレクサ１６５がディジタル遅延線
１６４の書込み入力接続に加えた出力信号への遅延応答
をディジタル遅延線１６４の読み出し出力接続から受け
取る。ディジタル遅延線１６４は、読み出し後上書きモ
ードで動作し周期的にアドレス指定が行われるライン格
納メモリとすることができ、テレビの一つの水平方向走
査線の期間に等しい「１Ｈ」遅延を提供する。マルチプ
レクサ１６５へ制御信号として供給される最終行復号化
結果が１である時、すなわちデータフレームの最終のデ
ータ行がパーシャルレスポンスフィルタ１６０に供給さ
れていると示されている時を除いて、マルチプレクサ１
６５は出力端子１６３に現れたパーシャルレスポンスフ
ィルタ１６０の応答を選択して、ディジタル遅延線１６
４の書込み入力接続に加える。
【００１４】マルチプレクサ１６５への制御信号として
供給された最終行復号化結果が１である時、つまり最終
のデータ行がパーシャルレスポンスフィルタ１６０に供
給されていることが示されている時、マルチプレクサ１
６５はディジタル遅延線１６４の書込み入力接続にモジ
ュロ−２データフレームカウントを加える。そのように
加えられたモジュロ−２データフレームカウントが１つ
のペアのフレームの最終フレームの最終行においてゼロ
の時は、ゼロの行がディジタル遅延線１６４に書込ま
れ、次の１つのペアのフレームの最初のデータ行の間
に、データが変化なしにパーシャルレスポンスフィルタ
１６０を通るようにする。しかしマルチプレクサ１６５
が選択しディジタル遅延線１６４の書込み入力接続に加
えるモジュロ２データフレームカウントが最初の１つの
ペアのデータフレームの最終行において１の場合、ゼロ
の行がディジタル遅延線１６４に書込まれ、１つのペア
のデータフレームの最終フレームの最初のデータ行の間
に、データはパーシャルレスポンスフィルタ１６０を通
過することによって１の補数化される。これによって１
つのペアのデータフレームの最終行のその他のデータ行
が、そのペアのデータフレームの前に来る最初の行の対
応するデータ行の１の補数化される。
供給された最終行復号化結果が１である時、つまり最終
のデータ行がパーシャルレスポンスフィルタ１６０に供
給されていることが示されている時、マルチプレクサ１
６５はディジタル遅延線１６４の書込み入力接続にモジ
ュロ−２データフレームカウントを加える。そのように
加えられたモジュロ−２データフレームカウントが１つ
のペアのフレームの最終フレームの最終行においてゼロ
の時は、ゼロの行がディジタル遅延線１６４に書込ま
れ、次の１つのペアのフレームの最初のデータ行の間
に、データが変化なしにパーシャルレスポンスフィルタ
１６０を通るようにする。しかしマルチプレクサ１６５
が選択しディジタル遅延線１６４の書込み入力接続に加
えるモジュロ２データフレームカウントが最初の１つの
ペアのデータフレームの最終行において１の場合、ゼロ
の行がディジタル遅延線１６４に書込まれ、１つのペア
のデータフレームの最終フレームの最初のデータ行の間
に、データはパーシャルレスポンスフィルタ１６０を通
過することによって１の補数化される。これによって１
つのペアのデータフレームの最終行のその他のデータ行
が、そのペアのデータフレームの前に来る最初の行の対
応するデータ行の１の補数化される。
【００１５】パーシャルレスポンスフィルタ１６０によ
るディジタルフィルタリングは、出力端子１６３に現れ
るディジタル応答のゼロと１をキーイング信号の＋１と
−１の振幅に変換することによって生成されるアナログ
信号におけるＤＣ項を抑圧する、これは例えばＢＰＳＫ
信号の生成をコントロールする。このディジタルフィル
タリングは、水平走査線周波数ｆH の半分の奇数倍の周
波数において、応答のピークを示し、水平走査線周波数
ｆH の倍数においてゼロ応答を示す。このディジタルフ
ィルタリングによって、データに対応するＰＳＫ信号
が、輝度信号の櫛形周波数スペクトルを反転させた櫛形
周波数スペクトルを持つようになり、そのスペクトル
は、水平走査線周波数ｆH の半分の奇数倍でゼロ応答を
示し、水平走査線周波数ｆH の倍数で応答のピークを示
す。パーシャルレスポンスフィルタ１６０はＰＳＫのス
ペクトルを整形し、それが単一１Ｈ遅延線と減算器を含
んだ２タップハイパスライン櫛形フィルタを通るように
する。そのようなハイパスライン櫛形フィルタは、垂直
に整列したピクセル間で補正がよく行われた輝度信号を
抑圧し、ＰＳＫのためのジャミング信号としてそれを変
形するディジタル信号受信器の中に設置することができ
る。
るディジタルフィルタリングは、出力端子１６３に現れ
るディジタル応答のゼロと１をキーイング信号の＋１と
−１の振幅に変換することによって生成されるアナログ
信号におけるＤＣ項を抑圧する、これは例えばＢＰＳＫ
信号の生成をコントロールする。このディジタルフィル
タリングは、水平走査線周波数ｆH の半分の奇数倍の周
波数において、応答のピークを示し、水平走査線周波数
ｆH の倍数においてゼロ応答を示す。このディジタルフ
ィルタリングによって、データに対応するＰＳＫ信号
が、輝度信号の櫛形周波数スペクトルを反転させた櫛形
周波数スペクトルを持つようになり、そのスペクトル
は、水平走査線周波数ｆH の半分の奇数倍でゼロ応答を
示し、水平走査線周波数ｆH の倍数で応答のピークを示
す。パーシャルレスポンスフィルタ１６０はＰＳＫのス
ペクトルを整形し、それが単一１Ｈ遅延線と減算器を含
んだ２タップハイパスライン櫛形フィルタを通るように
する。そのようなハイパスライン櫛形フィルタは、垂直
に整列したピクセル間で補正がよく行われた輝度信号を
抑圧し、ＰＳＫのためのジャミング信号としてそれを変
形するディジタル信号受信器の中に設置することができ
る。
【００１６】図３は、パーシャルレスポンスフィルタ１
６が取りうる別の形１６６を示し、パーシャルレスポン
スフィルタ１６０と同じ要素１６２ー１６５を含んだ最
終段フィルタ部分を含むものである。パーシャルレスポ
ンスフィルタ１６６はさらに、その最終段フィルタ部分
と同様の第１段フィルタ部分を更に含む。入力端子１６
１により、この第１段フィルタ部分には２入力排他的論
理和ゲート１６７があり、ゲート１６７は、入力端子１
６１に接続される第１の入力と、図２のパーシャルレス
ポンスフィルタ１６０の場合のように入力端子１６１に
接続されるのではなく、ＸＯＲゲート１６２の最初の入
力に接続される出力とを持っている。ＸＯＲゲート１６
７の２番目の入力は、マルチプレクサ１６９によってデ
ィジタル遅延線１６８の書込み入力接続に加えられる出
力信号への遅延応答を、ディジタル遅延線１６８の読み
出し出力接続から受け取る。ディジタル遅延線１６８
は、ディジタル遅延線１６４と同様、テレビの水平方向
走査線のひとつの期間に等しい「１Ｈ」遅延を提供す
る。マルチプレクサ１６９への制御信号として供給され
る最終行復号化結果が時１である時、つまりデータフレ
ームの最終データ行がパーシャルレスポンスフィルタ１
６６に供給されていると示される時を除いては、マルチ
プレクサ１６９はＸＯＲゲート１６７の応答を選択して
ディジタル遅延線１６８の書込み入力接続に加える。
６が取りうる別の形１６６を示し、パーシャルレスポン
スフィルタ１６０と同じ要素１６２ー１６５を含んだ最
終段フィルタ部分を含むものである。パーシャルレスポ
ンスフィルタ１６６はさらに、その最終段フィルタ部分
と同様の第１段フィルタ部分を更に含む。入力端子１６
１により、この第１段フィルタ部分には２入力排他的論
理和ゲート１６７があり、ゲート１６７は、入力端子１
６１に接続される第１の入力と、図２のパーシャルレス
ポンスフィルタ１６０の場合のように入力端子１６１に
接続されるのではなく、ＸＯＲゲート１６２の最初の入
力に接続される出力とを持っている。ＸＯＲゲート１６
７の２番目の入力は、マルチプレクサ１６９によってデ
ィジタル遅延線１６８の書込み入力接続に加えられる出
力信号への遅延応答を、ディジタル遅延線１６８の読み
出し出力接続から受け取る。ディジタル遅延線１６８
は、ディジタル遅延線１６４と同様、テレビの水平方向
走査線のひとつの期間に等しい「１Ｈ」遅延を提供す
る。マルチプレクサ１６９への制御信号として供給され
る最終行復号化結果が時１である時、つまりデータフレ
ームの最終データ行がパーシャルレスポンスフィルタ１
６６に供給されていると示される時を除いては、マルチ
プレクサ１６９はＸＯＲゲート１６７の応答を選択して
ディジタル遅延線１６８の書込み入力接続に加える。
【００１７】マルチプレクサ１６９への制御信号として
供給された最終行復号化結果が１である時、つまり最終
データ行がパーシャルレスポンスフィルタ１６６に供給
されていることがを示される時、マルチプレクサ１６９
はディジタル遅延線１６４の書込み入力接続にワイヤー
ドゼロを加える。これによって、各々のデータフレーム
の最終行の間にディジタル遅延線１６４に１行のゼロが
書き込まれる。このゼロ行は次のデータフレームの最初
の行の間にＸＯＲゲート１６７に供給され、データの最
初の行はＸＯＲゲート１６７によってＸＯＲゲート１６
２に送られ、図２のパーシャルレスポンスフィルタ１６
０で述べたように選択的に１の補数化が行われる。
供給された最終行復号化結果が１である時、つまり最終
データ行がパーシャルレスポンスフィルタ１６６に供給
されていることがを示される時、マルチプレクサ１６９
はディジタル遅延線１６４の書込み入力接続にワイヤー
ドゼロを加える。これによって、各々のデータフレーム
の最終行の間にディジタル遅延線１６４に１行のゼロが
書き込まれる。このゼロ行は次のデータフレームの最初
の行の間にＸＯＲゲート１６７に供給され、データの最
初の行はＸＯＲゲート１６７によってＸＯＲゲート１６
２に送られ、図２のパーシャルレスポンスフィルタ１６
０で述べたように選択的に１の補数化が行われる。
【００１８】パーシャルレスポンスフィルタ１６０に比
べて、パーシャルレスポンスフィルタ１６６の櫛形応答
はより鋭い鋸歯状であると同時に、水平走査線周波数ｆ
H の半分の奇数倍でゼロ応答を示し、水平走査線周波数
ｆH の倍数で応答のピークを示す。ディジタル信号受信
器で３タップハイパスライン櫛形フィルタは、ＰＳＫ信
号を平坦な周波数スペクトルに戻し輝度信号を変形して
ＰＳＫのジャミング信号とするために使用することがで
きる。
べて、パーシャルレスポンスフィルタ１６６の櫛形応答
はより鋭い鋸歯状であると同時に、水平走査線周波数ｆ
H の半分の奇数倍でゼロ応答を示し、水平走査線周波数
ｆH の倍数で応答のピークを示す。ディジタル信号受信
器で３タップハイパスライン櫛形フィルタは、ＰＳＫ信
号を平坦な周波数スペクトルに戻し輝度信号を変形して
ＰＳＫのジャミング信号とするために使用することがで
きる。
【００１９】図４は、位相偏移キーイング信号が生成さ
れる元となるディジタルデータのディジタルフィルタリ
ングのために使用する図１のテレビ送信器の部分の構成
の詳細を示す。エラー補正符号化器１４は、レートバッ
ファ２０へシリアルビット形でディジタル信号を供給す
る。なるべくなら、符号化器１４は、変更リード・ソロ
モン符号を生成するタイプのものとし、そしてレートバ
ッファ２０はインタリーバを兼用する。レートバッファ
２０のインタリーバとしての動作は、列方向のデータの
走査の最初の順番を、ＶＳＢ ＡＭビデオ送信器８によ
って送られる複合ビデオ信号のそれぞれの水平方向走査
線と同時にＶＳＢ ＢＰＳＫデータ送信器１２によって
最終的に送られるデータ行に対して横断するように配置
する。これは、水平方向走査線に対して横断する列にマ
ッピングされたデータではなく水平方向走査線に沿った
列にマッピングされたデータに基づいて動作する変更リ
ード・ソロモン符号の場合と比べて、水平方向コヒーレ
ンスを持ちがちな複合ビデオ信号のインパルスノイズや
中帯域周波数による変更リード・ソロモン符号のジャム
ビットが少ないようにするためである。いずれにしろ、
レートバッファ２０は、フレーム格納メモリ２１に対し
て規則的な時間間隔に基づいてビットを供給し、交互の
データフレーム中においてのみ書き込むメモリである。
データフレームは、５２５行のシンボルのブロックによ
って定義され、データ行走査レートの倍数の走査レート
で生じる。そのデータ行走査レートはアナログ複合ビデ
オ信号の水平方向走査線レートと同じである。ＢＰＳＫ
シンボルはビットであるが、変更リードソロモンビット
が適用されるシンボルは通例２N ビットデータである
（Ｎは３、４あるいは５のような小さな正の整数）。変
更リード・ソロモン符号各々のビット長は５２５以下
（例えば２５６あるいは５１２）になるよう選択され、
インパルスノイズがその長さに沿って一度より多く変更
リード・ソロモン符号を混乱させないようにする。
れる元となるディジタルデータのディジタルフィルタリ
ングのために使用する図１のテレビ送信器の部分の構成
の詳細を示す。エラー補正符号化器１４は、レートバッ
ファ２０へシリアルビット形でディジタル信号を供給す
る。なるべくなら、符号化器１４は、変更リード・ソロ
モン符号を生成するタイプのものとし、そしてレートバ
ッファ２０はインタリーバを兼用する。レートバッファ
２０のインタリーバとしての動作は、列方向のデータの
走査の最初の順番を、ＶＳＢ ＡＭビデオ送信器８によ
って送られる複合ビデオ信号のそれぞれの水平方向走査
線と同時にＶＳＢ ＢＰＳＫデータ送信器１２によって
最終的に送られるデータ行に対して横断するように配置
する。これは、水平方向走査線に対して横断する列にマ
ッピングされたデータではなく水平方向走査線に沿った
列にマッピングされたデータに基づいて動作する変更リ
ード・ソロモン符号の場合と比べて、水平方向コヒーレ
ンスを持ちがちな複合ビデオ信号のインパルスノイズや
中帯域周波数による変更リード・ソロモン符号のジャム
ビットが少ないようにするためである。いずれにしろ、
レートバッファ２０は、フレーム格納メモリ２１に対し
て規則的な時間間隔に基づいてビットを供給し、交互の
データフレーム中においてのみ書き込むメモリである。
データフレームは、５２５行のシンボルのブロックによ
って定義され、データ行走査レートの倍数の走査レート
で生じる。そのデータ行走査レートはアナログ複合ビデ
オ信号の水平方向走査線レートと同じである。ＢＰＳＫ
シンボルはビットであるが、変更リードソロモンビット
が適用されるシンボルは通例２N ビットデータである
（Ｎは３、４あるいは５のような小さな正の整数）。変
更リード・ソロモン符号各々のビット長は５２５以下
（例えば２５６あるいは５１２）になるよう選択され、
インパルスノイズがその長さに沿って一度より多く変更
リード・ソロモン符号を混乱させないようにする。
【００２０】複合ビデオ信号のデータ行と水平方向走査
線の相対位相合せは、各々のデータ行が複合ビデオ信号
のそれぞれの水平方向走査線と時間的に同時に起こるよ
うに行われる。データフレームは、信号源７によって供
給されたアナログ複合ビデオ信号のフレームと同じレー
トで発生する、しかし、この明細書の後で述べる理由の
ために、複合ビデオ信号の９個の水平方向走査線分、デ
ータフレームをビデオ信号フレームから遅れさせると都
合がよい。フレーム格納メモリ２１は、最初のデータフ
レームが書き込まれた後読み出され、２番目のデータフ
レームが書き込まれた後に再読み出しされ、データフレ
ームの連続した組のそれぞれのフレームの間に、パーシ
ャルレスポンスフィルタ１６への入力信号として供給さ
れる出力信号を生成する。レートバッファ２０そしてフ
レーム格納メモリ２１の書込みおよび読み出しは、フレ
ーム格納パッキング制御回路２２によってコントロール
される。
線の相対位相合せは、各々のデータ行が複合ビデオ信号
のそれぞれの水平方向走査線と時間的に同時に起こるよ
うに行われる。データフレームは、信号源７によって供
給されたアナログ複合ビデオ信号のフレームと同じレー
トで発生する、しかし、この明細書の後で述べる理由の
ために、複合ビデオ信号の９個の水平方向走査線分、デ
ータフレームをビデオ信号フレームから遅れさせると都
合がよい。フレーム格納メモリ２１は、最初のデータフ
レームが書き込まれた後読み出され、２番目のデータフ
レームが書き込まれた後に再読み出しされ、データフレ
ームの連続した組のそれぞれのフレームの間に、パーシ
ャルレスポンスフィルタ１６への入力信号として供給さ
れる出力信号を生成する。レートバッファ２０そしてフ
レーム格納メモリ２１の書込みおよび読み出しは、フレ
ーム格納パッキング制御回路２２によってコントロール
される。
【００２１】一定の垂直帰線消去間隔（ＶＢＩ）走査線
の間の複合ビデオ信号へのゴーストキャンセル参照信号
の挿入をコントロールするため８フレームサイクルをカ
ウントする送信器１のフレームカウンタは、データフレ
ームの各々の連続したペアのそれぞれのフレームの間に
おいてフレーム格納メモリ２１の読み出しそして読み出
し後上書き動作のタイミングを制御するモジュロ２デー
タフレームカウンタ２３を一つの段として含んでいる。
パッキング制御回路２２はさらに、データ行カウンタ２
４からのデータ行カウント信号を受け取り、そしてシン
ボルカウンタ２５からシンボルカウント信号を受け取
る。パッキング制御回路２２はデータ行カウント信号を
行アドレス指定として、そしてシンボルカウント信号を
行内読み出しアドレス指定として、フレーム格納メモリ
２１に加える。データ行カウントとシンボルカウントに
よって、パッキング制御回路２２が図４のフレーム格納
メモリ２１に加える完全アドレス指定ＡＤが構成され
る。さらに、回路２２は、フレームメモリ２１のための
書込みイネーブル信号ＷＥ、書込みの間にフレーム格納
メモリ２１に供給される完全なアドレス指定ＡＤと同期
してレートバッファ２０に供給される読み出しアドレス
指定ＲＡＤ、そしてレートバッファ２０のためのアドレ
ス指定ＷＡＤを生成する。ディジタルデータが選択的に
送られる時、回路２２はさらにフレーム格納メモリ２１
のために読み出しイネーブル信号を生成する。
の間の複合ビデオ信号へのゴーストキャンセル参照信号
の挿入をコントロールするため８フレームサイクルをカ
ウントする送信器１のフレームカウンタは、データフレ
ームの各々の連続したペアのそれぞれのフレームの間に
おいてフレーム格納メモリ２１の読み出しそして読み出
し後上書き動作のタイミングを制御するモジュロ２デー
タフレームカウンタ２３を一つの段として含んでいる。
パッキング制御回路２２はさらに、データ行カウンタ２
４からのデータ行カウント信号を受け取り、そしてシン
ボルカウンタ２５からシンボルカウント信号を受け取
る。パッキング制御回路２２はデータ行カウント信号を
行アドレス指定として、そしてシンボルカウント信号を
行内読み出しアドレス指定として、フレーム格納メモリ
２１に加える。データ行カウントとシンボルカウントに
よって、パッキング制御回路２２が図４のフレーム格納
メモリ２１に加える完全アドレス指定ＡＤが構成され
る。さらに、回路２２は、フレームメモリ２１のための
書込みイネーブル信号ＷＥ、書込みの間にフレーム格納
メモリ２１に供給される完全なアドレス指定ＡＤと同期
してレートバッファ２０に供給される読み出しアドレス
指定ＲＡＤ、そしてレートバッファ２０のためのアドレ
ス指定ＷＡＤを生成する。ディジタルデータが選択的に
送られる時、回路２２はさらにフレーム格納メモリ２１
のために読み出しイネーブル信号を生成する。
【００２２】具体的には、動作モードは次の通りであ
る。データフレームカウントビットがフレームカウンタ
２３からパッキング制御回路２２まで供給され、モジュ
ロ２データフレームカウントビットがゼロである時に限
ってフレーム格納メモリ２１の書込みイネーブル信号を
生成するために使用される。パッキング制御回路２２
は、モジュロ２データフレームカウントビットがゼロで
ある時に読み出し後上書きモードで作動するようにフレ
ーム格納メモリ２１に条件を与える読み出しイネーブル
信号と書込みイネーブル信号を供給する。モジュロ２デ
ータフレームカウントビットが１の時、パッキング制御
回路２２は読み出しイネーブル信号だけを供給する。
る。データフレームカウントビットがフレームカウンタ
２３からパッキング制御回路２２まで供給され、モジュ
ロ２データフレームカウントビットがゼロである時に限
ってフレーム格納メモリ２１の書込みイネーブル信号を
生成するために使用される。パッキング制御回路２２
は、モジュロ２データフレームカウントビットがゼロで
ある時に読み出し後上書きモードで作動するようにフレ
ーム格納メモリ２１に条件を与える読み出しイネーブル
信号と書込みイネーブル信号を供給する。モジュロ２デ
ータフレームカウントビットが１の時、パッキング制御
回路２２は読み出しイネーブル信号だけを供給する。
【００２３】最終行復号化器２７はデータ行カウンタ２
４からデータ行カウント信号を供給されて、パーシャル
レスポンスフィルタ１６のマルチプレクサ１６５に対し
て、そしてマルチプレクサ１６９がフィルタ１６におい
て使用されるならばそれに対しても制御信号を生成す
る。最終行復号化器２７は、データフレーム最終行を示
すもの以外のデータ行カウントの全ての値に対して、最
終行復号化結果としてゼロ出力信号を供給する。そのゼ
ロ出力信号が、フィルタ１６のマルチプレクサ１６５
（そしてもし使用されるならばマルチプレクサ１６９
も）を調整してフィルタ１６による通例のパーシャルレ
スポンスフィルタリングが実行されるようにする。デー
タ行カウントがデータフレームの最終行を示す場合、最
終行復号化器２７は、フィルタ１６のマルチプレクサ１
６５（そしてもし使用されるならばマルチプレクサ１６
９も）に１の応答を送り、次のデータフレーム用のフィ
ルタ１６の初期状態を１−Ｈ遅延線１６４に（そしても
し使用されるならば遅延線１６８に）ロードする。モジ
ュロ２データフレームカウンタ２３は、モジュロ−２デ
ータフレームカウントを別の入力信号としてマルチプレ
クサ１６５へ供給し、その入力信号は、最終行復号化器
２７が制御信号としてマルチプレクサ１６５に１を供給
する時、１ーＨ遅延線１６４の入力接続に選択される。
４からデータ行カウント信号を供給されて、パーシャル
レスポンスフィルタ１６のマルチプレクサ１６５に対し
て、そしてマルチプレクサ１６９がフィルタ１６におい
て使用されるならばそれに対しても制御信号を生成す
る。最終行復号化器２７は、データフレーム最終行を示
すもの以外のデータ行カウントの全ての値に対して、最
終行復号化結果としてゼロ出力信号を供給する。そのゼ
ロ出力信号が、フィルタ１６のマルチプレクサ１６５
（そしてもし使用されるならばマルチプレクサ１６９
も）を調整してフィルタ１６による通例のパーシャルレ
スポンスフィルタリングが実行されるようにする。デー
タ行カウントがデータフレームの最終行を示す場合、最
終行復号化器２７は、フィルタ１６のマルチプレクサ１
６５（そしてもし使用されるならばマルチプレクサ１６
９も）に１の応答を送り、次のデータフレーム用のフィ
ルタ１６の初期状態を１−Ｈ遅延線１６４に（そしても
し使用されるならば遅延線１６８に）ロードする。モジ
ュロ２データフレームカウンタ２３は、モジュロ−２デ
ータフレームカウントを別の入力信号としてマルチプレ
クサ１６５へ供給し、その入力信号は、最終行復号化器
２７が制御信号としてマルチプレクサ１６５に１を供給
する時、１ーＨ遅延線１６４の入力接続に選択される。
【００２４】図４は、シンボルカウンタ２５に加えて、
電圧制御発振器（ＶＣＯ）３１、ゼロ交差検出器３２、
２５５カウント復号化器３３そして自動周波数位相制御
（ＡＦＰＣ）検出器３４を含むシンボルクロッキング回
路３０を示す。シンボルカウンタ２５は、８個の２進カ
ウント段を含む。ゼロ交差検出器３２（正確に言えば平
均軸交差検出器と名付けたほうがよいかもしれない）
は、発振器３０の正弦波振動が所定の方向でそれらの平
均軸と交差した時、パルスを生成する。ゼロ交差検出器
は、ＶＣＯ３１の正弦波の変動に対応する矩形波を生成
するリミッタアンプ、これら矩形波の変動に対応したパ
ルスを生成する微分器、タイミング調整の目的のために
フレーム格納パッキング制御回路２２に供給する一つの
極性のパルスを分離するクリッパを通例含んでいる。さ
らに、これらのパルスはシンボルカウンタ２５に供給さ
れ、各々の連続したラインでカウントされ、パッキング
制御回路２２に供給されたシンボルカウント信号を生成
する。２５５カウント復号化器３３は、シンボルカウン
トが２５５に達するとそれを復号化し、パルスを生成す
る。最大カウントは２の整数乗であるのでシンボルカウ
ントが単に算術的０に戻るのに任せるのではなく、ゼロ
交差検出器によってカウンタ２５に供給される次のパル
スに対してカウンタ２５をリセットするために、２５５
カウント復号化器３３からの各々のパルスを使用するこ
とができ、これによってシンボルカウントが算術的０に
戻る。２５５カウント復号化器３３は、ＡＦＰＣ検出器
３４へパルスを供給し、ＶＣＯ３１に供給されるＡＦＰ
Ｃ電圧を生じさせるための水平方向同期パルスＨと比較
させる。これは、ＶＣＯ３１の変動周波数が水平方向走
査線周波数の２５５倍、つまり４０２７９７２Ｈｚにな
るよう調節する負帰還ループを完成する。
電圧制御発振器（ＶＣＯ）３１、ゼロ交差検出器３２、
２５５カウント復号化器３３そして自動周波数位相制御
（ＡＦＰＣ）検出器３４を含むシンボルクロッキング回
路３０を示す。シンボルカウンタ２５は、８個の２進カ
ウント段を含む。ゼロ交差検出器３２（正確に言えば平
均軸交差検出器と名付けたほうがよいかもしれない）
は、発振器３０の正弦波振動が所定の方向でそれらの平
均軸と交差した時、パルスを生成する。ゼロ交差検出器
は、ＶＣＯ３１の正弦波の変動に対応する矩形波を生成
するリミッタアンプ、これら矩形波の変動に対応したパ
ルスを生成する微分器、タイミング調整の目的のために
フレーム格納パッキング制御回路２２に供給する一つの
極性のパルスを分離するクリッパを通例含んでいる。さ
らに、これらのパルスはシンボルカウンタ２５に供給さ
れ、各々の連続したラインでカウントされ、パッキング
制御回路２２に供給されたシンボルカウント信号を生成
する。２５５カウント復号化器３３は、シンボルカウン
トが２５５に達するとそれを復号化し、パルスを生成す
る。最大カウントは２の整数乗であるのでシンボルカウ
ントが単に算術的０に戻るのに任せるのではなく、ゼロ
交差検出器によってカウンタ２５に供給される次のパル
スに対してカウンタ２５をリセットするために、２５５
カウント復号化器３３からの各々のパルスを使用するこ
とができ、これによってシンボルカウントが算術的０に
戻る。２５５カウント復号化器３３は、ＡＦＰＣ検出器
３４へパルスを供給し、ＶＣＯ３１に供給されるＡＦＰ
Ｃ電圧を生じさせるための水平方向同期パルスＨと比較
させる。これは、ＶＣＯ３１の変動周波数が水平方向走
査線周波数の２５５倍、つまり４０２７９７２Ｈｚにな
るよう調節する負帰還ループを完成する。
【００２５】モジュロ２データフレームカウンタ２３お
よびデータ行カウンタ２４によるカウント動作と、アナ
ログ複合ビデオ信号のフレームを同期させる１つの方法
を考える。この明細書で述べているシステムのためのデ
ィジタル信号受信器では、アナログ複合ビデオ信号の各
々のフレームのライン９の先頭でデータフレームカウン
トを再生成するカウンタを、そのようなフレームの最初
のフィールドの後縁エッジの直後と同期させることが望
ましい。そのような場合、ディジタル信号受信器中でデ
ータ行カウントを生成するカウンタは、アナログ複合ビ
デオ信号の各々のフレームのライン９の始めに、所定の
カウント値にリセットされる。図４において示された送
信器の部分において、モジュロ２データフレームカウン
タ２３およびデータ行カウンタ２４によるカウンタ動作
を同期させると、所望の受信器特性を得ることができ
る。
よびデータ行カウンタ２４によるカウント動作と、アナ
ログ複合ビデオ信号のフレームを同期させる１つの方法
を考える。この明細書で述べているシステムのためのデ
ィジタル信号受信器では、アナログ複合ビデオ信号の各
々のフレームのライン９の先頭でデータフレームカウン
トを再生成するカウンタを、そのようなフレームの最初
のフィールドの後縁エッジの直後と同期させることが望
ましい。そのような場合、ディジタル信号受信器中でデ
ータ行カウントを生成するカウンタは、アナログ複合ビ
デオ信号の各々のフレームのライン９の始めに、所定の
カウント値にリセットされる。図４において示された送
信器の部分において、モジュロ２データフレームカウン
タ２３およびデータ行カウンタ２４によるカウンタ動作
を同期させると、所望の受信器特性を得ることができ
る。
【００２６】２５５カウント復号化器３３の出力信号
は、２入力ＡＮＤゲート３６への最初の入力信号として
供給される。ステーション同期発生器９は後縁エッジ検
出器３６に垂直同期パルスＶを供給し、検出器３６は、
複合ビデオ信号のライン９の終結時にパルスを供給し、
複合ビデオ信号出力信号のライン２７１の中間で出力信
号は第２の信号としてＡＮＤゲート３５に供給される。
ＡＮＤゲート３５の応答は、複合ビデオ信号のライン９
の終結時のデータフレームエンドパルスから成る。これ
らのデータフレームエンドパルスの各々はモジュロ２デ
ータフレームカウンタ２３へのトリガパルスとして加え
られ、データフレームカウント信号を進めると共に、デ
ータ行カウントを所定の初期値にリセットするためにデ
ータ行カウンタ２４に加えられる。実際には、２５５カ
ウント復号化器３３は省略してもよく、シンボルカウン
タ２５の最終２進カウント段からのキャリーパルスは復
号化器３３出力信号の代わりにＡＦＰＣ検出器３４およ
びＡＮＤゲート３５に供給されてもよい。
は、２入力ＡＮＤゲート３６への最初の入力信号として
供給される。ステーション同期発生器９は後縁エッジ検
出器３６に垂直同期パルスＶを供給し、検出器３６は、
複合ビデオ信号のライン９の終結時にパルスを供給し、
複合ビデオ信号出力信号のライン２７１の中間で出力信
号は第２の信号としてＡＮＤゲート３５に供給される。
ＡＮＤゲート３５の応答は、複合ビデオ信号のライン９
の終結時のデータフレームエンドパルスから成る。これ
らのデータフレームエンドパルスの各々はモジュロ２デ
ータフレームカウンタ２３へのトリガパルスとして加え
られ、データフレームカウント信号を進めると共に、デ
ータ行カウントを所定の初期値にリセットするためにデ
ータ行カウンタ２４に加えられる。実際には、２５５カ
ウント復号化器３３は省略してもよく、シンボルカウン
タ２５の最終２進カウント段からのキャリーパルスは復
号化器３３出力信号の代わりにＡＦＰＣ検出器３４およ
びＡＮＤゲート３５に供給されてもよい。
【００２７】図１ー４を参照して上述した送信装置は、
米国特許出願Ｎｏ．０８／１４１０７０で述べられてい
るものと同じある。図５ー８を参照して以下に述べられ
るディジタル信号受信器が本発明の実施例である。図５
は、アンテナ４２のような手段からディジタル信号を埋
めたテレビ信号を受け、埋め込まれたディジタル信号を
抽出するためのディジタル信号受信器３７を示す。チュ
ーナ４３は、第１の検出器によって検出するテレビチャ
ンネルを選択し、第１の検出器は、選択されたテレビ信
号を１揃えの中間周波数と周波数の像に変換するため
の、通常スーパーヘテロダイン型式の同調可能なダウン
コンバータである。中間周波数（ＩＦ）フィルタ４４
は、ビデオ中間周波数を選択し中間周波数（ＩＦ）アン
プ４５に入力し、周波数の像を拒絶する。現在の慣例に
したがって、表面音響波（ＳＡＷ）フィルタをビデオＩ
Ｆフィルタ４４として用い、モノリシック集積回路（Ｉ
Ｃ）中に、中間同調なしに、ビデオＩＦアンプ４５を複
数段アンプとして設けるために使用することができる。
ビデオＩＦアンプ４５は、増幅されたビデオＩＦ信号を
同相同期式ビデオ検出器４６および直交位相同期ビデオ
検出器４７に供給する。４５．７５ＭＨｚの公称周波数
で振動する発振器４８は、位相偏移なしに同相同期式ビ
デオ検出器４６にその変動を供給し、直交位相同期ビデ
オ検出器４７には偏移回路網４９によって提供された９
０゜遅延位相偏移と共に供給する。発振器４８には、直
交位相同期ビデオ検出器４７の出力信号に応答する自動
周波数・偏移制御（ＡＦＰＣ）が備えられている。同期
ビデオ検出器４６および４７は、ビデオＩＦアンプ４５
および発振器４８のＩＣ中の部分とともに通例含まれ
る。ビデオ検出器４６および４７の各々は、高位の搬送
波型式または真の同期型式である。同相同期ビデオ検出
器４６によって取り出された同相修正複合ビデオ信号
が、同相修正複合ビデオ信号からそれぞれ水平・垂直同
期パルスを取り出す水平同期分離器５０および垂直同期
分離器５１に供給される。
米国特許出願Ｎｏ．０８／１４１０７０で述べられてい
るものと同じある。図５ー８を参照して以下に述べられ
るディジタル信号受信器が本発明の実施例である。図５
は、アンテナ４２のような手段からディジタル信号を埋
めたテレビ信号を受け、埋め込まれたディジタル信号を
抽出するためのディジタル信号受信器３７を示す。チュ
ーナ４３は、第１の検出器によって検出するテレビチャ
ンネルを選択し、第１の検出器は、選択されたテレビ信
号を１揃えの中間周波数と周波数の像に変換するため
の、通常スーパーヘテロダイン型式の同調可能なダウン
コンバータである。中間周波数（ＩＦ）フィルタ４４
は、ビデオ中間周波数を選択し中間周波数（ＩＦ）アン
プ４５に入力し、周波数の像を拒絶する。現在の慣例に
したがって、表面音響波（ＳＡＷ）フィルタをビデオＩ
Ｆフィルタ４４として用い、モノリシック集積回路（Ｉ
Ｃ）中に、中間同調なしに、ビデオＩＦアンプ４５を複
数段アンプとして設けるために使用することができる。
ビデオＩＦアンプ４５は、増幅されたビデオＩＦ信号を
同相同期式ビデオ検出器４６および直交位相同期ビデオ
検出器４７に供給する。４５．７５ＭＨｚの公称周波数
で振動する発振器４８は、位相偏移なしに同相同期式ビ
デオ検出器４６にその変動を供給し、直交位相同期ビデ
オ検出器４７には偏移回路網４９によって提供された９
０゜遅延位相偏移と共に供給する。発振器４８には、直
交位相同期ビデオ検出器４７の出力信号に応答する自動
周波数・偏移制御（ＡＦＰＣ）が備えられている。同期
ビデオ検出器４６および４７は、ビデオＩＦアンプ４５
および発振器４８のＩＣ中の部分とともに通例含まれ
る。ビデオ検出器４６および４７の各々は、高位の搬送
波型式または真の同期型式である。同相同期ビデオ検出
器４６によって取り出された同相修正複合ビデオ信号
が、同相修正複合ビデオ信号からそれぞれ水平・垂直同
期パルスを取り出す水平同期分離器５０および垂直同期
分離器５１に供給される。
【００２８】ビデオＩＦフィルタ４４がおよそ３．５Ｍ
Ｈｚの帯域幅しか持たず４５．２５ＭＨｚに中心を持つ
ことが望ましいという点を除けば、ここまでのところで
考慮したディジタル信号受信器３７の特長は、テレビ受
信器設計の当業者ならなじみのものである。このビデオ
ＩＦフィルタ４４は、直交位相ビデオ検出器４７の後段
に色とインチャンネル音拒絶を設ける必要性なしに、色
拒絶とインチャンネル音拒絶を提供する。（ディジタル
信号受信器３７がテレビ受信器とともに構成される場
合、直交位相ビデオ検出器４７の後のフィルタリングに
よって色とインチャンネル音の拒絶が提供されるよう
に、ビデオＩＦフィルタ４４を拡張してもよい。）直交
位相ビデオ検出器４７の帯域幅は、ＢＰＳＫ応答の
「尾」の上位の周波数を弱めないために、シンボルレー
トより幾分広くとる必要がある。直交位相ビデオ検出器
４７は、ＮＴＳＣ複合ビデオ信号の内７５０ｋＨｚ以上
の周波数の部分だけを伴ったキーイング信号を検出す
る。
Ｈｚの帯域幅しか持たず４５．２５ＭＨｚに中心を持つ
ことが望ましいという点を除けば、ここまでのところで
考慮したディジタル信号受信器３７の特長は、テレビ受
信器設計の当業者ならなじみのものである。このビデオ
ＩＦフィルタ４４は、直交位相ビデオ検出器４７の後段
に色とインチャンネル音拒絶を設ける必要性なしに、色
拒絶とインチャンネル音拒絶を提供する。（ディジタル
信号受信器３７がテレビ受信器とともに構成される場
合、直交位相ビデオ検出器４７の後のフィルタリングに
よって色とインチャンネル音の拒絶が提供されるよう
に、ビデオＩＦフィルタ４４を拡張してもよい。）直交
位相ビデオ検出器４７の帯域幅は、ＢＰＳＫ応答の
「尾」の上位の周波数を弱めないために、シンボルレー
トより幾分広くとる必要がある。直交位相ビデオ検出器
４７は、ＮＴＳＣ複合ビデオ信号の内７５０ｋＨｚ以上
の周波数の部分だけを伴ったキーイング信号を検出す
る。
【００２９】実際にはディジタル受信器３７は、ゴース
ト抑圧回路を通常含むが、その回路は図５においては他
の部分と分けて明確に示されているわけではないもの
の、１９９３年８月２０日に出願された米国特許出願Ｎ
ｏ．０８／１０８ ３１１で詳細に述べられているのと
同じ型のものであってよい。同相および直交位相ビデオ
検出器４６および４７の各々は、同期検出器それ自体の
後に、他のビデオ検出器に含まれる同期検出器それ自体
の後に用いられるのと同様のゴーストキャンセルフィル
タおよび等化フィルタをそれぞれ持っている。２つのゴ
ーストキャンセルフィルタの調節可能なパラメータは、
コンピュータで行われる計算に従って平行的に調節さ
れ、さらに、２つの等化フィルタの調節可能なパラメー
タもコンピュータで行われる更なる計算に基づいて平行
的に調節される。送信時に４．１ＭＨｚまで周波数が拡
大し、ディジタル信号受信器では限られたＩＦ帯域幅の
ために２．５ＭＨｚほどしか拡大しないゴーストキャン
セル参照（ＧＣＲ）信号は、同相同期式ビデオ検出器４
６によって検出されるビデオ信号の選択された垂直帰線
消去間隔（ＶＢＩ）走査線から抽出される。ＧＣＲ信号
は、ディジタル化され、ゴーストキャンセルフィルタお
よび等化フィルタの調節可能なパラメータを計算するコ
ンピュータへの入力信号として供給される。それとは別
のやり方として、またはそれに追加して、直交位相ビデ
オ検出器４７応答の直流または低周波部分を感知し、ゴ
ーストキャンセルフィルタの調節可能なパラメータの計
算の基礎として使用することもできる。
ト抑圧回路を通常含むが、その回路は図５においては他
の部分と分けて明確に示されているわけではないもの
の、１９９３年８月２０日に出願された米国特許出願Ｎ
ｏ．０８／１０８ ３１１で詳細に述べられているのと
同じ型のものであってよい。同相および直交位相ビデオ
検出器４６および４７の各々は、同期検出器それ自体の
後に、他のビデオ検出器に含まれる同期検出器それ自体
の後に用いられるのと同様のゴーストキャンセルフィル
タおよび等化フィルタをそれぞれ持っている。２つのゴ
ーストキャンセルフィルタの調節可能なパラメータは、
コンピュータで行われる計算に従って平行的に調節さ
れ、さらに、２つの等化フィルタの調節可能なパラメー
タもコンピュータで行われる更なる計算に基づいて平行
的に調節される。送信時に４．１ＭＨｚまで周波数が拡
大し、ディジタル信号受信器では限られたＩＦ帯域幅の
ために２．５ＭＨｚほどしか拡大しないゴーストキャン
セル参照（ＧＣＲ）信号は、同相同期式ビデオ検出器４
６によって検出されるビデオ信号の選択された垂直帰線
消去間隔（ＶＢＩ）走査線から抽出される。ＧＣＲ信号
は、ディジタル化され、ゴーストキャンセルフィルタお
よび等化フィルタの調節可能なパラメータを計算するコ
ンピュータへの入力信号として供給される。それとは別
のやり方として、またはそれに追加して、直交位相ビデ
オ検出器４７応答の直流または低周波部分を感知し、ゴ
ーストキャンセルフィルタの調節可能なパラメータの計
算の基礎として使用することもできる。
【００３０】図５のディジタル信号受信器３７において
は、シンボル当たりサンプルカウント信号が、電圧制御
発振器１０５から受け取る正弦波の変動に対応してゼロ
交差検出器１０４が生成するパルスをカウントするシン
ボル当たりサンプルカウンタ１０３によって生成され
る。シンボルカウント信号は、シンボル当たりサンプル
カウンタ１０３からのオーバフローキャリーをカウント
するシンボルカウンタ５２によって生成される。復号化
器５５は２５５に達するシンボルカウントを復号化し、
ゼロ交差検出器１０４によってカウンタ１０３に供給さ
れる次のパルスの際にカウンター１０３および５２をリ
セットするパルスを生成し、シンボル当たりサンプルカ
ウントとシンボルカウントの両方を算術的０に戻す。復
号化器５５によって生成されたパルスは、水平同期分離
器によって分離され、シンボル間隔の分数に相当する
間、制御遅延線５７によって調整可能に遅延された水平
同期パルスと比較されるためにＡＦＰＣ５６に供給され
る。比較の結果はＡＦＰＣ５６内でローパスフィルタリ
ングされ、ＶＣＯ１０５に加える自動周波数・位相制御
（ＡＦＰＣ）電圧信号が生成される。これらの手法によ
って、ラインロックされたＶＣＯ１０５の発振周波数が
水平方向走査線周波数ｆH つまり６４ ４４７５４５Ｈ
ｚの１６ Ｘ ２５６ ＝ ４０９６倍となるように、
コントロールする。制御発振器を述べる際に使用される
用語「ラインロックされた」とは、その発振周波数が１
５，７３４．２６４Ｈｚの走査線周波数と一定の割合を
保っていることを示す。これは発振周波数を適正な率で
割った値と水平同期パルスを比較するＡＦＰＣ回路によ
って通例行われる。
は、シンボル当たりサンプルカウント信号が、電圧制御
発振器１０５から受け取る正弦波の変動に対応してゼロ
交差検出器１０４が生成するパルスをカウントするシン
ボル当たりサンプルカウンタ１０３によって生成され
る。シンボルカウント信号は、シンボル当たりサンプル
カウンタ１０３からのオーバフローキャリーをカウント
するシンボルカウンタ５２によって生成される。復号化
器５５は２５５に達するシンボルカウントを復号化し、
ゼロ交差検出器１０４によってカウンタ１０３に供給さ
れる次のパルスの際にカウンター１０３および５２をリ
セットするパルスを生成し、シンボル当たりサンプルカ
ウントとシンボルカウントの両方を算術的０に戻す。復
号化器５５によって生成されたパルスは、水平同期分離
器によって分離され、シンボル間隔の分数に相当する
間、制御遅延線５７によって調整可能に遅延された水平
同期パルスと比較されるためにＡＦＰＣ５６に供給され
る。比較の結果はＡＦＰＣ５６内でローパスフィルタリ
ングされ、ＶＣＯ１０５に加える自動周波数・位相制御
（ＡＦＰＣ）電圧信号が生成される。これらの手法によ
って、ラインロックされたＶＣＯ１０５の発振周波数が
水平方向走査線周波数ｆH つまり６４ ４４７５４５Ｈ
ｚの１６ Ｘ ２５６ ＝ ４０９６倍となるように、
コントロールする。制御発振器を述べる際に使用される
用語「ラインロックされた」とは、その発振周波数が１
５，７３４．２６４Ｈｚの走査線周波数と一定の割合を
保っていることを示す。これは発振周波数を適正な率で
割った値と水平同期パルスを比較するＡＦＰＣ回路によ
って通例行われる。
【００３１】キーイング信号、およびそれに付随して直
交位相ビデオ検出器４７によって検出されるＮＴＳＣ複
合ビデオ信号の７５０ｋＨｚ以上の周波数を持つ部分は
整合フィルタ５８へ供給される。整合フィルタはキーイ
ング信号に応答するが、それに伴なう複合ビデオ信号の
内７５０ｋＨｚ周波数成分の選択された部分にしか応答
しない。整合フィルタ５８は、送信器のフィルタ１８の
偏移整形を行う部分のロールオフに一致するピーク応答
を提供し、シンボル間干渉が減少するようＰＳＫ帯域幅
を十分に拡大する。さらに、整合フィルタ５８は、０．
７５から１．２５ＭＨｚの周波数範囲ではＶＳＢ ＢＰ
ＳＫが一段と単側波帯になり、１．２５ＭＨｚ以上の周
波数範囲では事実上単側波帯であることに起因する直交
位相ビデオ検出器４７の検出効率のロールオフを補うた
めのピーク応答を提供することもできる。しかしなが
ら、異なったテレビ送信器の残留側波帯フィルタが互い
に差異を示すので、直交位相ビデオ検出器４７の検出効
率のロールオフを補うためのピーク応答は、変動を整形
することに加えて適切なピーク応答を提供するように偏
移整形フィルタ１８を修正することによって、各々のテ
レビ送信器１で行われる。この送信器１における追加ピ
ーキングあるいは２進キーイング信号のプレエンファシ
スは、輝度信号とともに送られる０．７５ＭＨｚ以上の
ＢＰＳＫ高周波成分を増大させる。
交位相ビデオ検出器４７によって検出されるＮＴＳＣ複
合ビデオ信号の７５０ｋＨｚ以上の周波数を持つ部分は
整合フィルタ５８へ供給される。整合フィルタはキーイ
ング信号に応答するが、それに伴なう複合ビデオ信号の
内７５０ｋＨｚ周波数成分の選択された部分にしか応答
しない。整合フィルタ５８は、送信器のフィルタ１８の
偏移整形を行う部分のロールオフに一致するピーク応答
を提供し、シンボル間干渉が減少するようＰＳＫ帯域幅
を十分に拡大する。さらに、整合フィルタ５８は、０．
７５から１．２５ＭＨｚの周波数範囲ではＶＳＢ ＢＰ
ＳＫが一段と単側波帯になり、１．２５ＭＨｚ以上の周
波数範囲では事実上単側波帯であることに起因する直交
位相ビデオ検出器４７の検出効率のロールオフを補うた
めのピーク応答を提供することもできる。しかしなが
ら、異なったテレビ送信器の残留側波帯フィルタが互い
に差異を示すので、直交位相ビデオ検出器４７の検出効
率のロールオフを補うためのピーク応答は、変動を整形
することに加えて適切なピーク応答を提供するように偏
移整形フィルタ１８を修正することによって、各々のテ
レビ送信器１で行われる。この送信器１における追加ピ
ーキングあるいは２進キーイング信号のプレエンファシ
スは、輝度信号とともに送られる０．７５ＭＨｚ以上の
ＢＰＳＫ高周波成分を増大させる。
【００３２】整合フィルタ５８からの応答は、入力信号
としてアナログ−ディジタル変換器( ＡＤＣ) １０６へ
加えられる。直交位相ビデオ検出器４７は７５０ｋＨｚ
未満の複合ビデオ信号周波数をほとんど取り出さず、Ｂ
ＰＳＫ符号はゼロ周波数成分を持つように行われる。７
５０ｋＨｚ以上の周波数では多くのエネルギーを使わず
にテレビ画像を伝送する際は、直交位相同期ビデオ検出
器４７の応答のＢＰＳＫ部分は、ひとつの極性から他の
極性へと交替を示す。従ってＡＤＣ１０６は、正極性あ
るいは負極性のアナログ信号をディジタル化する機能を
持つ型のものであり、本発明によればＡＤＣ１０６は、
シグマ−デルタ変換器である。
としてアナログ−ディジタル変換器( ＡＤＣ) １０６へ
加えられる。直交位相ビデオ検出器４７は７５０ｋＨｚ
未満の複合ビデオ信号周波数をほとんど取り出さず、Ｂ
ＰＳＫ符号はゼロ周波数成分を持つように行われる。７
５０ｋＨｚ以上の周波数では多くのエネルギーを使わず
にテレビ画像を伝送する際は、直交位相同期ビデオ検出
器４７の応答のＢＰＳＫ部分は、ひとつの極性から他の
極性へと交替を示す。従ってＡＤＣ１０６は、正極性あ
るいは負極性のアナログ信号をディジタル化する機能を
持つ型のものであり、本発明によればＡＤＣ１０６は、
シグマ−デルタ変換器である。
【００３３】さらに詳しく述べれば、ＡＤＣ１０６は、
Ｔ．Ｃ．ＬｅｓｌｉｅとＢ．Ｓｉｎｇｈの論文「改良シ
グマ−デルタ変調器のアーキテクチュア」（１９９０年
ＩＥＥＥ回路およびシステムシンポジウムシンポジウ
ム、９０ ＣＨ２８６８−８９０００００−０３７２、
ｐｐ３７２−３７５）で述べられているような、単一ビ
ットフィードバックを持つ複数ビットシグマ−デルタ変
換器であることが望ましい。８ビット分解能フラッシュ
変換器（妥当な金額で販売されている）は、第２オーダ
ーフィードバックループでエラー信号をサンプリング
し、単一ビットフィードバックはディジタル−アナログ
変換エラーを最小にするために使用される。第２オーダ
ーシグマ−デルタフィードバックループは、無条件に安
定である。１６：１のオーバーサンプリング率の場合、
水平方向走査線レートｆH の２５６倍のシンボルレート
の１６倍のレートでエラー信号をサンプリングするが、
発振器１０５の発振が所定の方向でゼロ軸を横切るのに
対応して、パルスがゼロ交差検出器１０４からライン１
０７を通じて受けとられるたびにサンプリングを行う。
フラッシュ変換器のディジタル出力は変換器１０６内の
ＦＩＲローパスフィルタへ供給されて、このフィルタの
ディジタル応答はサブサンプラーによって１６：１サブ
サンプル化されるが、パルスがシンボル当たりサンプル
カウンタ１０３のキャリーオーバフローからライン１０
８上で受け取られるたびにサンプリングは行われる。こ
のデシメーションは、後段のディジタル櫛形フィルタの
遅延部分に要求される格納可能量を減少させる。シンボ
ルレートでのサブサンプル化は、最適な位相合せを伴な
えば、複合ビデオ信号の部分の内シンボルレートで変化
するがシンボルレートでのサンプリングに対しては直交
位相である部分に対する応答を抑圧する同期シンボル検
出の形である。
Ｔ．Ｃ．ＬｅｓｌｉｅとＢ．Ｓｉｎｇｈの論文「改良シ
グマ−デルタ変調器のアーキテクチュア」（１９９０年
ＩＥＥＥ回路およびシステムシンポジウムシンポジウ
ム、９０ ＣＨ２８６８−８９０００００−０３７２、
ｐｐ３７２−３７５）で述べられているような、単一ビ
ットフィードバックを持つ複数ビットシグマ−デルタ変
換器であることが望ましい。８ビット分解能フラッシュ
変換器（妥当な金額で販売されている）は、第２オーダ
ーフィードバックループでエラー信号をサンプリング
し、単一ビットフィードバックはディジタル−アナログ
変換エラーを最小にするために使用される。第２オーダ
ーシグマ−デルタフィードバックループは、無条件に安
定である。１６：１のオーバーサンプリング率の場合、
水平方向走査線レートｆH の２５６倍のシンボルレート
の１６倍のレートでエラー信号をサンプリングするが、
発振器１０５の発振が所定の方向でゼロ軸を横切るのに
対応して、パルスがゼロ交差検出器１０４からライン１
０７を通じて受けとられるたびにサンプリングを行う。
フラッシュ変換器のディジタル出力は変換器１０６内の
ＦＩＲローパスフィルタへ供給されて、このフィルタの
ディジタル応答はサブサンプラーによって１６：１サブ
サンプル化されるが、パルスがシンボル当たりサンプル
カウンタ１０３のキャリーオーバフローからライン１０
８上で受け取られるたびにサンプリングは行われる。こ
のデシメーションは、後段のディジタル櫛形フィルタの
遅延部分に要求される格納可能量を減少させる。シンボ
ルレートでのサブサンプル化は、最適な位相合せを伴な
えば、複合ビデオ信号の部分の内シンボルレートで変化
するがシンボルレートでのサンプリングに対しては直交
位相である部分に対する応答を抑圧する同期シンボル検
出の形である。
【００３４】単一ビットＡＤＣ１０９は、ゼロ交差検出
器１０４によってライン１０８に供給されたパルスに対
応して、水平方向走査線レートｆH の２５６倍のシンボ
ルレートの１６倍でサンプリングを行い、整合フィルタ
５８応答の極性を表わす符号ビットを供給するため整合
フィルタ５８応答に応答する。その符号ビットおよびビ
ットラッチ１１０で１サンプル分遅延されたその符号ビ
ットが、排他的論理和ゲート１１１へのそれぞれの入力
として供給される。ＸＯＲゲート１１１は整合フィルタ
５８の応答を検出し、パルス位相弁別器６７へこの検出
結果を供給する。パルス位相弁別器６７は、整合フィル
タ５８の応答のゼロ交差が、制御発振器１０５の発振の
ゼロ交差に対する適切な位相合わせからずれるのを選択
的に検出する。ずれはＸＯＲゲート１１１によって検出
され、ゼロ交差はゼロ交差検出器１０４によって検出さ
れる。パルス位相弁別器６７は、これら選択的に検出さ
れたずれをサンプルアンドホールドしてローパスフィル
タ処理し、それによって、ＡＦＰＣ５６に加える水平同
期パルスＨに対して制御遅延線５７が提供する遅延の調
節のための制御信号を生成する。パルス位相弁別器６７
によるこの選択的検出は、垂直帰線消去間隔中、複合ビ
デオ信号への直交位相ビデオ検出器４７の応答の値がゼ
ロであると予想される部分で行わうことができる。第２
オーダーシグマ−デルタエラー信号ディジタル化の間
の、ＡＤＣ１０７のフラッシュ変換器によるオーバーサ
ンプリングの位相合せは、シンボル間の干渉が最小にな
るように調節される。
器１０４によってライン１０８に供給されたパルスに対
応して、水平方向走査線レートｆH の２５６倍のシンボ
ルレートの１６倍でサンプリングを行い、整合フィルタ
５８応答の極性を表わす符号ビットを供給するため整合
フィルタ５８応答に応答する。その符号ビットおよびビ
ットラッチ１１０で１サンプル分遅延されたその符号ビ
ットが、排他的論理和ゲート１１１へのそれぞれの入力
として供給される。ＸＯＲゲート１１１は整合フィルタ
５８の応答を検出し、パルス位相弁別器６７へこの検出
結果を供給する。パルス位相弁別器６７は、整合フィル
タ５８の応答のゼロ交差が、制御発振器１０５の発振の
ゼロ交差に対する適切な位相合わせからずれるのを選択
的に検出する。ずれはＸＯＲゲート１１１によって検出
され、ゼロ交差はゼロ交差検出器１０４によって検出さ
れる。パルス位相弁別器６７は、これら選択的に検出さ
れたずれをサンプルアンドホールドしてローパスフィル
タ処理し、それによって、ＡＦＰＣ５６に加える水平同
期パルスＨに対して制御遅延線５７が提供する遅延の調
節のための制御信号を生成する。パルス位相弁別器６７
によるこの選択的検出は、垂直帰線消去間隔中、複合ビ
デオ信号への直交位相ビデオ検出器４７の応答の値がゼ
ロであると予想される部分で行わうことができる。第２
オーダーシグマ−デルタエラー信号ディジタル化の間
の、ＡＤＣ１０７のフラッシュ変換器によるオーバーサ
ンプリングの位相合せは、シンボル間の干渉が最小にな
るように調節される。
【００３５】ラインロックされた発振器の位相合せの調
節のための手法は、ＪｕｎｇーＷａｎ Ｋｏ（本発明者
の同僚）によって開発された型と同じものである。制御
遅延線５７から供給される調整可能な遅延水平同期パル
スＨに対する、制御発振器１０５の発振周波数の位相合
せをコントロールするＡＦＰＣループは、位相調整の間
にＡＤＣ１０６のクロッキングが「グリッチ」または顕
著な周期性の短縮を示すことを回避するフィルタ機能を
提供する。細かい位相調整がＡＤＣ１０６クロッキング
自体で行われるならば、そのようなグリッチは時々生じ
る。垂直同期分離器５１は、分離された垂直同期パルス
Ｖへの「損失の多い」統合的応答を閾値検出器６８へ供
給し、閾値検出器６８の閾値電圧は、垂直同期パルスが
５．５走査線以上かつ６．５走査線以下にわたって統合
される時のみ閾値を越えるように選択される。入力信号
がその閾値電圧を越えた時のみ１であり他の場合はゼロ
である閾値検出器６８の出力信号が、２入力ＡＮＤゲー
ト６９の第１の入力信号として供給される。各々のデー
タ行のシンボルカウントの最終的な値に対して（水平方
向走査線の終りに）１を生成し、他の場合はゼロを生成
する復号化器５５は、その出力信号を第２の入力信号と
してＡＮＤゲート６９に供給する。ＡＮＤゲート６９は
複合ビデオ信号フレームの最初のフィールドの始めに発
生する垂直パルスの後縁エッジに応答し、これらのエッ
ジの各々に対応してそれぞれのデータフレームエンドパ
ルスを提供するが、フレームのそれぞれの最初と最後の
フィールドの間に発生する垂直パルスの後縁エッジには
対応しない。
節のための手法は、ＪｕｎｇーＷａｎ Ｋｏ（本発明者
の同僚）によって開発された型と同じものである。制御
遅延線５７から供給される調整可能な遅延水平同期パル
スＨに対する、制御発振器１０５の発振周波数の位相合
せをコントロールするＡＦＰＣループは、位相調整の間
にＡＤＣ１０６のクロッキングが「グリッチ」または顕
著な周期性の短縮を示すことを回避するフィルタ機能を
提供する。細かい位相調整がＡＤＣ１０６クロッキング
自体で行われるならば、そのようなグリッチは時々生じ
る。垂直同期分離器５１は、分離された垂直同期パルス
Ｖへの「損失の多い」統合的応答を閾値検出器６８へ供
給し、閾値検出器６８の閾値電圧は、垂直同期パルスが
５．５走査線以上かつ６．５走査線以下にわたって統合
される時のみ閾値を越えるように選択される。入力信号
がその閾値電圧を越えた時のみ１であり他の場合はゼロ
である閾値検出器６８の出力信号が、２入力ＡＮＤゲー
ト６９の第１の入力信号として供給される。各々のデー
タ行のシンボルカウントの最終的な値に対して（水平方
向走査線の終りに）１を生成し、他の場合はゼロを生成
する復号化器５５は、その出力信号を第２の入力信号と
してＡＮＤゲート６９に供給する。ＡＮＤゲート６９は
複合ビデオ信号フレームの最初のフィールドの始めに発
生する垂直パルスの後縁エッジに応答し、これらのエッ
ジの各々に対応してそれぞれのデータフレームエンドパ
ルスを提供するが、フレームのそれぞれの最初と最後の
フィールドの間に発生する垂直パルスの後縁エッジには
対応しない。
【００３６】ＡＮＤゲート６９の応答のデータフレーム
エンドパルスはカウント入力（ＣＩ）信号としてモジュ
ロ２データフレームカウンタ７０に供給され、再生成デ
ータフレームカウント信号を進めるが、データフレーム
カウントは、送信器でのデータフレームカウント信号か
ら走査線１本分オフセットされる。米国特許出願Ｎｏ．
０８/ １０８，３１１に述べられているように、テレビ
送信器１とディジタルデータ受信器３７におけるデータ
フレームカウントの同期を行うには、４フレームサイク
ルの１９番目の走査線におけるバースト位相合せとベッ
セルチャープ位相合せの所定の順列において生じるゴー
ストキャンセル参照(ＧＣＲ)信号への参照によるのが最
良である。モジュロ２データフレームカウントを生成す
る単一２進段カウンタ７０は、モジュロ２N データフレ
ームカウントを生成する複数２進段カウンタにおけるひ
とつの段である場合が多い。Ｎは２以上の正の整数であ
る。複数２進段カウンタは、ゴーストキャンセル参照(
ＧＣＲ) 信号の格納のタイミング調節のために使用され
る。
エンドパルスはカウント入力（ＣＩ）信号としてモジュ
ロ２データフレームカウンタ７０に供給され、再生成デ
ータフレームカウント信号を進めるが、データフレーム
カウントは、送信器でのデータフレームカウント信号か
ら走査線１本分オフセットされる。米国特許出願Ｎｏ．
０８/ １０８，３１１に述べられているように、テレビ
送信器１とディジタルデータ受信器３７におけるデータ
フレームカウントの同期を行うには、４フレームサイク
ルの１９番目の走査線におけるバースト位相合せとベッ
セルチャープ位相合せの所定の順列において生じるゴー
ストキャンセル参照(ＧＣＲ)信号への参照によるのが最
良である。モジュロ２データフレームカウントを生成す
る単一２進段カウンタ７０は、モジュロ２N データフレ
ームカウントを生成する複数２進段カウンタにおけるひ
とつの段である場合が多い。Ｎは２以上の正の整数であ
る。複数２進段カウンタは、ゴーストキャンセル参照(
ＧＣＲ) 信号の格納のタイミング調節のために使用され
る。
【００３７】さらに、ＡＮＤゲート６９の応答における
データフレームエンドパルスはリセット（Ｒ）信号とし
てデータ行カウンタ７１へ加えられ、その出力信号とし
て再生成されたデータ行カウントをリセットして算術的
０に戻す。その時データ行カウントは５２４でなければ
ならない。データ行カウンタ７１は、水平同期分離器５
０から供給された水平同期パルスＨをカウントするよう
に接続されている。データ行カウントは、ビデオ検出器
４６および４７の中に含まれた等化フィルタおよびゴー
ストキャンセルフィルタの調整可能なフィルタパラメー
タを計算するコンピュータのためにデータを獲得する回
路（図５では明確に示されてはいない）の中にＧＣＲ信
号を含んでいるＶＢＩ走査線の選択をコントロールする
ために使用される。
データフレームエンドパルスはリセット（Ｒ）信号とし
てデータ行カウンタ７１へ加えられ、その出力信号とし
て再生成されたデータ行カウントをリセットして算術的
０に戻す。その時データ行カウントは５２４でなければ
ならない。データ行カウンタ７１は、水平同期分離器５
０から供給された水平同期パルスＨをカウントするよう
に接続されている。データ行カウントは、ビデオ検出器
４６および４７の中に含まれた等化フィルタおよびゴー
ストキャンセルフィルタの調整可能なフィルタパラメー
タを計算するコンピュータのためにデータを獲得する回
路（図５では明確に示されてはいない）の中にＧＣＲ信
号を含んでいるＶＢＩ走査線の選択をコントロールする
ために使用される。
【００３８】ハイパスフレーム櫛形フィルタ７２は、入
力信号としてＡＤＣ１０６のディジタル応答を受け取
る。ハイパスフレーム櫛形フィルタ７２は、ディジタル
減算器７３および入力端子に加えられた信号サンプルに
対応して１フレーム走査遅れて出力端子にその信号サン
プルを供給するディジタルフレーム格納器７４を含む。
ディジタルのフレーム格納器７４は、読み出し後上書き
モードで動作するラムとして構成すれば具合がよい。こ
のラムは、ラインアドレス指定（ＬＡＤ）としてカウン
タ７１からデータ行カウントを受け取り、シンボルアド
レス指定（ＳＡＤ）としてカウンタ５２からシンボルカ
ウントを受け取る。減算器７３は、ＡＤＣ１０６から被
減数入力信号として現在のフレームに対するディジタル
化されたキーイング信号のサンプルを受け取り、減数入
力信号としてフレーム格納器７４から前のフレームに対
するディジタル化されたキーイング信号の対応するサン
プルを受け取る。減算器７３からの差分信号は、ハイパ
スフレーム櫛形フィルタ７２の応答であるが、そこから
フレーム対フレームの相互関係を示す残余輝度成分が除
かれる。
力信号としてＡＤＣ１０６のディジタル応答を受け取
る。ハイパスフレーム櫛形フィルタ７２は、ディジタル
減算器７３および入力端子に加えられた信号サンプルに
対応して１フレーム走査遅れて出力端子にその信号サン
プルを供給するディジタルフレーム格納器７４を含む。
ディジタルのフレーム格納器７４は、読み出し後上書き
モードで動作するラムとして構成すれば具合がよい。こ
のラムは、ラインアドレス指定（ＬＡＤ）としてカウン
タ７１からデータ行カウントを受け取り、シンボルアド
レス指定（ＳＡＤ）としてカウンタ５２からシンボルカ
ウントを受け取る。減算器７３は、ＡＤＣ１０６から被
減数入力信号として現在のフレームに対するディジタル
化されたキーイング信号のサンプルを受け取り、減数入
力信号としてフレーム格納器７４から前のフレームに対
するディジタル化されたキーイング信号の対応するサン
プルを受け取る。減算器７３からの差分信号は、ハイパ
スフレーム櫛形フィルタ７２の応答であるが、そこから
フレーム対フレームの相互関係を示す残余輝度成分が除
かれる。
【００３９】ハイパスライン櫛形フィルタ１２０は入力
信号としてこの応答を受け取る。ハイパスライン櫛形フ
ィルタ１２０は、図１の送信器１におけるパーシャルレ
スポンスフィルタ１６として使用される図２のパーシャ
ルレスポンスフィルタ１６０用の整合フィルタである。
ハイパスライン櫛形フィルタ１２０は、検出されるキー
イング信号に伴うがラインごとに変化を示さない複合ビ
デオ信号の部分を抑圧する。フィルタ１２０の具体的な
構造は図９および１０を参照してこの明細書の後の方で
述べる。
信号としてこの応答を受け取る。ハイパスライン櫛形フ
ィルタ１２０は、図１の送信器１におけるパーシャルレ
スポンスフィルタ１６として使用される図２のパーシャ
ルレスポンスフィルタ１６０用の整合フィルタである。
ハイパスライン櫛形フィルタ１２０は、検出されるキー
イング信号に伴うがラインごとに変化を示さない複合ビ
デオ信号の部分を抑圧する。フィルタ１２０の具体的な
構造は図９および１０を参照してこの明細書の後の方で
述べる。
【００４０】ＡＤＣ１０６への入力信号として供給され
るアナログ信号の一部は、キーイング信号の２進符号を
表わす。従って、ハイパスフレーム櫛形フィルタ７２に
入力信号として供給されたディジタル信号もそれと同様
である。ハイパスライン櫛形フィルタ１２０に入力信号
として供給されたハイパスフレーム櫛形フィルタ７２か
らのディジタル応答は、有効なデータフレームである交
互のデータフレームのキーイング信号の２進符号を依然
として表わすものである。それらデータフレームにおい
ては、減算器７３が、対応するディジタルサンプルが同
等の振幅および反対の極性を持つ２つのデータフレーム
を差分的に組合せる。無効データフレームである介在デ
ータフレームにおいては、ハイパスライン櫛形フィルタ
１２０に入力信号として供給されたハイパスフレーム櫛
形フィルタ７２のディジタル応答は、その性質上３値を
取る。なぜならそれらのデータフレームにおいては、減
算器７３は、対応するディジタルサンプルが同等の振幅
および反対の極性を持つこともあれば、同等の振幅およ
び同じ（プラスもしくはマイナスの）極性を持つことも
ある２つのデータフレームを差分的に組み合わせるから
である。これら無効の交互データフレームの間は、ハイ
パスライン櫛形フィルタ１２０からのディジタル応答は
５レベルの性質を持つが、無効のデータフレームに基づ
くシンボル決定は無関係である。有効な交互データフレ
ームの間は、ハイパスライン櫛形フィルタ１２０に入力
信号として供給されるディジタル信号はキーイング信号
の２進符号を表わし、従ってハイパスライン櫛形フィル
タ１２０からのディジタル応答はキーイング信号の３値
符号を表わす。
るアナログ信号の一部は、キーイング信号の２進符号を
表わす。従って、ハイパスフレーム櫛形フィルタ７２に
入力信号として供給されたディジタル信号もそれと同様
である。ハイパスライン櫛形フィルタ１２０に入力信号
として供給されたハイパスフレーム櫛形フィルタ７２か
らのディジタル応答は、有効なデータフレームである交
互のデータフレームのキーイング信号の２進符号を依然
として表わすものである。それらデータフレームにおい
ては、減算器７３が、対応するディジタルサンプルが同
等の振幅および反対の極性を持つ２つのデータフレーム
を差分的に組合せる。無効データフレームである介在デ
ータフレームにおいては、ハイパスライン櫛形フィルタ
１２０に入力信号として供給されたハイパスフレーム櫛
形フィルタ７２のディジタル応答は、その性質上３値を
取る。なぜならそれらのデータフレームにおいては、減
算器７３は、対応するディジタルサンプルが同等の振幅
および反対の極性を持つこともあれば、同等の振幅およ
び同じ（プラスもしくはマイナスの）極性を持つことも
ある２つのデータフレームを差分的に組み合わせるから
である。これら無効の交互データフレームの間は、ハイ
パスライン櫛形フィルタ１２０からのディジタル応答は
５レベルの性質を持つが、無効のデータフレームに基づ
くシンボル決定は無関係である。有効な交互データフレ
ームの間は、ハイパスライン櫛形フィルタ１２０に入力
信号として供給されるディジタル信号はキーイング信号
の２進符号を表わし、従ってハイパスライン櫛形フィル
タ１２０からのディジタル応答はキーイング信号の３値
符号を表わす。
【００４１】入力信号としてハイパスライン櫛形フィル
タ１２０のディジタル応答を受け取るシンボル決定回路
７５は、従ってそれぞれ−１と０と＋１を中心にした３
個の比較器範囲を持つ。シンボル決定回路７５は、ハイ
パスライン櫛形フィルタ１２０からの出力信号に対する
修正ディジタル応答を生成する絶対値回路７５１を含
む。絶対値回路７５１の修正ディジタル応答はキーイン
グ信号の２進符号を表わし、閾値検出器７５２に供給さ
れる。
タ１２０のディジタル応答を受け取るシンボル決定回路
７５は、従ってそれぞれ−１と０と＋１を中心にした３
個の比較器範囲を持つ。シンボル決定回路７５は、ハイ
パスライン櫛形フィルタ１２０からの出力信号に対する
修正ディジタル応答を生成する絶対値回路７５１を含
む。絶対値回路７５１の修正ディジタル応答はキーイン
グ信号の２進符号を表わし、閾値検出器７５２に供給さ
れる。
【００４２】閾値検出器７５２は、キーイング信号の２
進符号に関してシンボル決定を行うための、ディジタル
通信技術で良く知られているタイプのシンボル決定回路
である。閾値検出器７５２は、絶対値回路７５１からシ
ンボルストリームを受け取って、シンボルがゼロらしい
か１らしいかを決定する。閾値検出器７５２は閾値検出
器として作動するようにされたディジタル比較器を典型
的に含んでおり、ディジタル閾値を越えたかどうかに基
づいてシンボルが１らしいかゼロらしいかを決定するた
めに、閾値検出結果を用いる。閾値検出器７５２は、な
るべくなら閾値検出用のディジタル閾値がシンボルの強
弱に対応して自動的に調節される型であることが望まし
い。そのようなケースでは、閾値検出器７５２は、絶対
値回路７５１によって供給されたシンボルストリームの
平均ピークレベルあるいはその平均レベル、あるいはそ
の両方を検出する関連回路を備えている。検出される各
々のレベルから閾値検出用の閾値を確定するために比較
器へ供給されるディジタル値を計算するための関連回路
がある。シンボル決定閾値を決定するための検出手続
は、なるべく垂直帰線消去間隔の間に選択的に実行す
る。その間隔中は、複合ビデオ信号が直交位相ビデオ検
出器４７によって検出される信号にエネルギーをほとん
どを寄与しない。
進符号に関してシンボル決定を行うための、ディジタル
通信技術で良く知られているタイプのシンボル決定回路
である。閾値検出器７５２は、絶対値回路７５１からシ
ンボルストリームを受け取って、シンボルがゼロらしい
か１らしいかを決定する。閾値検出器７５２は閾値検出
器として作動するようにされたディジタル比較器を典型
的に含んでおり、ディジタル閾値を越えたかどうかに基
づいてシンボルが１らしいかゼロらしいかを決定するた
めに、閾値検出結果を用いる。閾値検出器７５２は、な
るべくなら閾値検出用のディジタル閾値がシンボルの強
弱に対応して自動的に調節される型であることが望まし
い。そのようなケースでは、閾値検出器７５２は、絶対
値回路７５１によって供給されたシンボルストリームの
平均ピークレベルあるいはその平均レベル、あるいはそ
の両方を検出する関連回路を備えている。検出される各
々のレベルから閾値検出用の閾値を確定するために比較
器へ供給されるディジタル値を計算するための関連回路
がある。シンボル決定閾値を決定するための検出手続
は、なるべく垂直帰線消去間隔の間に選択的に実行す
る。その間隔中は、複合ビデオ信号が直交位相ビデオ検
出器４７によって検出される信号にエネルギーをほとん
どを寄与しない。
【００４３】シンボル決定回路７５からのシンボルスト
リームは、レートバッファ７７に入力信号として供給さ
れ、レートバッファは、交互のフレームの内キーイング
信号はキャンセルされないがフレームごとに変化しない
輝度信号部分はキャンセルされるフレームだけから、入
力サンプルを受け入れるようデータフレームカウントに
よって条件付けられている。ディジタルサンプルはサン
プルレートでレートバッファに供給され、シンボルレー
トの半分でレートバッファから出力され、エラー補正符
号化器７８に加えられる。符号化器７８はシンボル決定
回路７５による決定結果をシリアルビットディジタル入
力データとして受け取り、その中のエラーを補正して修
正シリアルビットディジタルデータを供給する。修正デ
ィジタルシリアルビットデータはディジタル信号受信器
３７の出力データであり、信号源１３がテレビ送信器１
に供給すように図１で示されているシリアルビットディ
ジタルデータに対応していなければならない。
リームは、レートバッファ７７に入力信号として供給さ
れ、レートバッファは、交互のフレームの内キーイング
信号はキャンセルされないがフレームごとに変化しない
輝度信号部分はキャンセルされるフレームだけから、入
力サンプルを受け入れるようデータフレームカウントに
よって条件付けられている。ディジタルサンプルはサン
プルレートでレートバッファに供給され、シンボルレー
トの半分でレートバッファから出力され、エラー補正符
号化器７８に加えられる。符号化器７８はシンボル決定
回路７５による決定結果をシリアルビットディジタル入
力データとして受け取り、その中のエラーを補正して修
正シリアルビットディジタルデータを供給する。修正デ
ィジタルシリアルビットデータはディジタル信号受信器
３７の出力データであり、信号源１３がテレビ送信器１
に供給すように図１で示されているシリアルビットディ
ジタルデータに対応していなければならない。
【００４４】水平方向走査線に沿ったデータの列ではな
く、水平ラインを横切るデータの列で動作する変更リー
ドソロモン符号を使用した送信器１で使用されるように
設計されたディジタル信号受信器３７の好ましい実施例
においては、レートバッファ７７は、エラー補正復号化
器７８に対するデインタリーバとして動作する。レート
バッファ７７に対する書込みアドレス生成器は、図６に
示されない。読み出しアドレス生成器は、データ行カウ
ントを供給するデータ行カウンタ７１とシンボルカウン
トを供給するシンボルカウンタ５２を含み、レートバッ
ファ７７内のラムにおける行および列アドレス指定を行
う。
く、水平ラインを横切るデータの列で動作する変更リー
ドソロモン符号を使用した送信器１で使用されるように
設計されたディジタル信号受信器３７の好ましい実施例
においては、レートバッファ７７は、エラー補正復号化
器７８に対するデインタリーバとして動作する。レート
バッファ７７に対する書込みアドレス生成器は、図６に
示されない。読み出しアドレス生成器は、データ行カウ
ントを供給するデータ行カウンタ７１とシンボルカウン
トを供給するシンボルカウンタ５２を含み、レートバッ
ファ７７内のラムにおける行および列アドレス指定を行
う。
【００４５】図６は、図５のディジタル信号受信器３７
を改良し、さらに図２に示されたパーシャルレスポンス
フィルタ１６０を用いて送信器１と共に使用されるよう
に設計されたディジタル信号受信器３８を示す。ディジ
タル信号受信器３７に比較した場合、ディジタル信号受
信器３８において互いにカスケード接続されたハイパス
フレーム櫛形フィルタ７２およびハイパスライン櫛形フ
ィルタ１２０の順番が逆転している。
を改良し、さらに図２に示されたパーシャルレスポンス
フィルタ１６０を用いて送信器１と共に使用されるよう
に設計されたディジタル信号受信器３８を示す。ディジ
タル信号受信器３７に比較した場合、ディジタル信号受
信器３８において互いにカスケード接続されたハイパス
フレーム櫛形フィルタ７２およびハイパスライン櫛形フ
ィルタ１２０の順番が逆転している。
【００４６】図７は、図５のディジタル信号受信器３７
を改良し、図３に示されるパーシャルレスポンスフィル
タ１６６を用いて送信器１と共に使用されるよう設計さ
れたディジタル信号受信器３９を示す。このディジタル
信号受信器３９において、ハイパスライン櫛形フィルタ
１２０の後に別のハイパスライン櫛形フィルタ１３０が
続く。ハイパスライン櫛形フィルタ１２０および１３０
のこのカスケード接続は、１−Ｈ、２−Ｈの遅延間隔で
タップされフィルタ応答を出させるために（−０．２
５）：０．５：（−０．２５) の率で重み付けされた重
み付き加重ネットワークへ入力信号を供給するディジタ
ル遅延線を使用するのと同じことである。
を改良し、図３に示されるパーシャルレスポンスフィル
タ１６６を用いて送信器１と共に使用されるよう設計さ
れたディジタル信号受信器３９を示す。このディジタル
信号受信器３９において、ハイパスライン櫛形フィルタ
１２０の後に別のハイパスライン櫛形フィルタ１３０が
続く。ハイパスライン櫛形フィルタ１２０および１３０
のこのカスケード接続は、１−Ｈ、２−Ｈの遅延間隔で
タップされフィルタ応答を出させるために（−０．２
５）：０．５：（−０．２５) の率で重み付けされた重
み付き加重ネットワークへ入力信号を供給するディジタ
ル遅延線を使用するのと同じことである。
【００４７】送信器のパーシャルレスポンスフィルタが
図３において示すものに相当するタイプ１６６であれ
ば、そしてディジタル信号受信器が図７で示されるもの
あるいは相当するタイプの３走査線ハイパスライン櫛形
フィルタを含むものであれば、有効データフレームの間
のハイパスフレーム櫛形フィルタ７２のディジタル応答
は、ＰＳＫ信号を表すということに関しては３値という
より、本質的に５レベルである。従って、図７において
は、−１、０および＋１をそれぞれ中心とした３つの比
較器範囲を持つ図５あるいは６のシンボル決定回路７５
が、−２、−１、０、＋１および＋２を中心とした５つ
の比較器範囲を持つシンボル決定回路７６と置き換って
いる。シンボル決定回路７６は絶対値回路７６１を含む
が、これはハイパスフレーム櫛形フィルタ７２の出力信
号に対して修正ディジタル応答を生成する。絶対値回路
７６１の修正ディジタル応答はキーイング信号の２進符
号を表すのではなく、直流電圧ペデスタルに重畳された
キーイング信号の３値符号を表す。だから、この修正デ
ィジタル応答は、２重閾値検出器７６２に供給される。
２重閾値閾値検出器７６２は、絶対値回路７６１からシ
ンボルストリームを受け取って、シンボルがゼロらしい
か、１らしいか、あるいは２らしいかを決める。２はゼ
ロと同一視される。２重閾値閾値検出器７６２は２つの
ディジタル比較器を典型的に含んでいるガ、それぞれが
単一閾値検出器として作動するようになっている。片方
のディジタル閾値はもう片方の２倍である。閾値検出結
果に依存してシンボルの特定を行う簡易論理回路が結果
として得られる。もしどちらの閾値も越えないならば、
論理回路はシンボルがおそらくはゼロだと示す。低いデ
ィジタル閾値だけを越えるならば、論理回路はシンボル
がおそらくは１だと示す。高低両方のディジタル閾値を
越えれば、論理回路はシンボルがおそらくは２だと示
し、それはゼロと同一視される。２重閾値閾値検出器７
６２は、閾値検出のための閾値の決定を行う比較器に供
給されるディジタル値がシンボル強弱に対応して自動的
に調節される型であることが望ましい。そのようなケー
スでは、２重閾値検出器７６２は、絶対値回路７６１に
よって供給されるシンボルストリームの平均レベルある
いはその平均ピークレベルあるいはその両方を検出する
ための関連回路を備えている。検出された各々のレベル
から、閾値検出のためのそれぞれの閾値が確立できるよ
うディジタル比較器へ供給するディジタル値を計算する
回路がある。シンボル決定閾値を決定するための検出手
続は、なるべく垂直帰線消去間隔の間に選択的に実行す
る。その間隔中なら複合ビデオ信号が直交位相ビデオ検
出器４７によって検出される信号にエネルギーをほとん
ど寄付しない。
図３において示すものに相当するタイプ１６６であれ
ば、そしてディジタル信号受信器が図７で示されるもの
あるいは相当するタイプの３走査線ハイパスライン櫛形
フィルタを含むものであれば、有効データフレームの間
のハイパスフレーム櫛形フィルタ７２のディジタル応答
は、ＰＳＫ信号を表すということに関しては３値という
より、本質的に５レベルである。従って、図７において
は、−１、０および＋１をそれぞれ中心とした３つの比
較器範囲を持つ図５あるいは６のシンボル決定回路７５
が、−２、−１、０、＋１および＋２を中心とした５つ
の比較器範囲を持つシンボル決定回路７６と置き換って
いる。シンボル決定回路７６は絶対値回路７６１を含む
が、これはハイパスフレーム櫛形フィルタ７２の出力信
号に対して修正ディジタル応答を生成する。絶対値回路
７６１の修正ディジタル応答はキーイング信号の２進符
号を表すのではなく、直流電圧ペデスタルに重畳された
キーイング信号の３値符号を表す。だから、この修正デ
ィジタル応答は、２重閾値検出器７６２に供給される。
２重閾値閾値検出器７６２は、絶対値回路７６１からシ
ンボルストリームを受け取って、シンボルがゼロらしい
か、１らしいか、あるいは２らしいかを決める。２はゼ
ロと同一視される。２重閾値閾値検出器７６２は２つの
ディジタル比較器を典型的に含んでいるガ、それぞれが
単一閾値検出器として作動するようになっている。片方
のディジタル閾値はもう片方の２倍である。閾値検出結
果に依存してシンボルの特定を行う簡易論理回路が結果
として得られる。もしどちらの閾値も越えないならば、
論理回路はシンボルがおそらくはゼロだと示す。低いデ
ィジタル閾値だけを越えるならば、論理回路はシンボル
がおそらくは１だと示す。高低両方のディジタル閾値を
越えれば、論理回路はシンボルがおそらくは２だと示
し、それはゼロと同一視される。２重閾値閾値検出器７
６２は、閾値検出のための閾値の決定を行う比較器に供
給されるディジタル値がシンボル強弱に対応して自動的
に調節される型であることが望ましい。そのようなケー
スでは、２重閾値検出器７６２は、絶対値回路７６１に
よって供給されるシンボルストリームの平均レベルある
いはその平均ピークレベルあるいはその両方を検出する
ための関連回路を備えている。検出された各々のレベル
から、閾値検出のためのそれぞれの閾値が確立できるよ
うディジタル比較器へ供給するディジタル値を計算する
回路がある。シンボル決定閾値を決定するための検出手
続は、なるべく垂直帰線消去間隔の間に選択的に実行す
る。その間隔中なら複合ビデオ信号が直交位相ビデオ検
出器４７によって検出される信号にエネルギーをほとん
ど寄付しない。
【００４８】図８は、図７のディジタル信号受信器３９
を改良し、図３に示されたパーシャルレスポンスフィル
タ１６６を用いて送信器１と共に使用するよう設計され
たディジタル信号受信器４０を示す。ディジタル信号受
信器４０においては、ハイパスフレーム櫛形フィルタ７
２がハイパスライン櫛形フィルタ１２０および１３０の
カスケード接続の後に置かれるディジタル信号受信器３
９と違って、前に置かれる。ハイパスフレーム櫛形フィ
ルタ７２がハイパスライン櫛形フィルタ１２０よりは後
だがハイパスライン櫛形フィルタ１３０よりは前に置か
れる構成も本発明のもう一つの実施例である。
を改良し、図３に示されたパーシャルレスポンスフィル
タ１６６を用いて送信器１と共に使用するよう設計され
たディジタル信号受信器４０を示す。ディジタル信号受
信器４０においては、ハイパスフレーム櫛形フィルタ７
２がハイパスライン櫛形フィルタ１２０および１３０の
カスケード接続の後に置かれるディジタル信号受信器３
９と違って、前に置かれる。ハイパスフレーム櫛形フィ
ルタ７２がハイパスライン櫛形フィルタ１２０よりは後
だがハイパスライン櫛形フィルタ１３０よりは前に置か
れる構成も本発明のもう一つの実施例である。
【００４９】図５および６のディジタル信号受信器３７
および３８のシンボル決定回路７５、および図７および
８のディジタル信号受信器３９および４０のシンボル決
定回路７６は、データ通信技術者が「ハード決定」フォ
ワードエラー補正と呼ぶものを実行するため、復号化器
７８へ２値入力信号を供給するための「ハード」決定を
それぞれ行う。もちろん、その代わりに、シンボル決定
回路７５および７６を、データ通信技術者が「ソフト決
定」フォワードエラー補正と呼ぶものを実行するため、
適正な復号化器の中に複数レベルを持つ入力信号を供給
する回路で置き換えることもできる。
および３８のシンボル決定回路７５、および図７および
８のディジタル信号受信器３９および４０のシンボル決
定回路７６は、データ通信技術者が「ハード決定」フォ
ワードエラー補正と呼ぶものを実行するため、復号化器
７８へ２値入力信号を供給するための「ハード」決定を
それぞれ行う。もちろん、その代わりに、シンボル決定
回路７５および７６を、データ通信技術者が「ソフト決
定」フォワードエラー補正と呼ぶものを実行するため、
適正な復号化器の中に複数レベルを持つ入力信号を供給
する回路で置き換えることもできる。
【００５０】図９は、ハイパス櫛形フィルタ１２０がと
ることができるひとつの形１２１を詳細に示す。フィル
タ１２１の入力端子１２２は、その出力接続をフィルタ
１２１の出力端子１２４に接続される差動増幅器１２３
の非反転入力接続に接続する。差分入力増幅器１２３の
反転入力接続は、アナログ遅延線１２５の出力接続か
ら、マルチプレクサ１２６からの出力信号に対する遅延
応答を受け取る。マルチプレクサ１２６の出力信号は、
遅延線１２５の入力接続に加えられる。アナログ遅延線
１２５は、一つの水平方向走査線の継続時間に等しい遅
延を提供する。そのような「１ーＨ」遅延線は、もし性
質上アナログであれば、電荷結合素子（ＣＣＤ）シフト
レジスタとして構成されることが多い。そして差分入力
増幅器１２３は、ＣＣＤシフトレジスタの電荷感知出力
段に含まれ、ＣＣＤシフトレジスタおよび電荷注入入力
回路と共にモノリシック集積回路（ＩＣ）の形に構成さ
れていることが多い。マルチプレクサ１２６は、伝送ゲ
ートとして動作する電解効果トランジスタを使用して、
同じＩＣの中に構成すると都合がよい。
ることができるひとつの形１２１を詳細に示す。フィル
タ１２１の入力端子１２２は、その出力接続をフィルタ
１２１の出力端子１２４に接続される差動増幅器１２３
の非反転入力接続に接続する。差分入力増幅器１２３の
反転入力接続は、アナログ遅延線１２５の出力接続か
ら、マルチプレクサ１２６からの出力信号に対する遅延
応答を受け取る。マルチプレクサ１２６の出力信号は、
遅延線１２５の入力接続に加えられる。アナログ遅延線
１２５は、一つの水平方向走査線の継続時間に等しい遅
延を提供する。そのような「１ーＨ」遅延線は、もし性
質上アナログであれば、電荷結合素子（ＣＣＤ）シフト
レジスタとして構成されることが多い。そして差分入力
増幅器１２３は、ＣＣＤシフトレジスタの電荷感知出力
段に含まれ、ＣＣＤシフトレジスタおよび電荷注入入力
回路と共にモノリシック集積回路（ＩＣ）の形に構成さ
れていることが多い。マルチプレクサ１２６は、伝送ゲ
ートとして動作する電解効果トランジスタを使用して、
同じＩＣの中に構成すると都合がよい。
【００５１】マルチプレクサ１２６は復号化器６１から
制御信号を受け取るが、復号化器６１は、データ行カウ
ンタ７１からのデータ行カウントがデータフレームのデ
ータの最終行に対応した値に達したとき１で応答し、デ
ータ行カウントの全ての他の値へはゼロで応答する。復
号化器６１の出力信号が１であるのに対応して、マルチ
プレクサ１２６は、その出力応答としてアナログ０を選
択する。復号化器６１の出力信号がゼロであるのに対応
して、マルチプレクサ１２６は、入力端子１２２に供給
された被検出ＢＰＳＫ信号を選択し１−Ｈ遅延線１２５
の入力接続に加える。
制御信号を受け取るが、復号化器６１は、データ行カウ
ンタ７１からのデータ行カウントがデータフレームのデ
ータの最終行に対応した値に達したとき１で応答し、デ
ータ行カウントの全ての他の値へはゼロで応答する。復
号化器６１の出力信号が１であるのに対応して、マルチ
プレクサ１２６は、その出力応答としてアナログ０を選
択する。復号化器６１の出力信号がゼロであるのに対応
して、マルチプレクサ１２６は、入力端子１２２に供給
された被検出ＢＰＳＫ信号を選択し１−Ｈ遅延線１２５
の入力接続に加える。
【００５２】図１０はハイパスライン櫛形フィルタ１２
０が取りうる別の形１２７を詳細に示す。これは図９に
示された形の変形であるが、要素１２５および１２６を
含まないものである。マルチプレクサ１２８の出力接続
は、図１０の差分入力増幅器１２３の反転入力接続に接
続する。マルチプレクサ１２８は復号化器６２から制御
信号を受け取るが、復号化器６２は、データ行カウンタ
７１からデータ行カウントがデータフレームのデータの
最初の行に対応した値にリセットされると１で応答し、
データ行カウントの全ての他の値へはゼロで応答する。
復号化器６２の出力信号が１であるのに対応して、マル
チプレクサ１２８は、その出力応答としてアナログ０を
選択する。復号化器６１の出力信号がゼロであるのに対
応して、マルチプレクサ１２８は、１−Ｈアナログ遅延
線１２９から出力信号を選択し、差分入力増幅器１２３
の非反転入力接続へ加える。１−Ｈアナログ遅延線１２
９の出力信号は、フィルタ１２０の入力端子１２２に供
給された信号への遅延応答であり、その遅延はひとつの
水平方向走査線の継続時間に等しい。図１１は、ハイパ
スライン櫛形フィルタ１２０および１３０のカスケード
接続がとることができるひとつの形を詳細に示す。ハイ
パスライン櫛形フィルタ１２１は、図９のものと同じあ
り、図１１のハイパスライン櫛形フィルタ１３１は、ハ
イパスライン櫛形フィルタ１２１の要素１２２−１２６
に相当し各々のフィルタの境界の内側で同様に接続され
ている要素１３２−１３６を持っている。
０が取りうる別の形１２７を詳細に示す。これは図９に
示された形の変形であるが、要素１２５および１２６を
含まないものである。マルチプレクサ１２８の出力接続
は、図１０の差分入力増幅器１２３の反転入力接続に接
続する。マルチプレクサ１２８は復号化器６２から制御
信号を受け取るが、復号化器６２は、データ行カウンタ
７１からデータ行カウントがデータフレームのデータの
最初の行に対応した値にリセットされると１で応答し、
データ行カウントの全ての他の値へはゼロで応答する。
復号化器６２の出力信号が１であるのに対応して、マル
チプレクサ１２８は、その出力応答としてアナログ０を
選択する。復号化器６１の出力信号がゼロであるのに対
応して、マルチプレクサ１２８は、１−Ｈアナログ遅延
線１２９から出力信号を選択し、差分入力増幅器１２３
の非反転入力接続へ加える。１−Ｈアナログ遅延線１２
９の出力信号は、フィルタ１２０の入力端子１２２に供
給された信号への遅延応答であり、その遅延はひとつの
水平方向走査線の継続時間に等しい。図１１は、ハイパ
スライン櫛形フィルタ１２０および１３０のカスケード
接続がとることができるひとつの形を詳細に示す。ハイ
パスライン櫛形フィルタ１２１は、図９のものと同じあ
り、図１１のハイパスライン櫛形フィルタ１３１は、ハ
イパスライン櫛形フィルタ１２１の要素１２２−１２６
に相当し各々のフィルタの境界の内側で同様に接続され
ている要素１３２−１３６を持っている。
【００５３】図１２は、ハイパスライン櫛形フィルタ１
２０および１３０のカスケード接続がとることができる
別の形を詳細に示す。ハイパスライン櫛形フィルタ１２
７は、図１０のものと同じあり、図１２のハイパスライ
ン櫛形フィルタ１３７は、ハイパスライン櫛形フィルタ
１２７の要素１２８および１２９に相当し各々のフィル
タの境界の内側で同様に接続される要素１３８および１
３９を持つ。
２０および１３０のカスケード接続がとることができる
別の形を詳細に示す。ハイパスライン櫛形フィルタ１２
７は、図１０のものと同じあり、図１２のハイパスライ
ン櫛形フィルタ１３７は、ハイパスライン櫛形フィルタ
１２７の要素１２８および１２９に相当し各々のフィル
タの境界の内側で同様に接続される要素１３８および１
３９を持つ。
【００５４】図１３は、エラー補正符号化器１４から供
給された変更リード・ソロモン符号に対してインタリー
バとして使用される時、図４に示されたレートバッファ
２０がとることができる形を示す。データフレームペア
カウンタ８０はカウント入力（ＣＩ）としてデータフレ
ームカウンタ２３から供給されるキャリーアウト（Ｃ
Ｉ）信号を受け取る。データフレームペアカウンタ８０
は、エラー補正符号に対してインタリーバとして動作す
る２つのデータフレーム格納ランダムアクセスメモリ８
１および８２における交互の書込みおよび読み出し動作
をコントロールする。ラム８１および８２には、交互の
フレームペア間隔の間に、ＰＳＫレートの半分でアドレ
スエラー補正符号化器１４から書込みが行われ、書込み
に際しては列および列当たりシンボルによってアドレス
指定を行う。ラム８１および８２の各々は、書込みが行
われるフレームペア間隔に続く各々のフレームペア間隔
においてＰＳＫレートでフレーム格納メモリ２１に読ま
れ、アドレス走査は行および行当たりシンボルによって
行う。ここで述べた行当たりシンボルの「シンボル」と
は、ＰＳＫシンボルまたはビットであり、符号化の観点
から考慮された変更リード・ソロモン符号に関連した２
N ビットシンボルではない。
給された変更リード・ソロモン符号に対してインタリー
バとして使用される時、図４に示されたレートバッファ
２０がとることができる形を示す。データフレームペア
カウンタ８０はカウント入力（ＣＩ）としてデータフレ
ームカウンタ２３から供給されるキャリーアウト（Ｃ
Ｉ）信号を受け取る。データフレームペアカウンタ８０
は、エラー補正符号に対してインタリーバとして動作す
る２つのデータフレーム格納ランダムアクセスメモリ８
１および８２における交互の書込みおよび読み出し動作
をコントロールする。ラム８１および８２には、交互の
フレームペア間隔の間に、ＰＳＫレートの半分でアドレ
スエラー補正符号化器１４から書込みが行われ、書込み
に際しては列および列当たりシンボルによってアドレス
指定を行う。ラム８１および８２の各々は、書込みが行
われるフレームペア間隔に続く各々のフレームペア間隔
においてＰＳＫレートでフレーム格納メモリ２１に読ま
れ、アドレス走査は行および行当たりシンボルによって
行う。ここで述べた行当たりシンボルの「シンボル」と
は、ＰＳＫシンボルまたはビットであり、符号化の観点
から考慮された変更リード・ソロモン符号に関連した２
N ビットシンボルではない。
【００５５】読み出しアドレス指定として、アドレスマ
ルチプレクサ８３は、データ行カウンタ２４からデータ
行カウントを、シンボル（行当たりシンボル）カウンタ
２５から行当たりシンボルカウントを受け取る。書込み
アドレス指定として、アドレスマルチプレクサ８３は、
データ行カウンタ８４からデータ行カウントを、列当た
りシンボルカウンタ８５から列当たりシンボルカウント
を受け取る。ゼロ交差検出器はトリガードフリップフロ
ップ８６へＰＳＫレートでトリガーパルスを供給する
が、フリップフロップ８６は、ＰＳＫレートの半分での
その出力信号の交替変動をカウント入力（ＣＩ）とし
て、列当たりシンボルカウンタ８５へ供給する分周器と
して機能する。復号化器８７は列当たりシンボルカウン
トが最大カウント（列当たりシンボルカウントがゼロか
らスタートしたと仮定すると５２５）に達すると復号化
し、データ行カウンタ８４に対してカウント入力（Ｃ
Ｉ）信号として１を供給する。復号化器８７の出力信号
は２入力ＯＲ回路８８の第１の入力信号として供給され
るが、ＯＲ回路８８は、復号化器８７からの１に応答し
て列当たりシンボルカウンタ８５へのリセット（Ｒ）信
号として１を供給し、列当たりシンボルカウントをその
初期値にリセットする。
ルチプレクサ８３は、データ行カウンタ２４からデータ
行カウントを、シンボル（行当たりシンボル）カウンタ
２５から行当たりシンボルカウントを受け取る。書込み
アドレス指定として、アドレスマルチプレクサ８３は、
データ行カウンタ８４からデータ行カウントを、列当た
りシンボルカウンタ８５から列当たりシンボルカウント
を受け取る。ゼロ交差検出器はトリガードフリップフロ
ップ８６へＰＳＫレートでトリガーパルスを供給する
が、フリップフロップ８６は、ＰＳＫレートの半分での
その出力信号の交替変動をカウント入力（ＣＩ）とし
て、列当たりシンボルカウンタ８５へ供給する分周器と
して機能する。復号化器８７は列当たりシンボルカウン
トが最大カウント（列当たりシンボルカウントがゼロか
らスタートしたと仮定すると５２５）に達すると復号化
し、データ行カウンタ８４に対してカウント入力（Ｃ
Ｉ）信号として１を供給する。復号化器８７の出力信号
は２入力ＯＲ回路８８の第１の入力信号として供給され
るが、ＯＲ回路８８は、復号化器８７からの１に応答し
て列当たりシンボルカウンタ８５へのリセット（Ｒ）信
号として１を供給し、列当たりシンボルカウントをその
初期値にリセットする。
【００５６】ＯＲ回路８８への第２の入力信号およびデ
ータ列カウンタ８４へのリセット（Ｒ）信号は、３入力
ＡＮＤゲート８９からの出力応答によって供給される
が、その出力応答が１の時は列当たりシンボルカウント
とデータ列カウントをそれぞれの初期値にリセットす
る。データフレームの最終行に達したことがデータ行カ
ウントによって示された時のみ、復号化器２６０はＡＮ
Ｄゲート８９の第１の入力に論理１を供給する。その他
の場合、復号化器２６０はＡＮＤゲート８９への出力信
号として論理ゼロを供給する。( パーシャルレスポンス
フィルタ１６０が送信器１で使用される場合、復号化器
２６０は図４の復号化器２７であってもよく、そうする
ことで、復号化器２７はデータフレームの最終行に達し
たことがデータ行カウントによって示された時のみ論理
１を供給するような設計となる。) データ行最終シンボ
ル復号化器３３の出力信号およびデータフレームカウン
タ２３からのモジュロ２データフレームカウントは、Ａ
ＮＤゲート８８の３つの入力信号の他の２つとして加え
られる。ラム（ＲＡＭ）８１および８２の内選択された
１つがデータ行ごとにフレーム格納メモリ２１に読み込
まれる偶数フレームが来る直前で、奇数フレームで最終
データ行の最終シンボルに達する時のみ、ＡＮＤゲート
８８の出力応答は１である。
ータ列カウンタ８４へのリセット（Ｒ）信号は、３入力
ＡＮＤゲート８９からの出力応答によって供給される
が、その出力応答が１の時は列当たりシンボルカウント
とデータ列カウントをそれぞれの初期値にリセットす
る。データフレームの最終行に達したことがデータ行カ
ウントによって示された時のみ、復号化器２６０はＡＮ
Ｄゲート８９の第１の入力に論理１を供給する。その他
の場合、復号化器２６０はＡＮＤゲート８９への出力信
号として論理ゼロを供給する。( パーシャルレスポンス
フィルタ１６０が送信器１で使用される場合、復号化器
２６０は図４の復号化器２７であってもよく、そうする
ことで、復号化器２７はデータフレームの最終行に達し
たことがデータ行カウントによって示された時のみ論理
１を供給するような設計となる。) データ行最終シンボ
ル復号化器３３の出力信号およびデータフレームカウン
タ２３からのモジュロ２データフレームカウントは、Ａ
ＮＤゲート８８の３つの入力信号の他の２つとして加え
られる。ラム（ＲＡＭ）８１および８２の内選択された
１つがデータ行ごとにフレーム格納メモリ２１に読み込
まれる偶数フレームが来る直前で、奇数フレームで最終
データ行の最終シンボルに達する時のみ、ＡＮＤゲート
８８の出力応答は１である。
【００５７】データフレームペアカウンタ８０からのモ
ジュロ２データフレームペアカウントが１になると、ア
ドレスマルチプレクサ８３はラム８１に対して読み出し
アドレス指定を選択し、ラム８２に対して書込みアドレ
ス指定を選択する。データフレームペアカウンタ８０か
らのモジュロ２データフレームペアカウントが１である
と、ラム８１をデータ行ごとにフレーム格納メモリ２１
へ読み出すことができ、そのカウントの１の補数がゼロ
であると、ラム８２に対してデータ列ごとにエラー補正
符号化器１４から書込みを行うことができる。
ジュロ２データフレームペアカウントが１になると、ア
ドレスマルチプレクサ８３はラム８１に対して読み出し
アドレス指定を選択し、ラム８２に対して書込みアドレ
ス指定を選択する。データフレームペアカウンタ８０か
らのモジュロ２データフレームペアカウントが１である
と、ラム８１をデータ行ごとにフレーム格納メモリ２１
へ読み出すことができ、そのカウントの１の補数がゼロ
であると、ラム８２に対してデータ列ごとにエラー補正
符号化器１４から書込みを行うことができる。
【００５８】データフレームペアカウンタ８０からのモ
ジュロ２データフレームペアカウントがゼロであると、
アドレスマルチプレクサ８３は、ラム８２への読み出し
アドレス指定を選択し、ラム８１への書込みアドレス指
定を選択することができる。データフレームペアカウン
タ８０からのモジュロ２データフレームペアカウントが
ゼロであると、ラム８２をフレーム格納メモリ２１にデ
ータ行ごとに読み出すことが可能となり、そのカウント
の１の補数が１であると、ラム８１に対してデータ列ご
とにエラー補正符号化器１４から書込みを行うことがで
きる。
ジュロ２データフレームペアカウントがゼロであると、
アドレスマルチプレクサ８３は、ラム８２への読み出し
アドレス指定を選択し、ラム８１への書込みアドレス指
定を選択することができる。データフレームペアカウン
タ８０からのモジュロ２データフレームペアカウントが
ゼロであると、ラム８２をフレーム格納メモリ２１にデ
ータ行ごとに読み出すことが可能となり、そのカウント
の１の補数が１であると、ラム８１に対してデータ列ご
とにエラー補正符号化器１４から書込みを行うことがで
きる。
【００５９】図１４は、図５ー８に示されたレートバッ
ファ７７がシンボル決定回路７５あるいは７６から供給
される変更リード・ソロモン符号に対するデインタリー
バとして使用される場合にとりうる形を示す。データフ
レームペアカウンタ９０は、カウント入力（ＣＩ）信号
としてデータフレームカウンタ７０から供給されるキャ
リーアウト（ＣＯ）信号を受け取る。データフレームペ
アカウンタ９０は、エラー補正符号に対するデインタリ
ーバとして動作する２個のデータフレーム格納ランダム
アクセスメモリ９１および９２に対する交互の書込みお
よび読み出しをコントロールする。ラム９１および９２
は交互の偶数フレームの間のみ書込みが行われ、ラム９
１および９２に書き込まれるデータはシンボル決定回路
７５あるいは７６からＰＳＫレートで供給され、アドレ
ス走査は行ごと、そして行当たりシンボルごとに行われ
る。ここで言う行当たりシンボルの「シンボル」とは、
ＰＳＫシンボルまたはビットであり、符号化の観点から
考慮された変更リード・ソロモン符号と関連した２N ビ
ットシンボルではない。ラム９１および９２の各々は交
互のフレームペア間隔の間にＰＳＫレートの半分でフレ
ーム格納メモリ２１に読み出され、アドレス走査は列ご
と、そして列当たりシンボルごとに行う。
ファ７７がシンボル決定回路７５あるいは７６から供給
される変更リード・ソロモン符号に対するデインタリー
バとして使用される場合にとりうる形を示す。データフ
レームペアカウンタ９０は、カウント入力（ＣＩ）信号
としてデータフレームカウンタ７０から供給されるキャ
リーアウト（ＣＯ）信号を受け取る。データフレームペ
アカウンタ９０は、エラー補正符号に対するデインタリ
ーバとして動作する２個のデータフレーム格納ランダム
アクセスメモリ９１および９２に対する交互の書込みお
よび読み出しをコントロールする。ラム９１および９２
は交互の偶数フレームの間のみ書込みが行われ、ラム９
１および９２に書き込まれるデータはシンボル決定回路
７５あるいは７６からＰＳＫレートで供給され、アドレ
ス走査は行ごと、そして行当たりシンボルごとに行われ
る。ここで言う行当たりシンボルの「シンボル」とは、
ＰＳＫシンボルまたはビットであり、符号化の観点から
考慮された変更リード・ソロモン符号と関連した２N ビ
ットシンボルではない。ラム９１および９２の各々は交
互のフレームペア間隔の間にＰＳＫレートの半分でフレ
ーム格納メモリ２１に読み出され、アドレス走査は列ご
と、そして列当たりシンボルごとに行う。
【００６０】書込みアドレス指定として、アドレスマル
チプレクサ９３は、データ行カウンタ７１からデータ行
カウントを、シンボル（行当たりシンボル）カウンタ５
２からシンボル行カウントを受け取る。読み出しアドレ
ス指定として、アドレスマルチプレクサ９３は、データ
列カウンタ９４からデータ行カウントを、列当たりシン
ボルカウンタ９５から列当たりシンボルカウントを受け
取る。ゼロ交差検出器１０４はトリガーパルスをＰＳＫ
レートでトリガードフリップフロップ９６に供給する。
フリップフロップ９６は、ＰＳＫレートの半分でのその
出力信号の交替変動を、カウント入力（ＣＩ）として、
列当たりシンボルカウンタ９５に供給するための分周器
として機能する。復号化器９７は列当たりシンボルカウ
ントが最大カウント（列当たりシンボルカウントがゼロ
からスタートしたと仮定すると５２５）に達すると復号
化し、データ行カウンタ９４に対してカウント入力（Ｃ
Ｉ）信号として１を供給する。復号化器９７の出力信号
は２入力ＯＲ回路９８の第１の入力信号として供給され
るが、ＯＲ回路９８は、復号化器９７からの１に応答し
て列当たりシンボルカウンタ９５へのリセット（Ｒ）信
号として１を供給し、列当たりシンボルカウントをその
初期値にリセットする。
チプレクサ９３は、データ行カウンタ７１からデータ行
カウントを、シンボル（行当たりシンボル）カウンタ５
２からシンボル行カウントを受け取る。読み出しアドレ
ス指定として、アドレスマルチプレクサ９３は、データ
列カウンタ９４からデータ行カウントを、列当たりシン
ボルカウンタ９５から列当たりシンボルカウントを受け
取る。ゼロ交差検出器１０４はトリガーパルスをＰＳＫ
レートでトリガードフリップフロップ９６に供給する。
フリップフロップ９６は、ＰＳＫレートの半分でのその
出力信号の交替変動を、カウント入力（ＣＩ）として、
列当たりシンボルカウンタ９５に供給するための分周器
として機能する。復号化器９７は列当たりシンボルカウ
ントが最大カウント（列当たりシンボルカウントがゼロ
からスタートしたと仮定すると５２５）に達すると復号
化し、データ行カウンタ９４に対してカウント入力（Ｃ
Ｉ）信号として１を供給する。復号化器９７の出力信号
は２入力ＯＲ回路９８の第１の入力信号として供給され
るが、ＯＲ回路９８は、復号化器９７からの１に応答し
て列当たりシンボルカウンタ９５へのリセット（Ｒ）信
号として１を供給し、列当たりシンボルカウントをその
初期値にリセットする。
【００６１】ＯＲ回路９８への第２の入力信号およびデ
ータ列カウンタ９４へのリセット（Ｒ）信号は、３入力
ＡＮＤゲート９９からの出力応答によって供給される
が、その出力応答が１の時は列当たりシンボルカウント
とデータ列カウントをそれぞれの初期値にリセットす
る。データフレームの最終行に達したことがデータ行カ
ウントによって示された時のみ、復号化器６１はＡＮＤ
ゲート９９の第１の入力に論理１を供給する。その他の
場合、復号化器６１はＡＮＤゲート９９への出力信号と
して論理ゼロを供給する。データ行最終シンボル復号化
器５５の出力信号およびデータフレームカウンタ７０か
らのモジュロ２データフレームカウントは、ＡＮＤゲー
ト９８の３つの入力信号の他の２つとして加えられる。
ラム９１および９２の内選択された１つにシンボル決定
回路７５または７６からデータ行ごとに書込みが行われ
る偶数フレームが来る直前で、奇数フレームで最終デー
タ行の最終シンボルに達する時のみ、ＡＮＤゲート９８
の出力応答は１である。
ータ列カウンタ９４へのリセット（Ｒ）信号は、３入力
ＡＮＤゲート９９からの出力応答によって供給される
が、その出力応答が１の時は列当たりシンボルカウント
とデータ列カウントをそれぞれの初期値にリセットす
る。データフレームの最終行に達したことがデータ行カ
ウントによって示された時のみ、復号化器６１はＡＮＤ
ゲート９９の第１の入力に論理１を供給する。その他の
場合、復号化器６１はＡＮＤゲート９９への出力信号と
して論理ゼロを供給する。データ行最終シンボル復号化
器５５の出力信号およびデータフレームカウンタ７０か
らのモジュロ２データフレームカウントは、ＡＮＤゲー
ト９８の３つの入力信号の他の２つとして加えられる。
ラム９１および９２の内選択された１つにシンボル決定
回路７５または７６からデータ行ごとに書込みが行われ
る偶数フレームが来る直前で、奇数フレームで最終デー
タ行の最終シンボルに達する時のみ、ＡＮＤゲート９８
の出力応答は１である。
【００６２】データフレームペアカウンタ９０からのモ
ジュロ２データフレームペアカウントが１になると、ア
ドレスマルチプレクサ９３はラム９１に対してアドレス
指定を選択し、ラム９２に対して書込みアドレス指定を
選択する。データフレームペアカウンタ９０からのデー
タフレームペアカウントが１であると、ラム９１をデー
タ列ごとにエラー補正復号化器７８へ読み出すことがで
きる。２入力ＡＮＤゲート１０１は、カウンター７０お
よび９０からのデータフレームカウントおよびデータフ
レームペアカウントの１の補数がゼロとなるのに対応し
て、ラム９２に対して書込みイネーブル（ＷＥ）信号と
して１を選択的に供給する。このＷＥ信号によって、ラ
ム９２に対してシンボル決定回路７５あるいは７６から
データ行ごとに書込みを行うことができる。
ジュロ２データフレームペアカウントが１になると、ア
ドレスマルチプレクサ９３はラム９１に対してアドレス
指定を選択し、ラム９２に対して書込みアドレス指定を
選択する。データフレームペアカウンタ９０からのデー
タフレームペアカウントが１であると、ラム９１をデー
タ列ごとにエラー補正復号化器７８へ読み出すことがで
きる。２入力ＡＮＤゲート１０１は、カウンター７０お
よび９０からのデータフレームカウントおよびデータフ
レームペアカウントの１の補数がゼロとなるのに対応し
て、ラム９２に対して書込みイネーブル（ＷＥ）信号と
して１を選択的に供給する。このＷＥ信号によって、ラ
ム９２に対してシンボル決定回路７５あるいは７６から
データ行ごとに書込みを行うことができる。
【００６３】データフレームペアカウンタ９０からのモ
ジュロ２データフレームペアカウントがゼロであると、
アドレスマルチプレクサ９３は、ラム９２への読み出し
アドレス指定を選択し、ラム９１への書込みアドレス指
定を選択することができる。データフレームペアカウン
タ９０からのデータフレームペアカウントがゼロである
と、ラム９２をデータ列ごとにエラー補正復号化器７８
に読み出すことが可能となる。２入力ＡＮＤゲート１０
２は、データフレームカウントの１の補数がゼロになり
カウンター９０からのデータフレームペアカウントが１
となるのに対応して、ラム９１に対して書込みイネーブ
ル（ＷＥ）信号として１を選択的に供給する。このＷＥ
信号によって、ラム９１に対してシンボル決定回路７５
あるいは７６からデータ行ごとに書込みを行うことがで
きる。
ジュロ２データフレームペアカウントがゼロであると、
アドレスマルチプレクサ９３は、ラム９２への読み出し
アドレス指定を選択し、ラム９１への書込みアドレス指
定を選択することができる。データフレームペアカウン
タ９０からのデータフレームペアカウントがゼロである
と、ラム９２をデータ列ごとにエラー補正復号化器７８
に読み出すことが可能となる。２入力ＡＮＤゲート１０
２は、データフレームカウントの１の補数がゼロになり
カウンター９０からのデータフレームペアカウントが１
となるのに対応して、ラム９１に対して書込みイネーブ
ル（ＷＥ）信号として１を選択的に供給する。このＷＥ
信号によって、ラム９１に対してシンボル決定回路７５
あるいは７６からデータ行ごとに書込みを行うことがで
きる。
【００６４】ディジタル信号受信器３７ー４０において
行われるレートバッファリングは、ペアになったフレー
ムをフレーム櫛形フィルタリングした際に生じる非有効
信号のフレームが交互に捨てられる時に生じるギャップ
を満たすためのものであるが、フレーム櫛形フィルタリ
ングの後に行うこともできるが、シンボル決定回路の前
でなければならない。しかしながら、レートバッファリ
ングはなるべくシンボル決定後で行うのがよい、なぜな
らその時はフレーム格納メモリの深さは多数のビットで
はなく１ビットで済むからである。エラー補正復号化の
前に、デインタリーブと同時にレートバッファリングを
行うことが望ましい。レートバッファリングのためにフ
レーム格納メモリーを別に設ける必要性がなくなるから
である。レートバッファリングがデインタリーブとは別
に行われる場合、シフトレジスタ（読み出し／書込みポ
ートを介してアクセスされるラム部分から一度に一行ず
つ平行してロードできるシリアル段を持つ）から供給を
受ける読取専用ポートを有する２重ポートラムである場
合、レートバッファリングはフレーム格納メモリを１つ
だけ用いて行うことができる。
行われるレートバッファリングは、ペアになったフレー
ムをフレーム櫛形フィルタリングした際に生じる非有効
信号のフレームが交互に捨てられる時に生じるギャップ
を満たすためのものであるが、フレーム櫛形フィルタリ
ングの後に行うこともできるが、シンボル決定回路の前
でなければならない。しかしながら、レートバッファリ
ングはなるべくシンボル決定後で行うのがよい、なぜな
らその時はフレーム格納メモリの深さは多数のビットで
はなく１ビットで済むからである。エラー補正復号化の
前に、デインタリーブと同時にレートバッファリングを
行うことが望ましい。レートバッファリングのためにフ
レーム格納メモリーを別に設ける必要性がなくなるから
である。レートバッファリングがデインタリーブとは別
に行われる場合、シフトレジスタ（読み出し／書込みポ
ートを介してアクセスされるラム部分から一度に一行ず
つ平行してロードできるシリアル段を持つ）から供給を
受ける読取専用ポートを有する２重ポートラムである場
合、レートバッファリングはフレーム格納メモリを１つ
だけ用いて行うことができる。
【００６５】図１５は、ＬｅｓｌｉｅとＳｉｎｇｈによ
って述べられている、一般型のシングルループシグマ−
デルタ変換器２００を示す。この変換器は図５ー８の各
ディジタル信号受信器の何れにおいても使用することが
できる。シグマ−デルタ変換器２００は、基本的な変換
器として、８ビット分解能のフラッシュ変換器２０１を
用いて構成されている。フラッシュ変換器２０１のディ
ジタル出力信号の最上位ビット（すなわち符号ビット）
のワイヤードテイキング２０２が備えられており、この
ビットはディジタルフィードバック信号としてビットラ
ッチ２０３に加えられる。ビットラッチ２０３の内容
は、ディジタル−アナログ変換器２０４によって正また
は負のアナログ電圧レベルに変換され、アナログフィー
ドバック信号を生成する。アナログ減算器２０５は、シ
グマ−デルタ変換器２００の入力端子２０６に供給され
サンプリングスイッチ（あるいはサンプラー）２０７に
よって減算器２０５にサンプリング入力される入力信号
からこのアナログフィードバック信号を減じる。減算器
２０５からの差分出力信号はアナログエラー信号であ
る。アナログ加算器２０８は、それ自身の和出力信号
（サンプルアンドホールド回路２０９によってサンプル
時間分だけ遅延される）をアナログエラー信号に加え、
アナログ加算器２０８から和出力信号を生成する。アナ
ログ加算器２０８からの和出力信号はアナログエラー信
号の時間に対する１回積分であり、この積分応答がフラ
ッシュ変換器２０１によってディジタル化される。ディ
ジタル−アナログ変換器２０４、アナログ減算器２０
５、サンプラー２０７、アナログ加算器２０８およびサ
ンプルアンドホールド回路２０９は、コンデンサ切換回
路中に構成すれば有利である。
って述べられている、一般型のシングルループシグマ−
デルタ変換器２００を示す。この変換器は図５ー８の各
ディジタル信号受信器の何れにおいても使用することが
できる。シグマ−デルタ変換器２００は、基本的な変換
器として、８ビット分解能のフラッシュ変換器２０１を
用いて構成されている。フラッシュ変換器２０１のディ
ジタル出力信号の最上位ビット（すなわち符号ビット）
のワイヤードテイキング２０２が備えられており、この
ビットはディジタルフィードバック信号としてビットラ
ッチ２０３に加えられる。ビットラッチ２０３の内容
は、ディジタル−アナログ変換器２０４によって正また
は負のアナログ電圧レベルに変換され、アナログフィー
ドバック信号を生成する。アナログ減算器２０５は、シ
グマ−デルタ変換器２００の入力端子２０６に供給され
サンプリングスイッチ（あるいはサンプラー）２０７に
よって減算器２０５にサンプリング入力される入力信号
からこのアナログフィードバック信号を減じる。減算器
２０５からの差分出力信号はアナログエラー信号であ
る。アナログ加算器２０８は、それ自身の和出力信号
（サンプルアンドホールド回路２０９によってサンプル
時間分だけ遅延される）をアナログエラー信号に加え、
アナログ加算器２０８から和出力信号を生成する。アナ
ログ加算器２０８からの和出力信号はアナログエラー信
号の時間に対する１回積分であり、この積分応答がフラ
ッシュ変換器２０１によってディジタル化される。ディ
ジタル−アナログ変換器２０４、アナログ減算器２０
５、サンプラー２０７、アナログ加算器２０８およびサ
ンプルアンドホールド回路２０９は、コンデンサ切換回
路中に構成すれば有利である。
【００６６】単一ビットフィードバックの使用によって
生成されたエラーは、ＬｅｓｌｉｅとＳｉｎｇｈによっ
て提案されているようなやり方で補償される。フラッシ
ュ変換器２０１のディジタル出力信号の最上位ビット
（すなわち符号ビット）のワイヤードテーキング２０２
には、より下位のビット位置を通したワイヤードゼロ拡
張２１３が伴い、被減数入力信号としてフラッシュ変換
器２０１の完全な８ビットディジタル出力信号を受け取
るディジタル減算器２１４に対する８ビット減数を生成
する。減算器２１４からの差分出力信号は８ビットラッ
チの並列バッテリー２１５においてサンプル時間分遅ら
せられ、ディジタル加算器２１８に加えられ、ローパス
格納フィルタ２１９に供給される９ビット和信号を生成
する。蓄積フィルタ２１９の応答は、サブサンプラー２
２０によってシンボルレートでサブサンプル化され、シ
グマ−デルタ変換器２００の出力端子２２１へ入力され
る。
生成されたエラーは、ＬｅｓｌｉｅとＳｉｎｇｈによっ
て提案されているようなやり方で補償される。フラッシ
ュ変換器２０１のディジタル出力信号の最上位ビット
（すなわち符号ビット）のワイヤードテーキング２０２
には、より下位のビット位置を通したワイヤードゼロ拡
張２１３が伴い、被減数入力信号としてフラッシュ変換
器２０１の完全な８ビットディジタル出力信号を受け取
るディジタル減算器２１４に対する８ビット減数を生成
する。減算器２１４からの差分出力信号は８ビットラッ
チの並列バッテリー２１５においてサンプル時間分遅ら
せられ、ディジタル加算器２１８に加えられ、ローパス
格納フィルタ２１９に供給される９ビット和信号を生成
する。蓄積フィルタ２１９の応答は、サブサンプラー２
２０によってシンボルレートでサブサンプル化され、シ
グマ−デルタ変換器２００の出力端子２２１へ入力され
る。
【００６７】図１６は、ＬｅｓｌｉｅとＳｉｎｇｈによ
って述べられている、一般型の２重ループシグマ−デル
タ変換器３００を示す。この変換器は図５ー８の各ディ
ジタル信号受信器の何れにおいても使用することがで
き、基本的な変換器として、８ビット分解能のフラッシ
ュ変換器３０１を含んでいる。フラッシュ変換器３０１
のディジタル出力信号の最上位ビット（すなわち符号ビ
ット）のワイヤードテイキング３０２が備えられてお
り、このビットはディジタルフィードバック信号として
ビットラッチ３０３に加えられる。ビットラッチ３０３
の内容は、ディジタル−アナログ変換器３０４によって
正または負のアナログ電圧レベルに変換され、アナログ
フィードバック信号を生成する。アナログ減算器３０５
は、シグマ−デルタ変換器３００の入力端子３０６に供
給されサンプリングスイッチ（あるいはサンプラー）３
０７によって減算器３０５にサンプリング入力される入
力信号からこのアナログフィードバック信号を減じる。
減算器３０５からの差分出力信号はアナログエラー信号
である。アナログ加算器３０８は、それ自身の和出力信
号（サンプルアンドホールド回路３０９によってサンプ
ル時間分だけ遅延される）をアナログエラー信号に加
え、アナログ加算器３０８から和出力信号を生成する。
アナログ加算器３０８からの和出力信号はアナログエラ
ー信号の時間に対する１回積分であり、この１回積分応
答が、減数信号としてアナログフィードバック信号を受
け取るアナログ減算器３１０に、被減数信号として供給
される。アナログ加算器３１１は、それ自身の和出力信
号（サンプルアンドホールド回路３１２によってサンプ
ル時間分だけ遅延される）を積分アナログエラー信号に
加え、アナログ加算器３１１から和出力信号を生成す
る。アナログ加算器３１１からの和出力信号はアナログ
エラー信号の時間に対する２回積分であり、この２回積
分応答がフラッシュ変換器３０１によってディジタル化
される。ディジタル−アナログ変換器３０４、アナログ
減算器３０５および３１０、サンプラー３０７、アナロ
グ加算器３０８および３１１、およびサンプルアンドホ
ールド回路３０９および３１２は、コンデンサ切換回路
中に構成すれば有利である。
って述べられている、一般型の２重ループシグマ−デル
タ変換器３００を示す。この変換器は図５ー８の各ディ
ジタル信号受信器の何れにおいても使用することがで
き、基本的な変換器として、８ビット分解能のフラッシ
ュ変換器３０１を含んでいる。フラッシュ変換器３０１
のディジタル出力信号の最上位ビット（すなわち符号ビ
ット）のワイヤードテイキング３０２が備えられてお
り、このビットはディジタルフィードバック信号として
ビットラッチ３０３に加えられる。ビットラッチ３０３
の内容は、ディジタル−アナログ変換器３０４によって
正または負のアナログ電圧レベルに変換され、アナログ
フィードバック信号を生成する。アナログ減算器３０５
は、シグマ−デルタ変換器３００の入力端子３０６に供
給されサンプリングスイッチ（あるいはサンプラー）３
０７によって減算器３０５にサンプリング入力される入
力信号からこのアナログフィードバック信号を減じる。
減算器３０５からの差分出力信号はアナログエラー信号
である。アナログ加算器３０８は、それ自身の和出力信
号（サンプルアンドホールド回路３０９によってサンプ
ル時間分だけ遅延される）をアナログエラー信号に加
え、アナログ加算器３０８から和出力信号を生成する。
アナログ加算器３０８からの和出力信号はアナログエラ
ー信号の時間に対する１回積分であり、この１回積分応
答が、減数信号としてアナログフィードバック信号を受
け取るアナログ減算器３１０に、被減数信号として供給
される。アナログ加算器３１１は、それ自身の和出力信
号（サンプルアンドホールド回路３１２によってサンプ
ル時間分だけ遅延される）を積分アナログエラー信号に
加え、アナログ加算器３１１から和出力信号を生成す
る。アナログ加算器３１１からの和出力信号はアナログ
エラー信号の時間に対する２回積分であり、この２回積
分応答がフラッシュ変換器３０１によってディジタル化
される。ディジタル−アナログ変換器３０４、アナログ
減算器３０５および３１０、サンプラー３０７、アナロ
グ加算器３０８および３１１、およびサンプルアンドホ
ールド回路３０９および３１２は、コンデンサ切換回路
中に構成すれば有利である。
【００６８】単一ビットフィードバックの使用によって
生成されたエラーは、ＬｅｓｌｉｅとＳｉｎｇｈによっ
て提案されているようなやり方で補償される。フラッシ
ュ変換器３０１のディジタル出力信号の最上位ビット
（すなわち符号ビット）のワイヤードテーキング３０２
には、より下位のビット位置を通したワイヤードゼロ拡
張３１３が伴い、被減数入力信号としてフラッシュ変換
器３０１の完全な８ビットディジタル出力信号を受け取
るディジタル減算器３１４に対する８ビット減数を生成
する。減算器３１４からの差分出力信号は８ビットラッ
チの並列バッテリー３１５においてサンプル時間分遅ら
せられ、８ビットラッチの並列バッテリー３１６におい
てさらにサンプル時間分遅らせられる。フラッシュ変換
器３０１のディジタル出力信号、８ビットラッチの並列
バッテリー３１５の内容（ワイヤード単一ビット位置シ
フト３１７によって２倍にされる）、および８ビットラ
ッチの並列バッテリー３１６の内容はディジタル加算器
３１８によって互いに加えられ、ローパス蓄積フィルタ
３１９に供給される１０ビット和信号を生成する。格納
フィルタ３１９の応答は、サブサンプラ３２０によって
シンボルレートでサブサンプル化されシグマ−デルタ変
換器３００の出力端子３２１へ入力される。
生成されたエラーは、ＬｅｓｌｉｅとＳｉｎｇｈによっ
て提案されているようなやり方で補償される。フラッシ
ュ変換器３０１のディジタル出力信号の最上位ビット
（すなわち符号ビット）のワイヤードテーキング３０２
には、より下位のビット位置を通したワイヤードゼロ拡
張３１３が伴い、被減数入力信号としてフラッシュ変換
器３０１の完全な８ビットディジタル出力信号を受け取
るディジタル減算器３１４に対する８ビット減数を生成
する。減算器３１４からの差分出力信号は８ビットラッ
チの並列バッテリー３１５においてサンプル時間分遅ら
せられ、８ビットラッチの並列バッテリー３１６におい
てさらにサンプル時間分遅らせられる。フラッシュ変換
器３０１のディジタル出力信号、８ビットラッチの並列
バッテリー３１５の内容（ワイヤード単一ビット位置シ
フト３１７によって２倍にされる）、および８ビットラ
ッチの並列バッテリー３１６の内容はディジタル加算器
３１８によって互いに加えられ、ローパス蓄積フィルタ
３１９に供給される１０ビット和信号を生成する。格納
フィルタ３１９の応答は、サブサンプラ３２０によって
シンボルレートでサブサンプル化されシグマ−デルタ変
換器３００の出力端子３２１へ入力される。
【００６９】本発明者が現在好ましいとする本発明の実
施例を述べたが，通信システム、送信器および受信器の
設計技術の当業者なら、上に述べた開示事項に基づけ
ば、本発明の別の実施例を多数設計することができるで
あろう。このことは明細書に伴う特許請求の範囲を解釈
する際に念頭に置かれなければならない。
施例を述べたが，通信システム、送信器および受信器の
設計技術の当業者なら、上に述べた開示事項に基づけ
ば、本発明の別の実施例を多数設計することができるで
あろう。このことは明細書に伴う特許請求の範囲を解釈
する際に念頭に置かれなければならない。
【図１】米国特許出願Ｎｏ．０８／１４１ ０７０に述
べられている、ディジタル信号を埋め込んだテレビ信号
を送信するテレビ送信器の概略図である。
べられている、ディジタル信号を埋め込んだテレビ信号
を送信するテレビ送信器の概略図である。
【図２】米国特許出願Ｎｏ．０８／１４１ ０７０に述
べられているように、図１の送信器に用いることができ
るパーシャルレスポンスフィルタの概略図である。
べられているように、図１の送信器に用いることができ
るパーシャルレスポンスフィルタの概略図である。
【図３】米国特許出願Ｎｏ．０８／１４１ ０７０に述
べられているように、図１の送信器に用いることができ
る別のパーシャルレスポンスフィルタの概略図である。
べられているように、図１の送信器に用いることができ
る別のパーシャルレスポンスフィルタの概略図である。
【図４】抑圧直交位相ビデオ搬送波を変調する位相偏移
変調信号を生成する元となるディジタルデータをディジ
タルフィルタにかける図１のテレビ送信器の一部を詳し
く示す概略図である。
変調信号を生成する元となるディジタルデータをディジ
タルフィルタにかける図１のテレビ送信器の一部を詳し
く示す概略図である。
【図５】ディジタル信号を埋め込んだテレビ信号を受信
し埋め込まれたディジタル信号を取り出す、本発明の実
施例となるディジタル信号受信器の概略図である。
し埋め込まれたディジタル信号を取り出す、本発明の実
施例となるディジタル信号受信器の概略図である。
【図６】ディジタル信号を埋め込んだテレビ信号を受信
し埋め込まれたディジタル信号を取り出す、本発明の実
施例となるディジタル信号受信器の概略図である。
し埋め込まれたディジタル信号を取り出す、本発明の実
施例となるディジタル信号受信器の概略図である。
【図７】ディジタル信号を埋め込んだテレビ信号を受信
し埋め込まれたディジタル信号を取り出す、本発明の実
施例となるディジタル信号受信器の概略図である。
し埋め込まれたディジタル信号を取り出す、本発明の実
施例となるディジタル信号受信器の概略図である。
【図８】ディジタル信号を埋め込んだテレビ信号を受信
し埋め込まれたディジタル信号を取り出す、本発明の実
施例となるディジタル信号受信器の概略図である。
し埋め込まれたディジタル信号を取り出す、本発明の実
施例となるディジタル信号受信器の概略図である。
【図９】本発明のディジタル信号受信器において使用さ
れるハイパス櫛形フィルタがとることができる一つの形
を詳細に示す図である。
れるハイパス櫛形フィルタがとることができる一つの形
を詳細に示す図である。
【図１０】本発明のディジタル信号受信器において使用
されるハイパス櫛形フィルタがとることができるもう一
つの形を詳細に示す図である。
されるハイパス櫛形フィルタがとることができるもう一
つの形を詳細に示す図である。
【図１１】本発明のディジタル信号受信器において使用
されるハイパス櫛形フィルタのカスケード接続がとりう
る一つの形を詳細に示す図である。
されるハイパス櫛形フィルタのカスケード接続がとりう
る一つの形を詳細に示す図である。
【図１２】本発明のディジタル信号受信器において使用
されるハイパス櫛形フィルタのカスケード接続がとりう
る一つの形を詳細に示す図である。
されるハイパス櫛形フィルタのカスケード接続がとりう
る一つの形を詳細に示す図である。
【図１３】米国特許出願Ｎｏ．０８／１４１ ０７０に
述べられているように、図１のテレビ送信器の内図４に
示す部分で用いることができ、インタリーバとして動作
するレートバッファの概略図である。
述べられているように、図１のテレビ送信器の内図４に
示す部分で用いることができ、インタリーバとして動作
するレートバッファの概略図である。
【図１４】図５ー８のいずれのディジタル信号受信器に
おいても用いることができ，デインタリーバとして動作
するレートバッファの概略図である。
おいても用いることができ，デインタリーバとして動作
するレートバッファの概略図である。
【図１５】図１５は、本発明に従って、図５ー８のいず
れのディジタル信号受信器においても用いることができ
るシングルループシグマ−デルタ変換器の概略図であ
る。
れのディジタル信号受信器においても用いることができ
るシングルループシグマ−デルタ変換器の概略図であ
る。
【図１６】本発明に従って、図５ー８のいずれのディジ
タル信号受信器においても用いることができるデュアル
ループシグマ−デルタ変換器の概略図である。
タル信号受信器においても用いることができるデュアル
ループシグマ−デルタ変換器の概略図である。
１ テレビ送信器 ２ 信号源 ３ オーディオ処理回路 ４ オーディオ搬送波送信器 ５ マルチプレクサ ６ 送信アンテナ ７ 信号源 ８ 送信器 ９ ステーション同期発生器 １０ 制御接続 １１ 時分割マルチプレクサ １２ ＶＳＢ ＡＭ送信器 １３ 信号源 １４ エラー補正符号化器 １５ フレームリピータ １６ パーシャルレスポンスフィルタ １７ ＤＡＣ １８ 偏移整形フィルタ ２０ レートバッファ ２１ フレーム格納メモリ ２２ フレーム格納パッキング制御回路 ２３ モジュロ２データフレームカウンタ ２４ データ行カウンタ ２５ シンボルカウンタ ３０ シンボルクロッキング回路 ３１ 電圧制御発振器（ＶＣＯ） ３２ ゼロ交差検出器 ３３ ２５５カウント復号化器 ３４ 自動周波数位相制御（ＡＦＰＣ）検出器 ３５ ＡＮＤゲート ３６ ２入力ＡＮＤゲート ３７ ディジタル信号受信器 ３８ ディジタル信号受信器 ３９ ディジタル信号受信器 ４０ ディジタル信号受信器 ４２ アンテナ ４３ チュータ ４４ ビデオ中間周波数（ＩＦ）フィルタ ４５ 中間周波数（ＩＦ）アンプ ４６ 同相同期ビデオ検出器 ４７ 直交同期ビデオ検出器 ４８ 発振器 ４９ 偏移回路網 ５０ 水平同期分離器 ５１ 垂直同期分離器 ５２ シンボルカウンタ ５５ 復号化器 ５６ ＡＦＰＣ ５７ 制御遅延線 ５８ 整合フィルタ ６１ 復化号器 ６７ パルス位相弁別器 ６８ 閾値検出器 ６９ ２入力ＡＮＤゲート ７０ モジュロ２データフレームカウンタ ７１ データ行カウンタ ７２ ハイパスフレーム櫛形フィルタ ７３ ディジタル減算器 ７４ フレーム格納器 ７５ シンボル決定回路 ７６ シンボル決定回路 ７７ レートバッファ ７８ エラー補正符号化器 ８０ データフレームペアカウンタ ８１ データフレーム格納ランダムアクセスメモリ ８２ データフレーム格納ランダムアクセスメモリ ８３ アドレスマルチプレクサ ８４ データ行カウンタ ８５ 列当たりシンボルカウンタ ８６ トリガードフリップフロップ ８７ 復号化器 ８８ ２入力ＯＲ回路 ８９ ３入力ＡＮＤゲート ９０ データフレームペアカウンタ ９１ データフレーム格納ランダムアクセスメモリ ９２ データフレーム格納ランダムアクセスメモリ ９３ アドレスマルチプレクサ ９４ データ列カウンタ ９５ 列当たりシンボルカウンタ ９６ トリガードフリップフロップ ９７ 復号化器 ９８ ２入力ＯＲ回路 ９９ ３入力ＡＮＤゲート １０１ ２入力ＡＮＤゲート １０３ サンプル当たりシンボルカウンタ １０４ ゼロ交差検出器 １０５ 電圧制御発振器 １０６ ＡＤＣ １０７ ライン １０８ ライン １０９ 単一ビットＡＤＣ １１０ ビットラッチ １１１ 排他的論理和ゲート １２０ ハイパスライン櫛形フィルタ １２３ 差分入力増幅器 １２４ 出力端子 １２５ アナログ遅延線 １２６ マルチプレクサ １２７ ハイパスライン櫛形フィルタ １２８ マルチプレクサ １２９ １−Ｈアナログ遅延線 １３０ ハイパスライン櫛形フィルタ １３１ ハイパスライン櫛形フィルタ １３７ ハイパスライン櫛形フィルタ １６０ パーシャルレスポンスフィルタ １６１ 入力端子 １６２ ２入力排他的論理和（ＸＯＲ）ゲート １６３ 出力端子 １６４ ディジタル遅延線 １６５ マルチプレクサ １６６ パーシャルレスポンスフィルタ １６７ ２入力排他的論理和ゲート １６８ ディジタル遅延線 １６９ マルチプレクサ ２００ シングルループシグマ−デルタ変換器 ２０１ フラッシュ変換器 ２０２ ワイヤードテイキング ２０３ ビットラッチ ２０４ ＤＡＣ ２０５ アナログ減算器 ２０６ 入力端子 ２０７ サンプリングスイッチ ２０８ アナログ加算器 ２０９ サンプルアンドホールド回路 ２１３ ワイヤードゼロ拡張 ２１４ ディジタル減算器 ２１５ 並列バッテリー ２１８ ディジタル加算器 ２１９ ローパス格納フィルタ ２７１ ライン ３００ ２重ループシグマ−デルタ変換器 ３０１ フラッシュ変換器 ３０２ ワイヤードテイキング ３０３ ビットラッチ ３０４ ＤＡＣ ３０５ アナログ減算器 ３０６ 入力端子 ３０７ サンプリングスイッチ ３０８ アナログ加算器 ３０９ サンプルアンドホールド回路 ３１０ アナログ減算器 ３１１ アナログ加算器 ３１３ ワイヤードゼロ拡張 ３１４ デジタル減算器 ３１５ 並列バッテリー ３１６ 並列バッテリー ３１７ ワイヤード単一ビット位置シフト ３１８ ディジタル加算器 ３１９ ローパス蓄積フィルタ ３２０ サブサンプラー ３２１ 出力端子 ７６１ 絶対値回路 ７６２ ２重閾値閾値検出器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレン ルロイ リンバーグ アメリカ合衆国 ニュージャージー 08551 ハート・レーン・リンゴーズ 22
Claims (50)
- 【請求項１】 振幅が複合ビデオ信号に応じて変調され
たビデオ搬送波と組み合わされた伝送において、前記ビ
デオ搬送波と直交位相で抑圧搬送波の２進位相偏移キー
イング変調側波帯でディジタルシンボルをシリアル送信
するシステムと共に使用されるディジタル信号受信器で
あって：前記組み合わされた伝送に応答して所望の検出
応答と好ましくない検出応答よりなるアナログ検出応答
を供給し、前記抑圧搬送波の２進位相偏移キーイングを
検出し、それにより、振幅変調ビデオ搬送波から検出さ
れた複合ビデオ信号の残余よりなる前記好ましくない検
出器応答を伴う前記所望の検出器応答を発生する検出装
置と；前記アナログ検出応答をディジタル化してディジ
タル化された検出応答を提供するシグマ−デルタ・アナ
ログ−ディジタル変換器と；前記ディジタル化された検
出応答を受けて前記好ましくない検出応答よりむしろ前
記所望の検出応答に主に依存する応答を発生するディジ
タル櫛形フィルタとよりなることを特徴とするディジタ
ル信号受信器。 - 【請求項２】 前記ディジタル櫛形フィルタはハイパス
ディジタルフレーム櫛形フィルタであることを特徴とす
る請求項１記載のディジタル信号受信器。 - 【請求項３】 シグマ−デルタ・アナログ−ディジタル
変換器は：前記アナログ検出応答を受ける被減数入力接
続と、アナログフィードバック信号を受ける減数入力接
続と、前記検出応答と前記アナログフィードバック信号
との間の差に比例するアナログエラー信号を供給する出
力接続とを有するアナログ減算器と；前記アナログエラ
ー信号を少なくとも一回時間的に積分する手段と；前記
アナログエラー信号を、少なくとも一回時間的に積分し
た後に、複数ビット分解能のディジタルサンプルに変換
するフラッシュ変換器と；前記ディジタルサンプルの各
々の最上位ビットをディジタルフィードバック信号とし
て受け、それを前記アナログフィードバック信号に変換
するディジタル−アナログ変換器と；前記ディジタルフ
ィードバック信号が単一ビットであるように補償するた
めに前記ディジタルサンプルを補正し、それにより補正
されたディジタルサンプルを発生する手段と；ディジタ
ル化された検出応答のサンプルを発生するために、所定
のサブサンプリング期間にわたる前記補正されたディジ
タルサンプルの重み付けされた蓄積を行う手段とよりな
ることを特徴とする請求項２記載のディジタル信号受信
器。 - 【請求項４】 前記ディジタル櫛形フィルタはハイパス
ディジタルライン櫛形フィルタであることを特徴とする
請求項１記載のディジタル信号受信器。 - 【請求項５】 シグマ−デルタ・アナログ−ディジタル
変換器は：前記アナログ検出応答を受けるめの被減数入
力接続と、アナログフィードバック信号を受けるための
減数入力接続と、前記検出応答と前記アナログフィード
バック信号との間の相違に比例するアナログエラー信号
を供給する出力接続とを有するアナログ減算器と；前記
アナログエラー信号を少なくとも一回時間的に積分する
手段と；前記アナログエラー信号を、少なくとも一回時
間的に積分した後に、複数ビット分解能のディジタルサ
ンプルに変換するフラッシュ変換器と；前記ディジタル
サンプルの各々の最上位ビットをディジタルフィードバ
ック信号として受け、それを前記アナログフィードバッ
ク信号に変換するディジタル−アナログ変換器と；前記
ディジタルフィードバック信号が単一ビットであるよう
に補償するために前記ディジタルサンプルを補正し、そ
れにより補正されたディジタルサンプルを発生する手段
と；ディジタル化された検出応答を発生するために、所
定のサブサンプリング期間にわたる前記補正されたディ
ジタルサンプルの重み付けされた蓄積を行う手段とより
なることを特徴とする請求項４記載のディジタル信号受
信器。 - 【請求項６】 前記ディジタル櫛形フィルタは、ハイパ
スディジタルライン櫛形フィルタがカスケードで続くハ
イパスディジタルフレーム櫛形フィルタであることを特
徴とする請求項１記載のディジタル信号受信器。 - 【請求項７】 シグマ−デルタ・アナログ−ディジタル
変換器は：前記アナログ検出応答を受ける被減数入力接
続と、アナログフィードバック信号を受ける減数入力接
続と、前記検出応答と前記アナログフィードバック信号
との間の相違に比例するアナログエラー信号を供給する
ための出力接続とを有するアナログ減算器と；前記アナ
ログエラー信号を少なくとも一回時間的に積分する手段
と；前記アナログエラー信号を、少なくとも一回時間的
に積分した後に、複数ビット分解能のディジタルサンプ
ルに変換するフラッシュ変換器と；前記ディジタルサン
プルの各々の最上位ビットをディジタルフィードバック
信号として受け、それを前記アナログフィードバック信
号に変換するディジタル−アナログ変換器と；前記ディ
ジタルフィードバック信号が単一ビットであるように補
償するために前記ディジタルサンプルを補正し、それに
より補正されたディジタルサンプルを発生する手段と；
ディジタル化された検出応答を発生するために、所定の
サブサンプリング期間にわたる前記補正されたディジタ
ルサンプルの重み付けされた蓄積を行う手段とよりなる
ことを特徴とする請求項６記載のディジタル信号受信
器。 - 【請求項８】 前記ハイパスディジタルライン櫛形フィ
ルタから応答を受け、ビットシリアルディジタル信号応
答を発生するために各々のディジタルシンボルの同一性
を決定するシンボル決定回路を更に有することを特徴と
する請求項６記載のディジタル信号受信器。 - 【請求項９】 前記ディジタル櫛形フィルタは、ハイパ
スディジタルフレーム櫛形フィルタがカスケードで続く
ハイパスディジタルライン櫛形フィルタであることを特
徴とする請求項１記載のディジタル信号受信器。 - 【請求項１０】 シグマ−デルタ・アナログ−ディジタ
ル変換器は：前記アナログ検出応答を受けるめの被減数
入力接続と、アナログフィードバック信号を受けるため
の減数入力接続と、前記検出応答と前記アナログフィー
ドバック信号との間の相違に比例するアナログエラー信
号を供給するための出力接続とを有するアナログ減算器
と；前記アナログエラー信号を少なくとも一回応答する
時間で積分する手段と；前記アナログエラー信号を、少
なくとも一回応答する時間で積分した後に、複数ビット
分解能のディジタルサンプルに変換するフラッシュ変換
器と；前記ディジタルサンプルの各々の最上位ビットを
ディジタルフィードバック信号として受け、それを前記
アナログフィードバック信号に変換するディジタル−ア
ナログ変換器と；前記ディジタルフィードバック信号が
単一ビットであるように補償するために前記ディジタル
サンプルを補正し、それにより補正されたディジタルサ
ンプルを発生する手段と；ディジタル化された検出応答
を発生するために、所定のサブサンプリング期間にわた
る前記補正されたディジタルサンプルの重み付けされた
蓄積を行う手段とよりなることを特徴とする請求項９記
載のディジタル信号受信器。 - 【請求項１１】 前記ハイパスディジタルフレーム櫛形
フィルタから応答を受け、ビットシリアルディジタル信
号応答を発生するために各々のディジタルシンボルの同
一性を決定するシンボル決定回路を更に有することを特
徴とする請求項９記載のディジタル信号受信器。 - 【請求項１２】 振幅が複合ビデオ信号に応じて変調さ
れるビデオ搬送波と組み合わされた伝送において、前記
ビデオ搬送波と直交位相で抑圧搬送波の２進位相偏移キ
ーイング変調側波帯においてディジタル信号をシリアル
送信するシステムと共に使用されるディジタル信号受信
器であって：前記組み合わされた伝送に応答してアナロ
グ検出応答を供給し、前記抑圧搬送波の２進位相偏移キ
ーイングを検出し、それにより、振幅変調ビデオ搬送波
から検出された複合ビデオ信号の残余より構成される好
ましくない検出器応答を伴う所望の検出器応答を発生す
る検出装置と；前記アナログ検出応答をディジタル化さ
れた検出応答に変換するシグマ−デルタ・アナログ−デ
ィジタル変換器と；前記ディジタル化された検出信号応
答を受け、そして各々のディジタルシンボルに対する複
数のレベルの応答を有するカスケード接続から供給され
る組み合わされた櫛形フィルタ応答を供給するために接
続されたイパスディジタルライン櫛形フィルタとハイパ
スディジタルフレーム櫛形フィルタとのカスケード接続
と；前記組み合わされた櫛形フィルタ応答に応答し、ビ
ットディジタルシリアル応答を発生するために各々のデ
ィジタルシンボルの同一性を決定するシンボル決定回路
とよりなることを特徴とするディジタル信号受信器。 - 【請求項１３】 前記ハイパスディジタルフレーム櫛形
フィルタは、それらの前記カスケード接続において前記
ディジタルライン櫛形フィルタに先行し：前記ディジタ
ル化された検出応答を受ける前記ハイパスディジタルフ
レーム櫛形フィルタの入力接続と；ハイパスディジタル
フレーム櫛形フィルタ応答をその入力信号として前記ハ
イパスディジタルライン櫛形フィルタに供給する前記ハ
イパスディジタルフレーム櫛形フィルタの出力接続と；
前記複合ビデオ信号のフレーム走査の期間に等しい時間
間隔で前記ハイパスディジタルフレーム櫛形フィルタの
入力接続で受け取る前記ディジタル化された検出応答を
遅延させる一フレームディジタル遅延線と；前記第１の
一フレームディジタル遅延線から遅延された応答を受け
る第１の入力接続と、前記ハイパスディジタルフレーム
櫛形フィルタの入力接続から実質的な遅延無しで接続さ
れた第２の入力接続と、第１と第２の入力接続における
信号に対する差分応答を前記ディジタルフレーム櫛形フ
ィルタの出力接続に供給する出力接続とを有する第１の
ディジタル減算器とよりなることを特徴とする請求項１
２記載のディジタル信号受信器。 - 【請求項１４】 前記一フレーム遅延線は書き込み後上
書きモードで動作するランダムアクセスメモリであるこ
とを特徴とする請求項１３記載のディジタル信号受信
器。 - 【請求項１５】 前記ハイパスディジタルライン櫛形フ
ィルタは：前記ハイパスディジタルライン櫛形フィルタ
応答を受ける前記ハイパスディジタルライン櫛形フィル
タの入力接続と；前記組み合わされた櫛形フィルタ応答
を供給する前記ハイパスディジタルライン櫛形フィルタ
の出力接続と；前記複合ビデオ信号の水平走査線の期間
に等しい時間間隔で前記前記ハイパスディジタルライン
櫛形フィルタの入力接続で受け取る前記ハイパスディジ
タルフレーム櫛形フィルタ応答を遅延させる１−Ｈディ
ジタル遅延線と；前記第１の１−Ｈディジタル遅延線か
ら遅延された応答を受ける第１の入力接続と、前記ハイ
パスディジタルライン櫛形フィルタの入力接続から実質
的な遅延無しで接続された第２の入力接続と、第１と第
２の入力接続における信号に対する差分応答を前記ハイ
パスディジタルライン櫛形フィルタの出力接続に供給す
る出力接続とを有する第２のディジタル減算器とよりな
ることを特徴とする請求項１３記載のディジタル信号受
信器。 - 【請求項１６】 前記シンボル決定回路は：前記組み合
わされた櫛形フィルタ応答を受ける入力接続と修正され
た応答を供給する出力接続とを有する絶対値回路と；前
記絶対値回路の出力接続から前記修正された応答を受け
る入力接続とディジタル信号のビットを供給する出力接
続とを有し、各々のビットは前記修正された応答が第１
の閾値レベルを越える第１の状態及び前記修正された応
答が前記第１の閾値レベルを越えない第２の状態にある
閾値検出器とよりなることを特徴とする請求項１５記載
のディジタル信号受信器。 - 【請求項１７】 前記ハイパスディジタルライン櫛形フ
ィルタは：前記ハイパスディジタルフレーム櫛形フィル
タ応答を受ける前記ハイパスディジタルライン櫛形フィ
ルタの入力接続と；前記組み合わされた櫛形フィルタ応
答を供給する前記ハイパスディジタルライン櫛形フィル
タの出力接続と；前記複合ビデオ信号の水平走査線の期
間に等しい時間間隔で前記ハイパスディジタルライン櫛
形フィルタの入力接続で受け取る前記ハイパスディジタ
ルフレーム櫛形フィルタ応答を遅延させる第１の１−Ｈ
ディジタル遅延線と；前記第１の１−Ｈディジタル遅延
線から遅延された応答を受ける第１の入力接続と、前記
ハイパスディジタルライン櫛形フィルタの入力接続から
実質的な遅延無しで接続された第２の入力接続と、第１
と第２の入力接続における信号に対する差分応答を供給
する出力接続とを有する第２のディジタル減算器と；期
間１−Ｈに等しい時間間隔で前記第２のディジタル減算
器の差分応答を遅延する第２の１−Ｈディジタル遅延線
と；前記第２の１−Ｈディジタル遅延線から遅延された
応答を受け取る第１の入力接続と、入力接続から実質的
な遅延無しで接続された第２の入力接続と、第１と第２
の入力接続における信号に対する差分応答を前記ディジ
タルライン櫛形フィルタの出力接続に供給する出力接続
とを有する第３のディジタル減算器とよりなることを特
徴とする請求項１３記載のディジタル信号受信器。 - 【請求項１８】 前記シンボル決定回路は：前記組み合
わされた櫛形フィルタ応答を受ける入力接続と修正され
た応答を供給する出力接続とを有する絶対値回路と；前
記絶対値回路の出力接続から前記修正された応答を受け
取る入力接続とディジタル信号のビットを供給する出力
接続とを有し、各々のビットは前記修正された応答が第
１の閾値レベルを越えるが第１の閾値レベルよりは高い
第２の閾値レベルである第１の状態にあり、前記修正さ
れた応答が前記第１の閾値レベルを越えないか又は前記
第１及び前記第２の閾値レベルの両方を越えた第２の状
態にある２重閾値検出器とよりなることを特徴とする請
求項１７記載のディジタル信号受信器。 - 【請求項１９】 前記ハイパスディジタルフレーム櫛形
フィルタは、それらの前記カスケード接続において前記
ディジタルライン櫛形フィルタの後段とされ：前記ハイ
パスディジタルライン櫛形応答を受ける前記ハイパスデ
ィジタルフレーム櫛形フィルタの入力接続と；前記組み
合わされた櫛形フィルタ応答を供給する前記ハイパスデ
ィジタルフレーム櫛形フィルタの出力接続と；前記複合
ビデオ信号のフレーム走査の期間に等しい時間間隔で前
記ハイパスディジタルフレーム櫛形フィルタの入力接続
で受ける前記ハイパスディジタルライン櫛形フィルタか
らの応答を遅延させる一フレームディジタル遅延線と；
前記第１の一フレームディジタル遅延線から遅延された
応答を受ける第１の入力接続と、前記ハイパスディジタ
ルフレーム櫛形フィルタの入力接続から実質的な遅延無
しで接続された第２の入力接続と、第１と第２の入力接
続における信号に対する差分応答を前記ディジタルフレ
ーム櫛形フィルタの出力接続に供給する出力接続とを有
する第１のディジタル減算器とよりなることを特徴とす
る請求項１２記載のディジタル信号受信器。 - 【請求項２０】 前記一フレーム遅延線は書き込み後上
書きモードで動作するランダムアクセスメモリであるこ
とを特徴とする請求項１９記載のディジタル信号受信
器。 - 【請求項２１】 前記ハイパスディジタルライン櫛形フ
ィルタは：前記ディジタル化された検出器応答を受ける
前記ハイパスディジタルライン櫛形フィルタの入力接続
と；前記ハイパスディジタルフレーム櫛形フィルタの入
力接続への前記ハイパスディジタルライン櫛形フィルタ
の出力接続と；前記複合ビデオ信号の水平走査線の期間
に等しい時間間隔で前記前記ハイパスディジタルライン
櫛形フィルタの入力接続で受け取好ましくない検出器応
答を伴う所望の検出器応答を遅延させる１−Ｈディジタ
ル遅延線と；前記第１の１−Ｈディジタル遅延線から遅
延された応答を受ける第１の入力接続と、前記ハイパス
ディジタルライン櫛形フィルタの入力接続から実質的な
遅延無しで接続された第２の入力接続と、第１と第２の
入力接続における信号に対する差分応答を前記ハイパス
ディジタルライン櫛形フィルタの出力接続に供給する出
力接続とを有する第２のディジタル減算器とよりなるこ
とを特徴とする請求項１９記載のディジタル信号受信
器。 - 【請求項２２】 前記シンボル決定回路は：前記組み合
わされた櫛形フィルタ応答を受ける入力接続と修正され
た応答を供給する出力接続とを有する絶対値回路と；前
記絶対値回路の出力接続から前記修正された応答を受け
る入力接続とディジタル信号のビットを供給する出力接
続とを有し、各々のビットは前記修正された応答が第１
の閾値レベルを越える第１の状態及び前記修正された応
答が前記第１の閾値レベルを越えない第２の状態にある
閾値検出器とよりなることを特徴とする請求項２１記載
のディジタル信号受信器。 - 【請求項２３】 前記ハイパスディジタルライン櫛形フ
ィルタは：前記サブサンプラ応答を受ける前記ハイパス
ディジタルライン櫛形フィルタの入力接続と；前記ハイ
パスディジタルフレーム櫛形フィルタの入力接続への前
記ハイパスディジタルライン櫛形フィルタの出力接続
と；前記複合ビデオ信号の水平走査線の期間１−Ｈに等
しい時間間隔で前記ハイパスディジタルライン櫛形フィ
ルタの入力接続で受け取る好ましくない検出器応答を伴
う所望の検出器応答を遅延させる第１の１−Ｈディジタ
ル遅延線と；前記第１の１−Ｈディジタル遅延線から遅
延された応答を受ける第１の入力接続と、前記ハイパス
ディジタルライン櫛形フィルタの入力接続から実質的な
遅延無しで接続された第２の入力接続と、第１と第２の
入力接続における信号に対する差分応答を供給する出力
接続とを有する第２のディジタル減算器と；期間１−Ｈ
に等しい時間間隔で前記第２のディジタル減算器の差分
応答を遅延する第２の１−Ｈディジタル遅延線と；前記
第２の１−Ｈディジタル遅延線から遅延された応答を受
け取る第１の入力接続と、前記第２のディジタル減算器
の出力接続から実質的な遅延無しで接続された第２の入
力接続と、第１と第２の入力接続における信号に対する
差分応答を前記ディジタルライン櫛形フィルタの出力接
続に供給する出力接続とを有する第３のディジタル減算
器とよりなることを特徴とする請求項１３記載のディジ
タル信号受信器。 - 【請求項２４】 前記シンボル決定回路は：前記組み合
わされた櫛形フィルタ応答を受ける入力接続と修正され
た応答を供給する出力接続とを有する絶対値回路と；前
記絶対値回路の出力接続から前記修正された応答を受け
取る入力接続とディジタル信号のビットを供給する出力
接続とを有し、各々のビットは前記修正された応答が第
１の閾値レベルを越えるが第１の閾値レベルよりは高い
第２の閾値レベルである第１の状態にあり、前記修正さ
れた応答が前記第１の閾値レベルを越えないか又は前記
第１及び前記第２の閾値レベルの両方を越えた第２の状
態にある２重閾値検出器とよりなることを特徴とする請
求項２３記載のディジタル信号受信器。 - 【請求項２５】 振幅が複合ビデオ信号に応じて変調さ
れるビデオ搬送波と直交位相化で抑圧搬送波の２進位相
偏移キーイング変調側波帯を送信するためのシステムに
使用されるディジタル信号受信器であって：中間周波数
信号応答を、振幅変調ビデオ搬送波と２進位相偏移動キ
ーイングされた抑圧搬送波とよりなる選択された無線周
波数信号に供給するチューナと；フィルタリング及び増
幅要素を含み、増幅された中間周波数増幅器応答を供給
する、前記中間周波数信号応答のための中間周波数増幅
器と；中間周波数と周波数及び位相エラー信号により制
御された平均位相とにおいて、同相及び直交位相中間周
波数ビデオ搬送波を発生する第１の制御発振器回路と；
前記増幅された中間周波数増幅器応答を受け、供給され
た前記同相中間周波数ビデオ搬送波に応じて複合ビデオ
信号をそれから同期的に検出する同相ビデオ検出器と；
前記増幅された中間周波数増幅器応答を受け、供給され
た前記直交位相中間周波数ビデオ搬送波に応じて、前記
周波数及び位相エラー信号を含む前記複合ビデオ信号の
部分により、前記直交位相ビデオ検出器からの前記直交
位相ビデオ検出器応答を伴う２進位相偏移キーイング信
号をそれから同期的に検出する、直交位相ビデオ検出器
と；水平同期パルスを前記同相ビデオ検出器により検出
した複合ビデオ信号から分離する水平同期分離器と；前
記分離された水平同期パルスで制御された周波数及び位
相でクロッキング発振を発生し、前記周波数は前記２進
位相偏移キーイング信号のためのシンボルレートの倍数
である、第２の制御発振器回路と；前記直交位相検出信
号を受ける入力接続と、ディジタル化された応答を前記
２進位相偏移キーイング信号のためのシンボルレートで
前記クロッキング発振へのサンプルされた応答として前
記直交位相ビデオ検出器応答に供給する、シグマ−デル
タ・アナログ−ディジタル変換器と；前記２進位相偏移
キーイング信号のためのシンボルレートで供給された前
記ディジタル化された直交位相検出器応答を受け、その
なかで前記複合ビデオ信号の前記伴う部分への応答が抑
圧されるディジタル櫛形フィルタ応答を前記２進位相偏
移キーイング信号に供給する、ディジタル櫛形フィルタ
と；前記ディジタル櫛形フィルタ応答を受け、前記２進
位相偏移キーイング信号により送信されるシンボルにつ
いて決定するシンボル決定回路とよりなることを特徴と
するディジタル信号受信器。 - 【請求項２６】 前記シグマ−デルタ・アナログ−ディ
ジタル変換器は：前記アナログ検出器応答を受けるため
の第１の入力接続と、アナログフィードバック信号を受
けるための第２の入力接続と、前記検出器応答と前記ア
ナログフィードバック信号との間の相違に比例するアナ
ログエラー信号を供給するための出力接続とを有する差
分出力増幅器と；前記アナログエラー信号を、複数ビッ
ト分解能でディジタルエラー信号のサンプルに変換する
フラッシュ変換器と；前記ディジタルエラー信号の最上
位ビットをディジタルフィードバック信号として受け、
それを前記アナログフィードバック信号に変換するディ
ジタル−アナログ変換器と；ディジタル化された検出器
応答のサンプルを発生するために、所定のサブサンプリ
ング期間にわたる補正されたディジタルエラー信号のサ
ンプルの重み付けされた蓄積を行う手段とよりなること
を特徴とする請求項２５記載のディジタル信号受信器。 - 【請求項２７】 前記ディジタル櫛形フィルタは、ハイ
パスディジタルライン櫛形フィルタが続くハイパスディ
ジタルフレーム櫛形フィルタのカスケード接続を有する
ことを特徴とする請求項２５記載のディジタル信号受信
器。 - 【請求項２８】 前記ハイパスディジタルフレーム櫛形
フィルタは：前記直交位相ビデオ検出器のサンプルへの
前記ディジタル化された応答のサンプルを前記シンボル
レートで受ける前記ハイパスディジタルフレーム櫛形フ
ィルタの入力接続と；ハイパスディジタルフレーム櫛形
フィルタ応答をその入力信号として前記ハイパスディジ
タルライン櫛形フィルタに供給する前記ハイパスディジ
タルフレーム櫛形フィルタの出力接続と；前記複合ビデ
オ信号のフレーム走査の期間に等しい時間間隔で前記ハ
イパスディジタルフレーム櫛形フィルタの入力接続で受
け取る前記サブサンプラ応答を遅延させる一フレームデ
ィジタル遅延線と；前記第１の一フレームディジタル遅
延線から遅延された応答を受ける第１の入力接続と、前
記ハイパスディジタルフレーム櫛形フィルタの入力接続
から実質的な遅延無しで接続された第２の入力接続と、
第１と第２の入力接続における信号に対する差分応答を
前記ディジタルフレーム櫛形フィルタの出力接続に供給
する出力接続とを有する第１のディジタル減算器とより
なることを特徴とする請求項２７記載のディジタル信号
受信器。 - 【請求項２９】 前記ハイパスディジタルライン櫛形フ
ィルタは：前記ハイパスディジタルライン櫛形フィルタ
応答を受ける前記ハイパスディジタルライン櫛形フィル
タの入力接続と；前記組み合わされた櫛形フィルタ応答
を供給する前記ハイパスディジタルライン櫛形フィルタ
の出力接続と；前記複合ビデオ信号の水平走査線の期間
に等しい時間間隔で前記前記ハイパスディジタルライン
櫛形フィルタの入力接続で受け取る前記ハイパスディジ
タルフレーム櫛形フィルタ応答を遅延させる１−Ｈ遅延
線と；前記第１の１−Ｈディジタル遅延線から遅延され
た応答を受ける第１の入力接続と、前記ハイパスディジ
タルライン櫛形フィルタの入力接続から実質的な遅延無
しで接続された第２の入力接続と、第１と第２の入力接
続における信号に対する差分応答を前記ハイパスディジ
タルライン櫛形フィルタの出力接続に供給する出力接続
とを有する第２のディジタル減算器とよりなることを特
徴とする請求項２８記載のディジタル信号受信器。 - 【請求項３０】 前記シンボル決定回路は：前記組み合
わされた櫛形フィルタ応答を受ける入力接続と修正され
た応答を供給する出力接続とを有する絶対値回路と；前
記絶対値回路の出力接続から前記修正された応答を受け
る入力接続とディジタル信号のビットを供給する出力接
続とを有し、各々のビットは前記修正された応答が第１
の閾値レベルを越える第１の状態及び前記修正された応
答が前記第１の閾値レベルを越えない第２の状態にある
閾値検出器とよりなることを特徴とする請求項２９記載
のディジタル信号受信器。 - 【請求項３１】 前記シンボル決定回路の出力接続から
供給される出力信号ビットはシンボルレートで供給さ
れ：前記同相ビデオ検出器により検出された複合ビデオ
信号から垂直同期パルスを分離する垂直同期分離器と；
行当たりのシンボルが中間行範囲内にない時に生じる分
離された垂直同期パルスを計数し、それによりデータフ
レーム計数を発生するデータフレームカウンタと；前記
シンボル決定回路の出力接続からビットを受け取るため
の入力接続を有し、前記データフレームカウントモジュ
ロ２が２つの値の内の所定の一つを有する時にのみ前記
ビットを受け取り、前記シンボル決定回路出力信号ビッ
トを半分のシンボルレートで所定の順序で供給するため
の出力接続を有するレートバッファとよりなることを特
徴とする請求項２９記載のディジタル信号受信器。 - 【請求項３２】 前記レートバッファはデインタリーバ
として動作して前記シンボル決定回路出力信号ビットを
半分のシンボルレートでエラー補正復号化器へのデータ
列毎の順序で供給することを特徴とする請求項３１項記
載のディジタル信号受信器。 - 【請求項３３】 前記シンボルクロッキング発振を計数
し、それにより行当たりのシンボル計数を発生し、前記
シンボル計数を前記シンボル計数のための所定のベース
計数値にリセットするために各々の前記分離された水平
同期パルスに応答する行当たりのシンボルカウンタと；
前記行当たりのシンボルカウンタがリセットされる毎に
計数し、それによりデータ行計数を発生し、前記データ
行計数を前記データ行計数のための所定のベース計数値
にリセットするために各々の前記分離された垂直同期パ
ルスに応答するデータ行カウンタと；前記データフレー
ムカウントモジュロ２が２つの値のうちの前記所定の一
つを有する時にのみ前記シボル決定回路の出力接続から
のビットにより個々の時間で書き込まれ、前記個々の時
間の間に前記データ行計数と行当たりのシンボル計数と
を一緒に書き込みアドレスとして受ける、前記レートバ
ッファに含まれた少なくとも一つのランダムアクセスメ
モリとを更に有することを特徴とする請求項３１記載の
ディジタル信号受信器。 - 【請求項３４】 前記ハイパスディジタルライン櫛形フ
ィルタは：前記ハイパスディジタルライン櫛形フィルタ
応答を受ける前記ハイパスディジタルライン櫛形フィル
タの入力接続と；前記組み合わされた櫛形フィルタ応答
を供給する前記ハイパスディジタルライン櫛形フィルタ
の出力接続と；前記複合ビデオ信号の水平走査線の期間
に等しい時間間隔で前記前記ハイパスディジタルライン
櫛形フィルタの入力接続で受け取る前記ハイパスディジ
タルフレーム櫛形フィルタ応答を遅延させる第１の１−
Ｈディジタル遅延線と；前記第１の１−Ｈディジタル遅
延線から遅延された応答を受ける第１の入力接続と、前
記ハイパスディジタルライン櫛形フィルタの入力接続か
ら実質的な遅延無しで接続された第２の入力接続と、前
記第２の減算器の第１と第２の入力接続における信号に
対する差分応答を供給する出力接続とを有する第２のデ
ィジタル減算器と；期間１−Ｈに等しい時間間隔で前記
第２の減算器の差分応答を遅延させる第２の１−Ｈディ
ジタル遅延線と；前記第１の１−Ｈディジタル遅延線か
ら遅延された応答を受ける第１の入力接続と、前記ハイ
パスディジタルライン櫛形フィルタの入力接続から実質
的な遅延無しで接続された第２の入力接続と、第１と第
２の入力接続における信号に対する差分応答を前記ハイ
パスディジタルライン櫛形フィルタに供給する出力接続
とを有する第３のディジタル減算器とよりなることを特
徴とする請求項２８記載のディジタル信号受信器。 - 【請求項３５】 前記シンボル決定回路は：前記組み合
わされた櫛形フィルタ応答を受ける入力接続と修正され
た応答を供給する出力接続とを有する絶対値回路と；前
記絶対値回路の出力接続から前記修正された応答を受け
取る入力接続とディジタル信号のビットを供給する出力
接続とを有し、各々のビットは前記修正された応答が第
１の閾値レベルを越えるが第１の閾値レベルよりは高い
第２の閾値レベルである第１の状態にあり、前記修正さ
れた応答が前記第１の閾値レベルを越えないか又は前記
第１及び前記第２の閾値レベルの両方を越えた第２の状
態にある２重閾値検出器とよりなることを特徴とする請
求項３４記載のディジタル信号受信器。 - 【請求項３６】 前記シンボル決定回路の出力接続から
供給される出力信号ビットはシンボルレートで供給さ
れ：前記同相ビデオ検出器により検出された複合ビデオ
信号から垂直同期パルスを分離する垂直同期分離器と；
行当たりのシンボルが中間行範囲内にない時に生じる分
離された垂直同期パルスを計数し、それによりデータフ
レーム計数を発生するデータフレームカウンタと；前記
シンボル決定回路の出力接続からビットを受け取るため
の入力接続を有し、前記データフレームカウントモジュ
ロ２が２つの値の内の所定の一つを有する時にのみ前記
ビットを受け取り、前記シンボル決定回路出力信号ビッ
トを半分のシンボルレートで所定の順序で供給するため
の出力接続を有するレートバッファとよりなることを特
徴とする請求項３４記載のディジタル信号受信器。 - 【請求項３７】 前記レートバッファはデインタリーバ
として動作して前記シンボル決定回路出力信号ビットを
半分のシンボルレートでエラー補正復号化器へのデータ
列毎の順序で供給することを特徴とする請求項３６項記
載のディジタル信号受信器。 - 【請求項３８】 前記シンボルクロッキング発振を計数
し、それにより行当たりのシンボル計数を発生し、前記
シンボル計数を前記シンボル計数のための所定のベース
計数値にリセットするために各々の前記分離された水平
同期パルスに応答する行当たりのシンボルカウンタと；
前記行当たりのシンボルカウンタがリセットされる毎に
計数し、それによりデータ行計数を発生し、前記データ
行計数を前記データ行計数のための所定のベース計数値
にリセットするために各々の前記分離された垂直同期パ
ルスに応答するデータ行カウンタと；前記データフレー
ムカウントモジュロ２が２つの値のうちの前記所定の一
つを有する時にのみ前記シボル決定回路の出力接続から
のビットにより個々の時間で書き込まれ、前記個々の時
間の間に前記データ行計数と行当たりのシンボル計数と
を一緒に書き込みアドレスとして受ける、前記レートバ
ッファに含まれた少なくとも一つのランダムアクセスメ
モリとを更に有することを特徴とする請求項３６記載の
ディジタル信号受信器。 - 【請求項３９】 前記ディジタル櫛形フィルタは、ハイ
パスディジタルフレーム櫛形フィルタが続くハイパスデ
ィジタルライン櫛形フィルタのカスケード接続を有する
ことを特徴とする請求項２５記載のディジタル信号受信
器。 - 【請求項４０】 前記ハイパスディジタルフレーム櫛形
フィルタは：前記ハイパスディジタルライン櫛形応答を
受ける前記ハイパスディジタルフレーム櫛形フィルタの
入力接続と；前記組み合わされた櫛形フィルタ応答を供
給する前記ハイパスディジタルフレーム櫛形フィルタの
出力接続と；前記複合ビデオ信号のフレーム走査の期間
に等しい時間間隔で前記ハイパスディジタルフレーム櫛
形フィルタの入力接続で受け取る前記ハイパスディジタ
ルライン櫛形フィルタからの応答を遅延させる一フレー
ムディジタル遅延線と；前記第１の一フレームディジタ
ル遅延線から遅延された応答を受ける第１の入力接続
と、前記ハイパスディジタルフレーム櫛形フィルタの入
力接続から実質的な遅延無しで接続された第２の入力接
続と、第１と第２の入力接続における信号に対する差分
応答を前記ディジタルフレーム櫛形フィルタの出力接続
に供給する出力接続とを有する第１のディジタル減算器
とよりなることを特徴とする請求項３９記載のディジタ
ル信号受信器。 - 【請求項４１】 前記ハイパスディジタルライン櫛形フ
ィルタは：前記直交位相ビデオ検出器のサンプルへの前
記ディジタル化された検出器応答を前記シンボルレート
で受ける前記ハイパスディジタルライン櫛形フィルタの
入力接続と；前記ハイパスディジタルフレーム櫛形フィ
ルタの入力接続への前記ハイパスディジタルライン櫛形
フィルタの出力接続と；前記複合ビデオ信号の水平走査
線の期間に等しい時間間隔で前記前記ハイパスディジタ
ルライン櫛形フィルタの入力接続で受け取る好ましくな
い検出器応答を伴う所望の検出器応答を遅延させる１−
Ｈディジタル遅延と；前記第１の１−Ｈディジタル遅延
線から遅延された応答を受ける第１の入力接続と、前記
ハイパスディジタルライン櫛形フィルタの入力接続から
実質的な遅延無しで接続された第２の入力接続と、第１
と第２の入力接続における信号に対する差分応答を前記
ハイパスディジタルライン櫛形フィルタの出力接続に供
給する出力接続とを有する第２のディジタル減算器とよ
りなることを特徴とする請求項４０記載のディジタル信
号受信器。 - 【請求項４２】 前記シンボル決定回路は：前記組み合
わされた櫛形フィルタ応答を受ける入力接続と修正され
た応答を供給する出力接続とを有する絶対値回路と；前
記絶対値回路の出力接続から前記修正された応答を受け
る入力接続とディジタル信号のビットを供給する出力接
続とを有し、各々のビットは前記修正された応答が第１
の閾値レベルを越える第１の状態及び前記修正された応
答が前記第１の閾値レベルを越えない第２の状態にある
閾値検出器とよりなることを特徴とする請求項４１記載
のディジタル信号受信器。 - 【請求項４３】 前記シンボル決定回路の出力接続から
供給される出力信号ビットはシンボルレートで供給さ
れ：前記同相ビデオ検出器により検出された複合ビデオ
信号から垂直同期パルスを分離する垂直同期分離器と；
行当たりのシンボルが中間行範囲内にない時に生じる分
離された垂直同期パルスを計数し、それによりデータフ
レーム計数を発生するデータフレームカウンタと；前記
シンボル決定回路の出力接続からビットを受け取るため
の入力接続を有し、前記データフレームカウントモジュ
ロ２が２つの値の内の所定の一つを有する時にのみ前記
ビットを受け取り、前記シンボル決定回路出力信号ビッ
トを半分のシンボルレートで所定の順序で供給するため
の出力接続を有するレートバッファとよりなることを特
徴とする請求項４１記載のディジタル信号受信器。 - 【請求項４４】 前記レートバッファはデインタリーバ
として動作して前記シンボル決定回路出力信号ビットを
半分のシンボルレートでエラー補正復号化器へのデータ
列毎の順序で供給することを特徴とする請求項４３項記
載のディジタル信号受信器。 - 【請求項４５】 前記シンボルクロッキング発振を計数
し、それにより行当たりのシンボル計数を発生し、前記
シンボル計数を前記シンボル計数のための所定のベース
計数値にリセットするために各々の前記分離された水平
同期パルスに応答する行当たりのシンボルカウンタと；
前記行当たりのシンボルカウンタがリセットされる毎に
計数し、それによりデータ行計数を発生し、前記データ
行計数を前記データ行計数のための所定のベース計数値
にリセットするために各々の前記分離された垂直同期パ
ルスに応答するデータ行カウンタと；前記データフレー
ムカウントモジュロ２が２つの値のうちの前記所定の一
つを有する時にのみ前記シボル決定回路の出力接続から
のビットにより個々の時間で書き込まれ、前記個々の時
間の間に前記データ行計数と行当たりのシンボル計数と
を一緒に書き込みアドレスとして受ける、前記レートバ
ッファに含まれた少なくとも一つのランダムアクセスメ
モリとを更に有することを特徴とする請求項４３記載の
ディジタル信号受信器。 - 【請求項４６】 前記ハイパスディジタルライン櫛形フ
ィルタは：前記直交位相ビデオ検出器のサンプルへの前
記ディジタル化された応答のサンプルを前記シンボルレ
ートで受ける前記ハイパスディジタルライン櫛形フィル
タの入力接続と；前記ハイパスディジタルフレーム櫛形
フィルタの入力接続への前記ハイパスディジタルライン
櫛形フィルタの出力接続と；前記複合ビデオ信号の水平
走査線の期間１−Ｈに等しい時間間隔で前記ハイパスデ
ィジタルライン櫛形フィルタの入力接続で受け取る好ま
しくない検出器応答を伴う所望の検出器応答を遅延させ
る第１の１−Ｈディジタル遅延線と；前記第１の１−Ｈ
ディジタル遅延線から遅延された応答を受ける第１の入
力接続と、前記ハイパスディジタルライン櫛形フィルタ
の入力接続から実質的な遅延無しで接続された第２の入
力接続と、第１と第２の入力接続における信号に対する
差分応答を供給する出力接続とを有する第２のディジタ
ル減算器と；期間１−Ｈに等しい時間間隔で前記第２の
ディジタル減算器の差分応答を遅延する第２の１−Ｈデ
ィジタル遅延線と；前記第２の１−Ｈディジタル遅延線
から遅延された応答を受け取る第１の入力接続と、前記
第２のディジタル減算器の出力接続から実質的な遅延無
しで接続された第２の入力接続と、第１と第２の入力接
続における信号に対する差分応答を前記ディジタルライ
ン櫛形フィルタの出力接続に供給する出力接続とを有す
る第３のディジタル減算器とよりなることを特徴とする
請求項４０記載のディジタル信号受信器。 - 【請求項４７】 前記シンボル決定回路は：前記組み合
わされた櫛形フィルタ応答を受ける入力接続と修正され
た応答を供給する出力接続とを有する絶対値回路と；前
記絶対値回路の出力接続から前記修正された応答を受け
取る入力接続とディジタル信号のビットを供給する出力
接続とを有し、各々のビットは前記修正された応答が第
１の閾値レベルを越えるが第１の閾値レベルよりは高い
第２の閾値レベルである第１の状態にあり、前記修正さ
れた応答が前記第１の閾値レベルを越えないか又は前記
第１及び前記第２の閾値レベルの両方を越えた第２の状
態にある２重閾値検出器とよりなることを特徴とする請
求項４６記載のディジタル信号受信器。 - 【請求項４８】 前記シンボル決定回路の出力接続から
供給される出力信号ビットはシンボルレートで供給さ
れ：前記同相ビデオ検出器により検出された複合ビデオ
信号から垂直同期パルスを分離する垂直同期分離器と；
行当たりのシンボルが中間行範囲内にない時に生じる分
離された垂直同期パルスを計数し、それによりデータフ
レーム計数を発生するデータフレームカウンタと；前記
シンボル決定回路の出力接続からビットを受け取るため
の入力接続を有し、前記データフレームカウントモジュ
ロ２が２つの値の内の所定の一つを有する時にのみ前記
ビットを受け取り、前記シンボル決定回路出力信号ビッ
トを半分のシンボルレートで所定の順序で供給するため
の出力接続を有するレートバッファとよりなることを特
徴とする請求項４６記載のディジタル信号受信器。 - 【請求項４９】 前記レートバッファはデインタリーバ
として動作して前記シンボル決定回路出力信号ビットを
半分のシンボルレートでエラー補正復号化器へのデータ
列毎の順序で供給することを特徴とする請求項４８項記
載のディジタル信号受信器。 - 【請求項５０】 前記シンボルクロッキング発振を計数
し、それにより行当たりのシンボル計数を発生し、前記
シンボル計数を前記シンボル計数のための所定のベース
計数値にリセットするために各々の前記分離された水平
同期パルスに応答する行当たりのシンボルカウンタと；
前記行当たりのシンボルカウンタがリセットされる毎に
計数し、それによりデータ行計数を発生し、前記データ
行計数を前記データ行計数のための所定のベース計数値
にリセットするために各々の前記分離された垂直同期パ
ルスに応答するデータ行カウンタと；前記データフレー
ムカウントモジュロ２が２つの値のうちの前記所定の一
つを有する時にのみ前記シボル決定回路の出力接続から
のビットにより個々の時間で書き込まれ、前記個々の時
間の間に前記データ行計数と行当たりのシンボル計数と
を一緒に書き込みアドレスとして受ける、前記レートバ
ッファに含まれた少なくとも一つのランダムアクセスメ
モリとを更に有することを特徴とする請求項４８記載の
ディジタル信号受信器。
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|---|---|---|---|
| US17958694A | 1994-01-05 | 1994-01-05 | |
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|---|---|
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