JP4500590B2

JP4500590B2 - 信号処理装置

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Description

本発明は、信号処理装置に関する。

従来、テレビジョン受像機やビデオテープレコーダ、デジタルビデオカメラなどにおけるアナログ映像信号入力部では、入力信号に直列に入れられたコンデンサとＡＤＣ（ＡｎａｌｏｇｔｏＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）の入力との間の信号電位を、抵抗と電流源を組み合わせた回路や、電流源で上下に引っ張る回路、電流源ではなく信号経路に入れたビデオアンプ部でレベルシフトする回路などでペデスタルレベルをクランプ制御しているものがある（例えば、特許文献１参照。）。

図５は、従来のデジタル映像信号処理システムにおけるクランプ回路例を示す図である。図５に示すように、デジタル映像信号処理システム等においては、入力アナログ映像信号のペデスタルレベルはＡＤＣ２０４の処理後にデジタル的に検出し、目標値との差分がゼロになるように上記電流源等をフィードバック制御することで、クランプ制御を行っている。

図５において、２０１は入力信号であり、アナログの映像信号である。例えば、ＮＴＳＣ方式やＰＡＬ方式などのテレビ信号方式に応じたコンポジット信号である。２０２は、終端抵抗であり、入力信号２０１が伝送される伝送線路とインピーダンスマッチングを図るものである。ここでは民生用の映像機器において一般的な７５Ωの伝送線路に合わせた７５Ωの終端抵抗である。

２０３は、カップリングコンデンサであり、接続される外部機器（不図示）と本回路のＡＤＣ２０４の入力端子との間においてＤＣ成分をカットし、ＡＣカップリングするものである。２０４は、ＡＤＣであり、入力信号２０１のアナログ信号をデジタル信号に変換する回路である。２０５は、デジタルフィルタ部であり、例えばローパスフィルタまたは、ＮＯＴＣＨフィルタ等であり、入力信号２０１のコンポジット信号からサブキャリア信号を除去し、ＳＹＮＣ付きの輝度信号成分を分離する。

２０６は、同期信号（ＳＹＮＣ）検出分離部であり、デジタルフィルタ部２０５で分離したＳＹＮＣ付きの輝度信号成分から、コンポジットＳＹＮＣ信号を分離する回路である。２０７は、ペデスタルレベル検出部であり、同期信号検出分離部２０６で分離されたコンポジットＳＹＮＣ信号を基準として、ペデスタル部分のデジタルレベル（信号レベル）を検出する。

２０８は、エラー検出フィードバック制御部であり、任意に設定したペデスタルレベルの目標値と、ペデスタルレベル検出部２０７で検出した入力信号２０１の信号レベルをＡＤＣ２０４でＡＤ変換したデジタル値を比較して、差分値（エラー）を出力し、その差分値に応じて、電流源１・２１０と電流源２・２１１に対して差分値（エラー）がなくなるような制御信号を出力することで、フィードバック制御を行う。

２０９は、クランプタイミング制御部であり、同期信号検出分離部２０６で分離したコンポジットＳＹＮＣ信号を基準タイミングとして、エラー検出フィードバック制御部２０８からの制御信号の出力タイミングを制御する。例えば、映像信号におけるバックポーチ部分のみでクランプ制御を行うことで映像信号への影響を回避する方法などがある。

電流源１・２１０は、コンデンサ２０３とＡＤＣ２０４を接続する接続線と、電源電圧との間に設けられ、エラー検出フィードバック制御部２０８の出力値が１の時ＯＮとなり、コンデンサ２０３をチャージして、ペデスタルレベルを持ち上げる。電流源２・２１１は、コンデンサ２０３とＡＤＣ２０４を接続する接続線と、グランドとの間に設けられ、エラー検出フィードバック制御部２０８の出力値が０の時ＯＮとなり、コンデンサ２０３をディスチャージして、ペデスタルレベルを引っ張り下げる。

尚、電流源１・２１０の代わりに抵抗を入れて、電流源２・２１１だけで制御するようなシステムも見られる。また、電流源２・２１１の代わりに抵抗を入れて、電流源１・２１０だけで制御するようなシステムも考えられる。

２１２は、デジタル映像信号であり、入力信号２０１が電流源１・２１０または電流源２・２１１によりクランプ制御された後に、ＡＤＣ２０４によりデジタル信号に変えられ、デジタルフィルタ２０５によりフィルタ処理されたデジタル信号である。図５において、ＡＤＣ２０４、デジタルフィルタ２０５、同期信号検出分離部２０６、ペデスタルレベル検出部２０７、エラー検出フィードバック制御部２０８及びクランプタイミング制御部２０９は、集積回路２Ａ内に集積された回路である。

他の回路例としては上記のような回路構成や、電流源１・２１０および電流源２・２１１の代わりに、コンデンサ２０３の後の信号経路にビデオアンプを入れて信号レベルをシフトする回路なども考えられる。このように、ビデオアンプを用いる例では、例えばビデオアンプの正入力側にアナログ入力信号を入れ、負入力側にエラー検出フィードバック制御部２０８からの制御信号を入れることで、クランプ制御を実現している。

特開平７−１３５５７９号公報

しかしながら、従来のクランプ回路のように電流源やビデオアンプを利用することなく、アナログ映像信号のペデスタルレベルをクランプ制御できる、より簡素な構成のクランプ回路が望まれていた。

本発明は、上述した事情を考慮してなされたもので、従来のクランプ回路のように電流源やビデオアンプを利用することなく、アナログ映像信号のペデスタルレベルをクランプ制御可能にすることを目的とする。

この発明は、上述した課題を解決すべくなされたもので、本発明の信号処理装置は、水平同期信号が含まれるブランキング期間とコンポジット信号が含まれる映像期間とを有するアナログ映像信号をデジタル映像信号に変換するＡＤコンバータと、前記ＡＤコンバータから出力されたデジタル映像信号中の水平同期信号を検出する同期信号検出手段と、前記同期信号検出手段の出力に応じて前記デジタル映像信号のペデスタルレベルを検出するレベル検出手段と、前記レベル検出手段が検出した前記ペデスタルレベルと目標値との差分値を出力する差分出力手段と、前記差分出力手段の出力に対してシグマデルタ変調処理を行う変調手段と、前記変調手段からの変調後の信号の出力タイミングを制御するタイミング制御手段と、前記変調手段からの出力信号に応じて前記ＡＤコンバータに入力されるアナログ映像信号に対してクランプ処理を行い、前記クランプ処理されたアナログ映像信号を前記ＡＤコンバータに出力するクランプ手段と、を備え、前記タイミング制御手段は、前記クランプ手段が前記アナログ映像信号における映像期間においてクランプ処理を行うように、前記変調手段からの変調後の信号の出力タイミングを制御する。

本発明によれば、従来のクランプ回路のように電流源やビデオアンプを利用することなく、アナログ映像信号のペデスタルレベルをクランプ制御可能にすることができる。

以下、図面を用いて本発明の実施形態について説明する。
［第１の実施形態］
まず、本発明の第１の実施形態における映像信号のクランプ回路について説明する。図１は、本発明の第１の実施形態における映像信号のクランプ回路を含む映像信号処理システム（又は映像処理装置）の概略構成を示すブロック図である。尚、本実施形態における説明に対応する請求項は１つとは限らない。また、この説明をもってそれぞれの請求項の構成要素を制限するものではない。

図１に示すように、ＡＤ変換処理及びデジタル処理を行う回路は、集積回路（ＡＳＩＣ）として構成している。図１において、１０１は、入力信号であり、アナログの映像信号である。具体的には、入力信号１０１は、ＮＴＳＣ方式のコンポジット映像信号とする。尚、入力信号１０１は、ＮＴＳＣ方式のコンポジット映像信号に限定されるものではなく、輝度信号（Ｙ）や、ＰＡＬ方式の映像信号等であってもよい。

１０２は終端抵抗であり、入力信号１０１を伝送する伝送線路とグランドの間に接続され、伝送線路とのインピーダンスマッチングを図るものである。ここでは民生用の映像機器において一般的な７５Ωの伝送線路に合わせた７５Ωの終端抵抗である。

１０３は、カップリングコンデンサであり、映像信号（入力信号１０１）の伝送線路と後述するＡＤＣ１０４の入力端子間に接続されている。カップリングコンデンサ１０３は、映像信号を外部機器（不図示）から伝送線路に供給される入力信号１０１のＤＣ成分をカットした信号をＡＤＣ１０４の入力端子へ入力する。すなわち、カップリングコンデンサ１０３は、入力信号１０１をＡＣカップリングするためのコンデンサである。

１０４は、ＡＤＣ（ＡｎａｌｏｇｔｏＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）であり、アナログ信号であるＡＣカップリング後の入力信号１０１をデジタル信号に変換する。ここでは、ＡＤＣ１０４は、例えばサンプリングレート２７ＭＳＰＳ（ＭｅｇａＳａｍｐｌｅｓｐｅｒＳｅｃｏｎｄ）、出力８ｂｉｔであるとする。

１０５は、デジタルフィルタ部であり、ＡＤＣ１０４が出力するデジタル化された映像信号（コンポジット信号）からサブキャリア信号を除去し、ＳＹＮＣ付きの輝度信号成分を分離して、デジタル映像信号１１３として出力する。具体的には、デジタルフィルタ部１０５は、例えばローパスフィルタまたは、ＮＯＴＣＨフィルタ等である。

１０６は、同期信号（ＳＹＮＣ）検出分離部（同期信号分離手段）であり、デジタルフィルタ部１０５で分離したＳＹＮＣ付きの輝度信号成分から、コンポジットＳＹＮＣ信号を分離する。１０７は、ペデスタルレベル検出部（レベル検出手段）であり、同期信号検出分離部１０６で分離されたコンポジットＳＹＮＣ信号を基準として、ペデスタル部分のデジタルレベル（信号レベル）を検出する。

１０８は、エラー検出フィードバック制御部（差分出力手段）であり、任意に設定したペデスタルレベルの目標値と、ペデスタルレベル検出部１０７で検出した信号レベルを比較して、差分値（エラー値）を後述するシグマデルタ変調部（変調手段）１０９へ出力する。

ここで、本実施形態における映像信号例（ＮＴＳＣ）について説明する。図２は、本実施形態における映像信号例（ＮＴＳＣ）を示す図である。図２に示す映像信号は、テレビ信号における１水平ライン（１Ｈ）分の信号であり、左側にアナログ映像信号におけるアナログ信号レベル（−４０〜１００ＩＲＥ）を示し、右側にＡＤ変換後の映像信号におけるデジタル値の信号レベル（０〜２５５）を示す。また、図２の左側の−４０ＩＲＥ〜１００ＩＲＥは、ＮＴＳＣフォーマットに従った入力信号１０１のアナログ入力レンジを示している。

図２に示すように、本実施形態では、ペデスタルレベル（バックポーチ３０３の信号レベル）が０ＩＲＥであり、コンポジットＳＹＮＣチップ３０２の信号レベルは−４０ＩＲＥであり、映像信号波形３０１の映像信号部分は白色の輝度１００％レベルである。すなわち、説明を簡略化するために、図２の映像信号波形３０１は、白色の輝度１００％の信号であるので、コンポジット信号ではあるが映像信号部分（期間３０６から期間３０５を除いた期間）にはクロマ信号はのっていない。

一方、アナログ入力レベルに対応して、図２の右側に示す０〜２５５までの値が、ＡＤＣ１０４の出力レンジ（８ｂｉｔ）に対応している。ここでは、理想的なペデスタルクランプが行われた際のデジタル値例を示している。即ち、ここでのペデスタルレベルのデジタル値としての目標値は、０ＩＲＥに対応した７５である。映像信号波形３０１は、入力信号１０１の波形例を示すものである。コンポジットＳＹＮＣチップ３０２は、水平同期信号を示す。３０４は、カラーバースト信号を示し、ＮＴＳＣの場合例えば３．５７９５４５ＭＨｚの周波数を有する。また、期間３０５は、水平ブランキング期間（水平帰線期間）を表し、ＮＴＳＣの場合例えば１０．９±０．２μＳである。期間３０６は、１水平ラインの期間を表し、ＮＴＳＣの場合例えば６３．５５５μＳである。

ここで、図１の説明に戻る。１０９は、ＳＤＭ（ＳｉｇｍａＤｅｌｔａＭｏｄｕｌａｔｉｏｎ）部であり、エラー検出フィードバック制御部１０８からのペデスタルレベルの差分値を受けて、入力映像信号の帯域よりも十分に高い動作周波数である５４ＭＨｚでシグマデルタ変調（デルタシグマ変調ともいう）を行う。尚、本実施形態ではＳＤＭ部と称したが、“Ｓｉｇｍａ”と“Ｄｅｌｔａ”の順が逆になる呼び方もあるので、ＤＳＭ部と称してもよい。また、本実施形態では、ＳＤＭ部１０９がシグマデルタ変調処理後に出力する信号は１ｂｉｔの信号（変調後信号）である。無論、精度を上げるためにＳＤＭ１０９の出力を多ビットにして、ＳＤＭ１０９の後段に設けているＬＰＦ部をＤＡＣ（ＤｉｇｉｔａｌｔｏＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）で置き換えても構わない。

１１０は、クランプタイミング制御部であり、同期信号検出分離部１０６で分離したコンポジットＳＹＮＣ信号を基準タイミングとして、ＳＤＭ部１０９の出力タイミングを制御する。一般的な例としてペデスタルクランプでは、映像として見えない水平ブランキング期間３０５に含まれるバックポーチ３０３の部分でクランプをかける方法がよく行われており、本実施形態でもその方法を適用する。これにより、ＳＤＭ１０９は、クランプタイミング制御部１１０からのタイミング信号に応じてクランプ処理を行う。

１１１は、抵抗であり、ＳＤＭ部１０９の出力端子と、カップリングコンデンサ１０３とＡＤＣ１０４の相互接続点の間に接続される。１１２は、コンデンサであり、一方の端子はグランドに接続され、他方の端子は、抵抗１１０を介してＳＤＭ部１０９と接続される。このコンデンサ１１２と、抵抗１１１の組み合わせにより、ローパスフィルタを形成している。このローパスフィルタにより、ペデスタルレベルのエラー値が少なくなるようにフィードバック制御された信号として、ＳＤＭ部１０９でシグマデルタ変調された変調後信号を平滑化して（映像に影響のある高周波成分を落として）クランプ制御信号を生成し、このクランプ制御信号を用いてカップリングコンデンサ１０３によりＤＣ成分削除後の入力信号１０１に対してクランプ制御する。

以上に示したように、デジタル映像信号１１３は、入力信号１０１がカップリングコンデンサ１０３によりＤＣ成分削除され、ペデスタルクランプされた後に、ＡＤＣ１０４によりデジタル信号に変えられ、デジタルフィルタ１０５を経た信号である。

集積回路１Ａは、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）であり、上述したＡＤＣ１０４、デジタルフィルタ１０５、同期信号検出分離部１０６、ペデスタルレベル検出部１０７、エラー検出フィードバック制御部１０８、ＳＤＭ部１０９、及びクランプタイミング制御部１１０が集積されている。例えば集積回路１ＡはＣＭＯＳプロセスのみで作られている半導体回路である。

また、ここでの使用動作クロックは、一般的な手法として、発振器（不図示）を１３．５ＭＨｚの源発信として、クロック発生供給部（不図示）内のＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）で逓倍（ここでは２および４逓倍）することで、２７ＭＨｚ（＝１３．５ＭＨｚ×２）および５４ＭＨｚ（＝１３．５ＭＨｚ×４）の動作クロックを作る。また、別な周波数としては、発振器の周波数を入力映像信号の映像フォーマット（ＮＴＳＣやＰＡＬなど）のサブキャリア周波数として、そのサブキャリア周波数同様にＰＬＬで逓倍しても良い。これらの周波数を用いることで、システムとしての構成が容易になる。

以上、実施例１の図１のペデスタルクランプ手法において、従来例の図５の場合と大きく異なるのは、カップリングコンデンサ１０３／２０３後の映像信号レベルを制御する、クランプ制御信号の生成方法である。

ここで、図５に示した従来例と本実施形態のクランプ回路を比較してみる。図５の従来例においては、集積回路２Ａに外付けした電流源（または、ビデオアンプ等）によりペデスタルレベルの制御を行っていたが、本実施形態では、ペデスタルレベルの制御をシグマデルタ変調とローパスフィルタを組み合わせて行っている。ここで、シグマデルタ変調＋ローパスフィルタは、シグマデルタ変調方式ＤＡＣと見ることもできる。これにより、従来は集積回路２Ａの外付け部品としてトランジスタなどの電流源やビデオアンプなどが必要だったが、本実施形態では集積回路１Ａに取り込みが容易な小規模のＳＤＭ部１０９を内蔵することで、外付けの部品としてはＲ（抵抗１１１）とＣ（コンデンサ１１２）で構成されるローパスフィルタのみでよい。これにより、従来に比べてシステムとしての部品点数を削減し、実装面積の低減と低コスト化を実現することができる。

また、ＲとＣのローパスフィルタの定数を変えることにより、故意に、ＳＤＭ部１０９の高周波成分を入力映像信号に重畳することで、システム構成によっては起こりうる特定入力映像における出力映像に対するビート問題などを解決することができる。これは、ＳＤＭ部１０９のランダムノイズ特性を利用して、擬似的なディザ処理を行うことで解決可能となる。

［第２の実施形態］
次に、本発明の第２の実施形態における映像信号のクランプ回路について説明する。図３は、本発明の第２の実施形態における映像信号のクランプ回路を含む映像信号処理システム（又は映像処理装置）の概略構成を示すブロック図である。尚、本実施形態における説明に対応する請求項は１つとは限らない。また、この説明をもってそれぞれの請求項の構成要素を制限するものではない。

図３に示す第２の実施形態の符号４０１〜４０９、４１１及び４１２が付与されたものは、図１に示した第１の実施形態の符号１０１〜１０９、１１１及び１１２が付与されたものと同等のものであり、説明を省略する。また、第２の実施形態の回路構成において、第１の実施形態の回路構成と大きく異なる部分は、図１に示すクランプタイミング制御部１１０を省いた点と、フィードフォワード（ＦｅｅｄＦｏｒｗａｒｄ）制御部４１３をデジタルフィルタ４０５の後段に設けた点である。これにより、第２の実施形態におけるクランプ回路は、１水平ライン中でクランプタイミングを制御することなく映像信号全域でクランプ制御を行う。また、フィードバックループによるクランプ制御で抑え切れなかったペデスタルレベルの変動を、フィードフォワード制御部４１３のデジタル的なフィードフォワード制御により補完する。

フィードフォワード制御部４１３は、ペデスタルクランプ処理のフィードバック制御において、エラー検出フィードバック制御部４０８でのペデスタルレベル目標値と実際の入力デジタル値の差分値（エラー値）が残ってしまった場合に、デジタル的なフィードフォワードにより制御して、ペデスタルレベルを目標値に近づける処理を行い、デジタル映像信号４１４を出力する。

すなわち、デジタル映像信号４１４は、入力信号４０１をペデスタルクランプして、ＡＤＣ４０４によりデジタル信号に変換して、デジタルフィルタ４０５と、フィードフォワード制御部４１４を経た信号である。集積回路４Ａは、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）であり、図３に示すＡＤＣ４０４、デジタルフィルタ４０５、同期信号検出分離部４０６、ペデスタルレベル検出部４０７、エラー検出フィードバック制御部４０８、ＳＤＭ部４０９、及びフィードフォワード制御部４１３が集積されている。例えば集積回路４ＡはＣＭＯＳプロセスで作られている半導体回路である。

以上に説明したように、第２の実施形態におけるクランプ回路は、ペデスタルレベルの制御をシグマデルタ変調とローパスフィルタを組み合わせて行うことで、図５に示した従来の集積回路２Ａのようにトランジスタによる電流源やビデオアンプなどを外付けする必要がない。すなわち、図３に示したように、集積回路４Ａに取り込みが容易な小規模なＳＤＭ部４０９を内蔵し、Ｒ（抵抗４１１）とＣ（コンデンサ４１２）で構成されるローパスフィルタを外付けするのみの構成でクランプ処理できる。これにより、従来と比べてシステムとしての部品点数を削減し、実装面積の低減と低コスト化を実現することができる。

加えて、第２の実施形態におけるクランプ回路は、映像信号の限られた期間内でクランプするタイミングを制御しなくても、シグマデルタ変調の変調特性から、映像信号の周波数帯に影響するノイズやビートなどをもたらさずに、映像信号全域でクランプ制御が行えるようになる。これにより、ＡＤＣ４０４へのリーク電流が大きい場合などでも、映像信号に影響することなく、十分な応答性能を持ったペデスタルクランプ制御が可能となる。

更に、第２の実施形態においては、フィードバックによるペデスタルクランプの制御と合わせて、フィードバック制御では抑え切れなかったペデスタルレベルの変動を、デジタル的なフィードフォワード制御により補完する機構を併せ持ち、ペデスタルクランプ制御への対応力を向上させている。

［第３の実施形態］
次に、本発明の第３の実施形態における映像信号のクランプ回路について説明する。図４は、本発明の第３の実施形態における映像信号のクランプ回路を含む映像信号処理システム（又は映像処理装置）の概略構成を示すブロック図である。尚、本実施形態における説明に対応する請求項は１つとは限らない。また、この説明をもってそれぞれの請求項の構成要素を制限するものではない。

図４に示す第３の実施形態の符号５０１〜５１２が付与されたものは、図１に示した第１の実施形態の符号１０１〜１１２が付与されたものと同等のものであり、説明を省略する。また、図４に示すフィードフォワード制御部５１３は、図３に示したフィードフォワード制御部４１３と同等である。すなわち、第３の実施形態の回路構成において、第１の実施形態及び第２の実施形態における回路構成と大きく異なる部分は、システム制御部（設定制御手段）５１５を備える点である。システム制御部５１５は、エラー検出フィードバック制御部５０８、クランプタイミング制御部５１０、及びフィードフォワード制御部５１３を制御することで、クランプタイミングを含め、エラー検出フィードバック制御量やフィードフォワード制御量を可変制御する。

システム制御部５１５は、クランプタイミング制御部５１０でのクランプタイミングまたは、エラー検出フィードバック制御部５０８でのエラー検出フィードバック制御量または、フィードフォワード制御部１１３でのフィードフォワード制御量を可変制御する。集積回路５Ａは、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）であり、図４に示すＡＤＣ５０４、デジタルフィルタ５０５、同期信号検出分離部５０６、ペデスタルレベル検出部５０７、エラー検出フィードバック制御部５０８、ＳＤＭ部５０９、フィードフォワード制御部５１３、及びシステム制御部５１５が集積されている。例えば集積回路５ＡはＣＭＯＳプロセスで作られている半導体回路である。

以上に示した構成により、第３の実施形態におけるクランプ回路は、ペデスタルレベルの制御をシグマデルタ変調とローパスフィルタを組み合わせて行うことで、図５に示した従来の集積回路２Ａのようにトランジスタによる電流源やビデオアンプなどを外付けする必要がない。すなわち、図４に示したように、集積回路５Ａに取り込みが容易な小規模なＳＤＭ部５０９を内蔵し、Ｒ（抵抗５１１）とＣ（コンデンサ５１２）で構成されるローパスフィルタを外付けするのみの構成でクランプ処理できる。これにより、従来と比べてシステムとしての部品点数を削減し、実装面積の低減と低コスト化を実現している。

更に、第３の実施形態においては、システム制御部５１５による可変制御手段を加えることで、例えばブランキング期間のみのクランプ制御や、映像部分も含めてのクランプ制御、または入力映像信号の輝度レベルなどによりアクティブにクランプ制御量を変えるなど、より幅広いペデスタルクランプ手法を実現可能としている。同様に、システム制御部５１５により、ＳＤＭ部５０９とローパスフィルタによるフィードバック制御量（フィードバックゲイン）や、デジタルフィードフォワード制御量（フィードフォワードゲイン）をも可変制御可能とすることで、ペデスタルクランプ制御への対応力を向上させている。

以上説明したように、従来のペデスタルクランプ制御においては、図５に示すように集積回路２Ａの外付け部品としてトランジスタなどの電流源やビデオアンプなどが必要だったが、上述した第１〜第３の実施形態のクランプ回路では、ビデオ帯域を主として扱う回路において、集積回路に小規模なＳＤＭ部を内蔵することで、外付けの部品はＲ（抵抗）とＣ（コンデンサ）から構成されるローパスフィルタ等（シグマデルタ方式のＤＡＣ）でよい。これにより、従来と比べてシステムとしての部品点数を削減し、実装面積の低減と低コスト化を実現している。

加えて、上述した実施形態のクランプ回路によれば、システム構成により、以下に示す１〜４の効果を得られる。
１．ローパスフィルタの特性を変えることにより、わざと、シグマデルタ変調の高周波成分を入力映像信号に重畳し、システム構成によっては起こりうる特定入力映像における出力映像に対するビート問題などを、ＳＤＭ部のランダムノイズ特性を利用して、擬似的なディザ処理を行うことで解決可能となるなどの明確な効果がある。これは、第１〜第３の実施形態に共通の効果である。

２．フィードバックによるペデスタルクランプの制御と合わせて、フィードバック制御では抑え切れなかったペデスタルレベルの変動を、デジタル的なフィードフォワード制御により補完する機構を併せ持ち、ペデスタルクランプ制御への対応力を向上させる。これは、第２〜第３の実施形態に共通の効果である。

３．映像信号の限られた期間内でクランプするタイミングを制御しなくても、シグマデルタ変調の変調特性から、映像信号の周波数帯に影響するノイズやビートなどをもたらさずに、映像信号全域でクランプ制御が行えるようになる。これにより、ＡＤＣへのリーク電流が大きい場合などでも、映像信号に影響することなく、十分な応答性能を持ったペデスタルクランプが可能となる。これは、第２〜第３の実施形態に共通の効果である。

４．３とは逆にシステム制御部による可変制御手段を加えることで、例えばブランキング期間のみのクランプ制御や、映像部分も含めてのクランプ制御、または入力映像信号の輝度レベルなどによりアクティブにクランプ制御量を変えるなど、より幅広いペデスタルクランプ手法を実現可能としている。同様に、システム制御部により、ＳＤＭ部とローパスフィルタによるフィードバック制御量（フィードバックゲイン）や、デジタルフィードフォワード制御量（フィードフォワードゲイン）をも可変制御可能とすることで、ペデスタルクランプ制御への対応力を向上させている。これは、第３の実施形態の効果である。

尚、上述した実施形態におけるクランプ回路のシステムコントローラ１０７における各ブロックの処理機能を実現する為のプログラムをメモリより読み出して中央処理装置（ＣＰＵ）が実行することによりその機能を実現させてもよいし、各処理の全部または一部の機能を専用のハードウェアにより実現してもよい。

また、上述したメモリは、光磁気ディスク装置、フラッシュメモリ等の不揮発性のメモリや、ＣＤ−ＲＯＭ等の読み出しのみが可能な記録媒体、ＲＡＭ以外の揮発性のメモリ、あるいはこれらの組み合わせによるコンピュータ読み取り、書き込み可能な記録媒体より構成されてもよい。

また、上述したクランプ回路のシステムコントローラ１０７において各種処理を行う機能を実現する為のプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各処理を行っても良い。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。

また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。

また、上記プログラムは、前述した機能の一部を実現する為のものであっても良い。さらに、前述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。

また、上記のプログラムを記録したコンピュータ読み取り可能な記録媒体等のプログラムプロダクトも本発明の実施形態として適用することができる。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

本発明の第１の実施形態における映像信号のクランプ回路を含む映像信号処理システム（又は映像処理装置）の概略構成を示すブロック図である。本実施形態における映像信号例（ＮＴＳＣ）を示す図である。本発明の第２の実施形態における映像信号のクランプ回路を含む映像信号処理システムの概略構成を示すブロック図である。本発明の第３の実施形態における映像信号のクランプ回路を含む映像信号処理システムの概略構成を示すブロック図である。従来のデジタル映像信号処理システムにおけるクランプ回路例を示す図である。

符号の説明

１０１、４０１、５０１入力信号
１０２、４０２、５０２終端抵抗
１０３、４０３、５０３カップリングコンデンサ
１０４、４０４、５０４ＡＤＣ
１０５、４０５、５０５デジタルフィルタ部
１０６、４０６、５０６同期信号検出分離部
１０７、４０７、５０７ペデスタルレベル検出部
１０８、４０８、５０８エラー検出フィードバック制御部
１０９、４０９、５０９ＳＤＭ（シグマデルタ変調）部
１１０、５１０クランプタイミング制御部
１１１、４１１、５１１抵抗
１１２、４１２、５１２コンデンサ
４１３、５１３フィードフォワード制御部
１１３、４１４、５１４デジタル映像信号
５１５システム制御部

Claims

水平同期信号が含まれるブランキング期間とコンポジット信号が含まれる映像期間とを有するアナログ映像信号をデジタル映像信号に変換するＡＤコンバータと、
前記ＡＤコンバータから出力されたデジタル映像信号中の水平同期信号を検出する同期信号検出手段と、
前記同期信号検出手段の出力に応じて前記デジタル映像信号のペデスタルレベルを検出するレベル検出手段と、
前記レベル検出手段が検出した前記ペデスタルレベルと目標値との差分値を出力する差分出力手段と、
前記差分出力手段の出力に対してシグマデルタ変調処理を行う変調手段と、
前記変調手段からの変調後の信号の出力タイミングを制御するタイミング制御手段と、
前記変調手段からの出力信号に応じて前記ＡＤコンバータに入力されるアナログ映像信号に対してクランプ処理を行い、前記クランプ処理されたアナログ映像信号を前記ＡＤコンバータに出力するクランプ手段と、
を備え、
前記タイミング制御手段は、前記クランプ手段が前記アナログ映像信号における映像期間においてクランプ処理を行うように、前記変調手段からの変調後の信号の出力タイミングを制御する信号処理装置。
前記クランプ手段は、前記変調手段の出力を平滑化するローパスフィルタを含み、前記ローパスフィルタの出力に応じてクランプ処理を行う請求項１に記載の信号処理装置。
前記変調手段の動作周波数が前記アナログ映像信号におけるカラーサブキャリア信号周波数のｎ倍（ｎは整数）である請求項１又は２に記載の信号処理装置。
前記差分出力手段の出力に基づいて前記ＡＤコンバータから出力されたデジタル映像信号に対してペデスタルレベルのフィードフォワード制御を行うフィードフォワード制御手段を更に備える請求項１乃至３の何れか１項に記載の信号処理装置。
前記ＡＤコンバータ、前記同期信号検出手段、前記レベル検出手段、前記差分出力手段、及び前記変調手段は、同じ集積回路上に構成されている請求項１に記載の信号処理装置。