JP2837104B2 - ディジタル情報を伝送する装置及びディジタル信号受信器 - Google Patents
ディジタル情報を伝送する装置及びディジタル信号受信器Info
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Description
【０００１】
【産業上の利用分野】本発明はアナログテレビジョン信
号中に埋め込まれたディジタル信号を再生する受信器に
関する。
号中に埋め込まれたディジタル信号を再生する受信器に
関する。
【０００２】
【従来の技術】ディジタル情報を符号化する比較的小さ
な（例えば、３〜５ＩＲＥ）信号は、ディジタル信号フ
ォーマット上に適当な制限が認められる場合、それらの
複合映像信号から生成されるテレビジョン画像中に容易
にはっきり表れることなしに複合映像信号と一緒に混合
され得る。これを行う代表的なシステムは、1993年10月
26日に出願された“直交位相映像搬送波上のディジタル
信号を有するＮＴＳＣＴＶ信号を処理する装置”という
名称の米国特許出願番号Ｎo.08/141 070中でジャン・ヤ
ンによって記述されており、本明細書で参考として挙げ
る。ヤンは、映像搬送波と同一周波数でありその上直交
位相にある抑圧された搬送波のバイナリー・フェイズ・
シフト・キード（ＢＰＳＫ）変調を述べている。ヤン
は、櫛形フィルタリングの手段をとらずに色信号（クロ
マ）を輝度信号（ルマ）から分離するＴＶ受信器におい
て、クロマへのクロストークを避けるようにＢＰＳＫ信
号の占有帯域幅はおよそ２ＭＨｚとされると主張してい
る。ヤンは、複合映像信号において連続した水平走査線
に沿った対応する点におけるその相関性を増加させるた
めのパーシャルレスポンスフィルタを通じて伝送される
べきデータを通過させるために送信されることの選択を
示しており、これは複合映像信号の輝度成分からＰＳＫ
サブ搬送波を分離するためのディジタル信号受信器にお
いてライン櫛形フィルタリングを使用するための基礎を
与えている。ヤンはまた、ＮＴＳＣテレビジョン信号の
連続するフレームの連続対中の反位相におけるＢＰＳＫ
のフレームを繰り返すことを主張している。フレームの
対中でのこのようなデータの繰り返しは、ＮＴＳＣテレ
ビジョン信号から検出される複合映像信号を伴うＢＰＳ
Ｋをして、スクリーン上で見るための複合映像信号から
生成される映像においてよりはっきりと見えなくさせ
る。フレームの対中でのこのようなデータの繰り返しは
また、連続したテレビジョン映像の静的な成分を描写す
る複合映像信号の輝度成分からＢＰＳＫを分離するため
のディジタル信号受信器においてフレーム櫛形フィルタ
リングを使用するための基礎を与える。
な（例えば、３〜５ＩＲＥ）信号は、ディジタル信号フ
ォーマット上に適当な制限が認められる場合、それらの
複合映像信号から生成されるテレビジョン画像中に容易
にはっきり表れることなしに複合映像信号と一緒に混合
され得る。これを行う代表的なシステムは、1993年10月
26日に出願された“直交位相映像搬送波上のディジタル
信号を有するＮＴＳＣＴＶ信号を処理する装置”という
名称の米国特許出願番号Ｎo.08/141 070中でジャン・ヤ
ンによって記述されており、本明細書で参考として挙げ
る。ヤンは、映像搬送波と同一周波数でありその上直交
位相にある抑圧された搬送波のバイナリー・フェイズ・
シフト・キード（ＢＰＳＫ）変調を述べている。ヤン
は、櫛形フィルタリングの手段をとらずに色信号（クロ
マ）を輝度信号（ルマ）から分離するＴＶ受信器におい
て、クロマへのクロストークを避けるようにＢＰＳＫ信
号の占有帯域幅はおよそ２ＭＨｚとされると主張してい
る。ヤンは、複合映像信号において連続した水平走査線
に沿った対応する点におけるその相関性を増加させるた
めのパーシャルレスポンスフィルタを通じて伝送される
べきデータを通過させるために送信されることの選択を
示しており、これは複合映像信号の輝度成分からＰＳＫ
サブ搬送波を分離するためのディジタル信号受信器にお
いてライン櫛形フィルタリングを使用するための基礎を
与えている。ヤンはまた、ＮＴＳＣテレビジョン信号の
連続するフレームの連続対中の反位相におけるＢＰＳＫ
のフレームを繰り返すことを主張している。フレームの
対中でのこのようなデータの繰り返しは、ＮＴＳＣテレ
ビジョン信号から検出される複合映像信号を伴うＢＰＳ
Ｋをして、スクリーン上で見るための複合映像信号から
生成される映像においてよりはっきりと見えなくさせ
る。フレームの対中でのこのようなデータの繰り返しは
また、連続したテレビジョン映像の静的な成分を描写す
る複合映像信号の輝度成分からＢＰＳＫを分離するため
のディジタル信号受信器においてフレーム櫛形フィルタ
リングを使用するための基礎を与える。
【０００３】ヤンのシステム用の受信器はまた、1993年
10月26日に出願された“ＴＶ信号中のディジタル信号の
ためのオーバーサンプリングアナログ−ディジタル変換
を備えた受信器”なる名称の米国特許出願番号Ｎo.08/1
41 071中でトーマス・ヴィンセント・ボルジャーによっ
て記述されており、本明細書に参考として挙げる。これ
らの受信器は、オーバーサンプリング・アナログ−ディ
ジタル変換器を用いる直交位相映像検出器の応答をディ
ジタル化する。ディジタル化された直交位相映像検出器
の応答は、残りの複合映像信号を抑圧するために、ディ
ジタルフレーム櫛形及びディジタルライン櫛形フィルタ
リングを受ける。この櫛形フィルタリング応答は、ＢＰ
ＳＫによって送信されたビット・シリアル・ディジタル
・データを再生するためにマルチ・レベル決定回路に供
給され、このビット・シリアル・ディジタル・データ
は、その中に含まれているフォワードエラー訂正符号を
用いてデータ中のディジタル情報を訂正するデコーダに
供給される。Ｊ．ヤンとＴ．Ｖ．ボルジャーによって彼
らの特許出願中で記述されているこれらの発明は、この
中に記述されている発明のように、職務の見地の範囲で
なされた発明を譲渡するように予め存在する雇用合意に
応じて三星電子株式会社に譲渡されている。
10月26日に出願された“ＴＶ信号中のディジタル信号の
ためのオーバーサンプリングアナログ−ディジタル変換
を備えた受信器”なる名称の米国特許出願番号Ｎo.08/1
41 071中でトーマス・ヴィンセント・ボルジャーによっ
て記述されており、本明細書に参考として挙げる。これ
らの受信器は、オーバーサンプリング・アナログ−ディ
ジタル変換器を用いる直交位相映像検出器の応答をディ
ジタル化する。ディジタル化された直交位相映像検出器
の応答は、残りの複合映像信号を抑圧するために、ディ
ジタルフレーム櫛形及びディジタルライン櫛形フィルタ
リングを受ける。この櫛形フィルタリング応答は、ＢＰ
ＳＫによって送信されたビット・シリアル・ディジタル
・データを再生するためにマルチ・レベル決定回路に供
給され、このビット・シリアル・ディジタル・データ
は、その中に含まれているフォワードエラー訂正符号を
用いてデータ中のディジタル情報を訂正するデコーダに
供給される。Ｊ．ヤンとＴ．Ｖ．ボルジャーによって彼
らの特許出願中で記述されているこれらの発明は、この
中に記述されている発明のように、職務の見地の範囲で
なされた発明を譲渡するように予め存在する雇用合意に
応じて三星電子株式会社に譲渡されている。
【０００４】櫛形フィルタリングの手段をとらずにルマ
からクロマを分離するＴＶ受信器においてクロマへのク
ロストークを避けるようにＢＰＳＫ信号をおよそ２ＭＨ
ｚ帯域幅とすることは、望ましいヤンのシステムでは平
均未訂正データ率をおよそ２Ｍビット／秒に減少させ
る。ＮＴＳＣテレビジョン信号の連続するフレームの連
続対において、ＢＰＳＫのフレームは一度正論理におい
て送信され、さらに一度負論理において送信されるた
め、ヤンのシステムにおいては平均未訂正データ率は低
められる。あるデータでは、これ以上の１ＭＨｚの平均
帯域幅を必要とする。例として、「コンパクト・ディス
ク品質」のステレオ・ディジタル音声では、この帯域幅
のおよそ２倍を必要とする。
からクロマを分離するＴＶ受信器においてクロマへのク
ロストークを避けるようにＢＰＳＫ信号をおよそ２ＭＨ
ｚ帯域幅とすることは、望ましいヤンのシステムでは平
均未訂正データ率をおよそ２Ｍビット／秒に減少させ
る。ＮＴＳＣテレビジョン信号の連続するフレームの連
続対において、ＢＰＳＫのフレームは一度正論理におい
て送信され、さらに一度負論理において送信されるた
め、ヤンのシステムにおいては平均未訂正データ率は低
められる。あるデータでは、これ以上の１ＭＨｚの平均
帯域幅を必要とする。例として、「コンパクト・ディス
ク品質」のステレオ・ディジタル音声では、この帯域幅
のおよそ２倍を必要とする。
【０００５】ヤンのシステムを簡単に変更することによ
って、ＢＰＳＫの各々順次の新しいフレームを２度送信
しないように、平均未訂正データ率を２倍とすることが
できる。映像の送信と受信に関して、この簡単な変更
は、ブラウン管の螢光体と人間の観察者の網膜システム
の応答における人間の観察者によって知覚されるフレー
ム・レート・フリッカを抑圧する遅れと関連したフレー
ム平均化効果を犠牲にすることを必要とする。データの
送信と受信に関して、この簡単な変更は、隣接するライ
ン間では変化しフレーム間では変化しないＢＰＳＫを伴
う輝度信号の部分を抑圧するための高域通過フレーム櫛
形フィルタリングを使用することができるという利点を
犠牲にすることを必要とする。これらの輝度信号の部分
は、時々ＢＰＳＫの適切な検出を妨害し、検出されたＢ
ＰＳＫ信号中に誤りを生じさせる。
って、ＢＰＳＫの各々順次の新しいフレームを２度送信
しないように、平均未訂正データ率を２倍とすることが
できる。映像の送信と受信に関して、この簡単な変更
は、ブラウン管の螢光体と人間の観察者の網膜システム
の応答における人間の観察者によって知覚されるフレー
ム・レート・フリッカを抑圧する遅れと関連したフレー
ム平均化効果を犠牲にすることを必要とする。データの
送信と受信に関して、この簡単な変更は、隣接するライ
ン間では変化しフレーム間では変化しないＢＰＳＫを伴
う輝度信号の部分を抑圧するための高域通過フレーム櫛
形フィルタリングを使用することができるという利点を
犠牲にすることを必要とする。これらの輝度信号の部分
は、時々ＢＰＳＫの適切な検出を妨害し、検出されたＢ
ＰＳＫ信号中に誤りを生じさせる。
【０００６】２つの異なったタイプのパーシャルレスポ
ンスフィルタリングは、本明細書及び図面中に開示され
た発明に関して問題とされる。プリライン櫛形パーシャ
ルレスポンスフィルタと呼ばれるパーシャルレスポンス
フィルタは一つ又はそれ以上の部分からなり、各部分の
それぞれは、パーシャルレスポンスフィルタリングのた
めのシリアル・ビット・データを受ける第１の入力と、
そこからパーシャルレスポンスが得られる出力を有する
夫々の２入力エクスクルーシブ・オア（ＸＯＲ）ゲート
を含んでいる。各部分は、ＮＴＳＣテレビジョン信号に
おける１水平走査線の期間である“1-Ｈ”だけ遅れるよ
う、更にパーシャルレスポンスをその部分のＸＯＲの第
２の入力に供給する“1-Ｈ”ディジタル遅延線を含んで
いる。プリフレーム櫛形パーシャルレスポンスフィルタ
と言われるパーシャルレスポンスフィルタは一つ又はそ
れ以上の部分からなり、各部分は、夫々、パーシャルレ
スポンスフィルタリングのためのシリアル・ビット・デ
ータを受ける第１の入力と、そこからパーシャルレスポ
ンスが得られる出力とを有する２入力エクスクルーシブ
・オア（ＸＯＲ）ゲートを含んでいる。各部分は、ＮＴ
ＳＣテレビジョン信号の１フレームの期間である“1-
Ｆ”だけ遅れるよう、更にパーシャルレスポンスをその
部分のＸＯＲゲートの第２入力に供給する“1-Ｆ”ディ
ジタル遅延線を含んでいる。これらのフィルタにおいて
使用されたようなディジタル遅延線は、通常は“1-Ｈ”
遅延線の場合ライン毎のサンプル数を計数するか又は
“1-Ｆ”遅延線の場合フレーム毎のサンプル数を計数す
るアドレスカウンタによってアドレスされている間に読
み取り上書きするモードにおける動作のために配置され
たランダム・アクセス・メモリ（ＲＡＭs)を用いて構成
される。
ンスフィルタリングは、本明細書及び図面中に開示され
た発明に関して問題とされる。プリライン櫛形パーシャ
ルレスポンスフィルタと呼ばれるパーシャルレスポンス
フィルタは一つ又はそれ以上の部分からなり、各部分の
それぞれは、パーシャルレスポンスフィルタリングのた
めのシリアル・ビット・データを受ける第１の入力と、
そこからパーシャルレスポンスが得られる出力を有する
夫々の２入力エクスクルーシブ・オア（ＸＯＲ）ゲート
を含んでいる。各部分は、ＮＴＳＣテレビジョン信号に
おける１水平走査線の期間である“1-Ｈ”だけ遅れるよ
う、更にパーシャルレスポンスをその部分のＸＯＲの第
２の入力に供給する“1-Ｈ”ディジタル遅延線を含んで
いる。プリフレーム櫛形パーシャルレスポンスフィルタ
と言われるパーシャルレスポンスフィルタは一つ又はそ
れ以上の部分からなり、各部分は、夫々、パーシャルレ
スポンスフィルタリングのためのシリアル・ビット・デ
ータを受ける第１の入力と、そこからパーシャルレスポ
ンスが得られる出力とを有する２入力エクスクルーシブ
・オア（ＸＯＲ）ゲートを含んでいる。各部分は、ＮＴ
ＳＣテレビジョン信号の１フレームの期間である“1-
Ｆ”だけ遅れるよう、更にパーシャルレスポンスをその
部分のＸＯＲゲートの第２入力に供給する“1-Ｆ”ディ
ジタル遅延線を含んでいる。これらのフィルタにおいて
使用されたようなディジタル遅延線は、通常は“1-Ｈ”
遅延線の場合ライン毎のサンプル数を計数するか又は
“1-Ｆ”遅延線の場合フレーム毎のサンプル数を計数す
るアドレスカウンタによってアドレスされている間に読
み取り上書きするモードにおける動作のために配置され
たランダム・アクセス・メモリ（ＲＡＭs)を用いて構成
される。
【０００７】ヤンのシステムにおいては、シリアル・ビ
ット・データのプリライン櫛形パーシャルレスポンスフ
ィルタリングが、ディジタル信号受信器においてなされ
たライン櫛形フィルタリングを補うためにＢＰＳＫディ
ジタル信号送信器においてなされ、本明細書中に開示さ
れた発明の一つの実施例に従ってなされたヤンのシステ
ムの変更例において、プリライン櫛形パーシャルレスポ
ンスフィルタリングが維持されている。ＰＳＫディジタ
ル信号送信器でなされているシリアル・ビット・データ
の更なるプリライン櫛形パーシャルレスポンスフィルタ
リングによって、そのディジタル信号受信器においてな
されるフレーム櫛形フィルタリングを補うことが増大さ
れている。このフレーム櫛形フィルタリングは、隣接す
るライン間では変化するがフレーム間では変化しないＢ
ＰＳＫを伴う輝度信号の部分を抑圧するための高域通過
フレーム櫛形フィルタリングからなりうる。一度は正論
理でそして一度は負論理でＮＴＳＣテレビジョン信号の
連続するフレームの各順次の対の間データフレームは２
回は送信されないので、この高域通過フレーム櫛形フィ
ルタリングは、幾分異なる結果を与える。フレーム櫛形
フィルタ応答は、符号決定回路によって互いに分離され
るべきもっと多くの信号レベルを有する。
ット・データのプリライン櫛形パーシャルレスポンスフ
ィルタリングが、ディジタル信号受信器においてなされ
たライン櫛形フィルタリングを補うためにＢＰＳＫディ
ジタル信号送信器においてなされ、本明細書中に開示さ
れた発明の一つの実施例に従ってなされたヤンのシステ
ムの変更例において、プリライン櫛形パーシャルレスポ
ンスフィルタリングが維持されている。ＰＳＫディジタ
ル信号送信器でなされているシリアル・ビット・データ
の更なるプリライン櫛形パーシャルレスポンスフィルタ
リングによって、そのディジタル信号受信器においてな
されるフレーム櫛形フィルタリングを補うことが増大さ
れている。このフレーム櫛形フィルタリングは、隣接す
るライン間では変化するがフレーム間では変化しないＢ
ＰＳＫを伴う輝度信号の部分を抑圧するための高域通過
フレーム櫛形フィルタリングからなりうる。一度は正論
理でそして一度は負論理でＮＴＳＣテレビジョン信号の
連続するフレームの各順次の対の間データフレームは２
回は送信されないので、この高域通過フレーム櫛形フィ
ルタリングは、幾分異なる結果を与える。フレーム櫛形
フィルタ応答は、符号決定回路によって互いに分離され
るべきもっと多くの信号レベルを有する。
【０００８】連続した根拠に基づいてシリアル・ビット
・データのプリフレーム櫛形パーシャルレスポンスフィ
ルタリングを実行することは、ＢＰＳＫのフレームを２
回送信するよりはむしろ、論理的にその帯域幅の半分よ
りはむしろＢＰＳＫの送信のために平均して有効なクロ
マ以下の全ベースバンドとなる。同時に、隣接するライ
ン間では変化するがフレーム間では変化しないＢＰＳＫ
を伴う輝度信号の部分に対する選択性を犠牲にする必要
はない。それで、ＢＰＳＫ検出と干渉する映像信号の残
余の妨害能力は減少される。
・データのプリフレーム櫛形パーシャルレスポンスフィ
ルタリングを実行することは、ＢＰＳＫのフレームを２
回送信するよりはむしろ、論理的にその帯域幅の半分よ
りはむしろＢＰＳＫの送信のために平均して有効なクロ
マ以下の全ベースバンドとなる。同時に、隣接するライ
ン間では変化するがフレーム間では変化しないＢＰＳＫ
を伴う輝度信号の部分に対する選択性を犠牲にする必要
はない。それで、ＢＰＳＫ検出と干渉する映像信号の残
余の妨害能力は減少される。
【０００９】実際的な世界では、シリアル・ビット・デ
ータのプリフレーム櫛形パーシャルレスポンスフィルタ
リングは全く連続した根拠に基づいて実行され得ない。
これは、ディジタル信号送信器におけるプリフレーム櫛
形パーシャルレスポンスフィルタのフレーム格納に格納
されたデータとディジタル信号受信器におけるプリフレ
ーム櫛形フィルタのフレーム格納に格納されたデータが
時々同期されなければならないからである。同期化は繰
り返される開始フレームの初めの両フレーム格納の中身
を捨てることによって本発明の一面に従って実行され、
各開始フレーム中に、知られた零パターンが送信され
る。この零パターンは、例としてそれぞれの１−Ｈ間隔
から次に反転したビット・パターンを備えた交互の０と
１の連続する１−Ｈ間隔からなり得る。同期化は、状態
の特別な一つにあるＮＴＳＣテレビジョン信号を伴うゴ
ースト除去基準信号に応じて８フレーム毎になされ得、
それは周期的に８フレーム毎となる。８フレーム毎のデ
ィジタル信号送信器と受信器を同期化することは、平均
データレートを論理的に達成され得るものから１２．５
パーセント減少させる。同期化は、しかしながら、ディ
ジタルデータを送信するチャンネル間で切り換えるディ
ジタル信号受信器のチューナに適応させるために先ずな
される。それで、同期化は、チャンネル切り換えを行う
人が受信しようと望んだチャンネルに同調しているかい
ないかを十分短い時間内に確かめることができる程頻繁
に行われる必要がある。６４フレーム毎に同期化するこ
とはおそらく十分に頻繁であり、それによって平均デー
タ率を論理的に達成され得るより略１．５パーセント減
少させる。代わりに、３２フレーム毎に同期化すること
は平均データ率を論理的に達成され得るより略３パーセ
ント減少させる。
ータのプリフレーム櫛形パーシャルレスポンスフィルタ
リングは全く連続した根拠に基づいて実行され得ない。
これは、ディジタル信号送信器におけるプリフレーム櫛
形パーシャルレスポンスフィルタのフレーム格納に格納
されたデータとディジタル信号受信器におけるプリフレ
ーム櫛形フィルタのフレーム格納に格納されたデータが
時々同期されなければならないからである。同期化は繰
り返される開始フレームの初めの両フレーム格納の中身
を捨てることによって本発明の一面に従って実行され、
各開始フレーム中に、知られた零パターンが送信され
る。この零パターンは、例としてそれぞれの１−Ｈ間隔
から次に反転したビット・パターンを備えた交互の０と
１の連続する１−Ｈ間隔からなり得る。同期化は、状態
の特別な一つにあるＮＴＳＣテレビジョン信号を伴うゴ
ースト除去基準信号に応じて８フレーム毎になされ得、
それは周期的に８フレーム毎となる。８フレーム毎のデ
ィジタル信号送信器と受信器を同期化することは、平均
データレートを論理的に達成され得るものから１２．５
パーセント減少させる。同期化は、しかしながら、ディ
ジタルデータを送信するチャンネル間で切り換えるディ
ジタル信号受信器のチューナに適応させるために先ずな
される。それで、同期化は、チャンネル切り換えを行う
人が受信しようと望んだチャンネルに同調しているかい
ないかを十分短い時間内に確かめることができる程頻繁
に行われる必要がある。６４フレーム毎に同期化するこ
とはおそらく十分に頻繁であり、それによって平均デー
タ率を論理的に達成され得るより略１．５パーセント減
少させる。代わりに、３２フレーム毎に同期化すること
は平均データ率を論理的に達成され得るより略３パーセ
ント減少させる。
【００１０】
【発明が解決しようとする課題】本発明は、ディジタル
信号受信器において検出されるディジタル信号のビット
エラー率を低下させるディジタル信号送信器及びディジ
タル信号受信器の提供を目的とする。
信号受信器において検出されるディジタル信号のビット
エラー率を低下させるディジタル信号送信器及びディジ
タル信号受信器の提供を目的とする。
【００１１】
【課題を解決するための手段】ＮＴＳＣテレビジョン送
信器と伝送チャネルを共有するディジタル信号送信器に
関する本発明の好ましい一実施例であるディジタル信号
送信器において、シリアルビットディジタルデータはＢ
ＰＳＫの各々の順次の新しいフレームを２回伝送するこ
となく映像と共に伝送されるＢＰＳＫに変換される前
に、プリフレーム櫛形パーシャルレスポンスフィルタリ
ングされるか、又は、プリライン櫛形パーシャルレスポ
ンスフィルタリングされる。
信器と伝送チャネルを共有するディジタル信号送信器に
関する本発明の好ましい一実施例であるディジタル信号
送信器において、シリアルビットディジタルデータはＢ
ＰＳＫの各々の順次の新しいフレームを２回伝送するこ
となく映像と共に伝送されるＢＰＳＫに変換される前
に、プリフレーム櫛形パーシャルレスポンスフィルタリ
ングされるか、又は、プリライン櫛形パーシャルレスポ
ンスフィルタリングされる。
【００１２】ディジタル信号受信器に関する本発明の好
ましい一実施例であるディジタル信号受信器において、
上記伝送処理は、付随する輝度（ｌｕｍａ）を抑圧する
ために行われるディジタル信号の高域通過フレーム櫛形
フィルタリング及び高域通過ライン櫛形フィルタリング
の両方を実装する。ディジタル信号に付随する輝度を低
減することにより、ディジタル信号受信器においてより
少ないビットエラー率（ＢＥＲ）でディジタル信号を検
出し得るようになる。
ましい一実施例であるディジタル信号受信器において、
上記伝送処理は、付随する輝度（ｌｕｍａ）を抑圧する
ために行われるディジタル信号の高域通過フレーム櫛形
フィルタリング及び高域通過ライン櫛形フィルタリング
の両方を実装する。ディジタル信号に付随する輝度を低
減することにより、ディジタル信号受信器においてより
少ないビットエラー率（ＢＥＲ）でディジタル信号を検
出し得るようになる。
【００１３】
【実施例】一般的に、図面を簡略化して理解を簡単にす
るために、図面から等化遅延は省略される。ビデオ信号
プロセッサ設計での当業者は、異なった処理経路で遂行
される異なった処理のためにそれらの経路で異なった遅
延を受ける画素或いはデータを適切に時間合わせするた
めのそのような遅延の必要性を考える。当業者は、その
ような遅延が必要な場所及び、各々の遅延がどの程度の
長さであるべきかを理解するであろうし、そのような遅
延については以下に説明せず論じない。論理回路に於
て、当業者は、望ましくない「論理レース」条件を克服
するため、及び論理走査を実行する際の潜在的遅延を補
償するために必要なシミング遅延を設ける方法を理解す
るであろうし、シミング遅延に関しての論理回路設計の
詳細は以下に説明しない。更に、本説明でアナログ−デ
ィジタル変換器（ＡＤＣ）が示され、説明される場所に
於て、当業者は、そのような変換器の前に対エリアシン
グローパスフィルタを置くことの必要性及び、これがど
のように実装されるかについて理解するであろうし、そ
れを以下に詳細には説明しない。更に、本説明でアナロ
グ−ディジタル変換器（ＡＤＣ）が示され説明される場
所に於て、当業者は、そのような変換器の後にサンプリ
ングクロックリジェクションローパスフィルタを置くこ
との必要性及び、これがどのように実装されるかについ
て理解するであろうし、それを以下に詳細には説明しな
い。
るために、図面から等化遅延は省略される。ビデオ信号
プロセッサ設計での当業者は、異なった処理経路で遂行
される異なった処理のためにそれらの経路で異なった遅
延を受ける画素或いはデータを適切に時間合わせするた
めのそのような遅延の必要性を考える。当業者は、その
ような遅延が必要な場所及び、各々の遅延がどの程度の
長さであるべきかを理解するであろうし、そのような遅
延については以下に説明せず論じない。論理回路に於
て、当業者は、望ましくない「論理レース」条件を克服
するため、及び論理走査を実行する際の潜在的遅延を補
償するために必要なシミング遅延を設ける方法を理解す
るであろうし、シミング遅延に関しての論理回路設計の
詳細は以下に説明しない。更に、本説明でアナログ−デ
ィジタル変換器（ＡＤＣ）が示され、説明される場所に
於て、当業者は、そのような変換器の前に対エリアシン
グローパスフィルタを置くことの必要性及び、これがど
のように実装されるかについて理解するであろうし、そ
れを以下に詳細には説明しない。更に、本説明でアナロ
グ−ディジタル変換器（ＡＤＣ）が示され説明される場
所に於て、当業者は、そのような変換器の後にサンプリ
ングクロックリジェクションローパスフィルタを置くこ
との必要性及び、これがどのように実装されるかについ
て理解するであろうし、それを以下に詳細には説明しな
い。
【００１４】図１は、ディジタル信号が埋め込まれたテ
レビジョン信号を送信するテレビジョン送信器１を示
す。ソース２は、一つ或いはそれ以上のオーディオ信号
をオーディオ処理回路３に供給し、オーディオ処理回路
３は、オーディオ搬送波の周波数を変調するオーディオ
搬送波送信器４に変調信号を供給する。オーディオ処理
回路３は、音と画像を同期するに必要な遅延を含む。習
慣的な習わしに従って、オーディオ処理回路３はまた、
アナログオーディオ信号に対するプリエンファシスネッ
トワークを含み、更にオーディオ搬送波送信器４に供給
される変調信号に含まれるステレオ音及び第２オーディ
オプログラム（ＳＡＰ）副搬送波を生成する装置を含ん
でも良い。周波数変調（ＦＭ）オーディオ搬送波は典型
的には、送信器４からマルチプレクサ５に供給され、同
相ＶＳＢ−ＡＭ画像搬送波と直交位相ＶＳＢ−ＢＰＳＫ
データ搬送波で周波数マルチプレックスされる。無線放
送用テレビジョン送信器１に於て、このマルチプレクサ
５は典型的には、アンテナ接続ネットワークの形をと
り、結果としての周波数マルチプレックスされた信号
は、送信アンテナ６から放送される。有線放送システム
の前端にあるテレビジョン送信器は、無線放送で用いら
れる送信アンテナ６を有さない。マルチプレクサ５は異
なった形をとり、対象チャンネルからの周波数マルチプ
レックスされた信号は、更に他のチャンネルからの周波
数マルチプレックスされた信号で周波数マルチプレック
スされ、結果として得られた信号は、線形増幅器によっ
て有線放送システムの幹線ケーブルに供給される。
レビジョン信号を送信するテレビジョン送信器１を示
す。ソース２は、一つ或いはそれ以上のオーディオ信号
をオーディオ処理回路３に供給し、オーディオ処理回路
３は、オーディオ搬送波の周波数を変調するオーディオ
搬送波送信器４に変調信号を供給する。オーディオ処理
回路３は、音と画像を同期するに必要な遅延を含む。習
慣的な習わしに従って、オーディオ処理回路３はまた、
アナログオーディオ信号に対するプリエンファシスネッ
トワークを含み、更にオーディオ搬送波送信器４に供給
される変調信号に含まれるステレオ音及び第２オーディ
オプログラム（ＳＡＰ）副搬送波を生成する装置を含ん
でも良い。周波数変調（ＦＭ）オーディオ搬送波は典型
的には、送信器４からマルチプレクサ５に供給され、同
相ＶＳＢ−ＡＭ画像搬送波と直交位相ＶＳＢ−ＢＰＳＫ
データ搬送波で周波数マルチプレックスされる。無線放
送用テレビジョン送信器１に於て、このマルチプレクサ
５は典型的には、アンテナ接続ネットワークの形をと
り、結果としての周波数マルチプレックスされた信号
は、送信アンテナ６から放送される。有線放送システム
の前端にあるテレビジョン送信器は、無線放送で用いら
れる送信アンテナ６を有さない。マルチプレクサ５は異
なった形をとり、対象チャンネルからの周波数マルチプ
レックスされた信号は、更に他のチャンネルからの周波
数マルチプレックスされた信号で周波数マルチプレック
スされ、結果として得られた信号は、線形増幅器によっ
て有線放送システムの幹線ケーブルに供給される。
【００１５】図１に於て、ソース７は、送信器８に供給
される変調信号の基であるアナログ複合ビデオ信号を供
給し、送信器８は更にＶＳＢ−ＡＭ画像搬送波をマルチ
プレクサ５に供給し、そこで周波数変調（ＦＭ）された
音搬送波で周波数マルチプレックスされる。垂直同期パ
ルスと、水平同期パルスと、ソース７からのアナログ複
合ビデオ信号の色バーストは、ステーション同期信号発
生器９によって供給される対応する信号と同期がとられ
る。複合ビデオ信号のソース７とステーション同期発生
器９との間の制御結合１０は、この同期確立に用いられ
る手段を記号化したものである。ソース７が、地方テレ
ビジョン局とネットワークで結ばれた中心街スタジオや
別の局などのように、複合ビデオ信号の遠隔発生器であ
る場合、制御結合１０は、局同期発生器９へのゲンロッ
ク結合であってよい。ソース７が手元のカメラである場
合、そのカメラは、局同期発生器９から制御結合１０を
介して同期情報を受け取ってもよい。ビデオテープレコ
ーダーやテレシネ装置などに対するものを含めて上記及
び他の同期確立方法は、当業者には周知のものである。
典型的には、時分割マルチプレクサ１１が、垂直同期パ
ルス、水平同期パルス、等化パルス、色バースト、及び
（一般的に「ポーチ」と呼ばれる）ペデスタルを含む同
期ブロック情報を、複合ビデオ信号に挿入するために用
いられ、この複合ビデオ信号は、元の同期ブロック情報
の代わりに画像搬送波送信器８に変調信号として供給さ
れる。
される変調信号の基であるアナログ複合ビデオ信号を供
給し、送信器８は更にＶＳＢ−ＡＭ画像搬送波をマルチ
プレクサ５に供給し、そこで周波数変調（ＦＭ）された
音搬送波で周波数マルチプレックスされる。垂直同期パ
ルスと、水平同期パルスと、ソース７からのアナログ複
合ビデオ信号の色バーストは、ステーション同期信号発
生器９によって供給される対応する信号と同期がとられ
る。複合ビデオ信号のソース７とステーション同期発生
器９との間の制御結合１０は、この同期確立に用いられ
る手段を記号化したものである。ソース７が、地方テレ
ビジョン局とネットワークで結ばれた中心街スタジオや
別の局などのように、複合ビデオ信号の遠隔発生器であ
る場合、制御結合１０は、局同期発生器９へのゲンロッ
ク結合であってよい。ソース７が手元のカメラである場
合、そのカメラは、局同期発生器９から制御結合１０を
介して同期情報を受け取ってもよい。ビデオテープレコ
ーダーやテレシネ装置などに対するものを含めて上記及
び他の同期確立方法は、当業者には周知のものである。
典型的には、時分割マルチプレクサ１１が、垂直同期パ
ルス、水平同期パルス、等化パルス、色バースト、及び
（一般的に「ポーチ」と呼ばれる）ペデスタルを含む同
期ブロック情報を、複合ビデオ信号に挿入するために用
いられ、この複合ビデオ信号は、元の同期ブロック情報
の代わりに画像搬送波送信器８に変調信号として供給さ
れる。
【００１６】図１のテレビジョン送信器１は現在用いら
れるものとは異なるが、異なる点は、更なるＶＳＢ−Ａ
Ｍ送信器１２が、残留側波帯、２進位相偏移キーイング
された（ＶＳＢ−ＢＰＳＫ）抑圧された搬送波を、ＮＴ
ＳＣ複合ビデオ信号に対するＶＳＢ−ＡＭ搬送波に対し
て直交位相関係にあるよう生成することである。この更
なるＶＳＢ−ＡＭ送信器１２は、搬送波とＢＰＳＫ変調
信号の両方に平衡された平衡変調器を含むことができ、
更にＶＳＢ−ＡＭ送信器８から同相ビデオ搬送波を受け
取り、平衡変調器に直交位相ビデオ搬送波を供給する９
０°移動シフトネットワークを含むことができる。送信
器１２からのＶＳＢ−ＢＰＳＫ信号は、送信器８からの
ＮＴＳＣ複合ビデオ信号によって振幅変調されたＶＳＢ
−ＡＭビデオ搬送波のように、マルチプレクサ５に供給
され、そこで同様に周波数変調（ＦＭ）された音搬送波
で周波数マルチプレックスされる。発生器１３は、フォ
ワードエラー補正符号に応じてエラー補正符号化（ＥＣ
Ｃ’ｄ）されたシリアル・ビットの形でディジタル信号
を供給する。このエラー補正符号化はエラー補正された
データのシリアル・ビット・フォーマットへの変換の前
にパラレル・ビット・フォーマットにおけるディジタル
信号の変更されたリード・ソロモン符号化を用いること
によって行われることが望ましい。発生器１３によって
発生されたシリアル・ビット・ディジタル信号は、デー
タを圧縮するレートバッファ１４に供給され、それで、
その出力信号においてそれは規則正しく繰り返す開始フ
レームの範囲内に入らないで、開始フレームは“０”か
らなるようにされる。レートバッファ１４からの出力信
号は、データ・フレーム内のビットの順次の行としてイ
ンターリーバに供給され、それをインタリーバ１５はデ
ータ・フレーム内のビットの順次の列に変換する。その
得られたシリアル・ビットストリームはプリライン櫛形
パーシャルレスポンスフィルタ１６に印加される。プリ
ライン櫛形パーシャルレスポンスフィルタ１６は、その
ディジタル応答をプリフレーム櫛形パーシャルレスポン
スフィルタ１７に供給する。
れるものとは異なるが、異なる点は、更なるＶＳＢ−Ａ
Ｍ送信器１２が、残留側波帯、２進位相偏移キーイング
された（ＶＳＢ−ＢＰＳＫ）抑圧された搬送波を、ＮＴ
ＳＣ複合ビデオ信号に対するＶＳＢ−ＡＭ搬送波に対し
て直交位相関係にあるよう生成することである。この更
なるＶＳＢ−ＡＭ送信器１２は、搬送波とＢＰＳＫ変調
信号の両方に平衡された平衡変調器を含むことができ、
更にＶＳＢ−ＡＭ送信器８から同相ビデオ搬送波を受け
取り、平衡変調器に直交位相ビデオ搬送波を供給する９
０°移動シフトネットワークを含むことができる。送信
器１２からのＶＳＢ−ＢＰＳＫ信号は、送信器８からの
ＮＴＳＣ複合ビデオ信号によって振幅変調されたＶＳＢ
−ＡＭビデオ搬送波のように、マルチプレクサ５に供給
され、そこで同様に周波数変調（ＦＭ）された音搬送波
で周波数マルチプレックスされる。発生器１３は、フォ
ワードエラー補正符号に応じてエラー補正符号化（ＥＣ
Ｃ’ｄ）されたシリアル・ビットの形でディジタル信号
を供給する。このエラー補正符号化はエラー補正された
データのシリアル・ビット・フォーマットへの変換の前
にパラレル・ビット・フォーマットにおけるディジタル
信号の変更されたリード・ソロモン符号化を用いること
によって行われることが望ましい。発生器１３によって
発生されたシリアル・ビット・ディジタル信号は、デー
タを圧縮するレートバッファ１４に供給され、それで、
その出力信号においてそれは規則正しく繰り返す開始フ
レームの範囲内に入らないで、開始フレームは“０”か
らなるようにされる。レートバッファ１４からの出力信
号は、データ・フレーム内のビットの順次の行としてイ
ンターリーバに供給され、それをインタリーバ１５はデ
ータ・フレーム内のビットの順次の列に変換する。その
得られたシリアル・ビットストリームはプリライン櫛形
パーシャルレスポンスフィルタ１６に印加される。プリ
ライン櫛形パーシャルレスポンスフィルタ１６は、その
ディジタル応答をプリフレーム櫛形パーシャルレスポン
スフィルタ１７に供給する。
【００１７】プリフレーム櫛形パーシャルレスポンスフ
ィルタ１７からのディジタル応答は、アナログキーイン
グ信号への変換のために、ディジタル−アナログ変換器
（ＤＡＣ）１８に供給される。ＤＡＣ１８は、ディジタ
ルゼロに応答する所定の正の値のものであり、ディジタ
ルワンに応答する所定の負の値のものであるキーイング
信号を、高周波数プリエンファシス及び偏移形成フィル
タ１９に供給する。アナログ変調信号の所定の負のレベ
ルは、アナログ変調信号の所定の正のレベルと同一の絶
対値を有する。フィルタ１９は、ＶＳＢ ＢＰＳＫ を
同期して検出するときの検出効率の損失を補償し、その
損失はディジタル信号帯域の部分に亘って単一側帯波で
ある伝送に寄与する。フィルタ１９の応答は、送信器１
２の平衡変調器に供給されるキーイング信号であり、平
衡変調器はまた、変調されるべき直交位相ビデオ搬送波
を受け取る。ＮＴＳＣ複合ビデオ信号によって振幅変調
されたＶＳＢ−ＡＭビデオ搬送波をマルチプレクサ５に
供給する送信器８は、注意深く設計され、送信器１２か
らの直交位相ＶＳＢ−ＢＰＳＫ抑圧搬送波と干渉する可
能性のある付随的な位相変調を避けるように操作され
る。ＰＳＫに対する直交位相ＶＳＢ−ＡＭ搬送波は抑圧
されるので、ＶＳＢ−ＡＭとＶＳＢ−ＡＭの搬送波が結
合される信号の位相は、同相ＶＳＢ−ＡＭビデオ搬送波
のものとそれほど異ならない。
ィルタ１７からのディジタル応答は、アナログキーイン
グ信号への変換のために、ディジタル−アナログ変換器
（ＤＡＣ）１８に供給される。ＤＡＣ１８は、ディジタ
ルゼロに応答する所定の正の値のものであり、ディジタ
ルワンに応答する所定の負の値のものであるキーイング
信号を、高周波数プリエンファシス及び偏移形成フィル
タ１９に供給する。アナログ変調信号の所定の負のレベ
ルは、アナログ変調信号の所定の正のレベルと同一の絶
対値を有する。フィルタ１９は、ＶＳＢ ＢＰＳＫ を
同期して検出するときの検出効率の損失を補償し、その
損失はディジタル信号帯域の部分に亘って単一側帯波で
ある伝送に寄与する。フィルタ１９の応答は、送信器１
２の平衡変調器に供給されるキーイング信号であり、平
衡変調器はまた、変調されるべき直交位相ビデオ搬送波
を受け取る。ＮＴＳＣ複合ビデオ信号によって振幅変調
されたＶＳＢ−ＡＭビデオ搬送波をマルチプレクサ５に
供給する送信器８は、注意深く設計され、送信器１２か
らの直交位相ＶＳＢ−ＢＰＳＫ抑圧搬送波と干渉する可
能性のある付随的な位相変調を避けるように操作され
る。ＰＳＫに対する直交位相ＶＳＢ−ＡＭ搬送波は抑圧
されるので、ＶＳＢ−ＡＭとＶＳＢ−ＡＭの搬送波が結
合される信号の位相は、同相ＶＳＢ−ＡＭビデオ搬送波
のものとそれほど異ならない。
【００１８】図１は、お互いに縦続接続されていて、プ
リフレーム櫛形パーシャルレスポンスフィルタ１７に先
行するプリライン櫛形パーシャルレスポンスフィルタ１
６を示している。これが望ましい理由は、ディジタル信
号受信器において、ＮＴＳＣ複合映像信号の干渉する残
余からディジタル信号を分離するライン櫛形フィルタリ
ング及びルマ／クロマ帯域選択フィルタリングをする前
にフレーム櫛形フィルタリングを行うことが望ましいか
らである。ディジタル受信器において最初にフレーム櫛
形フィルタリングを行うことは、クロマを抑圧するため
に用いられる低域通過フレーム櫛形フィルタリングとル
マを抑圧するために用いられる高域通過フレーム櫛形フ
ィルタリングの両方に使用される単一フレーム格納を可
能にする。もしも低域通過及び高域通過フィルタリング
が、ライン櫛形フィルタリングの後、或いはルマ／クロ
マ帯域選択フィルタリングの後になされた場合には、別
々のフレーム格納が低域通過及び高域通過フレーム櫛形
フィルタリングに対し要求される。ディジタル信号受信
器及びディジタル信号送信器におけるパーシャルレスポ
ンスフィルタに対しリセットする手続きは、ディジタル
信号送信器においてパーシャルレスポンスフィルタリン
グが行われる順番が、ディジタル信号送信器においてパ
ーシャルレスポンスフィルタリングが行われる順番と逆
であることを必要とする。本明細書に記述されその図面
に示された望ましい実施例と違っているディジタル信号
送信器とディジタル信号受信器は、発明の他の代わるべ
き好ましくない実施例であると考えられる。
リフレーム櫛形パーシャルレスポンスフィルタ１７に先
行するプリライン櫛形パーシャルレスポンスフィルタ１
６を示している。これが望ましい理由は、ディジタル信
号受信器において、ＮＴＳＣ複合映像信号の干渉する残
余からディジタル信号を分離するライン櫛形フィルタリ
ング及びルマ／クロマ帯域選択フィルタリングをする前
にフレーム櫛形フィルタリングを行うことが望ましいか
らである。ディジタル受信器において最初にフレーム櫛
形フィルタリングを行うことは、クロマを抑圧するため
に用いられる低域通過フレーム櫛形フィルタリングとル
マを抑圧するために用いられる高域通過フレーム櫛形フ
ィルタリングの両方に使用される単一フレーム格納を可
能にする。もしも低域通過及び高域通過フィルタリング
が、ライン櫛形フィルタリングの後、或いはルマ／クロ
マ帯域選択フィルタリングの後になされた場合には、別
々のフレーム格納が低域通過及び高域通過フレーム櫛形
フィルタリングに対し要求される。ディジタル信号受信
器及びディジタル信号送信器におけるパーシャルレスポ
ンスフィルタに対しリセットする手続きは、ディジタル
信号送信器においてパーシャルレスポンスフィルタリン
グが行われる順番が、ディジタル信号送信器においてパ
ーシャルレスポンスフィルタリングが行われる順番と逆
であることを必要とする。本明細書に記述されその図面
に示された望ましい実施例と違っているディジタル信号
送信器とディジタル信号受信器は、発明の他の代わるべ
き好ましくない実施例であると考えられる。
【００１９】図１が送信器８及び１２を互いに独立とし
て示す一方で、実際には、同一の上波帯フィルタと最終
増幅器段が、送信器８及び１２によって共有される。図
２は、位相偏移キーイング信号が生成されるディジタル
データを、離散的にフィルタリングするために用いられ
る図１のＴＶ送信器１の部分の構造をより詳細に示す。
エラー補正符号化されたシリアル・ビット型のディジタ
ル信号はレートバッファ１４に供給され、このレートバ
ッファは開始フレームを占有しないようにディジタル信
号を圧縮する。レートバッファ１４は、プリフレーム櫛
形パーシャルレスポンスフィルタリングが（図３におけ
るように）それを許容するように構成されている場合、
開始フレーム中に無作為にゼロサンプルを供給すること
ができる。（図４及び図５におけるように）プリフレー
ム櫛形パーシャルレスポンスフィルタリングがこれを許
容するように構成されていない場合、“０”は開始フレ
ームにおいてはゼロサンプルとして用いられ、レートバ
ッファ１４又は次のインターリーバ１５によって挿入さ
れる。
て示す一方で、実際には、同一の上波帯フィルタと最終
増幅器段が、送信器８及び１２によって共有される。図
２は、位相偏移キーイング信号が生成されるディジタル
データを、離散的にフィルタリングするために用いられ
る図１のＴＶ送信器１の部分の構造をより詳細に示す。
エラー補正符号化されたシリアル・ビット型のディジタ
ル信号はレートバッファ１４に供給され、このレートバ
ッファは開始フレームを占有しないようにディジタル信
号を圧縮する。レートバッファ１４は、プリフレーム櫛
形パーシャルレスポンスフィルタリングが（図３におけ
るように）それを許容するように構成されている場合、
開始フレーム中に無作為にゼロサンプルを供給すること
ができる。（図４及び図５におけるように）プリフレー
ム櫛形パーシャルレスポンスフィルタリングがこれを許
容するように構成されていない場合、“０”は開始フレ
ームにおいてはゼロサンプルとして用いられ、レートバ
ッファ１４又は次のインターリーバ１５によって挿入さ
れる。
【００２０】インターリーバ１５は、行のデータの走査
の元の順序に応じ、データの列に対して横切るデータの
列のデータを再配列し、それに応じてデータの列は、Ｖ
ＳＢ−ＡＭビデオ送信器８によって送信される複合ビデ
オ信号の各々の水平走査線と同時に、最終的にＶＳＢ−
ＢＰＳＫデータ送信器１２によって送信される。これが
行われるので、水平方向に一致性を有する傾向にある複
合ビデオ信号の中間帯域周波数とインパルスノイズは、
水平走査線に垂直な列にマップされたデータでなく、水
平走査線に沿って行にマップされたデータに対して動作
する修正された符号の場合よりも、変更された符号のよ
り少ないビットを妨害する。符号がフォワードエラー補
正符号であるとすると、特定のノイズバーストを受けな
いために減少されるべきフォワードエラー補正計算にお
いてパリティを達するために必要とされるビットの端数
を許容する。
の元の順序に応じ、データの列に対して横切るデータの
列のデータを再配列し、それに応じてデータの列は、Ｖ
ＳＢ−ＡＭビデオ送信器８によって送信される複合ビデ
オ信号の各々の水平走査線と同時に、最終的にＶＳＢ−
ＢＰＳＫデータ送信器１２によって送信される。これが
行われるので、水平方向に一致性を有する傾向にある複
合ビデオ信号の中間帯域周波数とインパルスノイズは、
水平走査線に垂直な列にマップされたデータでなく、水
平走査線に沿って行にマップされたデータに対して動作
する修正された符号の場合よりも、変更された符号のよ
り少ないビットを妨害する。符号がフォワードエラー補
正符号であるとすると、特定のノイズバーストを受けな
いために減少されるべきフォワードエラー補正計算にお
いてパリティを達するために必要とされるビットの端数
を許容する。
【００２１】データフレームは、データ行走査レートの
倍数であるシンボルレートで発生するシンボルの５２５
行のブロックとして定義され、データ行走査レートは、
アナログ複合ビデオ信号に対して水平走査線レートと同
一である。ＢＰＳＫシンボルはビットであるが、（変更
されたリードソロモン符号のような）フォワードエラー
補正コードが適用されるシンボルは、慣習的に２N −ビ
ットのデータであり、ここでＮは、３、４、或いは５の
ような小さな正の整数である。フォワードエラー補正符
号の各々が延びるビットの長さは、５２５よりも小さく
選ばれ、従って、インパルスノイズが、その長さに沿っ
て一回よりも多く、変更されたリードソロモン符号の一
つを邪魔する可能性はより小さい。データ行と複合ビデ
オ信号の水平走査線との相対的位相は、各データ行が複
合ビデオ信号の対応する水平走査線と時間的に一致する
ようにされる。データフレームは、アナログ複合ビデオ
信号のフレームがソース７によって供給されるのと同一
のレートで生ずるが、複合ビデオ信号の９水平走査線分
だけビデオ信号フレームより遅れたデータフレームを有
することが有益である。
倍数であるシンボルレートで発生するシンボルの５２５
行のブロックとして定義され、データ行走査レートは、
アナログ複合ビデオ信号に対して水平走査線レートと同
一である。ＢＰＳＫシンボルはビットであるが、（変更
されたリードソロモン符号のような）フォワードエラー
補正コードが適用されるシンボルは、慣習的に２N −ビ
ットのデータであり、ここでＮは、３、４、或いは５の
ような小さな正の整数である。フォワードエラー補正符
号の各々が延びるビットの長さは、５２５よりも小さく
選ばれ、従って、インパルスノイズが、その長さに沿っ
て一回よりも多く、変更されたリードソロモン符号の一
つを邪魔する可能性はより小さい。データ行と複合ビデ
オ信号の水平走査線との相対的位相は、各データ行が複
合ビデオ信号の対応する水平走査線と時間的に一致する
ようにされる。データフレームは、アナログ複合ビデオ
信号のフレームがソース７によって供給されるのと同一
のレートで生ずるが、複合ビデオ信号の９水平走査線分
だけビデオ信号フレームより遅れたデータフレームを有
することが有益である。
【００２２】レートバッファ１４とインターリーバ１５
の動作はメモリ・コントローラ２０によって制御され
る。レートバッファ１４の書き込みは、レートバッファ
書き込みアドレス発生器３７によって発生されるレート
バッファ書き込みアドレスに従って行われる。レートバ
ッファ１４の読出しとインターリーバ１５の書き込み
は、インターリーバ書き込みアドレス発生器３８によっ
て発生されるインターリーバ書き込みアドレスに従って
行われる。図２は、それらが本発明にとって付随的なも
のであるのでアドレス発生器３７と３８の詳細を示して
いないが、それぞれのアドレス発生器は、各々のクロッ
ク源からのパルスを計数する夫々の多段アドレス・カウ
ンタを含んでいる。
の動作はメモリ・コントローラ２０によって制御され
る。レートバッファ１４の書き込みは、レートバッファ
書き込みアドレス発生器３７によって発生されるレート
バッファ書き込みアドレスに従って行われる。レートバ
ッファ１４の読出しとインターリーバ１５の書き込み
は、インターリーバ書き込みアドレス発生器３８によっ
て発生されるインターリーバ書き込みアドレスに従って
行われる。図２は、それらが本発明にとって付随的なも
のであるのでアドレス発生器３７と３８の詳細を示して
いないが、それぞれのアドレス発生器は、各々のクロッ
ク源からのパルスを計数する夫々の多段アドレス・カウ
ンタを含んでいる。
【００２３】データフレームカウンタ２２はデータフレ
ームを計数し、各開始フレームの初めにおける算術カウ
ンタの計数値に対してロールオーバし、書き込みアドレ
ス発生器３７と３８のアドレスカウンタをリセットする
オーバーフローパルスを発生する。付随的に、データフ
レームカウンタ２２の３つの最小桁ビットは、選択され
た垂直ブランキング期間（ＶＢＩ）の走査線中複合映像
信号中へのゴースト相殺基準信号の挿入を制御するため
の８フレーム周期を計数するのに使用され得る。デコー
ダ２３は、フレーム格納同期化の目的で論理“０”をプ
リフレーム櫛形パーシャルレスポンスフィルタ１７に供
給するために、各開始フレームを通じて算術カウンタで
あるデータフレームカウンタ２２によって供給されるデ
ータフレームカウントを復号化する。
ームを計数し、各開始フレームの初めにおける算術カウ
ンタの計数値に対してロールオーバし、書き込みアドレ
ス発生器３７と３８のアドレスカウンタをリセットする
オーバーフローパルスを発生する。付随的に、データフ
レームカウンタ２２の３つの最小桁ビットは、選択され
た垂直ブランキング期間（ＶＢＩ）の走査線中複合映像
信号中へのゴースト相殺基準信号の挿入を制御するため
の８フレーム周期を計数するのに使用され得る。デコー
ダ２３は、フレーム格納同期化の目的で論理“０”をプ
リフレーム櫛形パーシャルレスポンスフィルタ１７に供
給するために、各開始フレームを通じて算術カウンタで
あるデータフレームカウンタ２２によって供給されるデ
ータフレームカウントを復号化する。
【００２４】図２は、メモリ・コントローラ２０がイン
ターリーバ１５に供給する書き込みアドレスの下位ビッ
トを発生する回路を幾分詳細に示している。メモリコン
トローラ２０はデータ行カウンタ２４からデータ行カウ
ント信号を受け、シンボル・カウンタ２５からシンボル
・カウント信号を受ける。そして、メモリコントローラ
２０は、インターリーバ１５に含まれ、お互いに関して
時間をずらされた各々の順番で交互に書き込まれ読み出
された２つのフレーム格納のそれぞれに、それらを行ア
ドレッシング及び行内書き込みアドレッシングとしてそ
れぞれ印加する。メモリ・コントローラ２０は、データ
フレームカウンタ２２からのデータフレームカウントの
最小桁ビットに応答して、インターリーバ１５中に含ま
れる２つのフレーム格納の交互の書き込みと読み出しを
制御する。初期行デコーダ２８はデータ行カウンタ２４
からデータ行カウント信号を供給され、各データフレー
ム中の初期データ行を通じて、ライン格納同期化の目的
でプリライン櫛形パーシャルレスポンスフィルタ１６に
論理“１”を供給する。
ターリーバ１５に供給する書き込みアドレスの下位ビッ
トを発生する回路を幾分詳細に示している。メモリコン
トローラ２０はデータ行カウンタ２４からデータ行カウ
ント信号を受け、シンボル・カウンタ２５からシンボル
・カウント信号を受ける。そして、メモリコントローラ
２０は、インターリーバ１５に含まれ、お互いに関して
時間をずらされた各々の順番で交互に書き込まれ読み出
された２つのフレーム格納のそれぞれに、それらを行ア
ドレッシング及び行内書き込みアドレッシングとしてそ
れぞれ印加する。メモリ・コントローラ２０は、データ
フレームカウンタ２２からのデータフレームカウントの
最小桁ビットに応答して、インターリーバ１５中に含ま
れる２つのフレーム格納の交互の書き込みと読み出しを
制御する。初期行デコーダ２８はデータ行カウンタ２４
からデータ行カウント信号を供給され、各データフレー
ム中の初期データ行を通じて、ライン格納同期化の目的
でプリライン櫛形パーシャルレスポンスフィルタ１６に
論理“１”を供給する。
【００２５】図２は、シンボルクロッキング回路３０を
示し、この回路３０は、シンボルカウンタ２５に加え
て、電圧制御発振器（ＶＣＯ）３１と、ゼロ交差検出器
３２と、２５５カウント復号化器３３と、自動周波数位
相制御（ＡＦＰＣ）検出器３４を含む。シンボルカウン
タ２５は、８つの２進計数段よりなる。より適切には平
均軸交差検出器と呼ばれるであろうゼロ交差検出器３２
は、発振器３０の正弦波発振が所定の方向でその平均軸
に交差する点でパルスを生成する。ゼロ交差検出器３２
は、習慣的には、ＶＣＯ３１の正弦波発振に応答して矩
形波を生成するリミッタ増幅器と、それら矩形波の偏移
に応答してパルスを生成する微分器と、タイミングをと
るためにメモリコントローラ２０に供給される一つの極
性のパルスを分離するクリッパよりなる。それらのパル
スはまた、シンボルカウンタ２５に供給され、各連続ラ
インに於て計数され、メモリコントローラ２０に供給さ
れるシンボル／計数信号を生成する。２５５カウント復
号化器３３は、２５５に達するシンボル／計数を復号化
し、パルスを発生する。最大計数は２の整数べき乗であ
るので、シンボル／計数を算術的ゼロに単純に繰越しさ
せるのではなく、２５５カウント復号化器３３からの各
パルスは、ゼロ交差検出器３２によってカウンタ２５に
供給される次のパルスに於てカウンタ２５をリセットす
るために用いられ、それによりシンボル／計数を算術的
ゼロに戻す。２５５カウント復号化器３３は、パルスを
ＡＦＰＣ復号化器３４に供給し、ＶＣＯ３１に供給され
るＡＦＰＣ電圧を生成するために水平同期パルスＨと比
較される。これはネガティブフィードバックループを完
成し、ＶＣＯ３１の発振周波数を調整して、水平走査線
周波数の２５６倍、或いは4027972Ｈｚにする。
示し、この回路３０は、シンボルカウンタ２５に加え
て、電圧制御発振器（ＶＣＯ）３１と、ゼロ交差検出器
３２と、２５５カウント復号化器３３と、自動周波数位
相制御（ＡＦＰＣ）検出器３４を含む。シンボルカウン
タ２５は、８つの２進計数段よりなる。より適切には平
均軸交差検出器と呼ばれるであろうゼロ交差検出器３２
は、発振器３０の正弦波発振が所定の方向でその平均軸
に交差する点でパルスを生成する。ゼロ交差検出器３２
は、習慣的には、ＶＣＯ３１の正弦波発振に応答して矩
形波を生成するリミッタ増幅器と、それら矩形波の偏移
に応答してパルスを生成する微分器と、タイミングをと
るためにメモリコントローラ２０に供給される一つの極
性のパルスを分離するクリッパよりなる。それらのパル
スはまた、シンボルカウンタ２５に供給され、各連続ラ
インに於て計数され、メモリコントローラ２０に供給さ
れるシンボル／計数信号を生成する。２５５カウント復
号化器３３は、２５５に達するシンボル／計数を復号化
し、パルスを発生する。最大計数は２の整数べき乗であ
るので、シンボル／計数を算術的ゼロに単純に繰越しさ
せるのではなく、２５５カウント復号化器３３からの各
パルスは、ゼロ交差検出器３２によってカウンタ２５に
供給される次のパルスに於てカウンタ２５をリセットす
るために用いられ、それによりシンボル／計数を算術的
ゼロに戻す。２５５カウント復号化器３３は、パルスを
ＡＦＰＣ復号化器３４に供給し、ＶＣＯ３１に供給され
るＡＦＰＣ電圧を生成するために水平同期パルスＨと比
較される。これはネガティブフィードバックループを完
成し、ＶＣＯ３１の発振周波数を調整して、水平走査線
周波数の２５６倍、或いは4027972Ｈｚにする。
【００２６】アナログ複合ビデオ信号のフレームと、デ
ータフレームカウンタ２２及びデータ行カウンタ２４に
よる計数を同期させる一つの方法を、以下に考察する。
本明細書で説明されるようなシステムのディジタル信号
受信器に於ては、アナログ複合ビデオ信号の各フレーム
の初期フィールドの垂直同期パルスの後縁エッジに続く
９番目のラインの先頭と、データフレームカウントを再
生成するカウンタとを同期させることが望ましい。その
ような場合、ディジタル信号受信器に於てデータ行計数
を生成するカウンタは、アナログ複合ビデオ信号の各フ
レームの９番目のラインの先頭に於て所定のカウント値
にリセットされる。図２に示される送信器１の部分にあ
る２データフレームカウンタ２２とデータ行カウンタ２
４による計数の同期は、望ましい受信器の実現形態に一
致する。
ータフレームカウンタ２２及びデータ行カウンタ２４に
よる計数を同期させる一つの方法を、以下に考察する。
本明細書で説明されるようなシステムのディジタル信号
受信器に於ては、アナログ複合ビデオ信号の各フレーム
の初期フィールドの垂直同期パルスの後縁エッジに続く
９番目のラインの先頭と、データフレームカウントを再
生成するカウンタとを同期させることが望ましい。その
ような場合、ディジタル信号受信器に於てデータ行計数
を生成するカウンタは、アナログ複合ビデオ信号の各フ
レームの９番目のラインの先頭に於て所定のカウント値
にリセットされる。図２に示される送信器１の部分にあ
る２データフレームカウンタ２２とデータ行カウンタ２
４による計数の同期は、望ましい受信器の実現形態に一
致する。
【００２７】２５５カウント復号化器３３出力信号は、
２入力ＡＮＤゲート３６に第１の入力信号として供給さ
れる。局同期生成器９は、後縁エッジ検出器３６に垂直
同期パルスＶを供給し、この後縁エッジ検出器３６は複
合ビデオ信号のライン９の終端に於てパルスを供給し、
複合ビデオ信号のライン２７１の中間点に於ては、出力
信号がＡＮＤゲート３５に第２の入力信号として供給さ
れる。ＡＮＤゲート３５の応答は、複合ビデオ信号のラ
イン９の終端でのデータフレームエンドパルスよりな
る。それらデータフレームエンドパルスの各々は、デー
タフレームカウンタ２２へのトリガパルスとして入力さ
れてデータフレームカウント信号を進ませ、更に、デー
タ行カウンタ２４に入力されて所定の初期値にデータ行
カウントをリセットする。実際に於ては、２５５カウン
ト復号化器３３は取り除かれても良く、シンボルカウン
タ２５の最終２進計数段からのキャリーパルスは、復号
化器３３の出力信号の代りにＡＦＰＣ検出器３４と、Ａ
ＮＤゲート３５とに供給されてもよい。
２入力ＡＮＤゲート３６に第１の入力信号として供給さ
れる。局同期生成器９は、後縁エッジ検出器３６に垂直
同期パルスＶを供給し、この後縁エッジ検出器３６は複
合ビデオ信号のライン９の終端に於てパルスを供給し、
複合ビデオ信号のライン２７１の中間点に於ては、出力
信号がＡＮＤゲート３５に第２の入力信号として供給さ
れる。ＡＮＤゲート３５の応答は、複合ビデオ信号のラ
イン９の終端でのデータフレームエンドパルスよりな
る。それらデータフレームエンドパルスの各々は、デー
タフレームカウンタ２２へのトリガパルスとして入力さ
れてデータフレームカウント信号を進ませ、更に、デー
タ行カウンタ２４に入力されて所定の初期値にデータ行
カウントをリセットする。実際に於ては、２５５カウン
ト復号化器３３は取り除かれても良く、シンボルカウン
タ２５の最終２進計数段からのキャリーパルスは、復号
化器３３の出力信号の代りにＡＦＰＣ検出器３４と、Ａ
ＮＤゲート３５とに供給されてもよい。
【００２８】図３は、図１のテレビジョン送信器１にお
いて用いられるプリライン櫛形及びプリフレーム櫛形パ
ーシャルレスポンスフィルタ１６，１７の代表的な構成
を示している。シリアル・ビット型のディジタル入力信
号は、入力端子１６１を介して２入力エクスクルーシブ
・オア（ＸＯＲ）ゲート１６２の第１の入力端子に印加
される。ＸＯＲゲート１６２はディジタル遅延線１６３
の入力に接続された出力を有し、ディジタル遅延線１６
３はその出力接続部にＸＯＲゲート１６２からの出力信
号に対する応答を“１Ｈ”遅延した後供給する。ＸＯＲ
ゲート１６２の第２の入力はマルチプレクサ１６４の出
力接続部からの信号を受け、マルチプレクサ１６４は制
御信号として初期行デコーダ２８からの初期行復号化結
果を受ける。初期行デコーダ２８は、カウンタ２４から
のデータ行カウントを、データ行をデータフレームの初
期の“１”として示すデータ行カウントの値に対しては
“１”出力信号で応答し、データ行カウントの互いの値
に対しては“０”出力信号で応答する入力信号として受
ける。マルチプレクサ１６４に制御信号として供給され
る初期行復号化結果が“１”のときを除くと、マルチプ
レクサ１６４はＸＯＲゲート１６２の第２の入力に印加
するためにディジタル遅延線１６３の出力接続部におい
て遅延した応答を選択する。マルチプレクサ１６４に制
御信号として供給される初期行符号化結果が“１”のと
きは、マルチプレクサ１６４はＸＯＲゲート１６２の第
２の入力に印加するためにワイヤードロジック“０”を
選択する。構成要素１６２，１６３及び１６４は、プリ
ライン櫛形パーシャルレスポンスフィルタ１６の初めの
部分を提供し、そのフィルタ１６は図３に示す如く更に
最終の部分を有しうる。
いて用いられるプリライン櫛形及びプリフレーム櫛形パ
ーシャルレスポンスフィルタ１６，１７の代表的な構成
を示している。シリアル・ビット型のディジタル入力信
号は、入力端子１６１を介して２入力エクスクルーシブ
・オア（ＸＯＲ）ゲート１６２の第１の入力端子に印加
される。ＸＯＲゲート１６２はディジタル遅延線１６３
の入力に接続された出力を有し、ディジタル遅延線１６
３はその出力接続部にＸＯＲゲート１６２からの出力信
号に対する応答を“１Ｈ”遅延した後供給する。ＸＯＲ
ゲート１６２の第２の入力はマルチプレクサ１６４の出
力接続部からの信号を受け、マルチプレクサ１６４は制
御信号として初期行デコーダ２８からの初期行復号化結
果を受ける。初期行デコーダ２８は、カウンタ２４から
のデータ行カウントを、データ行をデータフレームの初
期の“１”として示すデータ行カウントの値に対しては
“１”出力信号で応答し、データ行カウントの互いの値
に対しては“０”出力信号で応答する入力信号として受
ける。マルチプレクサ１６４に制御信号として供給され
る初期行復号化結果が“１”のときを除くと、マルチプ
レクサ１６４はＸＯＲゲート１６２の第２の入力に印加
するためにディジタル遅延線１６３の出力接続部におい
て遅延した応答を選択する。マルチプレクサ１６４に制
御信号として供給される初期行符号化結果が“１”のと
きは、マルチプレクサ１６４はＸＯＲゲート１６２の第
２の入力に印加するためにワイヤードロジック“０”を
選択する。構成要素１６２，１６３及び１６４は、プリ
ライン櫛形パーシャルレスポンスフィルタ１６の初めの
部分を提供し、そのフィルタ１６は図３に示す如く更に
最終の部分を有しうる。
【００２９】図３は、構成要素１６５，１６６及び１６
７を含む最終部分を有するプリライン櫛形パーシャルレ
スポンスフィルタ１６を示している。２入力エクスクル
ーシブ・オア・ゲート１６５は、プリライン櫛形パーシ
ャルレスポンスフィルタリングの初めの部分の応答を印
加するためにＸＯＲゲート１６２の出力が接続された第
１の入力を有する。ＸＯＲゲート１６５の応答は、ディ
ジタル遅延線１６６の入力接続部に印加され、ディジタ
ル遅延線１６６はその出力接続部にＸＯＲゲート１６５
からの出力信号に対する応答を“１Ｈ”遅延した後供給
する。ＸＯＲゲート１６５の第２の入力はマルチプレク
サ１６７の出力接続部からの信号を受け、マルチプレク
サ１６７は制御信号として初期行デコーダ２８からの初
期行符号化結果を受ける。マルチプレクサ１６７に制御
信号として供給される初期行復号化結果が“１”のとき
を除くと、マルチプレクサ１６７はＸＯＲゲート１６５
の第２の入力に印加するためにディジタル遅延線１６６
の出力接続部において遅延した応答を選択する。マルチ
プレクサ１６７に制御信号として供給される初期行復号
化結果が“１”のときは、マルチプレクサ１６７はＸＯ
Ｒゲート１６５の第２の入力に印加するためにワイヤー
ドロジック“０”を選択する。
７を含む最終部分を有するプリライン櫛形パーシャルレ
スポンスフィルタ１６を示している。２入力エクスクル
ーシブ・オア・ゲート１６５は、プリライン櫛形パーシ
ャルレスポンスフィルタリングの初めの部分の応答を印
加するためにＸＯＲゲート１６２の出力が接続された第
１の入力を有する。ＸＯＲゲート１６５の応答は、ディ
ジタル遅延線１６６の入力接続部に印加され、ディジタ
ル遅延線１６６はその出力接続部にＸＯＲゲート１６５
からの出力信号に対する応答を“１Ｈ”遅延した後供給
する。ＸＯＲゲート１６５の第２の入力はマルチプレク
サ１６７の出力接続部からの信号を受け、マルチプレク
サ１６７は制御信号として初期行デコーダ２８からの初
期行符号化結果を受ける。マルチプレクサ１６７に制御
信号として供給される初期行復号化結果が“１”のとき
を除くと、マルチプレクサ１６７はＸＯＲゲート１６５
の第２の入力に印加するためにディジタル遅延線１６６
の出力接続部において遅延した応答を選択する。マルチ
プレクサ１６７に制御信号として供給される初期行復号
化結果が“１”のときは、マルチプレクサ１６７はＸＯ
Ｒゲート１６５の第２の入力に印加するためにワイヤー
ドロジック“０”を選択する。
【００３０】プリライン櫛形パーシャルレスポンスフィ
ルタ１６の最終部分の応答はＸＯＲゲート１６５の出力
に現れる。図３は、プリライン櫛形パーシャルレスポン
スフィルタ１６の出力端子と同様にプリフレーム櫛形パ
ーシャルレスポンスフィルタ１７の入力端子である端子
１７１に印加されるこの応答を示している。ディジタル
遅延線１６３と１６６は、夫々カウンタ２５からのデー
タ行計数当り毎のシンボルによってアドレスされて読出
し後上書きモードで動作されるめいめいのランダム・ア
クセス・メモリ（ＲＡＭ）であり得る。或いは、プリラ
イン櫛形パーシャルレスポンスフィルタ１６の望ましく
ない実施例は、構成要素１６２，１６３及び１６４から
なる単一の部分を有する。この望ましくない実施例にお
いて、構成要素１６５，１６６及び１６７は無しで済ま
され、ＸＯＲゲート１６２の出力に現れるフィルタ１６
の応答は端子１７１に印加される。
ルタ１６の最終部分の応答はＸＯＲゲート１６５の出力
に現れる。図３は、プリライン櫛形パーシャルレスポン
スフィルタ１６の出力端子と同様にプリフレーム櫛形パ
ーシャルレスポンスフィルタ１７の入力端子である端子
１７１に印加されるこの応答を示している。ディジタル
遅延線１６３と１６６は、夫々カウンタ２５からのデー
タ行計数当り毎のシンボルによってアドレスされて読出
し後上書きモードで動作されるめいめいのランダム・ア
クセス・メモリ（ＲＡＭ）であり得る。或いは、プリラ
イン櫛形パーシャルレスポンスフィルタ１６の望ましく
ない実施例は、構成要素１６２，１６３及び１６４から
なる単一の部分を有する。この望ましくない実施例にお
いて、構成要素１６５，１６６及び１６７は無しで済ま
され、ＸＯＲゲート１６２の出力に現れるフィルタ１６
の応答は端子１７１に印加される。
【００３１】図３はプリフレーム櫛形パーシャルレスポ
ンスフィルタ１７を唯一つの部分を有するものとして示
している。プリライン櫛形パーシャルレスポンスフィル
タ１６の応答は、端子１７１を介して２入力エクスクル
ーシブ・オア（ＸＯＲ）ゲート１７２の第１の入力に印
加される。リード・オンリ・メモリ（ＲＯＭ）１７３は
データの開始フレームを表わすビットのパターンを格納
し、そのデータは２入力マルチプレクサ１７４の第１の
入力に読み込まれ、そのマルチプレクサ１７４の第２の
入力はそこへ印加されるＸＯＲゲート１７２の出力応答
を有する。マルチプレクサ１７４はデコーダ２３からの
制御信号を受ける。デコーダ２３が各開始フレームを通
じて論理“１”を供給するために算術カウンタであるデ
ータ・フレーム・カウンタ２２によって供給されるデー
タ・フレーム・カウントを復号化するとき、マルチプレ
クサ１７４は、ＲＯＭ１７３から読み出されるデータの
開始フレームを表わすビットのパターンをフィルタ１７
の出力端子１７５に印加するために、その制御信号のこ
の状態に応答する。開始フレームよりも他のデータ・フ
レームの間に、データ・フレーム・カウンタ２２により
供給されるデータ・フレーム・カウントは算術的なもの
にならず、デコーダ２３は論理“０”を供給する。マル
チプレクサ１７４は、ＸＯＲゲート１７２の出力応答を
出力端子１７５に印加するためにその制御信号のこの状
態に応答する。どちらの場合にも、出力端子１７５に印
加されるプリフレーム櫛形パーシャルレスポンスフィル
タ１７の応答は、ディジタル遅延線１７６によって供給
されるように１フレーム（１−Ｆ）の遅延をもって２入
力エクスクルーシブ・オア（ＸＯＲ）ゲート１７２の第
２の入力に印加される。ディジタル遅延線１７６は、読
出し後上書きモードにおいて動作するＲＡＭによって設
けられる。開始フレームを格納するＲＡＭ及びＲＯＭ１
７４は、行アドレスとしてカウンタ２４から供給される
データ行カウント及び列アドレスとしてカウンタ２５か
ら供給されるデータ行当たりのシンボルによって並列に
アドレスされる。
ンスフィルタ１７を唯一つの部分を有するものとして示
している。プリライン櫛形パーシャルレスポンスフィル
タ１６の応答は、端子１７１を介して２入力エクスクル
ーシブ・オア（ＸＯＲ）ゲート１７２の第１の入力に印
加される。リード・オンリ・メモリ（ＲＯＭ）１７３は
データの開始フレームを表わすビットのパターンを格納
し、そのデータは２入力マルチプレクサ１７４の第１の
入力に読み込まれ、そのマルチプレクサ１７４の第２の
入力はそこへ印加されるＸＯＲゲート１７２の出力応答
を有する。マルチプレクサ１７４はデコーダ２３からの
制御信号を受ける。デコーダ２３が各開始フレームを通
じて論理“１”を供給するために算術カウンタであるデ
ータ・フレーム・カウンタ２２によって供給されるデー
タ・フレーム・カウントを復号化するとき、マルチプレ
クサ１７４は、ＲＯＭ１７３から読み出されるデータの
開始フレームを表わすビットのパターンをフィルタ１７
の出力端子１７５に印加するために、その制御信号のこ
の状態に応答する。開始フレームよりも他のデータ・フ
レームの間に、データ・フレーム・カウンタ２２により
供給されるデータ・フレーム・カウントは算術的なもの
にならず、デコーダ２３は論理“０”を供給する。マル
チプレクサ１７４は、ＸＯＲゲート１７２の出力応答を
出力端子１７５に印加するためにその制御信号のこの状
態に応答する。どちらの場合にも、出力端子１７５に印
加されるプリフレーム櫛形パーシャルレスポンスフィル
タ１７の応答は、ディジタル遅延線１７６によって供給
されるように１フレーム（１−Ｆ）の遅延をもって２入
力エクスクルーシブ・オア（ＸＯＲ）ゲート１７２の第
２の入力に印加される。ディジタル遅延線１７６は、読
出し後上書きモードにおいて動作するＲＡＭによって設
けられる。開始フレームを格納するＲＡＭ及びＲＯＭ１
７４は、行アドレスとしてカウンタ２４から供給される
データ行カウント及び列アドレスとしてカウンタ２５か
ら供給されるデータ行当たりのシンボルによって並列に
アドレスされる。
【００３２】図４は、プリライン櫛形パーシャルレスポ
ンスフィルタ１６の代わりに使用され得る変更されたプ
リライン櫛形パーシャルレスポンスフィルタ１６０を示
す。マルチプレクサ１６４及び１６７は無しで済ませら
れ、１−Ｈ遅延線１６３及び１６６の出力はＸＯＲゲー
ト１６２及び１６５の入力に夫々直接に接続されてい
る。１−Ｈ遅延線１６３及び１６６の入力は、それぞれ
ＸＯＲゲート１６２及び１６５の出力に直接接続されず
その代わり、それぞれ２入力マルチプレクサ１６８及び
１６９の出力に接続されている。マルチプレクサ１６８
及び１６９は、それらの夫々の第１の入力に印加される
ワイヤードロジック“０”を有し、またそれらの夫々の
第２の入力に印加されるＸＯＲゲート１６２及び１６５
の出力を有する。マルチプレクサ１６８及び１６９用の
制御信号は、データ・フレームの最終行が論理“１”を
マルチプレクサ１６８及び１６９に供給することに達し
たことを示すカウンタ２４からのデータ行カウントを検
出する最終行デコーダ２６によって供給される。それは
それら夫々の出力信号として論理“０”を選択するよう
条件付けする。データ・フレームの全ての他の行の間、
デコーダ２６はマルチプレクサ１６８及び１６９に論理
“０”を供給し、それは、それら夫々のそれぞれの出力
信号としてＸＯＲゲート１６２及び１６５の出力応答を
選択するよう条件付ける。
ンスフィルタ１６の代わりに使用され得る変更されたプ
リライン櫛形パーシャルレスポンスフィルタ１６０を示
す。マルチプレクサ１６４及び１６７は無しで済ませら
れ、１−Ｈ遅延線１６３及び１６６の出力はＸＯＲゲー
ト１６２及び１６５の入力に夫々直接に接続されてい
る。１−Ｈ遅延線１６３及び１６６の入力は、それぞれ
ＸＯＲゲート１６２及び１６５の出力に直接接続されず
その代わり、それぞれ２入力マルチプレクサ１６８及び
１６９の出力に接続されている。マルチプレクサ１６８
及び１６９は、それらの夫々の第１の入力に印加される
ワイヤードロジック“０”を有し、またそれらの夫々の
第２の入力に印加されるＸＯＲゲート１６２及び１６５
の出力を有する。マルチプレクサ１６８及び１６９用の
制御信号は、データ・フレームの最終行が論理“１”を
マルチプレクサ１６８及び１６９に供給することに達し
たことを示すカウンタ２４からのデータ行カウントを検
出する最終行デコーダ２６によって供給される。それは
それら夫々の出力信号として論理“０”を選択するよう
条件付けする。データ・フレームの全ての他の行の間、
デコーダ２６はマルチプレクサ１６８及び１６９に論理
“０”を供給し、それは、それら夫々のそれぞれの出力
信号としてＸＯＲゲート１６２及び１６５の出力応答を
選択するよう条件付ける。
【００３３】図５は、ＸＯＲゲート１７２の出力接続部
が常に出力端子１７５に接続されており、マルチプレク
サ１７４が無しで済まされるプリフレーム櫛形パーシャ
ルレスポンスフィルタ１７の代わりの他の構成１７０の
ブロックダイアグラムである。リードオンリメモリ（Ｒ
ＯＭ）１７３は２入力マルチプレクサ１７７の第１の入
力に読み込まれ、マルチプレクサ１７７の第２の入力に
は、プリフレーム櫛形パーシャルレスポンスフィルタの
出力端子１７５における応答に対して１−Ｆディジタル
遅延線１７６の１フレーム遅延した出力応答が印加され
る。マルチプレクサ１７７の出力応答は、ＸＯＲゲート
１７２の第２の入力に印加される。マルチプレクサ１７
７はデコーダ２３から制御信号を受ける。デコーダ２３
が各開始フレームを通じて論理“１”を供給するとき、
マルチプレクサ１７７は、ＲＯＭ１７３からＸＯＲゲー
ト１７２の第２の入力に読み込まれるデータの開始フレ
ームを表わすビットのパターンを印加するためのその制
御信号のこの条件に応答する。ＸＯＲゲート１７２の第
１の入力は開始フレームを通じて“０”を供給されるの
で、ＲＯＭ１７３からＸＯＲゲート１７２の第２の入力
に読み込まれるビットのパターンは、出力端子１７５に
供給されるその出力応答で複製される。開始フレーム以
外のデータ・フレームの間に、デコーダ２３は論理
“０”を提供し、それに対してマルチプレクサ１７７
は、出力端子１７５でのプリフレーム櫛形パーシャルレ
スポンスフィルタの応答に対する１−Ｆディジタル遅延
線１７６の１フレーム遅延した出力応答を、ＸＯＲゲー
ト１７２の第２の入力に印加するよう応答する。それ
で、全体としては、フィルタ１７０の動作は図３のフィ
ルタ１７の動作に類似している。
が常に出力端子１７５に接続されており、マルチプレク
サ１７４が無しで済まされるプリフレーム櫛形パーシャ
ルレスポンスフィルタ１７の代わりの他の構成１７０の
ブロックダイアグラムである。リードオンリメモリ（Ｒ
ＯＭ）１７３は２入力マルチプレクサ１７７の第１の入
力に読み込まれ、マルチプレクサ１７７の第２の入力に
は、プリフレーム櫛形パーシャルレスポンスフィルタの
出力端子１７５における応答に対して１−Ｆディジタル
遅延線１７６の１フレーム遅延した出力応答が印加され
る。マルチプレクサ１７７の出力応答は、ＸＯＲゲート
１７２の第２の入力に印加される。マルチプレクサ１７
７はデコーダ２３から制御信号を受ける。デコーダ２３
が各開始フレームを通じて論理“１”を供給するとき、
マルチプレクサ１７７は、ＲＯＭ１７３からＸＯＲゲー
ト１７２の第２の入力に読み込まれるデータの開始フレ
ームを表わすビットのパターンを印加するためのその制
御信号のこの条件に応答する。ＸＯＲゲート１７２の第
１の入力は開始フレームを通じて“０”を供給されるの
で、ＲＯＭ１７３からＸＯＲゲート１７２の第２の入力
に読み込まれるビットのパターンは、出力端子１７５に
供給されるその出力応答で複製される。開始フレーム以
外のデータ・フレームの間に、デコーダ２３は論理
“０”を提供し、それに対してマルチプレクサ１７７
は、出力端子１７５でのプリフレーム櫛形パーシャルレ
スポンスフィルタの応答に対する１−Ｆディジタル遅延
線１７６の１フレーム遅延した出力応答を、ＸＯＲゲー
ト１７２の第２の入力に印加するよう応答する。それ
で、全体としては、フィルタ１７０の動作は図３のフィ
ルタ１７の動作に類似している。
【００３４】図６は、プリフレーム櫛形パーシャルレス
ポンスフィルタ１７の代わりの他の構成１７００のブロ
ックダイアグラムであり、そこではＸＯＲゲート１７２
の出力接続部が常に出力端子１７５に接続されており、
マルチプレクサ１７４が無しで済まされる。リードオン
リメモリ（ＲＯＭ）１７３は２入力マルチプレクサ１７
８の第１の入力に読み込まれ、そのマルチプレクサ１７
８の第２の入力は、出力端子１７５でそこに印加される
プリフレーム櫛形パーシャルレスポンスフィルタの応答
を有する。マルチプレクサ１７８の出力応答は１−Ｆ遅
延線１７６の入力に印加され、ＸＯＲゲート１７２の第
２の入力は１−Ｆ遅延線１７８の出力から１フレーム遅
延した後にマルチプレクサ１７８の出力応答を受ける。
マルチプレクサ１７８用の制御信号は開始フレーム・デ
コーダ２６からではなく、むしろ最終フレーム・デコー
ダ２７からであり、デコーダ２７は、開始フレームの直
前にプリフレーム櫛形パーシャルレスポンスフィルタリ
ングの最終フレームに達したときに、全てモジュラー・
カウント（例えば、全てのビットの場所において
“０”）であるデータ・フレーム・カウントを検出す
る。この最終フレームを除いたどのフレームの間にも、
デコーダ２７はマルチプレクサ１７８用の制御信号とし
て“０”を供給し、１−Ｆディジタル遅延線１７６の入
力接続部に対してＸＯＲゲート１７２の応答を選択する
ように条件付けし“０”を供給する。それ以後は、図３
のフィルタ１７におけるのと丁度同様に、ＸＯＲゲート
１７２の第２の入力に１フレーム遅延して供給される。
最終フレームの間は、デコーダ２７はマルチプレクサ１
７８用の制御信号として“１”を供給し、１−Ｆディジ
タル遅延線１７６の入力接続部に開始フレームＲＯＭ１
７３から読み出された開始フレームを表わすビットのパ
ターンを選択するように条件付けする。その後、それは
ＸＯＲゲート１７２の第２の入力に１フレーム遅延して
供給される。従って、図５のフィルタ１７０におけるの
と丁度同様に、開始フレームの間にデータの開始フレー
ムを表わすビットのパターンがＸＯＲゲート１７２の第
２の入力に印加される。
ポンスフィルタ１７の代わりの他の構成１７００のブロ
ックダイアグラムであり、そこではＸＯＲゲート１７２
の出力接続部が常に出力端子１７５に接続されており、
マルチプレクサ１７４が無しで済まされる。リードオン
リメモリ（ＲＯＭ）１７３は２入力マルチプレクサ１７
８の第１の入力に読み込まれ、そのマルチプレクサ１７
８の第２の入力は、出力端子１７５でそこに印加される
プリフレーム櫛形パーシャルレスポンスフィルタの応答
を有する。マルチプレクサ１７８の出力応答は１−Ｆ遅
延線１７６の入力に印加され、ＸＯＲゲート１７２の第
２の入力は１−Ｆ遅延線１７８の出力から１フレーム遅
延した後にマルチプレクサ１７８の出力応答を受ける。
マルチプレクサ１７８用の制御信号は開始フレーム・デ
コーダ２６からではなく、むしろ最終フレーム・デコー
ダ２７からであり、デコーダ２７は、開始フレームの直
前にプリフレーム櫛形パーシャルレスポンスフィルタリ
ングの最終フレームに達したときに、全てモジュラー・
カウント（例えば、全てのビットの場所において
“０”）であるデータ・フレーム・カウントを検出す
る。この最終フレームを除いたどのフレームの間にも、
デコーダ２７はマルチプレクサ１７８用の制御信号とし
て“０”を供給し、１−Ｆディジタル遅延線１７６の入
力接続部に対してＸＯＲゲート１７２の応答を選択する
ように条件付けし“０”を供給する。それ以後は、図３
のフィルタ１７におけるのと丁度同様に、ＸＯＲゲート
１７２の第２の入力に１フレーム遅延して供給される。
最終フレームの間は、デコーダ２７はマルチプレクサ１
７８用の制御信号として“１”を供給し、１−Ｆディジ
タル遅延線１７６の入力接続部に開始フレームＲＯＭ１
７３から読み出された開始フレームを表わすビットのパ
ターンを選択するように条件付けする。その後、それは
ＸＯＲゲート１７２の第２の入力に１フレーム遅延して
供給される。従って、図５のフィルタ１７０におけるの
と丁度同様に、開始フレームの間にデータの開始フレー
ムを表わすビットのパターンがＸＯＲゲート１７２の第
２の入力に印加される。
【００３５】図３のフィルタ１７が図５のフィルタ１７
０と図６のフィルタ１７００以上に望ましい理由は、開
始フレーム・データがより直接的に出力端子１７５に印
加されて、その中でビット誤りが時々起こる可能性を低
下させるからである。このような時折のビット誤りを避
けようという要望は、ビット誤りが生じるよりもＲＯＭ
１７３から発生される理由であり、それは、例えば、デ
ータ行カウント当たりのシンボルとデータ行カウントの
最小桁ビットとの排他的論理和をとることによって容易
になされる。ビットの多くの異なったパターンは、開始
フレームとしての利用に適当である。そのパターンは、
ＶＳＢ ＡＭ データ送信器１２中の平衡変調器を不平
衡にさせるための直流成分を持つべきではない。それ
で、ＴＶ受信器の適当な動作を中断させないように直交
位相映像搬送波は抑圧したようにし得る。好ましくはこ
のパターンはディジタル信号受信器によって容易に認識
され、そこで再び容易に発生され得ることが望まれるパ
ターンである。“０”と“１”が交互に順次の１−Ｈの
間隔でなるパターンは、それぞれの１−Ｈ間隔から次に
反転するビットパターンで、これらの基準に合う。
０と図６のフィルタ１７００以上に望ましい理由は、開
始フレーム・データがより直接的に出力端子１７５に印
加されて、その中でビット誤りが時々起こる可能性を低
下させるからである。このような時折のビット誤りを避
けようという要望は、ビット誤りが生じるよりもＲＯＭ
１７３から発生される理由であり、それは、例えば、デ
ータ行カウント当たりのシンボルとデータ行カウントの
最小桁ビットとの排他的論理和をとることによって容易
になされる。ビットの多くの異なったパターンは、開始
フレームとしての利用に適当である。そのパターンは、
ＶＳＢ ＡＭ データ送信器１２中の平衡変調器を不平
衡にさせるための直流成分を持つべきではない。それ
で、ＴＶ受信器の適当な動作を中断させないように直交
位相映像搬送波は抑圧したようにし得る。好ましくはこ
のパターンはディジタル信号受信器によって容易に認識
され、そこで再び容易に発生され得ることが望まれるパ
ターンである。“０”と“１”が交互に順次の１−Ｈの
間隔でなるパターンは、それぞれの１−Ｈ間隔から次に
反転するビットパターンで、これらの基準に合う。
【００３６】図７は、ディジタル信号が埋め込まれたテ
レビジョン信号をアンテナ４２などの手段で受信し、そ
の埋め込まれた信号を抽出するディジタル信号受信器４
０を示す。チューナ４３は、第１の検出器で検出される
テレビジョンチャンネルを選択し、その第１の検出器
は、選択されたテレビジョン信号を中間周波数のセット
と周波数の画像セットに変換する同調可能ダウンコンバ
ータであり、通常はスーパーヘテロダイン型である。ビ
デオ中間周波数（ＩＦ）フィルタ４４は中間周波数（Ｉ
Ｆ）増幅器４５への入力信号としての適用のためにビデ
オ中間周波数を選択し、周波数の画像セットを拒絶す
る。現行の習わしに従って、表面弾性波（ＳＡＷ）フィ
ルタは、ビデオＩＦフィルタ４４に用いられて、モノリ
シックな集積回路（ＩＣ）内でビデオＩＦ増幅器を段間
同調のない複数段増幅器として構成するために用いられ
る。ビデオＩＦ増幅器４５は、増幅されたビデオＩＦ信
号を、同相同期ビデオ検出器４６及び直交位相同期ビデ
オ検出器４７に供給する。45.75ＭＨｚの通常のＩＦビ
デオ搬送波周波数で発振する発振器４８は、その発振を
位相シフトなく同相同期ビデオ検出器４６に供給し、更
にシフトネットワーク４９によって提供される９０°遅
れ位相シフトと共に直交位相同期ビデオ検出器４７に供
給する。発振器４８は、直交位相同期ビデオ検出器４７
の出力信号に応答する自動周波数位相制御（ＡＦＰＣ）
を有する。同期ビデオ検出器４６及び４７は、習慣的
に、ビデオＩＦ増幅器４５と発振器４８の部分と共にＩ
Ｃ内に含まれる。ビデオ検出器４６及び４７の各々は、
搬送波強調タイプであるか真の同期タイプであるかのい
ずれかである。同相同期ビデオ検出器４６によって再生
された同相変更複合ビデオ信号は、水平同期分離器５０
と垂直同期分離器５１に供給され、それらは同相変更複
合ビデオ信号から各々水平同期パルス及び垂直同期パル
スを再生する。
レビジョン信号をアンテナ４２などの手段で受信し、そ
の埋め込まれた信号を抽出するディジタル信号受信器４
０を示す。チューナ４３は、第１の検出器で検出される
テレビジョンチャンネルを選択し、その第１の検出器
は、選択されたテレビジョン信号を中間周波数のセット
と周波数の画像セットに変換する同調可能ダウンコンバ
ータであり、通常はスーパーヘテロダイン型である。ビ
デオ中間周波数（ＩＦ）フィルタ４４は中間周波数（Ｉ
Ｆ）増幅器４５への入力信号としての適用のためにビデ
オ中間周波数を選択し、周波数の画像セットを拒絶す
る。現行の習わしに従って、表面弾性波（ＳＡＷ）フィ
ルタは、ビデオＩＦフィルタ４４に用いられて、モノリ
シックな集積回路（ＩＣ）内でビデオＩＦ増幅器を段間
同調のない複数段増幅器として構成するために用いられ
る。ビデオＩＦ増幅器４５は、増幅されたビデオＩＦ信
号を、同相同期ビデオ検出器４６及び直交位相同期ビデ
オ検出器４７に供給する。45.75ＭＨｚの通常のＩＦビ
デオ搬送波周波数で発振する発振器４８は、その発振を
位相シフトなく同相同期ビデオ検出器４６に供給し、更
にシフトネットワーク４９によって提供される９０°遅
れ位相シフトと共に直交位相同期ビデオ検出器４７に供
給する。発振器４８は、直交位相同期ビデオ検出器４７
の出力信号に応答する自動周波数位相制御（ＡＦＰＣ）
を有する。同期ビデオ検出器４６及び４７は、習慣的
に、ビデオＩＦ増幅器４５と発振器４８の部分と共にＩ
Ｃ内に含まれる。ビデオ検出器４６及び４７の各々は、
搬送波強調タイプであるか真の同期タイプであるかのい
ずれかである。同相同期ビデオ検出器４６によって再生
された同相変更複合ビデオ信号は、水平同期分離器５０
と垂直同期分離器５１に供給され、それらは同相変更複
合ビデオ信号から各々水平同期パルス及び垂直同期パル
スを再生する。
【００３７】ビデオＩＦフィルタ４４は好ましくは3.5
ＭＨｚの幅で45.25ＭＨｚに中心を有するように作られ
るべきではあるが、ここまで論じられたディジタル信号
受信器４０の側面は、一般的に、ＴＶ受信器設計の当業
者には良く知られたものである。このビデオＩＦフィル
タ４４は、直交位相同期ビデオ検出器４７の後ろの音声
トラップフィルタリングを必要としなく、チャンネル内
及び隣接チャンネルの両方の音拒絶を提供する。このビ
デオＩＦフィルタ４４は、また同相ビデオ検出器４６に
よって検出されたビデオ信号の色成分と、直交位相同期
ビデオ検出器４７によって検出された残余複合ビデオ信
号の色成分とを抑圧する。直交位相同期ビデオ検出器４
７のバンド幅は、ＢＰＳＫ応答の後縁での上側周波数を
交替させることのないようにシンボルレートより幾分広
い必要がある。直交位相同期ビデオ検出器４７は、ＮＴ
ＳＣ複合ビデオ信号の750ＭＨｚより高い周波数の部分
のみによって伴われるキーイング信号を検出する。
ＭＨｚの幅で45.25ＭＨｚに中心を有するように作られ
るべきではあるが、ここまで論じられたディジタル信号
受信器４０の側面は、一般的に、ＴＶ受信器設計の当業
者には良く知られたものである。このビデオＩＦフィル
タ４４は、直交位相同期ビデオ検出器４７の後ろの音声
トラップフィルタリングを必要としなく、チャンネル内
及び隣接チャンネルの両方の音拒絶を提供する。このビ
デオＩＦフィルタ４４は、また同相ビデオ検出器４６に
よって検出されたビデオ信号の色成分と、直交位相同期
ビデオ検出器４７によって検出された残余複合ビデオ信
号の色成分とを抑圧する。直交位相同期ビデオ検出器４
７のバンド幅は、ＢＰＳＫ応答の後縁での上側周波数を
交替させることのないようにシンボルレートより幾分広
い必要がある。直交位相同期ビデオ検出器４７は、ＮＴ
ＳＣ複合ビデオ信号の750ＭＨｚより高い周波数の部分
のみによって伴われるキーイング信号を検出する。
【００３８】実現形態に於ては、ディジタル信号受信器
４０は、ゴースト抑圧回路を含み、これは図４に独立し
て明示的には示されないが、1993年8月20日に出願され
た米国特許出願第08/108,311号に詳細に説明されるタイ
プのものであってよい。同相及び直交位相同期ビデオ検
出器４６及び４７の各々は、それ自身の同期検出器の後
ろに、他のビデオ検出器に含まれるそれ自身の同期検出
器の後ろで使用されるものに類似のゴーストキャンセル
フィルタ及び等価フィルタを有する。２つのゴーストキ
ャンセルフィルタの調整可能なパラメータは、コンピュ
ータでなされる計算に応じて並列に調整され、２つの等
化フィルタの調整可能なパラメータはまた、コンピュー
タでなされる更なる計算に応じて並列に調整される。送
信されたとき4.1ＭＨｚ迄の周波数に広げられ、しかし
制限されたＩＦバンド幅のためにディジタル信号受信器
に於て2.5ＭＨｚくらいまでのみ広げられるゴーストキ
ャンセル参照信号は、同相同期ビデオ検出器４６によっ
て検出されるビデオ信号の選択された垂直帰線消去期間
（ＶＢＩ）走査線から抽出される。ＧＣＲ信号は離散化
され、ゴーストキャンセルフィルタと等化フィルタの調
整可能パラメータを計算するコンピュータに入力信号と
して供給される。代りに或いは付加的に、直交位相同期
ビデオ検出器４７応答における直流成分或いは低周波数
成分は、検知されゴーストキャンセルフィルタの調整可
能パラメータを計算するもととして使用される。
４０は、ゴースト抑圧回路を含み、これは図４に独立し
て明示的には示されないが、1993年8月20日に出願され
た米国特許出願第08/108,311号に詳細に説明されるタイ
プのものであってよい。同相及び直交位相同期ビデオ検
出器４６及び４７の各々は、それ自身の同期検出器の後
ろに、他のビデオ検出器に含まれるそれ自身の同期検出
器の後ろで使用されるものに類似のゴーストキャンセル
フィルタ及び等価フィルタを有する。２つのゴーストキ
ャンセルフィルタの調整可能なパラメータは、コンピュ
ータでなされる計算に応じて並列に調整され、２つの等
化フィルタの調整可能なパラメータはまた、コンピュー
タでなされる更なる計算に応じて並列に調整される。送
信されたとき4.1ＭＨｚ迄の周波数に広げられ、しかし
制限されたＩＦバンド幅のためにディジタル信号受信器
に於て2.5ＭＨｚくらいまでのみ広げられるゴーストキ
ャンセル参照信号は、同相同期ビデオ検出器４６によっ
て検出されるビデオ信号の選択された垂直帰線消去期間
（ＶＢＩ）走査線から抽出される。ＧＣＲ信号は離散化
され、ゴーストキャンセルフィルタと等化フィルタの調
整可能パラメータを計算するコンピュータに入力信号と
して供給される。代りに或いは付加的に、直交位相同期
ビデオ検出器４７応答における直流成分或いは低周波数
成分は、検知されゴーストキャンセルフィルタの調整可
能パラメータを計算するもととして使用される。
【００３９】図４のディジタル信号受信器４０に於て、
シンボルあたりサンプルカウント信号が、電圧制御発振
器１０５から受信される正弦波発振に応答してゼロ交差
検出器１０４によって生成されるパルスを数えるシンボ
ルあたりサンプルカウンタ１０３によって生成される。
シンボルあたりサンプルカウンタ１０３は、４つの段を
有し、発振器１０５の発振が１６回目に平均軸交差する
度にオーバーフローキャリーを供給する。シンボルカウ
ント信号は、シンボルあたりサンプルカウンタ１０３か
らのオーバーフローキャリーを数えるシンボルカウンタ
５２によって生成される。復号化器５５は２５５に達す
るシンボルカウントを復号化して、ゼロ交差検出器１０
４によってカウンタ１０３に供給される次のパルスでカ
ウンタ１０３及び５２をリセットするパルスを生成し、
シンボルあたりのサンプルカウント及びシンボルカウン
トを算術的ゼロに戻す。復号化器５５によって生成され
たパルスは、水平同期分離器５０によって分離される水
平同期パルスＨと比較されるためにＡＦＰＣ検出器５６
に供給されて、制御遅延線５７によってシンボルインタ
ーバルの分数分調整的に遅延される。比較の結果は、Ａ
ＦＰＣ検出器５６内部でローパスフィルタリングされ、
ＶＣＯ１０５に適用される自動周波数位相制御（ＡＦＰ
Ｃ）電圧信号を生成する。それらの配置は、ライン固定
されたＶＣＯ１０５から供給される発振の周波数を制御
して、水平走査線周波数ｆＨの16x256=256倍、或いは64
447545Ｈｚにする。制御発振器に参照して用いられる用
語「ラインロックされた」は、発振の周波数が15,764,2
64Ｈｚ走査線周波数に一定の比率に維持され、これは習
慣的に発振の周波数を比較するＡＦＰＣ回路によって、
水平同期パルスに適した係数で分割されるように実行さ
れる。
シンボルあたりサンプルカウント信号が、電圧制御発振
器１０５から受信される正弦波発振に応答してゼロ交差
検出器１０４によって生成されるパルスを数えるシンボ
ルあたりサンプルカウンタ１０３によって生成される。
シンボルあたりサンプルカウンタ１０３は、４つの段を
有し、発振器１０５の発振が１６回目に平均軸交差する
度にオーバーフローキャリーを供給する。シンボルカウ
ント信号は、シンボルあたりサンプルカウンタ１０３か
らのオーバーフローキャリーを数えるシンボルカウンタ
５２によって生成される。復号化器５５は２５５に達す
るシンボルカウントを復号化して、ゼロ交差検出器１０
４によってカウンタ１０３に供給される次のパルスでカ
ウンタ１０３及び５２をリセットするパルスを生成し、
シンボルあたりのサンプルカウント及びシンボルカウン
トを算術的ゼロに戻す。復号化器５５によって生成され
たパルスは、水平同期分離器５０によって分離される水
平同期パルスＨと比較されるためにＡＦＰＣ検出器５６
に供給されて、制御遅延線５７によってシンボルインタ
ーバルの分数分調整的に遅延される。比較の結果は、Ａ
ＦＰＣ検出器５６内部でローパスフィルタリングされ、
ＶＣＯ１０５に適用される自動周波数位相制御（ＡＦＰ
Ｃ）電圧信号を生成する。それらの配置は、ライン固定
されたＶＣＯ１０５から供給される発振の周波数を制御
して、水平走査線周波数ｆＨの16x256=256倍、或いは64
447545Ｈｚにする。制御発振器に参照して用いられる用
語「ラインロックされた」は、発振の周波数が15,764,2
64Ｈｚ走査線周波数に一定の比率に維持され、これは習
慣的に発振の周波数を比較するＡＦＰＣ回路によって、
水平同期パルスに適した係数で分割されるように実行さ
れる。
【００４０】キーイング信号と、直交位相同期ビデオ検
出器４７によって検出される750ＫＨｚ以上の周波数の
ＮＴＳＣ複合ビデオ信号の付随部分とは、整合フィルタ
５８に供給され、それは複合ビデオ信号の750ｋＨｚよ
り高い付随周波数成分の選択された部分に対してのみキ
ーイング信号に応答する。整合フィルタ５８は、インタ
ーシンボル干渉を削減するに充分なほどＰＳＫバンド幅
を広げるために送信器のフィルタ１９の偏移整形部分の
ロールオフに一致するピーク応答を提供する。整合フィ
ルタ５８は、直交位相同期ビデオ検出器４７の検出効率
のロールオフを補償するために更なるピーク応答を提供
するが、このロールオフは、0.75から1.25ＭＨｚの間に
広がる周波数範囲にわたってその特性として増大的に単
側波帯化し、1.25ＭＨｚから上に広がる周波数範囲にわ
たっては特性として実質的に単側波帯となるＶＳＢ−Ｂ
ＰＳＫに起因する。しかしながら、異なったＴＶ送信器
の残留側波帯フィルタは互いからの変動を示すので、直
交位相同期ビデオ検出器４７の検出効率のロールオフを
補償するピーク応答は、偏移の整形に加えて適切なピー
ク応答を提供する偏移整形フィルタを変形することで、
各ＴＶ送信器１に於てなされる方が恐らくより良い。送
信器１に於けるこの付加的なピーク生成或いは２進キー
イング信号の強調は、しかしながら、輝度信号と共に送
信される0.75ＭＨｚより上のＢＰＳＫの高周波数成分を
増大させるたろう。
出器４７によって検出される750ＫＨｚ以上の周波数の
ＮＴＳＣ複合ビデオ信号の付随部分とは、整合フィルタ
５８に供給され、それは複合ビデオ信号の750ｋＨｚよ
り高い付随周波数成分の選択された部分に対してのみキ
ーイング信号に応答する。整合フィルタ５８は、インタ
ーシンボル干渉を削減するに充分なほどＰＳＫバンド幅
を広げるために送信器のフィルタ１９の偏移整形部分の
ロールオフに一致するピーク応答を提供する。整合フィ
ルタ５８は、直交位相同期ビデオ検出器４７の検出効率
のロールオフを補償するために更なるピーク応答を提供
するが、このロールオフは、0.75から1.25ＭＨｚの間に
広がる周波数範囲にわたってその特性として増大的に単
側波帯化し、1.25ＭＨｚから上に広がる周波数範囲にわ
たっては特性として実質的に単側波帯となるＶＳＢ−Ｂ
ＰＳＫに起因する。しかしながら、異なったＴＶ送信器
の残留側波帯フィルタは互いからの変動を示すので、直
交位相同期ビデオ検出器４７の検出効率のロールオフを
補償するピーク応答は、偏移の整形に加えて適切なピー
ク応答を提供する偏移整形フィルタを変形することで、
各ＴＶ送信器１に於てなされる方が恐らくより良い。送
信器１に於けるこの付加的なピーク生成或いは２進キー
イング信号の強調は、しかしながら、輝度信号と共に送
信される0.75ＭＨｚより上のＢＰＳＫの高周波数成分を
増大させるたろう。
【００４１】整合フィルタ５８からの応答は入力信号と
して、望ましくはオーバサンプリング形のアナログ−デ
ィジタル変換器（ＡＤＣ）１０６に入力される。直交位
相同期ビデオ検出器４７は、750ｋＨｚより低い複合ビ
デオ信号周波数は実質的に回復せず、ＢＰＳＫ符号化
は、ゼロ周波数成分を有さないようなものである。750
ｋＨｚ以上の周波数に多くのエネルギーを有さないＴＶ
画像の送信の間、直交位相同期ビデオ検出器４７応答の
ＢＰＸＫ部分は、ある極性からもう一方の極性に交替す
る。従って、ＡＤＣ１６は、正或いは負の極性のアナロ
グ信号を離散化することのできるタイプのものである。
より詳しくは、ＡＤＣ１０６は、好ましくは、Plessey
Research Caswell LtdのT.C.Leslie及びB.Singhによっ
て1990年ＩＥＥＥ「回線及びシステムのシンポジウム」
90CH-2868-8900000-0372での論文「改善されたシグマ−
デルタ変調器アーキテクチャー」372-375 頁に説明され
るように、単一ビットフィードバックの複数ビットシグ
マ−デルタ変換器である。高価ではない８ビット解像度
のフラッシュ変換器は、２次シグマ−デルタフィードバ
ックループでエラー信号をサンプルし、単一ビットフィ
ードバックが、ディジタル−アナログ変換エラーを最小
化するために用いられる。発振器１０５から発振のゼロ
交差を検出する度にゼロ交差検出器１０４からライン１
０７にわたってパルスが受けとられる度にサンプルす
る、16:1オーバーサンプリング率に対しては、エラー信
号は、水平走査線レートｆＨの２５６倍のシンボルレー
トの１６倍でサンプルされる。フラッシュ変換器のディ
ジタル出力は、変換器１０６内のＦＩＲローパスフィル
タに供給され、このフィルタのディジタル応答は、シン
ボルあたりサンプルカウンタ１０３のキャリーオーバー
フローからのライン１０８にわたってパルスが受けとら
れる度にサンプリングするサブサンプラーによって、1
6:1にサブサンプルされる。最適位相でのこのシンボル
レートでのサブサンプリングは、同期シンボル検出の一
形態であり、これは、シンボルレートで変化を示すが、
シンボルレートでのサンプリングと直交位相関係にある
複合ビデオ信号の成分に対する応答を抑圧する。サブサ
ンプラに先行するローパスフィルタは色信号周波数を抑
圧する。
して、望ましくはオーバサンプリング形のアナログ−デ
ィジタル変換器（ＡＤＣ）１０６に入力される。直交位
相同期ビデオ検出器４７は、750ｋＨｚより低い複合ビ
デオ信号周波数は実質的に回復せず、ＢＰＳＫ符号化
は、ゼロ周波数成分を有さないようなものである。750
ｋＨｚ以上の周波数に多くのエネルギーを有さないＴＶ
画像の送信の間、直交位相同期ビデオ検出器４７応答の
ＢＰＸＫ部分は、ある極性からもう一方の極性に交替す
る。従って、ＡＤＣ１６は、正或いは負の極性のアナロ
グ信号を離散化することのできるタイプのものである。
より詳しくは、ＡＤＣ１０６は、好ましくは、Plessey
Research Caswell LtdのT.C.Leslie及びB.Singhによっ
て1990年ＩＥＥＥ「回線及びシステムのシンポジウム」
90CH-2868-8900000-0372での論文「改善されたシグマ−
デルタ変調器アーキテクチャー」372-375 頁に説明され
るように、単一ビットフィードバックの複数ビットシグ
マ−デルタ変換器である。高価ではない８ビット解像度
のフラッシュ変換器は、２次シグマ−デルタフィードバ
ックループでエラー信号をサンプルし、単一ビットフィ
ードバックが、ディジタル−アナログ変換エラーを最小
化するために用いられる。発振器１０５から発振のゼロ
交差を検出する度にゼロ交差検出器１０４からライン１
０７にわたってパルスが受けとられる度にサンプルす
る、16:1オーバーサンプリング率に対しては、エラー信
号は、水平走査線レートｆＨの２５６倍のシンボルレー
トの１６倍でサンプルされる。フラッシュ変換器のディ
ジタル出力は、変換器１０６内のＦＩＲローパスフィル
タに供給され、このフィルタのディジタル応答は、シン
ボルあたりサンプルカウンタ１０３のキャリーオーバー
フローからのライン１０８にわたってパルスが受けとら
れる度にサンプリングするサブサンプラーによって、1
6:1にサブサンプルされる。最適位相でのこのシンボル
レートでのサブサンプリングは、同期シンボル検出の一
形態であり、これは、シンボルレートで変化を示すが、
シンボルレートでのサンプリングと直交位相関係にある
複合ビデオ信号の成分に対する応答を抑圧する。サブサ
ンプラに先行するローパスフィルタは色信号周波数を抑
圧する。
【００４２】ライン１０８でゼロ交差検出器１０４によ
って供給されるパルスに応答する水平走査線レートｆH
の256倍のシンボルレートの８倍でのサンプリングは、
整合フィルタ５８応答の極性を示す符号ビットを供給す
る整合フィルタ５８応答に応答する。その符号ビット及
びビットラッチ１１０において１サンプル遅延されるそ
の符号ビットは、排他的ＯＲゲート１１１への各々の入
力として供給される。ＸＯＲゲート１１１は整合フィル
タ５８応答を検出し、この検出の結果を、パルス位相弁
別器６７に供給する。パルス位相弁別器６７は、ゼロ交
差検出器１０４によって検出される制御発振器１０５の
発振のゼロ交差に対する適当な位相からの、ＸＯＲゲー
ト１１０によって検出される整合フィルタ５８応答のゼ
ロ交差の逸脱を、選択的に検出する。パルス位相弁別器
６７は、サンプルされ保持されるそれらの選択的に検出
された逸脱をローパスフィルタリングし、従って、ＡＦ
ＰＣ検出器５６に適用される水平同期パルスＨに対して
制御遅延線５７が供給する遅延を調節する制御信号を生
成する。パルス位相弁別器６７によるこの選択的検出
は、複合ビデオ信号への直交位相同期ビデオ検出器４７
の応答がゼロ値になることが予想される垂直帰線消去期
間の部分の間になされることができる。２次シグマ−デ
ルタエラー信号の離散化の間のＡＤＣ１０７のフラッシ
ュコンバータによるオーバーサンプリングの位相は、従
って最小のインターシンボル干渉のために調整される。
って供給されるパルスに応答する水平走査線レートｆH
の256倍のシンボルレートの８倍でのサンプリングは、
整合フィルタ５８応答の極性を示す符号ビットを供給す
る整合フィルタ５８応答に応答する。その符号ビット及
びビットラッチ１１０において１サンプル遅延されるそ
の符号ビットは、排他的ＯＲゲート１１１への各々の入
力として供給される。ＸＯＲゲート１１１は整合フィル
タ５８応答を検出し、この検出の結果を、パルス位相弁
別器６７に供給する。パルス位相弁別器６７は、ゼロ交
差検出器１０４によって検出される制御発振器１０５の
発振のゼロ交差に対する適当な位相からの、ＸＯＲゲー
ト１１０によって検出される整合フィルタ５８応答のゼ
ロ交差の逸脱を、選択的に検出する。パルス位相弁別器
６７は、サンプルされ保持されるそれらの選択的に検出
された逸脱をローパスフィルタリングし、従って、ＡＦ
ＰＣ検出器５６に適用される水平同期パルスＨに対して
制御遅延線５７が供給する遅延を調節する制御信号を生
成する。パルス位相弁別器６７によるこの選択的検出
は、複合ビデオ信号への直交位相同期ビデオ検出器４７
の応答がゼロ値になることが予想される垂直帰線消去期
間の部分の間になされることができる。２次シグマ−デ
ルタエラー信号の離散化の間のＡＤＣ１０７のフラッシ
ュコンバータによるオーバーサンプリングの位相は、従
って最小のインターシンボル干渉のために調整される。
【００４３】ラインロックされた発振器の位相を調整す
る配置は、発明者の同僚であるJung-Wan Koによって開
発されたタイプのものである。制御発振器１０５の発振
の周波数と位相を制御遅延線５７から供給される調節的
に遅延された水平同期パルスＨに関して制御するＡＦＰ
Ｃループは、「グリッチ」或いは位相調整間の著しく短
縮された周期を示すＡＤＣクロッキングを避けるフィル
タリング機能を提供する。そのようなグリッチは、微調
整がＡＤＣクロッキングそれ自身に於て試みられる場
合、時として発生する。
る配置は、発明者の同僚であるJung-Wan Koによって開
発されたタイプのものである。制御発振器１０５の発振
の周波数と位相を制御遅延線５７から供給される調節的
に遅延された水平同期パルスＨに関して制御するＡＦＰ
Ｃループは、「グリッチ」或いは位相調整間の著しく短
縮された周期を示すＡＤＣクロッキングを避けるフィル
タリング機能を提供する。そのようなグリッチは、微調
整がＡＤＣクロッキングそれ自身に於て試みられる場
合、時として発生する。
【００４４】垂直同期分離器５１は、分離された垂直同
期パルスＶへの「損失性」積分応答を、閾値検出器６８
に供給し、その閾値電圧は、垂直同期パルスが5.5走査
線よりも多く6.5走査線よりも少なく積分されたときに
のみ、越えられるように設定される。入力信号がその閾
値電圧を越えるときのみ１でありそれ以外は０である閾
値検出器６８出力信号は、２入力ＡＮＤゲート６９に第
１の入力信号として供給される。各データ行に於て（水
平走査線の終端で）シンボルカウントの最終値に対して
１を生成しそれ以外は０を生成する復号化器５５は、そ
の出力信号をＡＮＤゲート６９に第２の入力信号として
供給する。ＡＮＤゲート６９は、複合ビデオ信号フレー
ムの初期フィールドの開始点で発生する垂直パルスの後
縁エッジに応答し、それらのエッジの各々に応答して各
々のデータフレームエンドパルスを提供するが、フレー
ムの各々の初期及び最終フィールド間で発生する垂直パ
ルスの後縁エッジには応答しない。ＡＮＤゲート６９応
答のデータフレームエンドパルスは、カウント入力（Ｃ
Ｉ）信号としてモジュロ６４データフレームカウンタ７
０に供給され、従って、送信器でデータフレームカウン
ト信号から１走査線ずらされる再生成されたデータフレ
ームカウント信号を進ませる。データフレームカウンタ
７０をリセットするフレーム同期器７１を、図１４を参
照して、この明細中で更に詳細に説明する。
期パルスＶへの「損失性」積分応答を、閾値検出器６８
に供給し、その閾値電圧は、垂直同期パルスが5.5走査
線よりも多く6.5走査線よりも少なく積分されたときに
のみ、越えられるように設定される。入力信号がその閾
値電圧を越えるときのみ１でありそれ以外は０である閾
値検出器６８出力信号は、２入力ＡＮＤゲート６９に第
１の入力信号として供給される。各データ行に於て（水
平走査線の終端で）シンボルカウントの最終値に対して
１を生成しそれ以外は０を生成する復号化器５５は、そ
の出力信号をＡＮＤゲート６９に第２の入力信号として
供給する。ＡＮＤゲート６９は、複合ビデオ信号フレー
ムの初期フィールドの開始点で発生する垂直パルスの後
縁エッジに応答し、それらのエッジの各々に応答して各
々のデータフレームエンドパルスを提供するが、フレー
ムの各々の初期及び最終フィールド間で発生する垂直パ
ルスの後縁エッジには応答しない。ＡＮＤゲート６９応
答のデータフレームエンドパルスは、カウント入力（Ｃ
Ｉ）信号としてモジュロ６４データフレームカウンタ７
０に供給され、従って、送信器でデータフレームカウン
ト信号から１走査線ずらされる再生成されたデータフレ
ームカウント信号を進ませる。データフレームカウンタ
７０をリセットするフレーム同期器７１を、図１４を参
照して、この明細中で更に詳細に説明する。
【００４５】ＡＮＤゲート６９応答のデータフレームエ
ンドパルスはまた、データ行カウンタ７２にリセット信
号（Ｒ）として入力され、その出力信号として再生成さ
れたその時点で５２４であるべきデータ行カウントを算
術的ゼロにリセットする。データ行カウンタ７２は、水
平同期分離器５０から供給される水平同期パルスＨを数
えるために結合される。データ行カウントは、（図４に
明示的には示されない）コンピュータのデータを収集す
る（図４に明示的には示されない）回路に於てＧＣＲ信
号を含むＶＢＩ走査線の選択を制御するために用いら
れ、このコンピュータは、ビデオ検出器４６及び４７内
に含まれる等化及びゴーストキャンセルフィルタの調整
可能フィルタリングパラメータを計算する。
ンドパルスはまた、データ行カウンタ７２にリセット信
号（Ｒ）として入力され、その出力信号として再生成さ
れたその時点で５２４であるべきデータ行カウントを算
術的ゼロにリセットする。データ行カウンタ７２は、水
平同期分離器５０から供給される水平同期パルスＨを数
えるために結合される。データ行カウントは、（図４に
明示的には示されない）コンピュータのデータを収集す
る（図４に明示的には示されない）回路に於てＧＣＲ信
号を含むＶＢＩ走査線の選択を制御するために用いら
れ、このコンピュータは、ビデオ検出器４６及び４７内
に含まれる等化及びゴーストキャンセルフィルタの調整
可能フィルタリングパラメータを計算する。
【００４６】データ分離フィルタ２００は、入力信号と
して、アナログ−ディジタル変換器１０６のディジタル
応答を受ける。データ分離フィルタ２００の詳細な実施
例を、図９及び図１０を参照してこの明細書中で更に説
明する。データ分離フィルタ２００は、分離されたデー
タ・サンプルを２進の形でシンボル決定回路２３０に供
給しない。データ分離フィルタ２００は、もしもディジ
タル信号受信器４０がプリライン櫛形パーシャルレスポ
ンスフィルタリングの一つの部分を使用し、プリフレー
ム櫛形パーシャルレスポンスフィルタリングの一つの部
分を使用し、他のパーシャルレスポンスフィルタリング
を使用しないディジタル信号送信器の用途で設計されて
いるのならば、データ・サンプルを５−レベル型で供給
する。データ分離フィルタ２００は、もしもディジタル
信号受信器４０がプリライン櫛形パーシャルレスポンス
フィルタリングの二つの部分を使用し、プリフレーム櫛
形パーシャルレスポンスフィルタリングの一つの部分を
使用し、他のパーシャルレスポンスフィルタリングを使
用しないディジタル信号送信器の用途で設計されている
のならば、データ・サンプルを９−レベル型で供給す
る。以下のシンボル決定回路２３０についての記述にお
いて、そこへ供給されるデータ・サンプルは９−レベル
型であると想定する。
して、アナログ−ディジタル変換器１０６のディジタル
応答を受ける。データ分離フィルタ２００の詳細な実施
例を、図９及び図１０を参照してこの明細書中で更に説
明する。データ分離フィルタ２００は、分離されたデー
タ・サンプルを２進の形でシンボル決定回路２３０に供
給しない。データ分離フィルタ２００は、もしもディジ
タル信号受信器４０がプリライン櫛形パーシャルレスポ
ンスフィルタリングの一つの部分を使用し、プリフレー
ム櫛形パーシャルレスポンスフィルタリングの一つの部
分を使用し、他のパーシャルレスポンスフィルタリング
を使用しないディジタル信号送信器の用途で設計されて
いるのならば、データ・サンプルを５−レベル型で供給
する。データ分離フィルタ２００は、もしもディジタル
信号受信器４０がプリライン櫛形パーシャルレスポンス
フィルタリングの二つの部分を使用し、プリフレーム櫛
形パーシャルレスポンスフィルタリングの一つの部分を
使用し、他のパーシャルレスポンスフィルタリングを使
用しないディジタル信号送信器の用途で設計されている
のならば、データ・サンプルを９−レベル型で供給す
る。以下のシンボル決定回路２３０についての記述にお
いて、そこへ供給されるデータ・サンプルは９−レベル
型であると想定する。
【００４７】シンボル決定回路２３０はこのような場
合、−４，−３，−２，−１，０，＋１，＋２，＋３，
＋４をそれぞれ中心とする９つの比較レンジを有してい
る。シンボル決定回路２３０は絶対値回路２３１を含
み、この絶対値回路２３１はデータ分離フィルタ２００
からの出力信号に対し修正されたディジタル応答を発生
する。絶対値回路２３１の修正されたディジタル応答
は、キーイング信号の２進符号化を表わすよりも、むし
ろ直流電圧ペデスタル上に重畳された５−レベルキーイ
ング信号を表わし、この修正されたディジタル応答は４
重閾値検出器２３２に供給される。４重閾値検出器２３
２は絶対値回路２３１からシンボルストリームを受け、
そのシンボルが“０”である可能性が最も高いか、
“１”である可能性が最も高いか、“２”である可能性
が最も高いか、“３”である可能性が最も高いか、又は
“４”である可能性が最も高いかに関して決定し、
“２”と“４”は“０”に等しくされ、“３”は“１”
に一致させられる。４重閾値検出器２３２は４つのディ
ジタル比較器（それぞれは単一閾値検出器として動作す
るように配置されており、これらの単一閾値検出器うち
の第２、第３、第４のものは、それぞれ、これらのうち
第１のものが動作する閾値ディジタル値の２倍，３倍，
４倍の大きさの閾値ディジタル値において動作する）
と、閾値検出結果に依存するシンボルの同一性を決定す
るための幾つかの簡単な論理回路を含んでいる。閾値デ
ィジタル値のいずれもが超えられない場合、又は閾値デ
ィジタル値の中の２つ、かつ、２つだけが超えられる場
合、又は閾値ディジタル値の中の４個全てが超えられる
場合に、論理回路はシンボルが“０”である可能性が最
も高いことを示す。低い方の閾値ディジタル値が超えら
れる場合、又は閾値ディジタル値の中の３つ、かつ、３
つだけが超えられる場合に、論理回路はシンボルが
“１”である可能性が最も高いことを示す。４重閾値検
出器２３２は好ましくは、閾値検出のための閾値を決定
する比較器に供給されるディジタル値がシンボルの強度
に応答して自動的に調整されるタイプのものである。こ
のような場合、４重閾値検出器２３２は絶対値回路２３
１によって供給されるシンボルストリームの平均レベ
ル、又はその平均ピーク・レベル、又はその両方を検出
する付属回路を有する。閾値検出のためのそれらのそれ
ぞれの閾値を定めるために、ディジタル比較器に供給さ
れたディジタル値をそれぞれの検出されたレベルから計
算する回路がある。シンボル決定閾値を決定する検出処
理は、櫛形フィルタリングの結果がサンプル符号の直流
レベルであるときは、好ましくは開始フレームの間に選
択的に行われる。更に詳細には、複合映像信号が直交位
相映像検出器４７によって検出された信号に殆どエネル
ギーを提供しないときには、その検出処理はそれらの開
始フレームの垂直帰線消去期間の間に選択的に行われ
る。
合、−４，−３，−２，−１，０，＋１，＋２，＋３，
＋４をそれぞれ中心とする９つの比較レンジを有してい
る。シンボル決定回路２３０は絶対値回路２３１を含
み、この絶対値回路２３１はデータ分離フィルタ２００
からの出力信号に対し修正されたディジタル応答を発生
する。絶対値回路２３１の修正されたディジタル応答
は、キーイング信号の２進符号化を表わすよりも、むし
ろ直流電圧ペデスタル上に重畳された５−レベルキーイ
ング信号を表わし、この修正されたディジタル応答は４
重閾値検出器２３２に供給される。４重閾値検出器２３
２は絶対値回路２３１からシンボルストリームを受け、
そのシンボルが“０”である可能性が最も高いか、
“１”である可能性が最も高いか、“２”である可能性
が最も高いか、“３”である可能性が最も高いか、又は
“４”である可能性が最も高いかに関して決定し、
“２”と“４”は“０”に等しくされ、“３”は“１”
に一致させられる。４重閾値検出器２３２は４つのディ
ジタル比較器（それぞれは単一閾値検出器として動作す
るように配置されており、これらの単一閾値検出器うち
の第２、第３、第４のものは、それぞれ、これらのうち
第１のものが動作する閾値ディジタル値の２倍，３倍，
４倍の大きさの閾値ディジタル値において動作する）
と、閾値検出結果に依存するシンボルの同一性を決定す
るための幾つかの簡単な論理回路を含んでいる。閾値デ
ィジタル値のいずれもが超えられない場合、又は閾値デ
ィジタル値の中の２つ、かつ、２つだけが超えられる場
合、又は閾値ディジタル値の中の４個全てが超えられる
場合に、論理回路はシンボルが“０”である可能性が最
も高いことを示す。低い方の閾値ディジタル値が超えら
れる場合、又は閾値ディジタル値の中の３つ、かつ、３
つだけが超えられる場合に、論理回路はシンボルが
“１”である可能性が最も高いことを示す。４重閾値検
出器２３２は好ましくは、閾値検出のための閾値を決定
する比較器に供給されるディジタル値がシンボルの強度
に応答して自動的に調整されるタイプのものである。こ
のような場合、４重閾値検出器２３２は絶対値回路２３
１によって供給されるシンボルストリームの平均レベ
ル、又はその平均ピーク・レベル、又はその両方を検出
する付属回路を有する。閾値検出のためのそれらのそれ
ぞれの閾値を定めるために、ディジタル比較器に供給さ
れたディジタル値をそれぞれの検出されたレベルから計
算する回路がある。シンボル決定閾値を決定する検出処
理は、櫛形フィルタリングの結果がサンプル符号の直流
レベルであるときは、好ましくは開始フレームの間に選
択的に行われる。更に詳細には、複合映像信号が直交位
相映像検出器４７によって検出された信号に殆どエネル
ギーを提供しないときには、その検出処理はそれらの開
始フレームの垂直帰線消去期間の間に選択的に行われ
る。
【００４８】シンボル決定回路２３０からのシンボルス
トリームはデインターリーバ７７に入力信号として供給
される。このデインターリーバ７７は、その内部の２つ
のフレーム格納の異なった一つを交互のデータフレーム
に書き込み、書き込みに選択されていない２つのフレー
ム格納の一つを読み込むように、データフレームカウン
トの最下位ビットによって条件付けされる。書き込みに
選択されたデインターリーバ７７内のフレーム格納の書
き込みアドレスは、データ行カウンタ７２によって供給
されたデータ行カウントとシンボル／行カウンタ５２に
よって供給されたデータ行カウント当たりのシンボルか
ら形成される。サンプル／シンボルカウンタ１０３から
のキャリーオーバーフローパルスは、列カウント当たり
のシンボルを発生するためにシンボル／列カウンタ８５
によって計数され、シンボル／列カウンタ８５からのキ
ャリーオーバーフローパルスは、データ列カウントを発
生するためにデータ列カウンタ８４によって計数され
る。カウンタ８４及び８５は、“１”になるアンドゲー
ト６９の応答によって各データフレームの先頭で初期の
カウントにリセットされる。データ列カウント及び列カ
ウント当たりのシンボルは、デインターリーバ７７にお
けるフレーム格納の読み出しアドレスを供給する。
トリームはデインターリーバ７７に入力信号として供給
される。このデインターリーバ７７は、その内部の２つ
のフレーム格納の異なった一つを交互のデータフレーム
に書き込み、書き込みに選択されていない２つのフレー
ム格納の一つを読み込むように、データフレームカウン
トの最下位ビットによって条件付けされる。書き込みに
選択されたデインターリーバ７７内のフレーム格納の書
き込みアドレスは、データ行カウンタ７２によって供給
されたデータ行カウントとシンボル／行カウンタ５２に
よって供給されたデータ行カウント当たりのシンボルか
ら形成される。サンプル／シンボルカウンタ１０３から
のキャリーオーバーフローパルスは、列カウント当たり
のシンボルを発生するためにシンボル／列カウンタ８５
によって計数され、シンボル／列カウンタ８５からのキ
ャリーオーバーフローパルスは、データ列カウントを発
生するためにデータ列カウンタ８４によって計数され
る。カウンタ８４及び８５は、“１”になるアンドゲー
ト６９の応答によって各データフレームの先頭で初期の
カウントにリセットされる。データ列カウント及び列カ
ウント当たりのシンボルは、デインターリーバ７７にお
けるフレーム格納の読み出しアドレスを供給する。
【００４９】デインターリーバ７７からエラー補正デコ
ーダ７８にディジタルサンプルが供給される。デコーダ
７８はそのシリアルビット入力データをパラレルビット
型に変換し、補正されたディジタルデータを供給するた
め、その中のエラーを補正する。この補正されたディジ
タルデータは、ディジタル信号受信器４０の出力データ
である。開始フレーム中のデータは通常は破棄され、レ
ートバッファリングは必要があれば一定したデータフロ
ーを得るために用いられ得る。
ーダ７８にディジタルサンプルが供給される。デコーダ
７８はそのシリアルビット入力データをパラレルビット
型に変換し、補正されたディジタルデータを供給するた
め、その中のエラーを補正する。この補正されたディジ
タルデータは、ディジタル信号受信器４０の出力データ
である。開始フレーム中のデータは通常は破棄され、レ
ートバッファリングは必要があれば一定したデータフロ
ーを得るために用いられ得る。
【００５０】図８はデータ分離フィルタ２００がとり得
る一つの形を示している。データ分離フィルタ２００の
入力端子２０１は、Ａ／Ｄコンバータ１０６から１フレ
ームディジタル遅延線２０２の入力とディジタル減算器
２０３の被減数入力に印加するディジタルサンプルを受
ける。１−Ｆディジタル遅延線２０２は読出し書き込み
モードで動作するＲＡＭによって設けることが可能であ
り、このＲＡＭは列アドレスとして印加されるカウンタ
５２からのデータ行カウント当たりのシンボルと、行ア
ドレスとして印加されるカウンタ７２から供給されるデ
ータ行カウントによってアドレスされる。入力端子２０
１において受信されるディジタルサンプルに対して１フ
レーム遅延された応答は１−Ｆ遅延線２０２の出力から
減算器２０３の減数入力に供給される。１−Ｆ遅延線２
０２と減算器２０３は、協働して高域通過フレーム櫛形
フィルタを形成し、入力端子２０１で受信されるディジ
タルサンプルに対して高域通過フレーム櫛形フィルタ応
答を減算器２０３の出力に供給する。
る一つの形を示している。データ分離フィルタ２００の
入力端子２０１は、Ａ／Ｄコンバータ１０６から１フレ
ームディジタル遅延線２０２の入力とディジタル減算器
２０３の被減数入力に印加するディジタルサンプルを受
ける。１−Ｆディジタル遅延線２０２は読出し書き込み
モードで動作するＲＡＭによって設けることが可能であ
り、このＲＡＭは列アドレスとして印加されるカウンタ
５２からのデータ行カウント当たりのシンボルと、行ア
ドレスとして印加されるカウンタ７２から供給されるデ
ータ行カウントによってアドレスされる。入力端子２０
１において受信されるディジタルサンプルに対して１フ
レーム遅延された応答は１−Ｆ遅延線２０２の出力から
減算器２０３の減数入力に供給される。１−Ｆ遅延線２
０２と減算器２０３は、協働して高域通過フレーム櫛形
フィルタを形成し、入力端子２０１で受信されるディジ
タルサンプルに対して高域通過フレーム櫛形フィルタ応
答を減算器２０３の出力に供給する。
【００５１】その応答において静止画像を表わす輝度部
分が抑圧される減算器２０３の出力からの高域通過フレ
ーム櫛形フィルタ応答は、構成要素２０４〜２０８を含
みその応答中で動画像を表わす輝度部分を抑圧する高域
通過ライン櫛形フィルタに供給される。ディジタル加算
器２０４は、減算器２０３の出力からそこへ直接印加さ
れた高域通過フレーム櫛形フィルタ応答を第１の被加数
入力として受け、１−Ｈ遅延線２０５と２０６との縦続
接続によって遅延された応答を第２の被加数入力として
受ける。加算器２０４からの加算出力はディジタル減算
器２０７の被減数入力に印加され、その差分出力はディ
ジタル低域通過フィルタ２１７に高域通過ライン櫛形フ
ィルタ応答を供給する。１−Ｈディジタル遅延線２０５
によって遅延された減算器２０３の出力からの高域通過
フレーム櫛形フィルタ応答は、ワイヤードなビットプレ
ースシフト２０８によって２倍されてディジタル減算器
２０７の減数入力に印加される。
分が抑圧される減算器２０３の出力からの高域通過フレ
ーム櫛形フィルタ応答は、構成要素２０４〜２０８を含
みその応答中で動画像を表わす輝度部分を抑圧する高域
通過ライン櫛形フィルタに供給される。ディジタル加算
器２０４は、減算器２０３の出力からそこへ直接印加さ
れた高域通過フレーム櫛形フィルタ応答を第１の被加数
入力として受け、１−Ｈ遅延線２０５と２０６との縦続
接続によって遅延された応答を第２の被加数入力として
受ける。加算器２０４からの加算出力はディジタル減算
器２０７の被減数入力に印加され、その差分出力はディ
ジタル低域通過フィルタ２１７に高域通過ライン櫛形フ
ィルタ応答を供給する。１−Ｈディジタル遅延線２０５
によって遅延された減算器２０３の出力からの高域通過
フレーム櫛形フィルタ応答は、ワイヤードなビットプレ
ースシフト２０８によって２倍されてディジタル減算器
２０７の減数入力に印加される。
【００５２】その応答において静止画像と同様に動画像
を表わす輝度部分が抑圧される縦続された高域通過フレ
ーム櫛形フィルタと高域通過ライン櫛形フィルタの応答
は、減算器２０７の出力からシンボル決定回路２０３へ
のデータ分離フィルタ２００の出力端子２０９に供給さ
れる。１−Ｈ遅延線２０５と２０６は、シンボルカウン
タ５２からのデータ行カウント当たりのシンボル（ＳＡ
Ｄ）によってアドレスされるそれぞれのＲＡＭから構成
され得、読み出し後上書きモードで動作し得る。１−Ｈ
遅延線２０５と２０６は、各データ行の最初の行にそれ
ぞれの“０”の行を供給するように配置されている。図
８に示されたこれを行う方法は、カウンタ７２からのデ
ータ行カウント（ＬＡＤ）において各データフレームの
初期の行の出現を検出するデコーダ２１１を使用し、出
力信号として論理“１”を供給するようそれに応答し、
或いは、出力信号として論理“０”を供給する。デコー
ダ２１１の出力信号はロジックインバータ２１２に供給
され、ロジックインバータ２１２は、その初期行の後に
各データフレームのすべての行の間で、しかしその初期
行の間を除いて、読み出し可能信号を１−Ｈ遅延線２０
５と２０６に供給するように応答する。１−Ｈ遅延線２
０５と２０６の各々は、読み出し可能信号が供給されな
いときにその１−Ｈ遅延線から出力信号として“０”を
供給するその出力回路内にそれぞれのマルチプレクサを
有している。
を表わす輝度部分が抑圧される縦続された高域通過フレ
ーム櫛形フィルタと高域通過ライン櫛形フィルタの応答
は、減算器２０７の出力からシンボル決定回路２０３へ
のデータ分離フィルタ２００の出力端子２０９に供給さ
れる。１−Ｈ遅延線２０５と２０６は、シンボルカウン
タ５２からのデータ行カウント当たりのシンボル（ＳＡ
Ｄ）によってアドレスされるそれぞれのＲＡＭから構成
され得、読み出し後上書きモードで動作し得る。１−Ｈ
遅延線２０５と２０６は、各データ行の最初の行にそれ
ぞれの“０”の行を供給するように配置されている。図
８に示されたこれを行う方法は、カウンタ７２からのデ
ータ行カウント（ＬＡＤ）において各データフレームの
初期の行の出現を検出するデコーダ２１１を使用し、出
力信号として論理“１”を供給するようそれに応答し、
或いは、出力信号として論理“０”を供給する。デコー
ダ２１１の出力信号はロジックインバータ２１２に供給
され、ロジックインバータ２１２は、その初期行の後に
各データフレームのすべての行の間で、しかしその初期
行の間を除いて、読み出し可能信号を１−Ｈ遅延線２０
５と２０６に供給するように応答する。１−Ｈ遅延線２
０５と２０６の各々は、読み出し可能信号が供給されな
いときにその１−Ｈ遅延線から出力信号として“０”を
供給するその出力回路内にそれぞれのマルチプレクサを
有している。
【００５３】図９はデータ分離フィルタ２００がとり得
る他の形０２００を示し、このデータ分離フィルタは、
それぞれの“０”の行を各データ・フレームの初期の行
に供給するために１−Ｈ遅延線２０５と２０６が配置さ
れている点に関し図８中に示された形と異なる。図９に
おいて、減算器２０３の出力からの高域通過フレーム櫛
形フィルタ応答は１−Ｈディジタル遅延線２０５の入力
には直接印加されない。そして、１−Ｈディジタル遅延
線２０５の遅延された応答は、１−Ｈディジタル遅延線
２０６の入力には直接印加されない。１−Ｈディジタル
遅延線２０５の入力は、２入力マルチプレクサ２１３の
出力から接続される。マルチプレクサ２１３はその第１
の入力でワイヤード算術的“０”を受け、そしてそのマ
ルチプレクサ２１３は第２の入力で減算器２０３の出力
から高域通過フレーム櫛形フィルタ応答を受ける。１−
Ｈディジタル遅延線２０６の入力は、２入力マルチプレ
クサ２１４の出力から接続される。マルチプレクサ２１
４はその第１の入力においてワイヤード算術的“０”を
受け、そしてそのマルチプレクサ２１３は第２の入力で
１−Ｈディジタル遅延線２０５の出力から遅延された応
答を受ける。デコーダ２１５はカウンタ７２からのデー
タ行カウント（ＬＡＤ）において各データフレームの最
終行の出現を検出し、出力信号として論理“１”を供給
するためにそれに応答し、或いは、出力信号として論理
“０”を供給する。各データフレームの最終行の間にデ
コーダ２１５によって供給される論理“０”は、マルチ
プレクサ２１３と２１４をして算術的な“０”のサンプ
ルを１−Ｈディジタル遅延線２０５と２０６に与えるよ
うに条件付けをする。各データフレームの最終行の間に
１−Ｈ遅延線２０５と２０６に書き込まれたそれぞれの
“０”の行は、次のデータフレームの最初の行の間に１
−Ｈ遅延線２０５と２０６から読み出される。
る他の形０２００を示し、このデータ分離フィルタは、
それぞれの“０”の行を各データ・フレームの初期の行
に供給するために１−Ｈ遅延線２０５と２０６が配置さ
れている点に関し図８中に示された形と異なる。図９に
おいて、減算器２０３の出力からの高域通過フレーム櫛
形フィルタ応答は１−Ｈディジタル遅延線２０５の入力
には直接印加されない。そして、１−Ｈディジタル遅延
線２０５の遅延された応答は、１−Ｈディジタル遅延線
２０６の入力には直接印加されない。１−Ｈディジタル
遅延線２０５の入力は、２入力マルチプレクサ２１３の
出力から接続される。マルチプレクサ２１３はその第１
の入力でワイヤード算術的“０”を受け、そしてそのマ
ルチプレクサ２１３は第２の入力で減算器２０３の出力
から高域通過フレーム櫛形フィルタ応答を受ける。１−
Ｈディジタル遅延線２０６の入力は、２入力マルチプレ
クサ２１４の出力から接続される。マルチプレクサ２１
４はその第１の入力においてワイヤード算術的“０”を
受け、そしてそのマルチプレクサ２１３は第２の入力で
１−Ｈディジタル遅延線２０５の出力から遅延された応
答を受ける。デコーダ２１５はカウンタ７２からのデー
タ行カウント（ＬＡＤ）において各データフレームの最
終行の出現を検出し、出力信号として論理“１”を供給
するためにそれに応答し、或いは、出力信号として論理
“０”を供給する。各データフレームの最終行の間にデ
コーダ２１５によって供給される論理“０”は、マルチ
プレクサ２１３と２１４をして算術的な“０”のサンプ
ルを１−Ｈディジタル遅延線２０５と２０６に与えるよ
うに条件付けをする。各データフレームの最終行の間に
１−Ｈ遅延線２０５と２０６に書き込まれたそれぞれの
“０”の行は、次のデータフレームの最初の行の間に１
−Ｈ遅延線２０５と２０６から読み出される。
【００５４】図１０は、送信器１がプリライン櫛形パー
シャルレスポンスフィルタリングの単一の部分だけを使
用するときに用いられる図８のデータ分離フィルタ２０
０の変形版００２００を示す。構成要素２０４，２０６
及び２０８は取り除かれ、減算器２０３の出力からの高
域通過フレーム櫛形フィルタ応答と１−Ｈディジタル遅
延線２０５によって遅延された応答は、それぞれ被減数
及び減数入力として減算器２０７に印加される。
シャルレスポンスフィルタリングの単一の部分だけを使
用するときに用いられる図８のデータ分離フィルタ２０
０の変形版００２００を示す。構成要素２０４，２０６
及び２０８は取り除かれ、減算器２０３の出力からの高
域通過フレーム櫛形フィルタ応答と１−Ｈディジタル遅
延線２０５によって遅延された応答は、それぞれ被減数
及び減数入力として減算器２０７に印加される。
【００５５】図１１は、送信器１がプリライン櫛形パー
シャルレスポンスフィルタリングの単一の部分だけを使
用するときに用いられる図９のデータ分離フィルタ０２
００の変形版０００２００を示す。構成要素２０４，２
０６，２０８及び２１４は取り除かれ、減算器２０３の
出力からの高域通過フレーム櫛形フィルタ応答と１−Ｈ
ディジタル遅延線２０５によって遅延された応答は、そ
れぞれ被減数及び減数入力として減算器２０７に印加さ
れる。
シャルレスポンスフィルタリングの単一の部分だけを使
用するときに用いられる図９のデータ分離フィルタ０２
００の変形版０００２００を示す。構成要素２０４，２
０６，２０８及び２１４は取り除かれ、減算器２０３の
出力からの高域通過フレーム櫛形フィルタ応答と１−Ｈ
ディジタル遅延線２０５によって遅延された応答は、そ
れぞれ被減数及び減数入力として減算器２０７に印加さ
れる。
【００５６】図１２及び１３は、図１０のデータ分離フ
ィルタ００２００又は図１１のデータ分離フィルタ００
０２００が、例えば図３によって、送信器１がプリライ
ン櫛形パーシャルレスポンスフィルタリングの二つの部
分とプリフレーム櫛形パーシャルレスポンスフィルタリ
ングの一つの部分を使用するときにどのようにして用い
ることができるかを示している。図１０のデータ分離フ
ィルタ００２００又は図１１のデータ分離フィルタ００
０２００が用いられるときは、シンボル決定回路２３０
は図１２と１３の各々に示されたシンボル決定回路２４
０で置換される。この置換は、特に、Ａ／Ｄコンバータ
の分解能に制限があるときに、５レベルディジタルサン
プルに符号化されるものを正確に決定するシンボル決定
回路２４０の設計は、９レベルディジタルサンプルに符
号化されるものを正確に決定するシンボル決定回路２３
０の設計よりもかなり容易であるため、実行することが
望まれ得る。
ィルタ００２００又は図１１のデータ分離フィルタ００
０２００が、例えば図３によって、送信器１がプリライ
ン櫛形パーシャルレスポンスフィルタリングの二つの部
分とプリフレーム櫛形パーシャルレスポンスフィルタリ
ングの一つの部分を使用するときにどのようにして用い
ることができるかを示している。図１０のデータ分離フ
ィルタ００２００又は図１１のデータ分離フィルタ００
０２００が用いられるときは、シンボル決定回路２３０
は図１２と１３の各々に示されたシンボル決定回路２４
０で置換される。この置換は、特に、Ａ／Ｄコンバータ
の分解能に制限があるときに、５レベルディジタルサン
プルに符号化されるものを正確に決定するシンボル決定
回路２４０の設計は、９レベルディジタルサンプルに符
号化されるものを正確に決定するシンボル決定回路２３
０の設計よりもかなり容易であるため、実行することが
望まれ得る。
【００５７】シンボル決定回路２４０は、−２，−１，
０，＋１，＋２を中心とする５つの比較レンジを有して
いる。シンボル決定回路２４０は絶対値回路２４１を含
み、この絶対値回路２４１はデータ分離フィルタからの
出力信号に対し修正されたディジタル応答を発生する。
絶対値回路２４１の修正されたディジタル応答は、キー
イング信号の２進の符号を表わすよりはむしろ直流電圧
ペデスタルに重畳されたキーイング信号の３進の符号を
表わし、この修正されたディジタル応答は二重閾値検出
器２４２に供給される。二重閾値検出器２４２は絶対値
回路２４１からのシンボルのストリームを受け、そのシ
ンボルが“０”である可能性が最も高いか、“１”であ
る可能性が最も高いか、又は“２”である可能性が最も
高いかを決定し、“２”は“０”に一致させられる。二
重閾値検出器２４２は、典型的にそれぞれが単一閾値検
出器として動作するように配置された一方の閾値ディジ
タル値は他の閾値ディジタル値の２倍である２つのディ
ジタル比較器と、閾値検出の結果に依存するシンボルの
同一性を決定する幾分簡単な回路とを含む。いずれの閾
値ディジタル値も超えられていない場合に、その論理回
路はシンボルが“０”である可能性が最も高いことを示
している。低い方の閾値ディジタル値が超えられている
場合に、その論理回路はシンボルが“１”である可能性
が最も高いことを示している。低い方の閾値ディジタル
値と高い方の閾値ディジタル値の両方が超えられている
場合に、その論理回路はシンボルが“２”である可能性
が最も高いことを示し、“１”に一致させられる。二重
閾値検出器２４２は、好ましくは、閾値検出のための閾
値を決定するための比較器に供給されるディジタル値が
シンボルの強度に応答して自動的に調整されるタイプで
あり、その閾値の決定は、４重閾値検出器２３２に関し
て先に説明した処理と同様の処理によって行われる。
０，＋１，＋２を中心とする５つの比較レンジを有して
いる。シンボル決定回路２４０は絶対値回路２４１を含
み、この絶対値回路２４１はデータ分離フィルタからの
出力信号に対し修正されたディジタル応答を発生する。
絶対値回路２４１の修正されたディジタル応答は、キー
イング信号の２進の符号を表わすよりはむしろ直流電圧
ペデスタルに重畳されたキーイング信号の３進の符号を
表わし、この修正されたディジタル応答は二重閾値検出
器２４２に供給される。二重閾値検出器２４２は絶対値
回路２４１からのシンボルのストリームを受け、そのシ
ンボルが“０”である可能性が最も高いか、“１”であ
る可能性が最も高いか、又は“２”である可能性が最も
高いかを決定し、“２”は“０”に一致させられる。二
重閾値検出器２４２は、典型的にそれぞれが単一閾値検
出器として動作するように配置された一方の閾値ディジ
タル値は他の閾値ディジタル値の２倍である２つのディ
ジタル比較器と、閾値検出の結果に依存するシンボルの
同一性を決定する幾分簡単な回路とを含む。いずれの閾
値ディジタル値も超えられていない場合に、その論理回
路はシンボルが“０”である可能性が最も高いことを示
している。低い方の閾値ディジタル値が超えられている
場合に、その論理回路はシンボルが“１”である可能性
が最も高いことを示している。低い方の閾値ディジタル
値と高い方の閾値ディジタル値の両方が超えられている
場合に、その論理回路はシンボルが“２”である可能性
が最も高いことを示し、“１”に一致させられる。二重
閾値検出器２４２は、好ましくは、閾値検出のための閾
値を決定するための比較器に供給されるディジタル値が
シンボルの強度に応答して自動的に調整されるタイプで
あり、その閾値の決定は、４重閾値検出器２３２に関し
て先に説明した処理と同様の処理によって行われる。
【００５８】図１２において、シンボル決定回路２４０
のビットシリアル出力信号は、デインターリーバ７７に
印加される前にデータフィルタ２５０を通過する。デー
タフィルタ２５０は、送信器１でプリライン櫛形パーシ
ャルレスポンスフィルタリングの一つの部分によって行
われたことを無効にする。より詳細には、シンボル決定
回路２４０のビットシリアル出力信号は、データフィル
タ２５０の入力端子２５１を介してエクスクルーシブＯ
Ｒゲート２５２の第１の入力と１−Ｈディジタル遅延線
２５３の第１の入力に印加される。その第１の入力がワ
イヤード論理“０”を受ける２入力マルチプレクサ２５
４は、その第２の入力が１水平走査線の期間で遅延され
たシンボル決定回路２４０のビットシリアル出力信号を
受ける１−Ｈディジタル遅延線２５３の出力に接続され
ている。デコーダ２２０の出力信号はその制御信号とし
てマルチプレクサ２５４に印加され、データフレームの
最初の行がデコーダ２２０によって検出されたとき及び
そのときだけにマルチプレクサ２５４がＸＯＲゲート２
５２の第２の入力に論理“０”を印加するように条件付
けし、或いは、マルチプレクサ２５４が、１水平走査線
の期間で遅延されたシンボル決定回路２４０のビットシ
リアル出力信号をＸＯＲゲート２５２の第２の入力に印
加するように条件付けをする。ＸＯＲゲート２５２の応
答は、データ・フィルタ２５０の出力端子２５５を介し
てデインターリーバ７７の入力に供給される。
のビットシリアル出力信号は、デインターリーバ７７に
印加される前にデータフィルタ２５０を通過する。デー
タフィルタ２５０は、送信器１でプリライン櫛形パーシ
ャルレスポンスフィルタリングの一つの部分によって行
われたことを無効にする。より詳細には、シンボル決定
回路２４０のビットシリアル出力信号は、データフィル
タ２５０の入力端子２５１を介してエクスクルーシブＯ
Ｒゲート２５２の第１の入力と１−Ｈディジタル遅延線
２５３の第１の入力に印加される。その第１の入力がワ
イヤード論理“０”を受ける２入力マルチプレクサ２５
４は、その第２の入力が１水平走査線の期間で遅延され
たシンボル決定回路２４０のビットシリアル出力信号を
受ける１−Ｈディジタル遅延線２５３の出力に接続され
ている。デコーダ２２０の出力信号はその制御信号とし
てマルチプレクサ２５４に印加され、データフレームの
最初の行がデコーダ２２０によって検出されたとき及び
そのときだけにマルチプレクサ２５４がＸＯＲゲート２
５２の第２の入力に論理“０”を印加するように条件付
けし、或いは、マルチプレクサ２５４が、１水平走査線
の期間で遅延されたシンボル決定回路２４０のビットシ
リアル出力信号をＸＯＲゲート２５２の第２の入力に印
加するように条件付けをする。ＸＯＲゲート２５２の応
答は、データ・フィルタ２５０の出力端子２５５を介し
てデインターリーバ７７の入力に供給される。
【００５９】図１３において、シンボル決定回路２４０
のビットシリアル出力信号は、それがデインターリーバ
７７に印加される前にデータフィルタ２６０を通過し、
データフィルタ２６０は、送信器１でプリライン櫛形パ
ーシャルレスポンスフィルタリングの一つの部分によつ
て行われたことを無効にする。更に詳細には、シンボル
決定回路２４０のビットシリアル出力信号は、データフ
ィルタ２６０の入力端子２６１を介してエクスクルーシ
ブＯＲゲート２６２の第１の入力と１−Ｈディジタル遅
延線２６４の第１の入力に印加される。その第１の入力
がワイヤード論理“０”を受けその第２の入力が入力端
子２６１から接続する２入力マルチプレクサ２６３は、
１−Ｈディジタル遅延線２６４の入力への出力接続部を
有している。マルチプレクサ２６３の出力信号は、１水
平走査線の期間だけ遅延され、１−Ｈディジタル遅延線
２６４の出力からＸＯＲゲート２６２の第２の入力に印
加される。デコーダ２２２の出力信号は制御信号として
マルチプレクサ２６３に印加され、データ・フレームの
最後の行がデコーダ２２２によって検出されたとき及び
そのときだけマルチプレクサ２６３が１−Ｈディジタル
遅延線２６４の入力に論理“０”を印加するよう条件付
けをし、或いは、マルチプレクサ２６３が、入力端子２
６１を介してマルチプレクサ２６３の第２の入力に供給
されたシンボル決定回路２４０のビットシリアル出力信
号を１−Ｈディジタル遅延線２６４の入力に印加するよ
う条件付けをする。ＸＯＲゲート２６２の応答は、デー
タフィルタ２６０の出力端子２６５を介してデインター
リーバ７７の入力に供給される。
のビットシリアル出力信号は、それがデインターリーバ
７７に印加される前にデータフィルタ２６０を通過し、
データフィルタ２６０は、送信器１でプリライン櫛形パ
ーシャルレスポンスフィルタリングの一つの部分によつ
て行われたことを無効にする。更に詳細には、シンボル
決定回路２４０のビットシリアル出力信号は、データフ
ィルタ２６０の入力端子２６１を介してエクスクルーシ
ブＯＲゲート２６２の第１の入力と１−Ｈディジタル遅
延線２６４の第１の入力に印加される。その第１の入力
がワイヤード論理“０”を受けその第２の入力が入力端
子２６１から接続する２入力マルチプレクサ２６３は、
１−Ｈディジタル遅延線２６４の入力への出力接続部を
有している。マルチプレクサ２６３の出力信号は、１水
平走査線の期間だけ遅延され、１−Ｈディジタル遅延線
２６４の出力からＸＯＲゲート２６２の第２の入力に印
加される。デコーダ２２２の出力信号は制御信号として
マルチプレクサ２６３に印加され、データ・フレームの
最後の行がデコーダ２２２によって検出されたとき及び
そのときだけマルチプレクサ２６３が１−Ｈディジタル
遅延線２６４の入力に論理“０”を印加するよう条件付
けをし、或いは、マルチプレクサ２６３が、入力端子２
６１を介してマルチプレクサ２６３の第２の入力に供給
されたシンボル決定回路２４０のビットシリアル出力信
号を１−Ｈディジタル遅延線２６４の入力に印加するよ
う条件付けをする。ＸＯＲゲート２６２の応答は、デー
タフィルタ２６０の出力端子２６５を介してデインター
リーバ７７の入力に供給される。
【００６０】上記のシンボル決定回路２３０及び２４０
は、データ通信の技術者が“ハード・ディシジョン形”
フォワードエラー補正と呼ぶものを実現するために、２
進入力信号をデコーダ７９に供給するハード的な決定を
行う。デコーダ７９とシンボル決定回路２３０又は２４
０は、勿論、データ通信の技術者が“ソフト・ディシジ
ョン形”フォワードエラー補正と呼ぶものを実現するた
めに、多値を有する入力信号を適当なデコーダに供給す
る回路に置き換えても良い。デインターリーバは、“ソ
フト・ディシジョン形”フォワードエラー補正を実現す
るためにデコーダの前に再配置され、デインターリーバ
用のメモリは、データ分離フィルタ２００の応答の多ビ
ットサンプルを格納するためには、これ以上サンプル当
たり単一ビットではあり得ず、サンプル当たり多ビット
であるべきである。
は、データ通信の技術者が“ハード・ディシジョン形”
フォワードエラー補正と呼ぶものを実現するために、２
進入力信号をデコーダ７９に供給するハード的な決定を
行う。デコーダ７９とシンボル決定回路２３０又は２４
０は、勿論、データ通信の技術者が“ソフト・ディシジ
ョン形”フォワードエラー補正と呼ぶものを実現するた
めに、多値を有する入力信号を適当なデコーダに供給す
る回路に置き換えても良い。デインターリーバは、“ソ
フト・ディシジョン形”フォワードエラー補正を実現す
るためにデコーダの前に再配置され、デインターリーバ
用のメモリは、データ分離フィルタ２００の応答の多ビ
ットサンプルを格納するためには、これ以上サンプル当
たり単一ビットではあり得ず、サンプル当たり多ビット
であるべきである。
【００６１】図１４はモジュロ６４形データフレームカ
ウンタ７０をリセットするフレーム同期器７１がディジ
タル信号受信器４０にどのように配置されるかを示して
いる。モジュロ６４データフレームカウンタ７１は構成
要素７１１〜７１８を含む。開始フレームの間を除い
て、ディジタル信号受信器によって復元された現在のデ
ータフレームと直前のデータフレームは、対応する行
と、各データフレーム内の行当たりのシンボルのアドレ
スを有する位置で夫々のビット間に相関性と反相関性の
実質的にランダムなパターンを示す。これらのパターン
は、現在のデータフレームとその前のデータフレームと
のエクスクルーシブＯＲによって確定される。この前の
データフレームは、シンボル決定回路２３０又は２４０
からの２進データに関する限り、上記フレームのモジュ
ロ２の和とモジュロ２の差の両方に対応する。開始フレ
ームの間に、ディジタル信号受信器４０はモジュロ２の
和を発生するため開始フレームのパターンを前のデータ
・フレームと誤って結合させる。そこにモジュロ２で加
算された前のデータフレームが無い場合に開始フレーム
を検出するため、前のデータフレームは上記モジュロ２
の和からモジュロ２で減算される。このモジュロ２減算
は、シンボル決定回路２３０又は２４０からの２進出力
信号と、１−Ｆディジタル遅延線７１１において１フレ
ーム遅延された２進出力信号を２入力エクスクルーシブ
ＯＲゲート７１２の第１及び第２の入力に印加すること
によって実行される。開始フレームの間のＸＯＲゲート
７１２の応答は、開始フレームの間の開始フレームビッ
トパターンである。
ウンタ７０をリセットするフレーム同期器７１がディジ
タル信号受信器４０にどのように配置されるかを示して
いる。モジュロ６４データフレームカウンタ７１は構成
要素７１１〜７１８を含む。開始フレームの間を除い
て、ディジタル信号受信器によって復元された現在のデ
ータフレームと直前のデータフレームは、対応する行
と、各データフレーム内の行当たりのシンボルのアドレ
スを有する位置で夫々のビット間に相関性と反相関性の
実質的にランダムなパターンを示す。これらのパターン
は、現在のデータフレームとその前のデータフレームと
のエクスクルーシブＯＲによって確定される。この前の
データフレームは、シンボル決定回路２３０又は２４０
からの２進データに関する限り、上記フレームのモジュ
ロ２の和とモジュロ２の差の両方に対応する。開始フレ
ームの間に、ディジタル信号受信器４０はモジュロ２の
和を発生するため開始フレームのパターンを前のデータ
・フレームと誤って結合させる。そこにモジュロ２で加
算された前のデータフレームが無い場合に開始フレーム
を検出するため、前のデータフレームは上記モジュロ２
の和からモジュロ２で減算される。このモジュロ２減算
は、シンボル決定回路２３０又は２４０からの２進出力
信号と、１−Ｆディジタル遅延線７１１において１フレ
ーム遅延された２進出力信号を２入力エクスクルーシブ
ＯＲゲート７１２の第１及び第２の入力に印加すること
によって実行される。開始フレームの間のＸＯＲゲート
７１２の応答は、開始フレームの間の開始フレームビッ
トパターンである。
【００６２】２入力エクスクルーシブＯＲゲート７１３
は、２入力ＸＯＲゲート７１４の第１の入力に印加され
る開始フレームビットパターンを発生するためにカウン
タ５２からのデータ行カウント当たりのシンボルの最下
位ビットとカウンタ７２からのデータ行カウントの最下
位ビットに応答する。この２入力ＸＯＲゲート７１４は
その第２の入力でＸＯＲゲート７１２の応答を受け、さ
らにＸＯＲゲート７１２の応答のビットが開始フレーム
ビットパターンのビットに対応し損なったとき及びその
ときだけ、その出力に論理“１”を供給する。ＸＯＲゲ
ート７１４の応答はノットゲート７１５の入力に印加さ
れ、ノット・ゲート７１５は、ＸＯＲゲート７１２の応
答のビットが開始フレームビットパターンのビットに対
応するとき及びそのときだけその出力に論理“１”を供
給する。ノット・ゲート７１５の応答における“１”は
カウンタ７１６によって計数される。カウンタ７１６は
データ・フレーム中の全てのビット又は実質的に全ての
ビットを計数する能力を有しており、アンドゲート６９
からのパルスによって各データフレームの先頭で算術的
な“０”にリセットされる。カウンタ７１６は、ディジ
タル積分器として動作し、各データフレームの間にわた
ってＸＯＲゲート７１２の応答と開始フレーム・ビット
・パターンとの相関の程度を示す標示を発生する。カウ
ンタ７１６からのカウントは入力信号としてディジタル
閾値検出器７１７に印加され、このディジタル閾値検出
器７１７は、そのカウントがフレーム当たりのビットの
数よりも幾らか小さい数−例えばフレーム当たりのビッ
ト数の３／４に近い数を超過するとき及びそのときだけ
論理“１”の出力信号を供給する。或いは、論理“０”
である閾値検出器７１７の出力信号は、データフレーム
カウントの最も上位５ビットを０ ００００にリセット
するためデータフレームカウンタ７０に印加される。検
出器７１８は、コンピュータ４１からのその標示に応答
する８フレームＧＣＲ信号周期の最終フレームに続くデ
ータフレーム中で、データフレームカウントの最下位３
ビットをそれぞれ“０”にリセットする。
は、２入力ＸＯＲゲート７１４の第１の入力に印加され
る開始フレームビットパターンを発生するためにカウン
タ５２からのデータ行カウント当たりのシンボルの最下
位ビットとカウンタ７２からのデータ行カウントの最下
位ビットに応答する。この２入力ＸＯＲゲート７１４は
その第２の入力でＸＯＲゲート７１２の応答を受け、さ
らにＸＯＲゲート７１２の応答のビットが開始フレーム
ビットパターンのビットに対応し損なったとき及びその
ときだけ、その出力に論理“１”を供給する。ＸＯＲゲ
ート７１４の応答はノットゲート７１５の入力に印加さ
れ、ノット・ゲート７１５は、ＸＯＲゲート７１２の応
答のビットが開始フレームビットパターンのビットに対
応するとき及びそのときだけその出力に論理“１”を供
給する。ノット・ゲート７１５の応答における“１”は
カウンタ７１６によって計数される。カウンタ７１６は
データ・フレーム中の全てのビット又は実質的に全ての
ビットを計数する能力を有しており、アンドゲート６９
からのパルスによって各データフレームの先頭で算術的
な“０”にリセットされる。カウンタ７１６は、ディジ
タル積分器として動作し、各データフレームの間にわた
ってＸＯＲゲート７１２の応答と開始フレーム・ビット
・パターンとの相関の程度を示す標示を発生する。カウ
ンタ７１６からのカウントは入力信号としてディジタル
閾値検出器７１７に印加され、このディジタル閾値検出
器７１７は、そのカウントがフレーム当たりのビットの
数よりも幾らか小さい数−例えばフレーム当たりのビッ
ト数の３／４に近い数を超過するとき及びそのときだけ
論理“１”の出力信号を供給する。或いは、論理“０”
である閾値検出器７１７の出力信号は、データフレーム
カウントの最も上位５ビットを０ ００００にリセット
するためデータフレームカウンタ７０に印加される。検
出器７１８は、コンピュータ４１からのその標示に応答
する８フレームＧＣＲ信号周期の最終フレームに続くデ
ータフレーム中で、データフレームカウントの最下位３
ビットをそれぞれ“０”にリセットする。
【００６３】コンピュータ４１は、映像検出器４６及び
４７に含まれるゴースト抑圧フィルタのフィルタリング
係数を計算するために用いられるコンピュータである。
より詳細には、図１４に示す如く、同相映像検出器４６
はゴースト抑圧フィルタ４６２と同期検出器４６１を含
み、直交位相映像検出器４７はゴースト抑圧フィルタ４
７２と縦続する同期検出器４７１を含む。ＧＣＲ信号計
算回路３９は、回路３９によるＧＣＲ信号の累算を可能
にするため１０又は２６２であるデータ行カウントを復
号化するデコーダ（図１４には示されていない）によっ
て制御され、各映像フレームの１９ライン目と２７１ラ
イン目の間で同相映像検出器４６から供給されるＧＣＲ
信号を累算する。８フレーム毎に計算されたＧＣＲ信号
は、そこから８フレームＧＣＲ信号周期の最後のフレー
ムが到達した標示に応答するコンピュータ４１へ与えら
れる。
４７に含まれるゴースト抑圧フィルタのフィルタリング
係数を計算するために用いられるコンピュータである。
より詳細には、図１４に示す如く、同相映像検出器４６
はゴースト抑圧フィルタ４６２と同期検出器４６１を含
み、直交位相映像検出器４７はゴースト抑圧フィルタ４
７２と縦続する同期検出器４７１を含む。ＧＣＲ信号計
算回路３９は、回路３９によるＧＣＲ信号の累算を可能
にするため１０又は２６２であるデータ行カウントを復
号化するデコーダ（図１４には示されていない）によっ
て制御され、各映像フレームの１９ライン目と２７１ラ
イン目の間で同相映像検出器４６から供給されるＧＣＲ
信号を累算する。８フレーム毎に計算されたＧＣＲ信号
は、そこから８フレームＧＣＲ信号周期の最後のフレー
ムが到達した標示に応答するコンピュータ４１へ与えら
れる。
【００６４】上記回路の一変形において、コンピュータ
４１は２つの８フレーム周期にわたりＧＣＲ信号を累算
して、１６フレームの最後のフレームが到達した標示を
発生し、ＧＣＲ信号計算器３９をリセットして検出器７
１８がデータフレームカウントの最下位４ビットをそれ
ぞれ“０”にリセットできるようにする。上記変形にお
いて、閾値検出器７１７からの“１”はデータフレーム
カウントの最上位３ビットだけをそれぞれ“０”にリセ
ットする。
４１は２つの８フレーム周期にわたりＧＣＲ信号を累算
して、１６フレームの最後のフレームが到達した標示を
発生し、ＧＣＲ信号計算器３９をリセットして検出器７
１８がデータフレームカウントの最下位４ビットをそれ
ぞれ“０”にリセットできるようにする。上記変形にお
いて、閾値検出器７１７からの“１”はデータフレーム
カウントの最上位３ビットだけをそれぞれ“０”にリセ
ットする。
【００６５】実際上、別個の１−Ｆディジタル遅延線７
１１は用いなくても構わない。代わりに、１フレームだ
け遅延したシンボル決定回路２３０又は２４０からの２
進出力信号はデインターリーバ７７の交互に書き込み及
び読み出しされるフレーム格納メモリ対の一方から読み
出すことにより得られ、上記フレーム格納に対する読み
出し周期の数を２倍にするエラー補正符号デコーダ７８
に新しく読み込まれる。
１１は用いなくても構わない。代わりに、１フレームだ
け遅延したシンボル決定回路２３０又は２４０からの２
進出力信号はデインターリーバ７７の交互に書き込み及
び読み出しされるフレーム格納メモリ対の一方から読み
出すことにより得られ、上記フレーム格納に対する読み
出し周期の数を２倍にするエラー補正符号デコーダ７８
に新しく読み込まれる。
【００６６】本発明の変形において、送信器は、開始フ
レームにおけるデータ、開始フレームの前のフレームお
けるデータ、或いは付随する複合映像信号の垂直帰線消
去期間に開始フレームの送信を知らせ、ディジタル信号
受信器はこの知らせに応答してデータフレームカウンタ
７０を適当に待機させる。本明細書中に記述されたデー
タ伝送機構は、単一の、適度に広帯域なデータ伝送チャ
ンネルを備えている。様々な異なったサービスは、様々
なタイプの時分割マルチプレックス法を用いるこの単一
データ伝送チャンネルにより提供し得る。例えば、デー
タは、提供されるデータサービスの性質とデータサービ
スの発信者を示すヘッダ情報を与えられた各連続パケッ
トを備えたパケットとして伝送し得る。テレビジョン放
送者及び有線放送者は、様々なデータサービスの発信者
であり得る。双方向データ伝送方式において、発信者を
識別する見出パケットヘッドは、電話リンクや有線放送
システムの専用チャンネルのような適当なデータ返送チ
ャンネルを選択するために使用され得る。時間枠（タイ
ムスロット）配置技術は、データパケット送信技術の代
わりに、又はデータパケット送信技術に付加されて使用
され得る。
レームにおけるデータ、開始フレームの前のフレームお
けるデータ、或いは付随する複合映像信号の垂直帰線消
去期間に開始フレームの送信を知らせ、ディジタル信号
受信器はこの知らせに応答してデータフレームカウンタ
７０を適当に待機させる。本明細書中に記述されたデー
タ伝送機構は、単一の、適度に広帯域なデータ伝送チャ
ンネルを備えている。様々な異なったサービスは、様々
なタイプの時分割マルチプレックス法を用いるこの単一
データ伝送チャンネルにより提供し得る。例えば、デー
タは、提供されるデータサービスの性質とデータサービ
スの発信者を示すヘッダ情報を与えられた各連続パケッ
トを備えたパケットとして伝送し得る。テレビジョン放
送者及び有線放送者は、様々なデータサービスの発信者
であり得る。双方向データ伝送方式において、発信者を
識別する見出パケットヘッドは、電話リンクや有線放送
システムの専用チャンネルのような適当なデータ返送チ
ャンネルを選択するために使用され得る。時間枠（タイ
ムスロット）配置技術は、データパケット送信技術の代
わりに、又はデータパケット送信技術に付加されて使用
され得る。
【００６７】図１４は、カウンタ７０からのモジュロ６
４形データフレームカウントと、データを通過させ得る
ようにトライステート回路のバッテリ２６１にデコーダ
２６０が“１”を供給する間にディジタル信号中のタイ
ムスロットを選択するユーザ制御式タイムスロットデコ
ーダ２６０によって復号化されているカウンタ８４から
のデータ列カウントを示している。デコーダ２６０がト
ライステート回路のバッテリ２６１に“０”を供給する
他のときには、各トライステート回路は、データが通過
しないようにソース側インピーダンスがハイ状態にある
ように条件付けされる。トライステート回路の出力にお
けるプルアップ又はプルダウンのそれぞれは、その出力
の論理状態を設定する。タイムスロットデコーダ２６０
とトライステート回路のバッテリ２６１は、開始フレー
ムと前のデータ・フレームの排他的論理和をとることに
より得られるデータを単に無効にするために使用され得
る。その上、タイムスロットデコーダ２６０は、選択さ
れた出力データ用のレートバッファ中のメモリの書き込
みに関連して使用され得る。
４形データフレームカウントと、データを通過させ得る
ようにトライステート回路のバッテリ２６１にデコーダ
２６０が“１”を供給する間にディジタル信号中のタイ
ムスロットを選択するユーザ制御式タイムスロットデコ
ーダ２６０によって復号化されているカウンタ８４から
のデータ列カウントを示している。デコーダ２６０がト
ライステート回路のバッテリ２６１に“０”を供給する
他のときには、各トライステート回路は、データが通過
しないようにソース側インピーダンスがハイ状態にある
ように条件付けされる。トライステート回路の出力にお
けるプルアップ又はプルダウンのそれぞれは、その出力
の論理状態を設定する。タイムスロットデコーダ２６０
とトライステート回路のバッテリ２６１は、開始フレー
ムと前のデータ・フレームの排他的論理和をとることに
より得られるデータを単に無効にするために使用され得
る。その上、タイムスロットデコーダ２６０は、選択さ
れた出力データ用のレートバッファ中のメモリの書き込
みに関連して使用され得る。
【００６８】ディジタル信号受信器４０で実行される櫛
形フィルタリング又はパーシャルレスポンスフィルタリ
ングの中には、遅延した出力信号のフィードバックを含
まないので、送信器中で実行されるパーシャルレスポン
スフィルタリングを周期的にリセットする必要はなく、
或いはディジタル信号送信器４０で実行されるフィルタ
リングをリセットする必要がない。このことにより、デ
ータの開始フレームを送信する必要がなくなる。ディジ
タル信号送信器４０で実行される１フレーム毎に差分的
に遅延されたディジタル信号の組合せは、送信器で実行
されるプリフレーム櫛形パーシャルレスポンスフィルタ
リングの影響を除去する。ディジタル信号受信器４０で
実行される１ライン毎に差分的に遅延したディジタル信
号の組合せは、送信器で実行されるプリライン櫛形パー
シャルレスポンスフィルタリングの一部分の影響を除去
する。
形フィルタリング又はパーシャルレスポンスフィルタリ
ングの中には、遅延した出力信号のフィードバックを含
まないので、送信器中で実行されるパーシャルレスポン
スフィルタリングを周期的にリセットする必要はなく、
或いはディジタル信号送信器４０で実行されるフィルタ
リングをリセットする必要がない。このことにより、デ
ータの開始フレームを送信する必要がなくなる。ディジ
タル信号送信器４０で実行される１フレーム毎に差分的
に遅延されたディジタル信号の組合せは、送信器で実行
されるプリフレーム櫛形パーシャルレスポンスフィルタ
リングの影響を除去する。ディジタル信号受信器４０で
実行される１ライン毎に差分的に遅延したディジタル信
号の組合せは、送信器で実行されるプリライン櫛形パー
シャルレスポンスフィルタリングの一部分の影響を除去
する。
【００６９】現時点で発明者によっで好ましいと思われ
る発明の実施例が説明されたが、通信システム、発信
器、及び受信器石鹸の当業者は、この説明に接すること
によって、数多くの本発明の代わりの実施例を設計する
ことができるであろうし、これは、この明細の特許請求
の範囲を解釈する際に銘記されるべきである。
る発明の実施例が説明されたが、通信システム、発信
器、及び受信器石鹸の当業者は、この説明に接すること
によって、数多くの本発明の代わりの実施例を設計する
ことができるであろうし、これは、この明細の特許請求
の範囲を解釈する際に銘記されるべきである。
【図１】本発明の特色に従ってその中に埋め込まれたデ
ィジタル信号を有するテレビジョン信号を送信するテレ
ビジョン送信器の全体のブロック系統図である。
ィジタル信号を有するテレビジョン信号を送信するテレ
ビジョン送信器の全体のブロック系統図である。
【図２】位相偏移キーイング信号がそこから生成され、
位相偏移キーイング信号が抑圧された直交位相映像搬送
波を変調するディジタルデータをディジタル的にフィル
タリングするのに使用される図１のテレビジョン送信器
の一部を詳細に示すブロック系統図である。
位相偏移キーイング信号が抑圧された直交位相映像搬送
波を変調するディジタルデータをディジタル的にフィル
タリングするのに使用される図１のテレビジョン送信器
の一部を詳細に示すブロック系統図である。
【図３】図１のテレビジョン送信器において使用される
縦続プリライン櫛形及びプリフレーム櫛形パーシャルレ
スポンスフィルタの代表的な構成を詳細に示すブロック
系統図である。
縦続プリライン櫛形及びプリフレーム櫛形パーシャルレ
スポンスフィルタの代表的な構成を詳細に示すブロック
系統図である。
【図４】プリライン櫛形パーシャルレスポンスフィルタ
の他の構成のブロック系統図である。
の他の構成のブロック系統図である。
【図５】プリフレーム櫛形パーシャルレスポンスフィル
タの他の構成のブロック系統図である。
タの他の構成のブロック系統図である。
【図６】プリフレーム櫛形パーシャルレスポンスフィル
タの他の構成のブロック系統図である。
タの他の構成のブロック系統図である。
【図７】その中に埋め込まれたディジタル信号を有する
テレビジョン信号を受信しこの埋め込まれたディジタル
信号を抽出するよう本発明に従って構成された代表的な
ディジタル信号受信器のブロック系統図である。
テレビジョン信号を受信しこの埋め込まれたディジタル
信号を抽出するよう本発明に従って構成された代表的な
ディジタル信号受信器のブロック系統図である。
【図８】図７のディジタル信号受信器におけるデータ分
離フィルタの他の構成のブロック系統図である。
離フィルタの他の構成のブロック系統図である。
【図９】図７のディジタル信号受信器におけるデータ分
離フィルタの他の構成のブロック系統図である。
離フィルタの他の構成のブロック系統図である。
【図１０】図７のディジタル信号受信器におけるデータ
分離フィルタの他の構成のブロック系統図である。
分離フィルタの他の構成のブロック系統図である。
【図１１】図７のディジタル信号受信器におけるデータ
分離フィルタの他の構成のブロック系統図である。
分離フィルタの他の構成のブロック系統図である。
【図１２】図１０と図１１のデータ分離フィルタが図３
のパーシャルレスポンスフィルタリングに用いられるこ
とを可能にする他の論理回路のブロック系統図である。
のパーシャルレスポンスフィルタリングに用いられるこ
とを可能にする他の論理回路のブロック系統図である。
【図１３】図１０と図１１のデータ分離フィルタが図３
のパーシャルレスポンスフィルタリングに用いられるこ
とを可能にする他の論理回路のブロック系統図である。
のパーシャルレスポンスフィルタリングに用いられるこ
とを可能にする他の論理回路のブロック系統図である。
【図１４】図７のディジタル信号受信器のデータ・フレ
ーム・カウンタ用のリセット回路のブロック系統図であ
る。
ーム・カウンタ用のリセット回路のブロック系統図であ
る。
１ テレビジョン送信器 ２ アナログオーディオ源 ３ オーディオ処理回路 ４ ＦＭオーディオ搬送波送信器 ５ 周波数マルチプレクサ ６ 送信アンテナ ７ アナログ複合映像源 ８ 同相映像搬送波 ＶＳＢ ＡＭ 映像送信器 ９ 位置同期信号発生器 １０ 制御接続 １１ 同期ブロックＭＵＸ １２ 抑圧直交位相映像搬送波 ＶＳＢ ＡＭ 送信器 １３ シリアル・ビットＥＣＣデータ発生器 １４ レートバッファ １５ インターリーバ １６ プリライン櫛形パーシャルレスポンスフィルタ １７ プリフレーム櫛形パーシャルレスポンスフィルタ １８ Ｄ／Ａコンバータ １９ 偏移整形フィルタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 7/08
Claims (29)
- 【請求項１】 オーディオ信号の信号源と、 所定の映像フレームレートを有し、並びに、水平及び垂
直同期パルスが挿入されている複合映像信号の所定数の
水平走査線を各映像フレームに含む順次の映像フレーム
の順次の水平走査線を表わす複合映像信号の信号源と、 ディジタル情報を符号化する２進の位相偏移キーイング
信号の信号源と、 各データフレームは映像フレームと同一間隔であり、か
つ、各データフレームは、水平走査線と同一間隔である
各データ行に供給されるシリアルビットディジタル情報
の行により構成されている、順次のデータフレームのデ
ータフレーム源と、 ディジタル変調信号を発生するため上記シリアルビット
ディジタル情報をパーシャルレスポンスフィルタリング
する手段と、 上記ディジタル変調信号が供給される入力接続を有し、
上記２進の位相偏移キーイング信号がそこから供給され
る出力接続を有するディジタル−アナログ変換器と、 上記オーディオ信号に応じてオーディオ搬送波の周波数
を変調し、これにより、夫々の出力信号を発生する周波
数変調送信器と、 上記複合映像信号に応じて映像搬送波の振幅を変調し、
これにより、夫々の出力信号を発生する第１の残留側波
帯振幅変調送信器と、 上記２進の位相偏移キーイング信号に応じて抑圧された
搬送波の振幅を変調し、夫々の出力信号を発生する第２
の残留側波帯振幅変調送信器と、 上記第１及び第２の残留側波帯振幅変調送信器の夫々の
出力信号を上記周波数変調送信器の出力信号と組み合わ
せる周波数マルチプレクサとを含む、複合映像信号と共
にディジタル情報を伝送する装置であって、 上記シリアルビットディジタル情報をパーシャルレスポ
ンスフィルタリングする手段は、 入力端子と出力端子とを有し、プリフレーム櫛形パーシ
ャルレスポンスフィルタ応答を供給するプリフレーム櫛
形パーシャルレスポンスフィルタと、 上記シリアルビットディジタル情報を上記プリフレーム
櫛形パーシャルレスポ ンスフィルタの上記入力端子に供
給する手段と、 上記ディジタル変調信号を供給するため上記プリフレー
ム櫛形パーシャルレスポンスフィルタ応答を使用する手
段とからなり、 上記抑圧された搬送波は上記映像搬送波と同一の周波数
であり、ここで、上記周波数マルチプレクサは上記第１
及び第２の残留側波帯振幅変調送信器の夫々の出力信号
を組み合わせる形をなし、上記抑圧された搬送波は上記
映像搬送波信号と直交する位相であり、 プリライン櫛形パーシャルレスポンスフィルタが、
（ａ）上記シリアルビットディジタル情報を上記プリフ
レーム櫛形パーシャルレスポンスフィルタの入力端子に
供給する上記手段と、（ｂ）上記ディジタル変調信号を
供給するため上記プリフレーム櫛形パーシャルレスポン
スフィルタ応答を使用する上記手段との一方に含まれる
装置。 - 【請求項２】 上記ディジタル変調信号を供給するため
上記プリフレーム櫛形パーシャルレスポンスフィルタ応
答を使用する上記手段は、上記ディジタル−アナログ変
換器への入力接続である上記プリフレーム櫛形パーシャ
ルレスポンスフィルタの出力接続からなり、ここで、上
記シリアルビットディジタル情報を上記プリフレーム櫛
形パーシャルレスポンスフィルタの入力端子に供給する
上記手段は、上記プリライン櫛形パーシャルレスポンス
フィルタを含む請求項１記載の装置。 - 【請求項３】 上記プリフレーム櫛形パーシャルレスポ
ンスフィルタは、 上記 プリフレーム櫛形パーシャルレスポンスフィルタの
入力端子からの第１の入力接続と、第２の入力接続と、
第１の排他的論理和ゲートの応答が与えられる出力接続
とを有する２入力の第１の排他的論理和ゲートと、出 力接続に開始フレームパターンを発生する手段と、 上記 開始フレームパターンを受ける第１の入力接続と、
上記第１の排他的論理和ゲートの出力接続からの第２の
入力接続と、上記プリフレーム櫛形パーシャルレスポン
スフィルタの出力端子への出力接続とを有し、上記出力
接続でその第１及び第２の入力接続における夫々の入力
信号の一方に選択的に応答する２入力の第１のマルチプ
レクサと、 上記データフレームの中の 別のデータフレームにより互
いに分離された上記データフレームから選択されたフレ
ームの間だけ、上記第１のマルチプレクサをその上記出
力接続で上記開始フレームパターンに応答させる条件付
けをする第１のマルチプレクサ制御信号を上記第１のマ
ルチプレクサに供給する手段と、 上記 プリフレーム櫛形パーシャルレスポンスフィルタの
出力接続からの入力接続と、上記第１の排他的論理和ゲ
ートの第２の入力接続への出力接続とを有し、上記第１
の排他的論理和ゲートの第２の入力に供給される際に、
上記フレーム櫛形パーシャルレスポンスフィルタ応答を
データフレームの期間に等しい時間間隔の間で遅延させ
る第１のディジタル遅延線とからなる、請求項１記載の
装置。 - 【請求項４】 上記プリフレーム櫛形パーシャルレスポ
ンスフィルタは、 上記 プリフレーム櫛形パーシャルレスポンスフィルタの
入力端子からの第１の入力接続と、第２の入力接続と、
第１の排他的論理和ゲートの応答が与えられる上記プリ
フレーム櫛形パーシャルレスポンスフィルタの出力端子
への出力接続とを有する２入力の第１の排他的論理和ゲ
ートと、 出 力接続に開始フレームパターンを発生する手段と、 上記 開始フレームパターンを受ける第１の入力接続と、
上記第１の排他的論理和ゲートの出力接続からの第２の
入力接続と、出力接続とを有し、上記出力接続でその第
１及び第２の入力接続における夫々の入力信号の一方に
選択的に応答する２入力の第１のマルチプレクサと、 上記データフレームの中の 別のデータフレームにより互
いに分離された上記データフレームから選択されたフレ
ームの間だけ、上記第１のマルチプレクサをその上記出
力接続で上記開始フレームパターンに応答させる条件付
けをする第１のマルチプレクサ制御信号を上記第１のマ
ルチプレクサに供給する手段と、 上記 第１のマルチプレクサの出力接続からの入力接続
と、上記第１の排他的論理和ゲートの第２の入力接続へ
の出力接続とを有し、上記第１の排他的論理和ゲートの
第２の入力に供給される際に、上記フレーム櫛形パーシ
ャルレスポンスフィルタ応答をデータフレームの期間に
等しい時間間隔の間で遅延させる第１のディジタル遅延
線とからなる、請求項１記載の装置。 - 【請求項５】 上記プリフレーム櫛形パーシャルレスポ
ンスフィルタは、 上 記プリフレーム櫛形パーシャルレスポンスフィルタの
入力端子からの第１の入力接続と、第２の入力接続と、
第１の排他的論理和ゲートの応答が与えられる上記プリ
フレーム櫛形パーシャルレスポンスフィルタの出力端子
への出力接続とを有する２入力の第１の排他的論理和ゲ
ートと、 上記 第１の排他的論理和ゲートの応答が与えられる入力
接続と、データフレームの期間に等しい時間間隔の間で
遅延された後に上記第１の排他的論理和ゲートの応答を
与える出力接続とを有する第１のディジタル遅延線と、 出 力接続に開始フレームパターンを発生する手段と、 上記 開始フレームパターンを受ける第１の入力接続と、
上記第１のディジタル遅延線の出力接続からの第２の入
力接続と、上記第１の排他的論理和ゲートの第２の入力
接続への出力接続とを有し、上記出力接続でその第１及
び第２の入力接続における夫々の入力信号の一方に選択
的に応答する２入力の第１のマルチプレクサと、 上記データフレームの中の 別のデータフレームにより互
いに分離された上記データフレームから選択されたフレ
ームの間だけ、上記第１のマルチプレクサをその上記出
力接続で上記開始フレームパターンに応答させる条件付
けをする第１のマルチプレクサ制御信号を上記第１のマ
ルチプレクサに供給する手段とからなる、請求項１記載
の装置。 - 【請求項６】 上記プリライン櫛形パーシャルレスポン
スフィルタは、 上記 プリライン櫛形パーシャルレスポンスフィルタの入
力端子と、 上記 プリライン櫛形パーシャルレスポンスフィルタの出
力端子と、 上記 プリライン櫛形パーシャルレスポンスフィルタの入
力端子からの第１の入力接続と、第２の入力接続と、第
２の排他的論理和ゲートの応答をそこに与える上記プリ
ライン櫛形パーシャルレスポンスフィルタの出力端子へ
の出力接続とを有する２入力の第２の排他的論理和ゲー
トと、 ワイヤードビットを受ける第１の入力接続と、上記第２
の排他的論理和ゲートの出力接続からの第２の入力接続
と、上記第１及び第２の入力接続の夫々の入力信号の一
方に対応する選択された応答を与える出力接続とを有す
る２入力の第２のマルチプレクサと、 上記 選択された応答が各データフレーム内の最初のデー
タ行の間に限り上記ワイヤードビットに対応するように
条件付けをする第２のマルチプレクサ制御信号を上記第
２のマルチプレクサに供給する手段と、 上記 第２のマルチプレクサの出力接続からの入力接続
と、データ行の期間に等しい時間間隔の間遅延された後
に上記選択された応答を与える上記第２の排他的論理和
ゲートの第２の入力接続への出力接続を有する第２のデ
ィジタル遅延線とからなる、請求項３乃至５のうちいず
れか１項記載の装置。 - 【請求項７】 上記プリライン櫛形パーシャルレスポン
スフィルタは、 上記 プリライン櫛形パーシャルレスポンスフィルタの入
力端子と、 上記 プリライン櫛形パーシャルレスポンスフィルタの出
力端子と、 上記 プリライン櫛形パーシャルレスポンスフィルタの入
力端子からの第１の入力接続と、第２の入力接続と、第
２の排他的論理和ゲートの応答をそこに与える上記プリ
ライン櫛形パーシャルレスポンスフィルタの出力端子へ
の出力接続とを有する２入力の第２の排他的論理和ゲー
トと、 上記 第２の排他的論理和ゲートの応答が与えられる入力
接続と、データ行の期間に等しい時間間隔の間で遅延さ
れた後に上記第２の排他的論理和ゲートの応答を与える
出力接続とを有する第２のディジタル遅延線と、 ワイヤードビットを受ける第１の入力接続と、上記第２
のディジタル遅延線の出力接続からの第２の入力接続
と、上記第２の排他的論理和ゲートの第２の入力接続へ
の出力接続とを有し、上記出力接続で上記第１及び第２
の入力接続で夫々の入力信号の一方に対し選択的に応答
する２入力の第２のマルチプレクサと、 その選択された応答は各データフレーム内の最後のデー
タ行の間に限り上記ワイヤードビットに対応するよう条
件付けをする第２のマルチプレクサ制御信号を上記第２
のマルチプレクサに供給する手段とからなる、請求項３
乃至５のうちいずれか１項記載の装置。 - 【請求項８】 上記プリライン櫛形パーシャルレスポン
スフィルタは、 上記 プリライン櫛形パーシャルレスポンスフィルタの入
力端子と、 上記 プリライン櫛形パーシャルレスポンスフィルタの出
力端子と、 上記 プリライン櫛形パーシャルレスポンスフィルタの入
力端子からの第１の入力接続と、第２の入力接続と、第
２の排他的論理和ゲートの応答をそこから与える出力接
続とを有する２入力の第２の排他的論理和ゲートと、 ワイヤードビットを受ける第１の入力接続と、上記第２
の排他的論理和ゲートの出力接続からの第２の入力接続
と、その第１及び第２の入力接続で夫々の入力信号の一
方に対応する選択された応答を与える出力接続とを有す
る２入力の第２のマルチプレクサと、 その選択された応答は各データフレーム内の最初のデー
タ行の間に限り上記ワイヤードビットに対応するよう条
件付けをする第２のマルチプレクサ制御信号を上記第２
のマルチプレクサに供給する手段と、 上記 第２のマルチプレクサの出力接続からの入力接続
と、データ行の期間に等しい時間間隔の間で遅延された
後に上記選択された応答を与える上記第２の排他的論理
和ゲートの第２の入力接続への出力接続とを有する第２
のディジタル遅延線と、 上記 第２の排他的論理和ゲートの出力接続からの第１の
入力接続と、第２の入力接続と、第３の排他的論理和ゲ
ートの応答をそこに与える上記プリライン櫛形パーシャ
ルレスポンスフィルタの出力端子への出力接続とを有す
る２入力の第３の排他的論理和ゲートと、 ワイヤードビットを受ける第１の入力接続と、上記第３
の排他的論理和ゲートの出力接続からの第２の入力接続
と、その第１及び第２の入力接続で夫々の入力信号の一
方に対応する選択された応答を与える出力接続とを有す
る２入力の第３のマルチプレクサと、 その選択された応答は各データフレーム内の最初のデー
タ行の間に限り上記ワイヤードビットに対応するよう条
件付けをする第３のマルチプレクサ制御信号を上記第３
のマルチプレクサに供給する手段と、 上記 第３のマルチプレクサの出力接続からの入力接続
と、データ行の期間に等しい時間間隔の間で遅延された
後に上記選択された応答を与える第３の排他的論理和ゲ
ートの第２の入力接続への出力接続とを有する第３のデ
ィジタル遅延線とからなる、請求項３乃至５のうちいず
れか１項記載の装置。 - 【請求項９】 上記プリライン櫛形パーシャルレスポン
スフィルタは、 上記 プリライン櫛形パーシャルレスポンスフィルタの入
力端子と、 上記 プリライン櫛形パーシャルレスポンスフィルタの出
力端子と、 上記 プリライン櫛形パーシャルレスポンスフィルタの入
力端子からの第１の入力接続と、第２の入力接続と、第
２の排他的論理和ゲートの応答をそこから与える出力接
続とを有する２入力の第２の排他的論理和ゲートと、 上記 第２の排他的論理和ゲートの応答が与えられる入力
接続と、データ行の期間に等しい時間間隔の間で遅延さ
れた後に上記第２の排他的論理和ゲートの応答を与える
出力接続とを有する第２のディジタル遅延線と、 ワイヤードビットを受ける第１の入力接続と、上記第２
のディジタル遅延線の出力接続からの第２の入力接続
と、上記第２の排他的論理和ゲートの第２の入力接続へ
の出力接続とを有し、上記第１及び第２の入力接続で夫
々の入力信号の一方に対応して上記出力接続で選択的に
応答する２入力の第２のマルチプレクサと、 その選択された応答は各データフレーム内の最後のデー
タ行の間に限り上記ワイヤードビットに対応するよう条
件付けをする第２のマルチプレクサ制御信号を上記第２
のマルチプレクサに供給する手段と、 第３の排他的論理和ゲートの入力端子からの第１の入力
接続と、第２の入力接続と、第３の排他的論理和ゲート
の応答をそこに与える上記プリライン櫛形パーシャルレ
スポンスフィルタの出力端子への出力接続とを有する２
入力の第３の排他的論理和ゲートと、 上記 第３の排他的論理和ゲートの応答が与えられる入力
接続と、データ行の期間に等しい時間間隔の間で遅延さ
れた後に上記第３の排他的論理和ゲートの応答を与える
出力接続とを有する第３のディジタル遅延線と、 ワイヤードビットを受ける第１の入力接続と、上記第３
のディジタル遅延線の出力接続からの第２の入力接続
と、上記第３の排他的論理和ゲートの第２の入力接続へ
の出力接続とを有し、その第１及び第２の入力接続で夫
々の入力信号の一方に対応して上記出力接続で選択的に
応答する２入力の第３のマルチプレクサと、 その選択された応答は各データフレーム内の最後のデー
タ行の間に限り上記ワイヤードビットに対応するよう条
件付けをする第３のマルチプレクサ制御信号を上記第３
のマルチプレクサに供給する手段とからなる、請求項３
乃至５のうちいずれか１項記載の装置。 - 【請求項１０】 映像搬送波と組み合わされた伝送にお
いて、ディジタルシンボルを抑圧された搬送波の２進の
位相偏移キーイング変調側波帯でシリアルに伝送し、上
記映像搬送波の振幅は輝度信号の部分及び色信号の部分
を有する複合映像信号に従って変調される装置と共に使
用するディジタル信号受信器であって、 上記組み合わされた伝送に応じて、所望の検出器応答と
不所望の検出器応答とからなる検出器応答を与えるた
め、上記抑圧された搬送波の２進の位相偏移キーイング
を検出し、これにより、上記所望の検出器応答を、振幅
変調された映像搬送波から検出された複合映像信号の残
余よりなる上記不所望の検出器応答と共に発生する検出
器と、 上記検出器応答をディジタル化するアナログ−ディジタ
ル変換器と、 上記ディジタル化された検出器応答を受ける入力端子
と、上記ディジタルシンボルに対し複数レベルの応答を
与える出力端子とを有し、上記複数レベルの応答は主と
して上記不所望の検出器応答よりも上記所望の検出器応
答に依存し、フレーム櫛形フィルタを含む改良された形
のデータ分離フィルタとからなり、 上記フレーム櫛形フィルタは上記輝度信号を抑圧するデ
ィジタル高域通過フレーム櫛形フィルタであり、 上 記改良された形のデータ分離フィルタは、 上 記ディジタル高域通過フレーム櫛形フィルタの出力端
子から接続された入力端子と、出力端子とを有するディ
ジタル高域通過ライン櫛形フィルタと、 上記 ディジタル高域通過ライン櫛形フィルタの出力端子
から接続された入力端子と、上記データ分離フィルタの
出力端子から供給される上記ディジタルシンボルに対応
する複数レベルの応答を与える出力端子とを有し、上記
色信号を抑圧する有限インパルス応答ディジタル低域通
過フィルタを更に有する、ディジタル信号受信器。 - 【請求項１１】 上記ディジタル高域通過ライン櫛形フ
ィルタはその上記入力及び出力端子に加えて、 上記 ディジタル高域通過ライン櫛形フィルタの入力信号
を受ける上記ディジタル高域通過ライン櫛形フィルタの
上記入力端子からの夫々の入力接続と、映像信号の１本
の走査線の期間に等しい遅延の後に上記ディジタル高域
通過ライン櫛形フィルタの上記入力信号に対応する応答
を与える夫々の出力接続とを有する第１の１ラインディ
ジタル遅延線、並びに、上記第１の１ラインディジタル
遅延線の出力接続からの夫々の入力接続と、映像信号の
２本の走査線の期間に等しい遅延の後に上記ディジタル
高域通過ライン櫛形フィルタの上記入力信号に対し応答
を与える夫々の出力接続とを有する第２の１ラインディ
ジタル遅延線と、 上記ディジタル高域通過ライン櫛形フィルタの上記 入力
端子から上記ディジタル高域通過ライン櫛形フィルタの
上記入力信号を第１の被加数入力信号として受け、映像
信号の２本の走査線の期間に等しい遅延の後に上記第２
の１ラインディジタル遅延線の出力接続から上記ディジ
タル高域通過ライン櫛形フィルタの上記入力信号を第２
の被加数入力信号として受け、上記第１及び第２の被加
数入力信号に応じた和の応答を出力するディジタル加算
器と、 上記 ディジタル加算器から上記和の応答を受け、１ライ
ンの映像信号の期間に等しい遅延の後に上記第１の１ラ
インディジタル遅延線の出力接続から上記ディジタル高
域通過ライン櫛形フィルタの上記入力信号を、被減数入
力信号及び減数入力信号の夫々の一方として２回受け、
上記被減数入力及び減数入力信号に応じた差の応答を出
力端子に出力し、その出力端子を介して上記ディジタル
高域通過ライン櫛形フィルタの応答を与えるディジタル
減算器とを含む、請求項１０記載のディジタル信号受信
器。 - 【請求項１２】 上記データ分離フィルタの出力端子は
上記所望の検出器応答に主として依存する応答を９レベ
ル形のシンボル決定回路に与えるため接続されている請
求項１１記載のディジタル信号受信器。 - 【請求項１３】 上記シンボル決定回路は、 上 記データ分離フィルタの出力端子から上記データ分離
フィルタに主として依存する上記応答を受ける入力接続
と、修正された応答を与える出力接続とを有する絶対値
回路と、 上記 絶対値回路の出力接続から上記修正された応答を受
ける入力接続と、ディジタル信号のビットを供給する出
力接続とを有し、各ビットは上記修正された応答が第１
の閾値レベルを上回るが第１の閾値レベルの２倍よりも
大きい第２の閾値レベルを上回らない場合に第１の状態
にあり、各ビットは上記修正された応答が上記第１の閾
値レベルの３倍の第３の閾値レベルを上回るが上記第１
の閾値レベルの４倍よりも大きい第４の閾値レベルを上
回らない場合に上記第１状態にあり、各ビットは上記修
正された応答が上記第２の閾値レベルを上回り上記第３
の閾値レベルを上回らない場合に第２の状態にあり、各
ビットは上記修正された応答が上記第４の閾値レベルを
上回る場合に上記第２の状態にあり、上記第１及び第２
の状態の一方は論理的な１を表わし他方は論理的な０を
表わす４重閾値検出器とからなる、請求項１２記載のデ
ィジタル信号受信器。 - 【請求項１４】 上記シンボル決定回路は、デインター
リーバが接続され、次いで、フォワードエラー補正符号
デコーダが接続されている請求項１３記載のディジタル
信号受信器。 - 【請求項１５】 上記ディジタル高域通過ライン櫛形フ
ィルタはその上記入力及び出力端子に加えて、 上記 ディジタル高域通過ライン櫛形フィルタの入力信号
を受ける上記ディジタル高域通過ライン櫛形フィルタの
上記入力端子からの夫々の入力接続と、映像信号の１本
の走査線の期間に等しい遅延の後に上記ディジタル高域
通過ライン櫛形フィルタの上記入力信号に対する応答を
与える夫々の出力接続とを有する第１の１ラインディジ
タル遅延線と、 その上記入力端子から上記ディジタル高域通過ライン櫛
形フィルタの入力信号を受け、映像信号の１本の走査線
の期間に等しい遅延の後に上記第１の１ラインディジタ
ル遅延線の出力接続から上記ディジタル高域通過ライン
櫛形フィルタの上記入力信号を被減数入力信号及び減数
入力信号の一方として受け、上記被減数入力信号及び減
数入力信号に応じた差の応答を出力端子に出力し、その
出力端子を介して上記ディジタル高域通過ライン櫛形フ
ィルタの応答を与えるディジタル減算器とを含む、請求
項１０記載のディジタル信号受信器。 - 【請求項１６】 上記データ分離フィルタの出力端子は
上記所望の検出器応答に主として依存する応答を５レベ
ル形のシンボル決定回路に与えるため接続されている請
求項１５記載のディジタル信号受信器。 - 【請求項１７】 上記シンボル決定回路は、 上 記データ分離フィルタの出力端子から上記データ分離
フィルタに主として依存する上記応答を受ける入力接続
と、修正された応答を与える出力接続とを有する絶対値
回路と、 上記 絶対値回路の出力接続から上記修正された応答を受
ける入力接続と、ディジタル信号のビットを供給する出
力接続とを有し、各ビットは上記修正された応答が第１
の閾値レベルを上回るが第１の閾値レベルの２倍よりも
大きい第２の閾値レベルを上回らない場合に第１の状態
にあり、各ビットは上記修正された応答が上記第１の閾
値レベルの３倍の第３の閾値レベルを上回る場合に上記
第１の状態にあり、各ビットは上記修正された応答が上
記第１の閾値レベルを上回らない場合に第２の状態にあ
り、各ビットは上記修正された応答が上記第２の閾値レ
ベルを上回るが上記第３の閾値レベルを上回らない場合
に上記第２の状態にあり、上記第１及び第２の状態の一
方は論理的な１を表わし他方は論理的な０を表わす３重
閾値検出器とからなる、請求項１６記載のディジタル信
号受信器。 - 【請求項１８】 上記シンボル決定回路は、デインター
リーバが接続され、次いで、フォワードエラー補正符号
デコーダが接続されている請求項１７記載のディジタル
信号受信器。 - 【請求項１９】 上記シンボル決定回路にはデータフィ
ルタが接続され、上記データフィルタは、 上記 シンボル決定回路からシリアルビットデータを受け
る上記データフィルタの入力端子と、 上記 データフィルタの出力端子と、 上記 データフィルタの上記入力端子からの夫々の入力接
続と、映像信号の１本の走査線の期間に等しい遅延の後
に上記データフィルタの上記入力端子で受けられた上記
シンボル決定回路からのシリアルビットデータに対し映
像信号の１本の走査線の期間に等しい遅延の後に遅延し
た応答を出力する夫々の出力接続とを有する第２の１ラ
インディジタル遅延線と、 上記 データフィルタの上記入力端子からの第１の入力接
続と、上記第２の１ラインディジタル遅延線の上記出力
接続からの第２の入力接続とを有する２入力の排他的論
理和とからなる、請求項１６記載のディジタル信号受信
器。 - 【請求項２０】 上記シンボル決定回路は、デインター
リーバが接続され、次いで、フォワードエラー補正符号
デコーダが接続されている請求項１９記載のディジタル
信号受信器。 - 【請求項２１】 無線周波は、所定の周期と等しく選択
された各期間の間隔の間にディジタル信号の開始パター
ンに従って変調され、或いは、上記無線周波はパーシャ
ルレスポンスフィルタ応答に従って変調され、上記 パーシャルレスポンスフィルタは、Ｎが２以上の正
の整数を表わすとき、伝送のために与えられたＮレベル
の第１のディジタル信号と、上記所定の周期で遅延した
上記第１のディジタル信号をモジュロＮで加算し、これ
により、上記パーシャルレスポンスフィルタ応答として
Ｎレベルの第２のディジタル信号を発生し、無線周波を
受けるディジタル信号受信器であって、 上記第２の信号に実質的に対応するＮレベルの第３のデ
ィジタル信号よりなり、少なくとも時折妨害信号を更に
有する検出された信号を供給するため、上記変調された
無線周波を検出する検出器と、 上記 検出された信号と、上記所定の周期で遅延させられ
て検出された信号とを差分的に組み合わせ、これによ
り、上記第３のディジタル信号に応じて形成されたＮレ
ベルよりも大きい第４のディジタル信号を含み、上記妨
害信号は少なくとも部分的に抑圧された櫛形フィルタ応
答を発生する櫛形フィルタと、 上記 櫛形フィルタ応答を受け、上記第４のディジタル信
号に応答し、上記無線周波が上記ディジタル信号の開始
パターンに従って変調されるときに上記選択された間隔
の間を除いて上記第１のディジタル信号に実質的に対応
するＮレベルの第５のディジタル信号を発生するシンボ
ル決定回路と、 上記 無線周波が上記ディジタル信号の開始パターンに従
って変調されるときに上記選択された間隔を検出する手
段とからなり、上記 検出手段は、上記 所定の周期で上記第５の信号を遅延させ、これによ
り、Ｎレベルの第６のディジタル信号を発生するディジ
タル遅延線と、上記無線周波が上記ディジタル信号の開始パターンに従
って変調されるときに、上記ディジタル信号の開始パタ
ーンが上記選択された間隔の間に実質的に２倍にされる
Ｎレベルの第７のディジタル信号を発生するように、上
記 第５及び第６のディジタル信号を加算するモジュロＮ
の加算器と、上記 第７のディジタル信号を、先験的に知られた上記デ
ィジタル信号の開始パターンと相関させ、実質的な相関
が上記選択された各間隔の間に検出されるときに上記無
線周波が上記ディジタル信号の開始パターンに従って変
調されていることを標示する手段とよりなる、ディジタ
ル信号受信器。 - 【請求項２２】 上記妨害信号はその成分として輝度信
号と色信号とを含む複合映像信号の連続的なフレームよ
りなり、 ここで、上記所定の周期は上記複合映像信号の１フレー
ムの期間であり、上記 櫛形フィルタはフレーム間で変化しない上記輝度信
号の部分を抑圧する高域通過フレーム櫛形フィルタより
なり、上 記ディジタル遅延線は、上記第５のディジタル信号を
上記複合映像信号の１フレームの期間で遅延させ、これ
により、上記第６のディジタル信号を発生する、請求項
２１記載のディジタル信号受信器。 - 【請求項２３】 Ｎは２に一致し、上記モジュロＮの加
算器は排他的論理和ゲートである請求項２１又は２２記
載のディジタル信号受信器。 - 【請求項２４】 無線周波は、所定の周期と等しく選択
された各期間の間隔の間にディジタル信号の開始パター
ンに従って変調され、或いは、上記無線周波はパーシャ
ルレスポンスフィルタ応答に従って変調され、上記 パーシャルレスポンスフィルタは、Ｎが２以上の正
の整数を表わすとき、伝送のために与えられたＮレベル
の第１のディジタル信号と、上記所定の周期で遅延した
上記第１のディジタル信号をモジュロＮで差分的に組み
合わせ、これにより、上記パーシャルレスポンスフィル
タ応答としてＮレベルの第２のディジタル信号を発生
し、無線周波を受けるディジタル信号受信器であって、 上記第２の信号に実質的に対応するＮレベルの第３のデ
ィジタル信号よりなり、少なくとも時折妨害信号を更に
有する検出された信号を供給するため、上記変 調された
無線周波を検出する検出器と、 上記 検出された信号と、上記所定の周期で遅延して検出
された信号とを加算的に組み合わせ、これにより、上記
第３のディジタル信号に応じて形成されたＮレベルより
も大きい第４のディジタル信号を含み、上記妨害信号は
少なくとも部分的に抑圧された櫛形フィルタ応答を発生
する低域通過櫛形フィルタと、 上記 櫛形フィルタ応答を受け、上記第４のディジタル信
号に応答し、上記無線周波が上記ディジタル信号の開始
パターンに従って変調されるときに上記選択された間隔
の間を除いて上記第１のディジタル信号に実質的に対応
するＮレベルの第５のディジタル信号を発生するシンボ
ル決定回路と、 上記 無線周波が上記ディジタル信号の開始パターンに従
って変調されるときに上記選択された間隔を検出する手
段とからなり、上記 検出手段は、上記所定の周期で上記 第５の信号を遅延させ、これによ
り、Ｎレベルの第６のディジタル信号を発生するディジ
タル遅延線と、上記無線周波が上記ディジタル信号の開始パターンに従
って変調されるときに、上記ディジタル信号の開始パタ
ーンが上記選択された間隔の間に実質的に２倍にされる
Ｎレベルの第７のディジタル信号を発生するように、上
記 第５及び第６のディジタル信号を差分的に組み合わせ
るモジュロＮの減算器と、上記 第７のディジタル信号を、先験的に知られた上記デ
ィジタル信号の開始パターンと相関させ、実質的な相関
が上記選択された各間隔の間に検出されるときに上記無
線周波が上記ディジタル信号の開始パターンに従って変
調されていることを標示する手段とよりなる、ディジタ
ル信号受信器。 - 【請求項２５】 上記妨害信号はその部分として輝度信
号と色信号とを含む複合映像信号の連続的なフレームよ
りなり、 ここで、上記所定の周期は上記複合映像信号の１フレー
ムの期間であり、上記 櫛形フィルタはフレーム間で変化しない上記色信号
の部分を抑圧する低域通過フレーム櫛形フィルタよりな
り、上 記ディジタル遅延線は、上記第５のディジタル信号を
上記複合映像信号の１フレームの期間で遅延させ、これ
により、上記第６のディジタル信号を発生する、請求項
２４記載のディジタル信号受信器。 - 【請求項２６】 Ｎは２に等しく、上記モジュロＮの減
算器は排他的論理和ゲートである請求項２４又は２５記
載のディジタル信号受信器。 - 【請求項２７】 無線周波は、所定の周期と等しく選択
された各期間の間隔の間に２進のディジタル信号の開始
パターンに従って変調され、或いは、上記無線周波はパ
ーシャルレスポンスフィルタ応答に従って変調され、上記 パーシャルレスポンスフィルタは、伝送のために与
えられた２進の第１のディジタル信号と、上記所定の周
期で遅延した上記第１のディジタル信号を排他的に論理
和し、これにより、上記パーシャルレスポンスフィルタ
応答として２進の第２のディジタル信号を発生するディ
ジタル信号受信器であって、 上記第２の信号に実質的に対応する２進の第３のディジ
タル信号よりなり、少なくとも時折妨害信号を更に有す
る検出された信号を供給するため、上記変調された 無線
周波を検出する検出器と、 上記第３のディジタル信号に応じて形成されたＮレベル
よりも大きい第４のディジタル信号を含み、上記 妨害信
号が少なくとも部分的に抑圧されている分離されたデー
タ応答を上記検出された信号に対し発生するデータ分離
フィルタと、 上記 分離されたデータ応答を受け、上記第４のディジタ
ル信号に応答し、上記無線周波が上記ディジタル信号の
開始パターンに従って変調されるときに上記選択された
間隔の間を除いて上記第１のディジタル信号に実質的に
対応する２進の第５のディジタル信号を発生するシンボ
ル決定回路と、 上記 無線周波が上記２進のディジタル信号の開始パター
ンに従って変調されるときに上記選択された間隔を検出
する手段とからなり、上記 検出手段は、上記 第５の信号を上記所定の周期で遅延させ、これによ
り、２進の第６のディジタル信号を発生するディジタル
遅延線と、上記 第５及び第６のディジタル信号に応じ、上記無線周
波が上記２進のディジタル信号の開始パターンに従って
変調されるときに、上記２進のディジタル信号の開始パ
ターンが上記選択された間隔の間で実質的に２倍にされ
る２進の第７のディジタル信号を発生する２入力の排他
的論理和ゲートと；上記 第７のディジタル信号を、先験的に知られた上記デ
ィジタル信号の開始パターンと相関させ、実質的な相関
が上記選択された各間隔の間に検出されるときに上記無
線周波が上記ディジタル信号の開始パターンに従って変
調されていることを標示する手段とよりなる、ディジタ
ル信号受信器。 - 【請求項２８】 上記妨害信号はその成分として輝度信
号と色信号を含む複合映像信号の連続的なフレームより
なり、ここで、上記所定の周期は上記複合映像信号の１
フレームの期間であり、上記ディジタル遅延線は、上記
第５のディジタル信号を上記複合映像信号の１フレーム
の期間で遅延させ、これにより、上記第６のディジタル
信号を発生する、請求項２７記載のディジタル信号受信
器。 - 【請求項２９】 上記データ分離フィルタは、中を通過
する信号用の並列の第１及び第２のパスを有する形をな
し、 上 記検出された信号を上記信号用の第１及び第２の各パ
スに供給する手段と、 上記 信号用の第１のパスにある高域通過フレーム櫛形フ
ィルタと、 上記 信号用の第１のパスにあり、略殆どのエネルギーが
クロスオーバー周波数を上回る周波数にある上記色信号
を少なくとも部分的に抑圧するため、応答がクロスオー
バー周波数を上回る周波数で実質的にロールオフする有
限インパルス応答低域通過フィルタと、 上記 信号用の第２のパスにある低域通過フレーム櫛形フ
ィルタと、 上記 信号用の第２のパスにあり、応答がクロスオーバー
周波数を下回る周波数で実質的にロールオフする有限イ
ンパルス応答高域通過フィルタと、 上記 信号用の第１及び第２のパスからの信号を組み合わ
せ、これにより、上記分離されたデータ応答を発生する
手段とからなる、請求項２８記載のディジタル信号受信
器。
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