CN1087550C - 具有用于被埋入tv信号的数字信号的σ－δ模拟/数字转换的接收机 - Google Patents

具有用于被埋入tv信号的数字信号的σ－δ模拟/数字转换的接收机 Download PDF

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Abstract

在数字信号接收机中对与复合视频信号幅调的视频载波正交的抑制载波的BPSK调制进行检波，并在数字梳状滤波之前用A/D变换器把检波到的BPSK数字化，用以把BPSK从剩余的复合视频信号中分离出来。该A/D变换器是∑-△型的，以便用相对不昂贵的高速变换器得到更高的比特分辨率。因此，比最大剩余复合视频信号相对较低的幅度的BPSK不会被量化噪声所淹没。

Description

具有用于被埋入TV信号的数字信号的∑-Δ模拟/数字转换的接收机
本发明涉及用于恢复埋入模拟电视信号的数字信号的接收机。
如果对数字信号格式保持适当地限制，相对小的(例如3～5IRE)信号编码数字信息能够与复合电视信号混合在一起，而在由这些复合视频信号产生的电视图象中没有什么明显的不适宜。在申请日为1993年10月26日、申请号为08/141070，发明题目为″用于处理具有在正交相位视频载波上的数据信号的NTSC TV信号的设备″的美国专利申请中，Jian Yang描述了一种实现上述特征的系统，这里一并作为参考。按照先有的转让在受雇期间内完成的发明的雇员合同，在申请号为08/141070的美国专利申请中描述的发明与这里所描述的本发明一样被转让给了Samsung电子有限公司。美国专利申请08/141070描述了一种抑制载波的二进制相移键控(BPSK)调制，该抑制载波具有与视频载波相同的频率和以此按正交定相。美国专利08/141070主张BPSK被限定为大约2MHz带宽，以便避免交调失真对TV接收机中的色度的干扰，所述接收机把色度与亮度分离而不依靠梳状滤波。美国专利申请08/141070表明使被发送的数据通过一个用于处理数据的部分响应滤波器，以便能够通过数字信号接收机中行梳状滤波之后的多电平码元判决电路使所述数据恢复，以把PSK副载波从复合视频信号的亮度部分中分离是最好的。美国专利申请08/141070还主张循环在NTSC电视信号的连续帧的连续对中处于反相的BPSK的各帧。这种以帧对形式的数据循环使得伴随复合视频信号(该视频信号是以NTSC电视信号检波获得的)的BPSK在从该复合视频信号产生的用于显示在屏幕上的图象中几乎看不到。这种以帧对形式的数据循环还提供了在数字信号接收机中使用帧梳状滤波的基础，以把BPSK与描述连续电视图象的静态各部分的复合视频信号的亮度部分分离。
美国专利申请08/141070描述了当BPSK判决之后被数字化时在数字信号接收器中遇到的问题，并假设使用了通常用于数字化复合视频信号的快速转换器。复合视频信号超过750KHz的残留成份(当BPSK被同步检波时它们伴随着该BPSK)与BPSK比较有时预计会相对地大。如果在BPSK的同步检波之后就进行数字化，则这些大的复合视频信号残留成份会占据许多由快速转换器为模拟输入信号提供的动态范围，并且由于仅具有8比特分辨率左右的快速转换器的量化噪声，相对小的BPSK信号趋于不能够充分的判定。虽然能够做成具有达12比特的快速转换器，但是它太昂贵了而不能被使用在用于大量销售的电子工业中。美国专利申请08/141070主张在BPSK信号数字化之前对它们使用模拟行梳状滤波，以便减小伴随BPSK的复合视频信号超过750KHz的残留成份的相对大小。这样BPSK信号能够在快速转换器的更多的数字输出范围内被判定，以减小码元差错。
Thomas Vincent Bolger在其申请日为1993年10月26日、申请号为08/141071，题目为″用于TV信号中数字信号的具有过取样模拟/数字转换的接收机″的美国专利申请中指出，虽然随着其比特分辨率的增加转换器的价格迅速增加，但对于增加超过2MHz的带宽该价格的增加是相对适中的。在美国专利申请08/141070中公开的系统中对BPSK带宽限制为2MHz需要4MHz取样速率以便最大码元速率被充分地取样，并且以16、32或甚至64倍该取样速率工作的8比特快速转换器在价格上相对适中的。因此，Bolger指出，过取样转换方法可以被使用，以从这样的8比特快速转换器得到增加的有效比特分辨率。以16倍4MHz取样速率过取样能够获得达12比特有效分辨率，以数字化被检波的BPSK而它不会在量化噪声中丢失，既使该被检波BPSK与伴随的占据了该快速转换器大部分动态范围的复合视频信号比较是相对的小。
一种称作″∑-Δ″模拟/数字转换器的过取样转换器为电路设计者所熟悉，用于从一个基本单比特分辨率ADC中获得多比特分辨率。用于增加基本多比特分辨率模拟/数字转换器的比特分辨率的∑-Δ模拟/数字转换器(虽不常谈起)是公知的。在它们的工作中，∑-Δ模拟/数字转换器反馈数字输出信号给一个数字/模拟转换器，从那里馈送到一个模拟减法器，用于产生一个将由基本ADC在过取样程序的后续步骤中使其数字化的差错信号。在模拟/数字转换期间当量化噪声上升被负反馈抑制时，由于该噪声在频率被向上移动。所以能够通过低通数字滤波对其进行抑制，在数字/模拟转换期间量化噪声是不存在的。鉴于这一理由，在∑-Δ模拟/数字转换器中单比特编码器是最好的，它避免了DAC差错。使用单比特编码器的ADC不适于以超过1Mbit/s速率接收BPSK的数字信号接收机，因为必须被进行以便满足比特分辨率要求的过取样要求的取样速率太高而不能实现。当尝试使用通常公知的利用多比特编码器的∑-ΔADC时所遇到的问题使得Bolger寻求除使用∑-Δ调制以外的过取样方法，如在其美国专利申请08/141071中作描述的。
Plessey Research Caswell有限公司的T.C.Leslie和B.Singh在他们的论文″一种改进的∑-Δ调制器结构″(1990 IEEESYMPOSIUM ON CIRCUITS&SYSTEMS，90 CH 2868-8900000-0372，PP.372-375)中描述了通过使用一个∑-Δ程序来提高一个基本高比特分辨率ADC的比特分辨率，在该∑-Δ程序中该基本多比特分辨率ADC输出信号的仅一个比特被转换回到模拟信号，用于每个过取样步骤期间反馈的目的。本发明人已认识到Leslie和Singh型的∑-Δ转换很适合于解决在对掩埋入NTSC电视信号中的低功率BPSK进行相应检波之后所遇到的模拟/数字转换问题。
本发明体现在数字信号接收机中，用于检测与一个由复合视频信号幅度调制的视频载波在相位上相差1/4周期的抑制载波的BPSK调制，其中在对来自残余复合视频信号的BPSK梳状滤波之前利用一个∑-Δ型的过取样模拟/数字转换器使被检测的BPSK数字化。
图1是如美国专利申请08/141070中所描述的用于发射具有掩埋在其中的数字信号的电视信号的一个电视发射机的整体示意图。
图2和3是部分响应滤波器的示意图，它们中的任一种可以被使用在图1中的如美国专利申请08/141070中所描这的电视发射机中。
图4是一个详细表示图1电视发射机的用作对将产生相移键控的数字数据数字滤波的一部分的示意图，所述相移键控信号调制抑制相位正交视频载波。
图5-8每一个是一个各自数字信号接收机的示意图，所述接收机用于接收具有掩埋在其中的数字信号的一个电视信号和提取该被掩埋的数字信号，每种数字信号接收机均体现本发明。
图13是一个起交错器作用的速率缓冲器的示意图，该速率缓冲器可被用在图4所示如美国专利申请08/141070所描述的图1中电视发射机的部分中。
图14是一个起去交错器器作用的速率缓冲器的示意图，该速率缓冲器可被使用在图5-8中的任何一个数字信号接收机中。
图15是一个单环∑-Δ转换器的示意图，按照本发明它可以被用在图5-8中的任何一个数字信号接收机中。
图16是一个双环∑-Δ转换器的示意图，按照本发明它可被用于图5-8中的任何一个数字信号接收机中。
一般地说，各附图中已删除了均衡延迟，以便于使它们容易理解。  视频信号处理器设计领域的技术人员将会懂得对于严格的时间阵列象素这种延迟是需要的，即由于在不同的处理通路中执行不同的处理，数据在这些通路上遭受不用的延迟。本领域的技术人员会理解这样的延迟在何处是必须的和这些延迟会持续多长，因此下面将不对上述延迟进行描述或讨论。在逻辑电路中，本领域的技术人员会理解如何提供所需的补偿延迟以克服不希望的″逻辑竞争″条件或补偿执行逻辑操作中的潜在延迟；并且下面将不讨论与提供补偿延迟相应的详细的逻辑电路设计。此外，在本发明中描述和示出了一个模拟/数字转换器(ADC)，本领域的技术人员会理解对上述这种具有一个混淆滤波器的转换器的需要性以及如何给予实现，并且将不再在下面作详细的描述。而且，在本发明中描述和示出了一个数字/模拟转换器(DAC)，本领域的技术人员会理解对下列那种具有一个取样时钟带阻低通滤波器的需要性以及如何给予实现，并且在下面将不作进一步的详细描述。
图1示出了一个电视发射机1，用于发射一个其中掩埋有数字信号的电视信号。一个源2施加一个或多个模拟声频信号给声频处理电路3，该声频处理电路3提供一个调制信号给一个用于调制声频载波的频率的声频载波发射机4。声频处理电路3包括作为同步伴音和图象所需的延迟。按照通常的作法，该音频处理电路3还包括模拟音频信号的预加重网络和可以包括用于产生立体声和二次声频节目(SAP)副载波的装置，所述副载波包含在提供给声频载波发射机4的调制信号中。调制(FM)声频载波被典型地从发射机4施加到一个多工器5，该多工器5是由同相VSB AM图象载波和正交相位VSBBPSK数据载波频分复用的。在用于空间广播的电视发射机1中，这种多工器5典型地采取耦合网络的天线的形式，并且产生的频分多路信号从一个发射天线6广播出去。一个用于电缆广播系统的前端的电视发射机将不具有空间广播中使用的发射天线6。多工器5将采用不同的形式，来自所考虑信道的频分多路信号被进一步地由来自其它信道的频分多路信号和由线性放大器提供给电缆广播系统的中继电缆的结果信号频分多路复用。
在图1中，源7提供一个模拟复合视频信号，该模拟复合视频信号是施加给发射机8的调制信号的基础，该发射机8依次提供VSB AM图象载波到多工器5，在那里调频(FM)伴音载波被频分复用。垂直同步脉冲、水平同步脉冲和来自源7的模拟复合视频信号的色同步信号被由一个台同步信号发生器9提供的相应信号同步。复合视频信号的源7和台同步发生器9之间的控制连接线10表示为这种同步。这里源7是一个复合视频信号的远端发生器，例如一个市中心的演播室或另外一个与本地电视台连网的电视台，控制连接线10可以是到台同步发生器9的一个强制同步系统连接。这里，源7是一个固定摄像机，它可以通过控制连接线10从台同步发生器9接收同步信息。这些或其它包括用于磁带录像机和电视电影机设备的同步方案是本领域技术人员所熟悉的。典型地，一个时分复用器11被用于把包括垂直同步脉冲、水平同步脉冲、均衡脉冲、色同步信号和消隐脉冲(通常称作″脉冲边沿″)的同步块信息插入到作为调制信号被提供给图象载波发射机8的复合视频信号中，以取代原始同步块信息。
图1的电视发射机1不同于目前所使用发射机，在该发射机1中进一步的一个AM发射机12产生一个与NTSC复合视频信号的VSB AM视频载波在相位上相差1/4周期的残留边带、二进制相移键控(VSBBPSK)抑制载波。该进一步的VSB AM发射机12可以包括一个平衡调制器，对反载波和反BPSK调制信号进行平衡，和可进一步包括一个90°相移网络，用于接收来自VSB AM发射机8的同相视频载波和提供正交相位视频载波到该平衡调制器。来自发射机12的VSB BPSK信号，如由来自发射机8的NSTC复合视频信号调幅的VSB AM视频载波被施加到多工器5，在那里由调频(FM)伴音载波频分复用。一个源13以串行比特的形式提供一个数字信号给差错校正偏码器14，用于把差错校正偏码的附加比特插入到被提供给一个帧增音机15的串行比特流中。该帧增音机15以两倍于输入信号的输出信号提供被接收数据的每帧。来自帧增音机15的输出信号被提供给一个部分响应滤波器16，部分响应滤波器16把数据转换成这样一种形式，即它将使在一数字信号接收机中对抑制复合视频信号所作的行梳状滤波继续残存。来自该部分响应滤波器16的数字响应被提供给一个数字/模拟转换器(DAC)17，以便转换成一个模拟键控信号。该DAC17把键控信号提供给一个高频预加重和过渡形滤波器18，该键控信号响应一个数字″0″具有一个指定正值，而响应一个数字″1″具有一个指定负值。模拟调制信号的指定负电平具有与模拟调制信号的指定正值相同的绝对值。滤波器18补偿同步地检测VSB BPSK时检测效率方面的损失，这种损失归结于传输仅是单边带性质的。滤波器18的响应是施加给发射机12中平衡调制器的一个键控信号，所述平衡调制器还接收一个要被调制的正交相位视频载波。提供由NTSC复合视频信号调幅的VSB AM视频载波到多工器5的发射机8被仔细地设计和工作，以便避免寄生相位调制，该寄生相位调制可能干扰来自发射机12的正交相位VSB BPSK抑制载波。因为PSK的正交相位VSB AM载波抑制，所以其中VSB BPSK和VSB AM载波被结合的信号的相位调整不会与同相VSB AM视频载波的相位调整有明显的不同。虽然图1示出了发射机8和12是彼此相互分开的，但在实际中可以由发射机8和12共享同一个上边带滤波器和最终放大级。
图2示出部分响应滤波器16可以采取的一种形式160。以串行比特形式的数字输入信号经一个输入端161被提供给一个二输入端异(XOR)门162的第一输入端，其与一个输出端163连接的输出端由此提供该部分响应滤波器160的响应。异门162的第二输入端以一个数字延迟线164的读输出连接端接收一个对从一多路转换器165施加到数字延迟线164的写输入连接端的输出信号响应的延迟响应。该数字延迟线164提供等于一个电视水平扫描行的周期的″1H″延迟，它能够按一个以″读-然后-写″(read-then-write-over)方式工作的典型编址线存贮存贮器来实现。除了当作为控制信号被施加给多路转换器165的一个″最终行检测结果″为一个1时(它表示一个数据帧的最终数据行正被施加到部分响应滤波器160)，多路转换器165选择该部分响应滤波器160在输出端163的响应，以送到数据延迟线164的写输入连接端。
当作为控制信号被提供给多路转换器165的″最终行检测结果″为″1″时(表示最终数据行正被提供给部分响应滤波器160)，多路转换器165把″模2数据帧计数″提供给数字延迟线164的写输入连接端。在一对帧的最终帧的最终行期间当如此提供的″模2数据帧计数″为″0″时，一行″0″被写入数据延迟线164，以便在另一对帧的第一数据行期间数据通过该部分响应滤波器160而不发生改变。然而，在一对数据帧的起始帧的第一行期间当由多路转换器165选择的提供到数字延迟线164的写输入连接端的″模2数据帧计数″为一个1时，一行1被写入数字延迟线164，以便在该对数据帧的最终帧的第一数据行期间，数据是通过经部分响应滤波器160求补的数据。这使得该对数据帧中的最终帧的后续数据行是在那对数据帧中的前置初始帧的相应数据行的数据的求补。
由部分响应滤波器160提供的数字滤波抑制一个模拟信号的直流项，该模拟信号是通过转换在输出端163的数字响应的0和1成为一个键控信号的+1和-1幅度产生的，该键控信号用于控制BPSK信号的产生。这种数字滤波以1/2水平扫描行频率fH的奇数倍呈现响应的峰值，和以该水平扫描频率fH的倍数呈现响应的零值。这种数字滤波使响应于数据的一个PSK信号具有一个梳状频谱，该梳状频谱与亮度信号的梳状频谱互补，该亮度信号的梳状频谱以1/2水平扫描行频率Hf的奇数倍呈现响应的零值和以该水平扫描行频率Hf的倍数呈现响应的峰值。部分响应滤波器160构成PSK的频谱，以便将通过一个由一个单1H延迟线和一个减法器构成的二抽头高通行梳状滤波器。这样一种高通行梳状滤波器可以被装入数字信号接收机，用于抑制在垂直排列的象素之间具有良好相关性的亮度信号和将其作为PSK的干扰信号减小它。
图3示出了部分响应滤波器16可能采取的另一种形式166，它包括一个含有与部分响应滤波器160相同的元件162-165的最终滤波部分。部分响应滤波器166进一步包括一个类似于其最终滤波部分的初始滤波部分。该初始滤波部分具有一个两输入端异门167，它具有与输入端161连接的一个第一输入和具有一个与异门162的第一输入连接的输出，该输出并不是像图2的部分响应滤波器160中那样连接到输入端161。异门167的一个第二输入以数字延迟线168的读输出连接端接收一个对从多路转换器169施加到数字延迟线168的写输入连接端的输出信号响应的延迟响应。该数字延迟线168(象数字延迟线164一样)提供等于一个电视水平扫描行的周期的″1H″延迟。除了当作为控制信号被施加到多路转换器169的″最终行检测结果″是1时(表示一数据帧的最终数据行正被提供给部分响应滤波器166)，多路转换器169选择该异门167用于送到数据延迟线168的写输入连接端的响应。
当作为控制信号被提供给多路转换器169的″最终行检测结果″是1时，指示最终数据行正被施加到部分响应滤波器166，该多路转换器169提供一个线″0″给数字延迟线164的写输入连接端。这样在每个数据帧的最终行期间就把一对″0″写入到数据延迟线164中。在下一数据帧的初始行期间，这一行″0″被施加到异门167，以便数据的初始行被异门167发送到异门162，用于选择的数据互补，如相应于图2的部分响应滤波器160所描述的。
部分响应滤波器166具有比部分响应滤波器160更尖齿的梳状响应，而且以1/2水平扫描行频率fH的奇数倍呈现响应的零值，和以水平扫描行频率fH的倍数呈现响应的峰值。在该数字信号接收机中，可以使用一个三抽头高通行梳状滤波器使PSK信号恢复成一个平坦的频谱并减小作为PSK的干扰信号的亮度信号。
图4示出了图1TV发射机1的用于对将产生相移键控信号的数字数据数字滤波的部分的更详细的结构。差错校正编码器14以串行比特形式提供数字信号给一个速率缓冲器20。该编码器14最好是产生改进型里德-索洛蒙码(Reed-Solomon code)型的；和速率缓冲器20作为一个交错器执行双重操作。该速率缓冲器20的交错器操作排列横切由VSB BPSK数据发射机12同时最终发射的数据的列中的数据的扫描原始顺序，复合视频信号的相应水平扫描行由VSB AM视频信号发射机8发射。如此这样做以便与改进型里德-索洛蒙码对影射到沿水平扫描线的行的数据(而不是对影射到横切水平扫描线的列中的数据)的影响相比，复合视频信号的脉冲噪声和频带中心频率(它倾向于在水平方向有相干)干扰很少的改进型显德-索洛蒙的比特。在任一种情况中，速率缓冲器20是一个存贮器，它按照规定的定时将比特提供给一个在交替数据帧期间和仅在该期间写入的帧存贮存贮器21，数据帧被定义为以一码元速率出现的525行码元的块，所述码元速率是数据行扫描速率的一倍，而该数据行扫描速率与模拟复合视频信号的水平扫描线速率相同。BPSK码元是多个比特，但改进型里德-索洛蒙码被加在其中的码元通常是2N比特数据，N是一个小的正整数，例如3、4或5。每个改进型里德-索洛蒙码所延续的比特长度被选为小于525(例如256或512)，以便脉冲噪声不大可能不止一次地沿着所述码的长度中断任何一个改进型里德-索洛蒙码。
数据行和复合视频信号的水平扫描行的相对定相是这样的，即每个数据在时间上与复合视频信号的一个相应水平扫描行相一致。各数据帧以与由源7提供的模拟复合视频信号的各帧相同的速率发生，但是由于在本说明书中进一步公开的理由，使该数据帧错开视频信号帧9个复合视频信号的水平扫描行是很方便的。帧存贮存贮器21被读取第一数据帧，随后对其写入，并且在重写入第二数据帧之前重新对其读取，随后对其写入，以便在连续数对数据帧的相应帧期间产生作为输入信号被提供给部分响应滤波器16的输出信号。速率缓冲器20和帧存贮存贮器21的写入和读出由帧存贮存取控制电路22控制。
在发射机1中用于计数八个帧周期的一个帧计数器用于在所选垂直消隐期间(VBI)扫描行期间控制重影消除参考信号向复合视频信号中的插入，该计数器包括(由此作为一级)一个模2数据帧计数器23，用于在每个后续对数据帧的全自帧期间对帧存贮存贮器21的″读″和″读然后写″操作进行定时。存取控制电路22还从一个数据行计数器24中接收一个数据行计数信号和从一个码元计数器25中接收一个码元计数信号，该存取控制电路22分别按照行编址和行内读编址应用于帧存贮存贮器21。数据行计数和码元计数一起构成完整的编址AD，存取控制电路22应用于图4中的帧存贮存贮器21。电路22还产生一个用于帧存贮存贮器21的写启动信号NE和用于速率缓冲器20的写编址WAD，在写入期间提供给速率缓冲器20的读编址AD与提供给帧存贮存贮器21的完整编址AD同步。当数字数据被有选择地发送时，电路22还产生一个用于帧存贮存贮器21的读启动信号RE。
具体地说，操作方式如下所述。″数据帧计数″比特从帧计数器23被提供给存取控制电路22，用于仅当模2″数据帧计数″比特为0时产生″写启动″信号。存取控制电路22提供支配帧存贮存贮器21的读启动和写启动信号，以便当模2″数据帧计数″比特为0时按先读后写方式操作。当模2″数据帧计数″比特为1时，存取控制电路22仅提供读启动信号。
一个最终行解码器27从数据行计数器24接收″数据行计数″信号并产生用于部分响应滤波器16中多路转换器165的控制信号，和产生用于多路转换器196(如果滤波器16中使用了的话)的控制信号。该最终行解码器27提供一个作为″最终行解码结果″的0输出信号以响应除了表示数据帧中最终行外的数据行计数的所有值，所述0输出信号支配滤波器16中的多路转换器165(和多路转换器169，如果使用的话)，以通过滤波器16实现通常的部分响应滤波。响应表示数据帧中最终行的″数据行计数″、最终行计数器27提供一个1以响应滤波器16中的多路转换器165(和多路转换器169、如果使用的话)，以便利用该滤波器16中的初始条件为下一数据帧支配1-H延迟线164(和1-H延迟线168，如果使用的话)的装载。模2数据帧计数器23提供作为交替输入信号的″模2数据帧计数″给多路转换器165，以便当最终行解码器27提供一个″1″作为其控制信号给多路转换器165时，它被选送到1-H延迟线164的的写输入连接。
图4示出了码元定时电路30，除码元计数器25外它还包括一个压控振荡器(VCO)31，一个零交叉检测器32、一个255计数解码器33和一个自动频率和相位控制(AFPC)检测器34。该码元计数器25包括8个二进制计数级。零交叉检测器32(称作平均轴交叉检测器可能更合适)只要当振荡器30的正弦波在一预定方向越过它们的平均轴同时就产生一个脉冲。该零交叉检测器32通常包括一个限制放大器，它响应VCO31的正弦振荡产生方波；一个差分器用于响应这些方波的转变产生脉冲；和一个限幅器，用于分开同一极性的脉冲，以便为定时的目的被提供给帧存贮存取控制电路22。这些脉冲还被提供给码元计数器25，以便按每一连续行计数，从而产生被提供到存取控制电路22的″码元计数″信号。255计数解码器33解码达到255的码元计数以产生一个脉冲。并不是让″码元计数″简单地翻转到算术0，因为整个计数是2的整数幂，来自255计数解码器33的每个脉冲能够根据由零交叉检测器32提供给计数器25的下一个脉冲被用于复位该计数器25，这样，使″码元计数″返回到算术0。255计数解码器33提供脉冲给AFPC检测器34，以便与水平同步脉冲H比较以生产一个被施加给VCO31的AFPC电压。这样就完成了一个负反馈环路，它调整VCO31的振荡频率为255倍的水平扫描行频率即4027972Hz。
现在将考虑一种通过模2数据帧计数器23和数据计数器24利用模拟复合视频信号的同步计数的方法。  在本说明书中所描述的一种系统的一个数字信号接收机中，最好是使再生″数据帧计数″的计数器与模拟复合视频信号的每帧的行9的起始同步，即恰好是在该帧的初始场中垂直同步脉冲的后沿之后。在这种情况下，在该模拟复合视频信号的每帧的行9的开始，数字信号接收机中的再生″数据行计数″的计数器被复位到指定计数值。在图4所示发射机1的这部分中，由模2数据帧计数器23和数据行计数器24完成的计数的同步与所期望的接收机实际相一致。
255计数解码器33的输出信号作为一个第一输入信号被施加到一个二输入与门36。台同步发生器9提供垂直同步脉冲V给一个后沿检测器36，它在复合视频信号的行9的结束提供脉冲，并且在复合视频信号的行271的中点输出信号被作为第二输入信号提供给该与门35。与门35的响应包括在复合视频信号的行9的结束时的″数据帧结束″脉冲。这些″数据帧结束″脉冲中的每一个被作为一个触发脉冲提供给模2数据帧计数器23(以便超前″数据帧计数″信号)和还被提供给数据行计数器24以使它的″数据行计数″复位到指定的初始值。在实际中，255计数解码器33可以被省去，并且来自码元计数器25的最后二进制计数级的进位脉冲可以被提供给AFPC检测器34和提供给与门35，而不是提供该解码器33的输出信号。
上面参考附图1-4所描述的发射设备是与美国专利申请08/141070中所描述的发射设备相同。下面参考体现本发明的附图5-8描述数字信号接收机。
图5示出了一个数字信号接收机37，用于从例如一个天线42的装置接收数字信号掩埋在其中的一个电视信号，和用于提取该被掩埋的数字信号。一个频道选择器43选择由其内第一检波器检测的电视频道，该第一检测器是一个可调谐的下行转换器(一般的超外差型)，用于把所选的电视信号转换成一组中频和一图象组频率。一个视频中频(IF)滤波器44选择视频中频作为输入信号提供给一个中频(IF)放大器45并滤去图象组频率。按照当前的习惯，一个表面声波(SAM)滤波器可被用作该视频IF滤波器44，并且将视频IF放大器45构成在一个单片或集成电路(IC)内，如一个多级放大器而无需整体调谐。视频IF放大器45提供放大的视频IF信号给一个同相同步视频检波器46和给一个正交相位同步视频检波器47。一个以标称频率45.75MHz振荡的振荡器48提供其振荡给同相同步视频检波器46而没有相移和提供给正交相位同步视频检波器47，具有由一相移网络49提供的90°滞后相移。振荡器48具有响应于正交相位同步视频检波器47的输出信号的自动频率的相位控制(AFPC)。同步视频检波器46和47通常与视频IF放大器45和振荡器48的各部分一起被包含在IC内。每个视频检波器46和47既可以是恢复载波型也可以是真同步型。由同相同步视频检波器46恢复的同相改进复合视频信号被提供给一个水平同步分离器50和提供给一个垂直同步分离器51，它们分别从同相改进复合视频信号中恢复水平和垂直同步脉冲。
迄今为止所考虑的数字信号接收机37的诸方面一般定为TV接收机设计领域的技术人员所熟知的，尽管视频IF滤波器44最好被做成仅大约3.5MHz宽和以45.25MHz为中心。该视频IF滤波器44提供色度滤除和频道内伴音滤除，而在正交相位视频检波器47之后无需色度和频道内伴音滤波。(当数字信号接收机37与电视接收机做在一起时，利用由在正交相位视频检波器47之后的滤波提供的色度和频道内伴音滤除，视频IF滤波器44可以被展宽。)正交相位视频检波器47的带宽应略宽于码元速率，以便不衰减BPSK响应的″尾部″中的较高频率。正交相位视频检波器47检波键控信号，伴随有NTSC复合视频信号仅在频率高于750KHz处的那些部分。
在实际中，数字接收机37通常将包括重影抑制电路，在图5中该电路没有被单独地和明显地示出，但它可以具有申请日为1993年8月20日、申请号为08/108,311的美国专利申请中所详细描述的类型。每个同相和正交相位视频检波器46和47包括(在其本身的同步检波器之后)各自的重影消除和均衡滤波器，它们与包含在其它视频检波器中的本身的同步检波器之后使用的那些滤波器相似。两个重影消除滤波器的可调参数被并行调整以响应一计算机中作出的计算，两个均衡滤波器的可调参数也被并行调整以响应该计算机中的进一步计算。重影消除参考(GCR)信号从由同相同步视频检波器46检波的视频信号的所选垂直消隐期间(VBI)扫描行中提取出来，当发射时，该GCR信号在频率上扩展到4.1MHz，但在数字信号接收机中由于其受限的IF带宽它仅扩展到2.5MHz左右。该GCR信号被数字化并作为输入信号提供给计算机，用于计算重影消除和均衡滤波器的可调参数。另外，正交相位视频检波器47响应中的直流或低频成份能被检测和用作计算重影消除滤波器的可调参数的基础。
在图5的数字信号滤波器37中，利用一个取样/码元计数器103计数由一个零交叉检测器104响应从一压控振荡器105接收的正弦振荡产生的脉冲产生一个取样/码元计数信号。利用码元计数器52计数来自取样/码元计数器103的溢出进位产生一个码元计数信号。解码器55对达到255的码元计数解码，以产生一个脉冲，它根据由零交叉检测器104提供给计数器103的下一个脉冲复位计数器103和52，使″取样/码元计数″和″码元计数″返回到算术0。由解码器55产生的脉冲被提供给一个AFPC检测器56，以便与由水平同步分离器50分离并由一可控延迟线57可调在延迟一个码元间隔的几分之几的水平同步脉冲H比较。比较的结果在AFPC检测器56中被低通滤波，以产生一个用于VCO105的自动频率和相位控制(AFPC)电压信号。这些安排控制自行锁定VCO105提供的振荡的频率为16×256＝4096倍的水平扫描行频率fH，即64447545Hz。关于受控振荡器所使用的″行锁定″一词意味着其振荡频率以定比维持在15,734.264Hz扫描行频率，这通常是由AFPC电路使被一适当因子除时的其振荡器频率与水平同步脉冲比较来实现的。
由正交相位视频检波器47检波的键控信号和在频率高于750KHz处的NTSC复合视频信号的伴随部分被提供到一个匹配滤波器58，它响应该键控信号，但仅仅是复合视频信号的伴随750KHz的上频率成份的所选部分。匹配滤波器58提供一峰值响应，该峰值响应与发射机中滤波器18的过渡整形部分的滚降相匹配，以扩展PSK带宽足以减小码元间干扰。匹配滤波器58还能够提供进一步的峰值响应，以补偿由于VSB BPSK在0.75和1.25MHz之间延伸的频率区域中在性质上越来越变成单边带和在从1.25MHz向上延伸的频率区域中在性质上基本为单边带造成的正交相位视频检波器47的检波效率的滚降。然而，因为不同TV发射机的残留边带滤波器彼此存在偏差，所以用于补偿正交相位视频检波器47的检波效果的滚降的峰值响应在每个TV发射机1中完成可能是较好的，它是通过改进过渡整形滤波器18以提供除整形过渡之外的适当峰值响应。在发射机1处的这种附加峰值或二进制键控信号的预加重将(然而)增加同亮度信号一起发射的BPSK高于0.75MHz的高频成份。
来自匹配滤波器58的响应被作为输入信号施加到一个模拟/数字转换器(ADC)106。正交相位视频检波器47基本上不恢复频率低于750KHz的复合频率信号，并且BPSK编码是这样的：它没有零频成份。在高于750KHz频率中没有多少能量的TV图象的传递期间，正交相位同步视频检波器47响应的BPSK部分将从一个极性变换到另一个极性。因此，ADC106是一种能使正或负极的模拟信号数字化的装置；按照本发明，ADC106是一个∑-Δ转换器。
具体地说，ADC106最好是一个具有单比特反馈的多比特∑-Δ转换器，如由T.C.Leslie和B.Singh在他们的论文″一种改进的∑-Δ调制器算法″中所描述的(见1990 IEEE SYMPSIUM ON CIRCUITS&SYSTEMS，90 CH 2868-8900000-0372，PP.372-375)。一个具有8比特分辨率的快速转换器(它具有适中价格)在一个二阶∑-Δ反馈环中对差错信号取样，单比特反馈被用于使数字/模拟转换差错最小化。二阶∑-Δ反馈环是无条件稳定的。以16倍于256次水平扫描行速率fH的码元速率作为一个16∶1过取样速率对差错信号取样，每次取样的一个脉冲经一个线107从零交叉检测器104接收，以响应其对来自振荡器105在指定方向交叉零轴的振荡的检测。该快速转换器的数字输出被提供给转换器106内的一个FIR低通滤波器，该滤波器的数字响应由一个二次取样器以16∶1二次取样，每次取样的一个脉冲经一个线108从一每个码元取样计数器(sample-per-symbol-couber)103的进位溢出接收。这种抽取减少了随后数字梳状滤波的延迟部分中所需的存贮容量。以码元速率(具有任意相位)的二次取样是同步码元检测的一种形式，它抑制对以码元速率改变的复合视频信号的那些成份起响应，但它以正交定相具有以码元速率的取样。
一个单比特ADC109，以16倍于256次水平扫描行速率fH的码元速率取样，以响应在线108上由零交叉检测器104提供的脉冲，响应于匹配滤波器58的响应提供一个符号比特以表示该匹配滤波器58响应的极性。当在一个一位锁存器110中延迟一个取样时所述符号比特作为各自的输入被提供给一个异门111。该异门111检测匹配滤波器58的响应，提供该检测结果给一个脉冲相位鉴相器67。该脉冲相位鉴相器67根据与由零交叉检测器104检测的受控振荡器105的振荡的零交叉响应的适当定相，有选择地检测由异门111检测的匹配滤波器58的响应的零交叉的偏移。脉冲相位鉴相器67对这些被选择检测的偏移(被取样和保持)低通滤波，由此产生一控制信号，用于调整延迟。受控延迟线57供给提供给AFPC检测56的水平同步脉冲H。当正交相位视频检波器47对复合视频信号的响应期望是零值时，这种由脉冲相位鉴相器67所做的有选择的检波可以在垂直消隐期间实现。由ADC107中快速转换器完成的过取样的定相在其二阶∑-Δ差错信号的数字化期间被相应地调整以便使码元间干扰最小。
用于调整行锁定振荡器的定相的各方案具有由共同发明人JungWan Ko开发的类型。控制受控振荡器105的振荡频率和相位的AFPC环相应于自受控延迟线57提供的可调延迟水平同步脉冲H提供一个滤波功能，该滤波功能在相位调整期间避免了ADC106定时呈现一种″低频干扰″或周期性的显著缩短。在ADC106自身定时中如果尝试精细相位调整则上述低频干扰时常发生。
垂直同步分离器51提供响应于被分离垂直同步脉冲V的有损耗的积分响应给一个阈值检测器68，该检测器的阈值阈值电压是这样选择：仅当垂直同步脉冲被积累超过
Figure C9510177500461
个多扫描行和少于
Figure C9510177500462
个扫描行时该阈值被超出。阈值检测器68的输出信号被作为一个第一输入信号提供给一个输入与门69，仅当阈值检测器68的输入信号超过其阈值电压时，该阈值检测器输出信号是1，否则它是0。解码器55，它对于每数据行(在水平扫描行的结束)中码元计数的最终值产生一个″1″，否则产生一个0，它提供其输出信号给与门69作为其一个第二输入信号。与门69响应在复合视频信号帧的最初场的开始发生的垂直脉冲的后沿，提供一个相应的″数据帧结束″脉冲的响应这些后沿中的每一个，但并不对在各帧的各自初始与最终场之间发生的垂直脉冲的后沿起响应。
与门69响应中的″数据帧结束″脉冲被提供到一个模2数据帧计数器70作为计数输入(CI)信号，以便超前于一个再生的″数据帧计数″信号，它将根据在发射机处的″数据帧计数″信号为一个扫描线所抵销。如申请号为08/108,311的美国专利申请中所指出的，在TV发射机1中和在数字数据接收机37中安排用于同步″数据帧计数″的最好方法是参考重影消除参考(GCR)信号，该GCR信号重现在一个四帧循环的第19扫描行中短脉冲串定相和贝塞尔线性调频定相的指定排列中。产生模2″数据帧计数″的单二进制级计数器70将经常是一个多二进制计数器中的一级，该多二进制计数器产生模2N数据帧计数(其中N是至少为2的正整数)，它被用于对重影消除参考(GCR)信号的累加定时。
与门69响应中的″数据帧结束″脉冲还被作为一个复位(R)信号提供给一个数据行计数器71，以复位作为其输出信号再生的″数据行计数″(这时它应是524)到算术0。数据行计数器71被连接以对从水平同步分离器50提供的水平同步脉冲H计数。″数据行计数″被用于控制为计算机获取数据的电路(图5中没有明显地示出)中包含GCR信号的VBI扫描行的选取，所述计算机(图5中也没有明显地示出)为均衡和包括在视频检波器46和47内的重影消除滤波器计算可调滤波参数。
一个高通帧梳状滤波器72接收ADC106的数字响应作为输入信号。该高通帧梳状滤波器72包括一个数字减法器73和一个数字帧存贮器74，响应提供到其输入端口的信号取样，在其输出端一帧扫描持续时间之后及时提供那些信号取样。数字帧存贮74通常被做成一个按先读后写方式操作的RAM。该RAM从计数器71接收″数据行计数″作为行编址(LAD)，和从计数器52接收″码元计数″作为码元编址(SAD)。减法器73从ADC106接收当前帧的数字化键控信号的取样作为一被减数输入信号，和从帧存贮74中接收在前帧的数字化键控信号的相应取样作为一个减数输入信号。来自减法器73的差信号是高通帧梳状滤波器72的响应，根据该响应呈现出帧与帧相关的剩余亮度成份被消除。
一个高通行梳状滤波器120接收这一响应作为其输入信号。该高通行梳状滤波器120是一个用于图2的部分响应滤波器160的匹配滤波器，图2的滤波器160被用于图1发射机1中的部分响应滤波器16。该高通行梳状滤波器120抑制伴随有被检测键控信号的复合视频信号的成份，但并不呈现行到行的改变。滤波器120的特定结构在本说明书中参考附图9和10将被进一步地描述。
被作为输入信号提供给ADC106的模拟信号部分地表示键控信号的二进制编码；因此，被作为输入信号提供给高通帧梳状滤波器72的数字信号也是如此。来自高通帧梳状滤波器72被作为输入信号提供给高通行梳状滤波器120的数字响应仍表示为有效数据帧的交替数据帧中键控信号的二进制编码，在那些数据帧中减法器73差动地组合其中相应数字取样具有相同幅度和相反极性的两数据帧。在作为无效数据帧的介入交替数据帧中，来自高通帧梳状滤波器72被作为输入信号提供给高通行梳状滤波器120的数字响应实质上是三进制的，因为在这些数据帧中，减法器73差动地组合其中相应数字取样有时具有相同幅度和相反极性，而在其它时刻具有同相幅度和相同极性的两数据帧，上述相同极性可以是正也可以是负。在这些无效交替数据帧中，来自高通行梳状滤波器120的数字响应实质上是5级，但根据无效数据帧的码元判决是没有意义的。在有效交替数据帧中，被作为输入信号提供给高通行梳状滤波器120的数字化信号表示键控信号的二进制编码，而来自高通行梳状滤波器120的相应数字响应表示键控信号的三进制编码。
码元判决电路75，接收高通梳状滤波器120的数字响应作为其输入信号，它相应地具有三个分别以-1和0和+1为中心的比较组区域。码元判决电路75包括一个绝对值电路751，它产生一个校正的数字响应，以响应来自高通行梳状滤波器120的输出信号。绝对值电路751的校正的数字响应表示键控信号的二进制编码并被提供给一个阈值检测器752。
阈值检测器752是数字通信技术领域公知的一种码元判决电路，用于作出关于键控信号的二进制编码的码元判决。阈值检测器752从绝对值电路751接收码元流并作出关于该码元是否最大可能是0还是最大可能为1的判决。阈值检测器752典型地包括一个数字比较器，被安排起阈值检测器的作用，取次于是否超过一个阈值数值，该阈值检测结果被用于控制关于该码元是否最大可能是1还是最大可能为0的判决。阈值检测器752最好这样一种类型，即其中用于阈值判决的阈值数值响应码元长度可自动地调整。在上述情况中，阈值检测器752与其相关的电路用于检测由绝对值电路751提供的码元流的平均峰值电平，或它的平均电平或者两种电平都检测。具有相关的电路用于根据每个被检测电平估算被提供给比较器的数值以建立用于阈值检测的阈值。用于确定码元判决阈值的检测程序最好在垂直消隐期间有选择地实施，此时复合视频信号几乎没有能量贡献给由正交相位视频检测器47检波的信号。
来自码元判决电路75的码元流被作为输入信号提供给一个速率缓冲器77，它由″数据帧计数″支配，接受仅来自那些其中键控信号没被抵消的交替帧的输入取样，但该交替帧中不呈现帧间变化的亮度信号成份被消除。数字取样以码元速率被提供给速率缓冲器77并由该速率缓冲器77以1/2码元速率产生用于一个差错校正解码器78。解码器78接收作为串行比特数字输入数据的由码元判决电路75作出的判决结果并对其中差错校正的提供校正的串行比特数字数据，该数据是数字信号接收机37的输出数据，并应该与图1所示提供给电视发射机1的源13的串行比特数字数据相对应。
在设计能与使用改进型里德-索洛蒙码的发射机1同时使用的数字信号接收机37的优选实施例中，所述改进型里德-索洛蒙码对横切水平扫描行的列产生影响，而不是对沿着水平扫描行的数据的行产生影响，速率缓冲器77作为一个去交错器用于差错校正解码器78。速率缓冲器77的写地址发生器在图6中没有示出。读地址发生器包括提供″数据行计数″的数据行计数器71，和提供在速率缓冲器77内RAM(S)中分别作为行和列编址的″码元计数的码元计数器52。
图6示出了一个数字信号接收机38，它是图5的数字信号接收机37的一种改型，也设计能与使用图2中所示部分响应滤波器160的发射机1同时使用。与数字信号接收机37相比，在数字信号接收机38中高通帧梳状滤波器72和高通行梳状滤波器120在它们相互级联中有着相反的顺序。
图7示出一个数字信号接收机39，它是图5的数字信号接收机37的一种改型，并设计能与使用图3中所示部分响应滤波器166的发射机1同时使用。在该数字信号接收机39中，高通行梳状滤波器12后跟有另一个高通行梳状滤波器130。高通行梳状120和130的级联与使用一个在0、1-H和2-H延迟期间抽头的数字延迟线是相同的，以提供输入信号给一个加权和网络，在该网络中以(-0.25)∶0.5∶(-0.25)比率加权，以生成一个滤波器响应。
当发射机中的部分响应滤波器是图3所示165的类型或同等类型时，以及当数字信号滤波器包括一个图7所示类型的三扫描行高通行梳状滤波器或同等类型时，对于描述的PSK信号，高通帧梳状滤波器72在有效数据帧期间的数字响应基本上是5级的，而不是实际上的三进制。因此，在图7中，图5或6的码元判决电路75(它具有三个分别以-1和0和-1为中心的比较值区域)被码元判决电路76所取代，它具有5个以-2，-1，0，+1和+2为中心的比较值区域。该码元判决电路76包括一个绝对值电路761，它对来自高通帧梳状滤波器72的输出信号产生一个校正的数字响应。绝对值电路761的校正的数字响应表示叠加在一直流电压基准上的键控信号的三进制编码，而不是表示键控信号的二进制编码，由此该校正的数字响应被提供给一个双阈值检测器762。该双阈值检测器762接收来自绝对值电路761的码元流并作出关于是否该码元很可能是0、很可能是1或很可能是2的一个判决，2可看作0。该双阈值阈值检测器762典型地包含两个数字比较器，每一个被安排作为一个单阈值检测器，一个具有的阈值数值是另一个的两倍，所述双阈值检测器762还包括一些简单逻辑的电路，取决于阈值检测结果用于判决该码元的身份。如果两个阈值数值没有一个被超过，该逻辑电路表示该码元很可能是一个0。如果仅超过较低的阈值数值，该逻辑电路表示该码元很可能是一个1。如果较低和较高的阈值数值都被超过，则该逻辑电路表示该码元很可能是一个2并且它可看作0。该双阈值阈值检测器762最好是这样一种类型，即其中被提供给各比较器用于确定阈值检测的阈值的数值相应于码元长度被自动地调整。在这种情况中，双阈值阈值检测器762具有相关的电路用于检测由绝对值电路761，提供的码元流的平均电平，或其平均峰值电平，或对两种电平都检测。具有用于根据每个被检测电平估算提供给数字比较器的数值的电路，以建立它们各自用于阈值检测的阈值。用于确定码元判决阈值的检测程序最好在垂直消隐期间有选择地实现，此时复合视频信号几乎没有能量贡献给由正交相位视频检波器47检波的信号。
图8示出了一个数字信号接收机40，它是图7的数字信号接收机39的一种改型，并且也设计能与使用图3中所示部分响应滤波器166的发射机同时使用。在该数字信号接收机40中，高通帧梳状滤波器72被放置在高通行梳状滤波器120和130彼此级联之后，而不是如数字信号接收机39中放在它们之前。一种其中高通帧梳状滤波器72接着高通行梳状滤波器120但先于高通行梳状滤波器130的方案是本发明的另一实施例。
图5和6的数字信号接收机37和38中的码元判决电路75，和图7与8的数字信号接收机39和40中的码元判决电路76每一个都作出″硬″判决的提供二进制输入信号给解码器78，用于实施数据通信工程师称作″硬判决″的前向差错校正。当然，码元判决电路75和76能够由提供具有多电平的输入信号到一个合适解码器的电路所代替，以实施数据通信工程师所称作″软判决″的前向差锚校正。
图9详细地示出了高通行梳状滤波器120能够采用的一种形式120。滤波器127的一个输入端连接到一个差分输入放大器123的正向输入端，差分输入放大器123使其输出端连接到滤波器121的一个输出端124。差分输入放大器123的反相输入端从一模拟延迟线125的输出连接接收一个对来自多路转换器126的输出信号的延迟响应，多路转换器126的输出信号被提供给延迟线125的输入连接。模拟延迟线125提供等于一个水平扫描行的持续时间的延迟。这样一个″1-H″延迟线通常由一个电荷耦合器件(CCD)移位寄存器构成(如果在性质上是模拟的)，并且差分输入放大器123通常被包含在CCD移位寄存器的电荷传感输出级中，与CCD移位寄存器和其电荷注入输入电路一起装在一块薄片型集成电路(IC)中。多路转换器126一般装在使用场效应晶体管作为传输门的相同IC中。
多路转换器126从一解码器61接收控制信号，它用一个″1″响应来自数据行计数器71达到与一数据帧中最终数据行相关的值的″数据行计数，和用一个″0″响应″数据行计数″的所有其它值。响应解码器61是1的输出信号，多路转换器126选择模拟0作为其输出响应。响应解码器61是0的输出信号，多路转换器126选择被施加到输入端122的被检测BPSK信号应用于1-H延迟线125的输入连接端。
图10详细示出了高通行梳状滤波器120能采取的另一种形式127，它可替换图9中所示的形式，但不包括元件125和126。一个多路转换器128的输出端连接到图10中差分输入放大器123的反相输入端，该多路转换器128从一个解码器62接收控制信号，它用一个″1″响应来自数据行计数器71被复位到与一数据帧中初始数据行相关的值的″数据行计数″，和用一个″0″响应″数据行计数的所有其它值，响应解码器62是1的输出信号，多路转换器128选择模拟0作为其输出响应。响应解码器61是0的输出信号，多路转换器128从一个1-H模拟延迟线129中选择输出信号应用于差分输入放大器123的正向输入端。来自1-H模拟延迟线129的输出信号是一个对施加到滤波器120的输入端122的信号的延迟响应，该延迟等于一个水平扫描行的持续时间。
图11详细地示出了高通行梳状滤波器120和130可采取的一种级联形式。高通行梳状滤波器121与图9中的相同；图11中的高通行梳状滤波器130具有元件132-136，它们与高通行梳状滤波器121的元件122-126相对应，并且在每个滤波器之内进行相似的连接。
图12详细地示出了高通行梳状滤波器120和130可采取的另一种级联形式。高通行梳状滤波器127与图10中的相同；图12中的一个高通行梳着滤波器137具有元件138和139，它们与高通到梳状滤波器127的元件128和129相对应，并且在每个滤波器元内进行相似的连接。
图13示出了当图4中所示速率缓冲器20被用作一个交错器时它能够采取的一种形式，所述交错器用于从差错校正编码器14提供的改进型里德-索洛蒙编码。一个数据帧对计数器80接收作为其计数输入(CI)信号的一个从数据帧计数器23提供的进位输出(CO)信号。数据帧对计数器80控制两个数据帧存贮随机存取存贮器81和82的交替写和读，两存贮器81和82作为一个用于差错校正编码的交错器。RAM81和82在交替帧对间隔期间以1/2PSK速率自差错校正编码器14被写入，地址扫描是按列和按每列码元进行。每个RAM81和82以PSK速率在每个帧对间隔中读到帧存贮存贮器21，所述每个帧对间隔跟随着一个其中被写入的帧对间隔，地址扫描是按行和按每个码元进行。这里指的每行″码元″是PSK码元或比特，不是与从一个编码立足点考虑的改进型里德-索洛蒙码相关的2N比特码元。
一个地址多路转换器83从数据行计数机24接收″数据行计数″和从码元(即每行码元)计数器25接收″码元/行计数″作为读编址。地址多路转换器83从一个数据列计数器接收″数据列计数″和从一个每列码元计数器85接收″码元/列计数″作为写编址。零交叉检测器32以PSK速率提供触发脉冲给一个触发器86，它作为个分频器，用于以1/2PSK速率提供其输出信号的交替转换给每列码元计数器85作为计数输入(CI)。一个解码器87对达到全计数(525，假设每列码元计数在0开始)的码元/列计数解码，以提供一个1作为计数输入(CI)信号给数据列计数器84。解码器87的输出信号被作为一个第一输入信号提供给一个二输入或门88，该或门88响应来自解码器87的一个1提供一个1作为复位(R)信号给每列码元计数器85，用于使码元/列计数复位到它的初始值。
到达或门88的第二输入信号和到达数据列计数器84的复位(R)信号由来自一个3输入与门89的输出响应提供，当与门89的响应是1时，它使″码元/列计数″和″数据列计数″复位到它们的初始值。当且仅当″数据行计数″表示到达该数据帧的最终行时，一个解码器260提供一个逻辑1给与门89的第一输入端；否则该解码器260提供一个逻辑1作为其输出信号给与门89。(当发射机1中使用部分响应滤波器160时，解码器260可以是图4的解码器270，因此当且仅当″数据行计数″表示到达该数据帧的最终行时，解码器27用来提供一个逻辑1)。来自数据行的最终码元解码器33的输出信号和来自数据帧计数器23的模2数据帧计数被施加给与门88，作为其三个输入信号中的另两个。仅当在奇数帧中到达最终数据行的最终码元时，恰在偶数帧到达之前当RAM81或82中所选的一个将被逐数据行地读到帧存贮存贮器21中时，与门88输出响应是一个1。
来自数据帧对计数器80的模2数据帧对计数为″1″，就支配地址多路转换器83选择对RAM81读取编址，并且选择对RAM82写入编址。来自数据帧对计数器80的模二数据帧对计数为″1″就能使RAM81向帧存储器21逐数据行读出数据，并且，那个计数的二进位补码是″0″就能从差错校正编码器14逐数据列把数据写入RAM82。
来自数据帧对计数器80的模二数据帧对计数为″0″，就支配地址多路转换器83选择对RAM82读取编址，和选择对RAM81写入编址。来自数据帧对计数器80的模二数据帧对计数为″0″能使RAM82向帧存储器21逐数据行地读出数据，并且，那个计数的二进制补码是″1″就能从差错校正编码器14逐数据列把数据写入RAM81。
图14表示图5-8的任一图中所示的速率缓冲器77的一种形式，此时它被用作对码元判定电路电路75或76提供的改进型里德-索罗门编码的去交错存取器。数据帧对计数器90接收来自数据帧计数器70的执行(CO)信号作为它的计数输入(CI)信号。数据帧对计数器90控制动作为纠错编码的非隔行扫描器的两个数据帧存储RAM91和92的交替写入和读出。RAM91和92只是在交替的偶数帧期间写入数据，写入到RAM91和92的数据是由码元判定电路75或76以PSK的速率提供的，地址扫描是逐行并且是每行全部码元进行。每行的″码元″是指PSK码元或比特，不是指从编码的观点考虑的与改进型的里德-索罗门码有关的2N比特码元。RAM91和92的每一个在交替帧对间隔以1/2PSK速率把数据读到帧存储器21，地址扫描是逐到进行的，并且是以每列的全部码元进行。
地址多路转换器93接收来自数据行计数器71的数据行计数和来自码元(即：每行的码元)计数器52的码元/行计数作为写入编址，地址多路转换器93接收来自数据计数器94的数据列计数和来自每列码元计数器95的码元/列计数作为读取编址。零交叉检测器104以PSK速率把触发脉冲提供给被触发的双稳态多谐振荡器96，该振荡器用作一个分频器以便以1/2PSK速率交替地把它的输出信号送到每列码元计数器95作为计数输入(CI)。译码器97对达到满计数(假定每列从零开始的计数为525)的码元/列计数译码，以便对数据列计数器94提供″1″作为计数输入(CI)信号。译码器97输出的信号送到2个输入端的或门98作为第1输入信号，或门98相应于来自译码器97的″1″，再提供一个逻辑″1″作为复位(R)信号给每列码元计数器95，以便把码元/列计数复位到它的初始值。
根据来自3输入与门99的输出向或门98提供第2输入信号并向数据列计数器94提供复位(R)信号，当其输出为″1″时，码元/列计数和数据列计数都复位到它们各自的初始值。当而且只有当数据行计数显示到达数据帧的最后一行时，译码器61才向与门99的第1输入端提供逻辑″1″，反之，译码器61向与门99提供逻辑″0″作为其输出信号。来自数据行的最后码元译码器55的输出信号来自数据帧计数器70的模2数据帧计数被送到与门98作为它的三个输入信号的另两个输入信号。在RAM91和92中所选定的一个RAM从码判定电路75或76逐数据行写入数据时，只有在刚好写入到达偶数帧之前的奇数帧中达到最后一数据行的最后一个符号时，与门98的输出相应才是″1″。
来自数据帧对计数器90的模二数据帧对计数是″1″，它就支配多路地址转换器93选择对RAM91读出编址并选择对RAM92写入编址。来自数据帧对计数器90的数据帧对计数是″1″能使RAM91把数据逐数据列地读到差错校正译码器78中。2输入端与门101有选择地把逻辑″1″作为能写入(WE)信号送到RAM92，该逻辑″1″对应于来自计数器70和90的都是″0″的数据帧计数和数据帧对计数二进制补码。这个WE信号能使RAM92从码元判定电路75或76逐数据行地写入数据。
来自数据帧对计数器90的模二数据帧对计数是″0″，它就支配多路地址转换器93选择对RAM92读出编址并选择对RAM91写入编址。来自数据帧对计数器90的数据帧对计数是″0″能使RAM92逐数据列地把数据读入差错校正译码器78中。2输入端与门102有选择地把逻辑″1″作为能写入(WE)信号送到RAM91，该逻辑″1″对应于来自计数器90的为″0″的数据帧计数和为″1″的数据帧对计数的二进制补码。这个WE信号能使RAM91从码元判定电路75或76中逐数据行写入数据。
为了填满在废弃成对帧的帧梳状滤波中出现的无效信号交替帧时留下的间隙而在数字信号接收机37-40中进行的速率缓冲可以在帧梳状滤波之后而在码元判定电路之前进行。然而由于帧存储器只需要一位深度而不是多位深度，所以速率缓冲最好在符号判定之后进行。因为对于分离的帧存储器来说不需要速率缓冲，所以速率缓冲最好在差错校正解码之前与去交错存取一块进行。在速率缓冲与去交错分开进行的地方，如果帧存储器是一个具有用移位存储器装成的只读端口的双端口RAM，那么速率缓冲就可以只用一个帧存储器进行，该移位寄存器的串行分级可以同时经过读/写端口从该RAM的存取部分并行地装入一行。
图15表示由Leslie和Singh描述的普通类型的单环∑-Δ变换器200，这种变换器可以用于图5-8的任一个数字信号接收机。该∑-Δ变换器200用一个具有8比特分辨度的高速变换器201作为基本变换器而构成。为了对位锁存器203提供数字反馈信号，有一个高速变换器201的数字输出信号的最高位(即标志位)的有线摄取器202，D/A变换器204把位锁存器203的锁存内容变换成为正的或负的模拟电压电平，由此而产生模拟反馈信号。模拟减法器205把这个模拟反馈信号从送到∑-Δ变换器200输入端206并由取样开关(或取样器)207取样送到减法器205的输入信号中减掉，这个来自减法器205的差值输出信号就是模拟误差信号。模拟加法器208把它自已的和输出信号由取样保持电路209延迟一个取样时间后再加到模拟误差信号上，由此而产生加法器208的和输出信号。来自模拟加法器208的和输出信号是对模拟误差信号的时间的一次积分，高速变换器201把积分的结果量化。D/A变换器204、模拟减法器205、取样器207、模拟加法器208和取样保持器209有助于构成开关电容器电路。
使用单比特反馈产生的误差用Leslie和Singh建议的方法采补偿，高速变换器201的数字输出信号的最高位(即标志位)的有线摄取器202与有线″0″扩展器213配合筛选出次高位，以便为接收高速变换器201的完整的8位数字输出信号作为其被减数输入信号的数字减法器214产生一个8位减数。来自减法器214的该差值输出信号用并联的一组8位锁存器215延迟一个取样时间之后，在数字加法器218中(与高速变换器201的数字输出信号)相加产生一个送到低通累加滤波器219的9位和信号。累加滤波器219的相应信号由过取样器220以码元速率进行过取样后送到∑-Δ变换器220的输出端221。
图16表示由Leslie和Singh描述的普通类型的双环∑-Δ变换器300，该变换器300可以用于图5-8的任何一个数字信号接收机并且包括一个作为基本变换器的8比特分辨率的高速变换器301。为了对位锁存器303提供数字反馈信号，有一个高速变换器301的数字输出信号的最高位(即标志位)的有线摄取器302，D/A变换器304把锁存器303的锁存内容变换成为正的或负的模拟电压电平，由此而产生模拟反馈信号。模拟减法器305把这个模拟反馈信号从送到∑-Δ变换器300的输入端306并由取样开关(或取样器)3-7取样送到减法器305的输入信号中减掉，这个来自减法器305的差值输出信号就是模拟误差信号。模拟加法器308把它自己的和输出信号由取样保持电路309延迟一个取样时间后再加到模拟误差信号上，由此而产生加法器308的和输出信号。来自模拟加法器308的和输出信号是对模拟误差信号的时间的一次积分，一次积分的结果作为被减数信号送到模拟减法器310，模拟减法器还接收模拟反馈信号作为减数。加法器311把它自己的和输出信号由取样保持电路312延迟一个取样时间之后加到经积分的模拟误差信号上，以产生模拟加法器311的和输出信号。来自模拟加法器311的和输出信号是对模拟误差信号的时间的双重积分，该双重积分后的结果由高速变换器301量化。D/A变换器304、模拟减法器305和310、取样器307、模拟加法器308和311、以及取样保持电路309和312有利于构成开关电容器电路。
使用单比特反馈产生的误差用Leslie和Singh提出的方法来补偿，高速变换器301的数字输出信号的最高位(即标志位)的有线摄取器302与″O″扩展器313配合筛选出次高位，以便为接收高速变换器301的完整的8位数字输出信号作为其被减数输入信号的数字减法器314产生一个8位减数。来自减法器314的误差值输出信号用并联的一组8位锁存器315延迟一个取样时间并进一步用并联的一组8位锁存器316延迟一个取样时间。高速变换器301的数字输出信号、用有线单比特位移器317加倍的8位并联锁器组315的内容和并联的8位锁存器组316的内容用数字加法器318加起来产生一个送到低通累加滤波器319的10位和输出信号，过取样器320对累加滤波器319的相应信号过取样后送到∑-Δ变换器300的输出端321。
发明人对本发明优选的实施例已作了描述，但是通信系统、发射机和接收机设计领域的普通技术人员通过了解上述的发明能设计出本发明的不同实施方案，这都应派生于本说明书后附的权利要求覆盖范围的构思。

Claims (50)

1.一种数字信号接收机，使用于在抑制载波的二进制相移键控(BPSK)调制边带中用视频载波组合传输方式串行发送数字码元的系统中，视频载波的幅度按复合视频信号调制，抑制载波与所述视频载波成90°相位差，所说的数字信号接收机包括提供中频信号的信号调谐器、中频放大器、受控振荡器、同步分离器、码元判决器，还包括：
响应于所说的组合传输提供由想要的检波器响应和不想要的检波器响应构成的模拟检测器响应的检波装置，该检波装置对所说抑制载波的二进制相移键控(BPSK)检波，由此而产生带有所说的不想要的检波器响应的所说的想要的检波器响应，所说的不想要的检波器响应是由幅调视频载波检波得到的复合视频信号的剩余部分所构成；
为提供数字化检波器响应而用来把模拟检波器响应数字化的一个∑-ΔA/D转换器；以及
一个接收所说数字化检波器响应的数字梳状滤波器，用以产生主要依赖于所说的想要的检波器响应而不依赖于不想要的检波器响应的响应。
2.根据权利要求1的数字信号接收机，其特征在于所说的数字梳状滤波器是一个高通数字帧梳状滤波器。
3.根据权利要求2的数字信号接收机，其特征在于∑-ΔA/D变换器包括：
一个模拟减法器，它有一个用来接收所说模拟检波器响应的被减数输入连接端、  一个用来接收模拟反馈信号的减数输入连接端和一个用来提供正比于所说检波器响应和所说模拟反馈信号之间的差值的模拟误差信号的输出连接端；
用来对所说模拟误差信号关于时间作至少一次积分的装置；
用来把已经进行对时间的至少一次积分后的模拟误差信号变换成为具有多比特分辨率的数字取样的一个快速变换器；
用来接收每个所说数字取样的最高位作为数字反馈信号并把它变换成所说模拟反馈信号由一个D/A变换器；
为补偿只是单比特位的所说数字反馈信号而校正所说数字取样，并由此产生校正的数字取样的装置；和
在规定的过取样周期内执行所说的校正的数字取样的加权累加而产生数字化检波器响应的取样的装置。
4.根据权利要求1的数字信号接收机，其特征在于所说数字梳状滤波器是一个高通数字行梳状滤波器。
5.根据权利要求4的数字信号接收机，其特征在于∑-ΔA/D变换器包括：
一个模拟减法器，它有一个用来接收所说模拟检波器响应的被减数输入连接端、一个用来接收模拟反馈信号的减数输入连接端和一个用来提供正比于所说检波器响应和所说模拟反馈信号之间的差值的模拟误差信号的输出连接端；
用来对所说模拟误差信号关于时间作至少一次积分的装置；
用来把已经进行对时间的至少一次积分后的模拟误差信号变换成为具有多比特分辨率的数字取样的一个快速变换器；
用来接收每个所说数字取样的最高位作为数字反馈信号并把它变换成所说模拟反馈信号的一个D/A变换器；
为补偿只是单比特位的所说数字反馈信号而校正所说数字取样，并由此产生校正的数字取样的装置；和
在规定的过取样周期内执行所说的校正的数字取样的加权累加而产生数字化检波器响应的取样的装置。
6.根据权利要求1的数字信号接收机，其特征在于所说数字梳状滤波器是一个高通数字帧梳状滤波器，其后由一个高通数字行梳状滤波器相串接。
7.根据权利要求6的数字信号接收机，其特征在于∑-ΔA/D变换器包括：
一个模拟减法器，它有一个用来接收所说模拟检波器响应的被减数输入连接端、一个用来接收模拟反馈信号的减数输入连接端和一个用来提供正比于所说检波器响应和所说模拟反馈信号之间的差值的模拟误差信号的输出连接端；
用来对所说模拟误差信号关于时间作至少一次积分的装置；
用来把已经进行对时间的至少一次积分后的模拟误差信号变换成为具有多比特分辨率的数字取样的一个高速变换器；
用来接收每个所说数字取样的最高位作为数字反馈信号并把它变换成所说模拟反馈信号的一个D/A变换器；
为补偿只是单比特位的所说数字反馈信号而校正所说数字取样，并由此产生校正的数字取样的装置；和
在规定的过取样周期内执行所说的校正的数字取样的加权累加而产生数字化检波器响应的取样的装置。
8.根据权利要求6的数字信号接收机，其特征在于还包括：
接收来自所说高通数字行梳状滤波器的响应并判定每个数字码元的身份用以产生比特串数字信号响应的码元判定电路。
9.根据权利要求1的数字信号接收机，其特征在于所说数字梳状滤器是一个高通数字行梳状滤波器，其后由一个高通数字帧梳状滤波器相串接。
10.根据权利要求9的数字信号接收机，其特征在于∑-ΔA/D变换器包括：
一个模拟减法器，它有一个用来接收所说模拟检波器响应的被减数输入连接端、  一个用来接收模拟反馈信号的减数输入连接端和一个用来提供正比于所说检波器响应和所说模拟反馈信号之间的差值的模拟误差信号的输出连接端；
用来对所说模拟误差信号关于时间作至少一次积分的装置；
用来把已经进行对时间的至少一次积分后的模拟误差信号变换成为具有多比特分辨率的数字取样的一个快速变换器；
用来接收每个所说数字取样的最高位作为数字反馈信号并把它变换成所说模拟反馈信号的一个D/A变换器；
为补偿只是单比特位的所说数字反馈信号而校正所说数字取样，并由此产生校正的数字取样的装置；和
在规定的过取样周期内执行所说的校正的数字取样的加权累加而产生数字化检波器响应的取样的装置。
11.根据权利要求9的数字信号接收机，其特征在于还包括：
用以接收来自所说高通数字帧梳状滤波器的响应并判定每个数字码元的身份以便产生比特串数字信号的码元判定电路。
12.一种数字信号接收机，使用于在抑制载波的二进制相移键控(BPSK)调制边带中用视频载波组合传输方式串行发送数字码元的系统中，视频载波的幅度按复合视频信号调制，抑制载波与所述视频载波成90°相位差，所说的数字信号接收机包括提供中频信号的信号调谐器、中频放大器、受控振荡器、同步分离器，还包括：
响应于所说的组合传输提供模拟检波器响应的检波装置，该检波装置检波抑制载波的二进行相移键控(BPSK)，由此而产生带有不想要的检波器响应的想要的检波器响应，所说不想要的检波器响应是由幅调视频载波检波得到的复合视频信号的剩余部分所构成；
用以把所说模拟检波器响应变换为数字检波器响应的∑-ΔA/D变换器；
高通数字行梳状滤波器和被连接的高通数字帧梳状滤波器的串联连接端，用以接收所说数字化的检波器响应并从所述串联连接端提供复合梳状滤波器响应，所述组合梳状滤波器响应有对应于它的每个数字码元的多个电平值；和
响应于所说组合梳状滤波器响应的码元判定电路，用以判定每个数字码元的身份，以便产生一个比特串数字信号响应。
13.根据权利要求12的数字信号接收机，其特征在于所说高通数字帧梳状滤波器串联连接在所说高通数字行梳状滤波器之后前并包括：
用以接收所说数字化检波器响应的所说高通数字帧梳状滤波器的输入连接端；
用以把高通数字帧梳状滤波器响应提供到所说高通数字行梳状滤波器作为输入信号的输出连接端；
一个1帧数字延迟线，它用以把所说高通数字帧梳状滤波器输入连接端收到的所说数字化检波器器响应延迟一个时间间隔，该间隔等于所说复合视频信号的帧扫描持续期；以及
第1数字减法器，它具有一个接收来自所说一帧数字延迟线的经延时的响应的第1输入连接端、从所说高通数字帧梳状滤波器的输入连接端不经实际延时而连接的第2输入连接端以及把相应于所说第1减法器的第1和第2连接端的信号的差值信号送到所说高通数字帧梳状滤波器的输出端的输出连接端。
14.根据权利要求13的数字信号接收机，其特征在于所说1帧延迟线是按先读后写模式运行的随机存取存储器(RAM)。
15.根据权利要求13的数字信号接收机，其特征在于所说高通数字行梳状滤波器包括：
接收所说高通数字帧梳状滤波器响应的所说高通数字行梳状滤波器的输入连接端；
提供所说复合梳状滤波器响应的所说高通数字行梳状滤波器的输出连接端；
1H的数字延迟线，它用来把在所说高通数字行梳状滤波器的输入端收到的所述高通数字帧梳状滤波器响应延迟一个时间间隔，该间隔等于所说复合视频信号的水平扫描线的持续期；以及
具有第1输入连接端、第2输入连接端和输出连接端的第2数字减法器，第1输入连接端用以接收来自1H数字延迟线的延时响应，第二输入连接端不经实际延时而连接所说高通数字行梳状滤波器的输入端，输出连接端用来把所说第2减法器的第1和第2输入连接端的信号的差值送到所说高通数字行梳状滤波器的输出端。
16.根据权利要求15的数字信号接收机，其特征在于所说码元判定电路包括：
具有一个输入连接端和一个输出连接端的绝对值电路，输入端用来接收所说复合梳状滤波器响应，输出端用来提供校正响应；以及
具有一个输入连接端和一个输出连接端的阈值检测器，该输入连接端用以接收来自所说绝对值电路的所说校正响应，该输出连接端提供数字信号比特，当所说校正响应超过阈值电平时，每一比特处于第1状态，当所说校正响应不超过所说阈值电平时，每一比特处于第2状态。
17.根据权利要求13的数字信号接收机，其特征在于所说高通数字行梳状滤波器包括：
接收所说高通数字帧梳状滤波器响应的所说高通数字行梳状滤波器的输入连接端；
提供所说复合梳状滤波器响应的所说高通数字行梳状滤波器的输出连接端；
第一1H数字延迟线，它用来把在所说高通数字行梳状滤波器的输入连接端收到的所说高通数字帧梳状滤波器响应延迟一个时间间隔，该间隔等于所说复合视频信号的水平扫描线的持续期；
具有第1输入连接端、第2输入连接端和输出连接端的第2数字减法器，第1输入连接端用以接收来自所说第一1H数字延迟线的延时响应，第2输入端不经实际延时而连接所说高通数字行梳状滤波器的输入连接端，输出连接端用来提供所说第2减法器的第1和第2输入连接端的信号的差值；
用来把所说第2数字减法器的差值响应延迟一个等于1H持续期的时间间隔的第二1H数字延迟线；和
具有第1输入连接端、第2输入连接端和一个输出连接端的第3数字减法器，第1输入连接端用来接收来自第二1H数字延迟线的延时的响应，第2输入连接端不经实际延时连接第3数字减法器的输出连接端，输出连接端用来把所说第3数字减法器的第1和第2输入连接端的信号的差值送到所说高通数字行梳状滤波器的输出连接端。
18.根据权利要求17的数字信号接收机，其特征在于所说码元判定电路包括：
具有一个接收所说复合梳状滤波器响应的输入连接端和一个提供校正响应的输出连接端的绝对值电路；和
具有一个输入连接端和一个输出连接端的双阈值检测器，该输入连接端接收来自所说绝对值电路的输出连接端的所说校正响应，该输出端提供数字信号比特，当所说校正响应超过第1阈值电平而不超过高于第1阈值电平的第2阈值电平时每一比特处于第1状态，当所说校正响应不超过第1阈值电平或即超过所说第1阈值电平又超过第2阈值电平时，每一比特处于第2状态。
19.根据权利要求12的数字信号接收机，其特征在于所说高通数字帧梳状滤波器串接在所说高通数字行梳状滤波器之后，它包括：
用来接收来自所说高通数字行梳状滤波器的响应的所说高通数字帧梳状滤波器的输入连接端；
用来提供所说复合梳状滤波器响应的所说高通数字帧梳状滤波器的输出连接端；
1H帧数字延迟线，它用来把在所说高通数字帧梳状滤波器输入连接端上收到的来自所说高通数字行梳状滤波器响应延迟一个时间间隔，该间隔等于所说复合视频信号的帧扫描持续期；以及
具有第1输入连接端、第2输入连接端和一个输出连接端的第1数字减法器，第1输入连接端用来接收来自所说1帧数字延迟线的延时响应，第2输入连接端不经实际延时接到所说高通数字帧梳状滤波器的输入连接端，输出连接端把第1数字减法器的第1和第2输入连接端上的信号数值送到所说高通数字帧梳状滤波器的输出连接端。
20.根据权利要求19的数字信号接收机，其特征在于所说1帧延迟线是按照先读后写模式运行的随机存取存储器(RAM)。
21.根据权利要求19的数字信号接收机，其特征在于所说高通数字行梳状滤波器包括：
用来接收所说数字化检波器响应的所说高通数字行梳状滤波器输入连接端；
接到所说高通数字帧梳状滤波器输入端的所说高通数字行梳状滤波器的输入连接端；
1H数字延迟线，它用于把在所说高通数字行梳状滤波器的输入端上收到的带有不想要检波器响应的想要的检测器延迟一个时间间隔，该时间间隔等于所说复合视频信号的水平扫描线的持续期；以及
具有第1输入连接端、第2输入连接端和输出连接端的第2数字减法器，第1输入连接端用来接收来自所说1H延迟线线的延迟响应，第2输入连接端不经实际延时而接到所说高通数字行梳状滤波器的输入连接端，所说输出连接端用来把所说第2数字减法器的第1和第2输入端的信号差值送到所说高通数字行梳状滤波器。
22.根据权利要求21的数字信号接收机，其特征在于所说码元判定电路包括：
具有一个输入端和一个输出端的绝对值电路，所说输入端用以接收所说复合的梳状滤波器响应，所说输出端用以提供校正响应；以及
具有一个输入连接端和一个输出连接端的阈值检测器，所说输入连接端接收来自所说绝对值电路输出连接端的校正响应，所说输出连接端提供数字信号比特，当所说校正响应超过阈值电平时，每个比特处于第1状态，而当所说校正响应不超过所说阈值时，每个比特处于第2状态。
23.根据权利要求19的数字信号接收机，其特征在于所说高通数字行梳状滤波器包括：
接收所说过取样器响应的所说高通数字行梳状滤波器的输入连接端；
接到所说高通数字帧梳状滤波器输入连接端的所说高通数字行梳状滤波器的输出连接端；
第一1-H数字延迟线，它用于把在所说高通数字行梳状滤波器的输入端上收到的带有不想要检波器响应的想要的检波器的响应延迟一个时间间隔，该时间间隔等于所说复合视频信号的水平扫描线的1-H持续期；
具有第1输入连接端、第2输入连接端和一个输出连接端的第2数字减法器，第1输入连接端接收来自第11-H数字延迟线的延时响应，第2输入端不经实际延时接到所说高通数字行梳状滤波器的输入端，所说输出连接端用来提供所说第2数字减法器的第1和第2输入端上的信号的差值；
第二1-H数字延迟线，它用来把第2数字减法器的差值响应延迟一个时间间隔，该时间间隔等于1-H持续期；以及
具有第1输入连接端、第2输入连接端和一个输出连接端的第3数字减法器，第1输入连接端用来接收来自所说第二1-H数字延迟线的延时响应，第2输入连接端不经实际延时接到所说第2数字减法器的输出连接端，所说输出连接端用来把所说第3数字减法器第1和第2输入端上的信号差值提供到所说高通数字行梳状滤波器的输出端。
24.根据权利要求23的数字信号接收机，其特征在于所说码元判定电路包括：
具有一个输入连接端和一个输出连接端的绝对值电路，所说的输入连接端用来接收所说复合梳状滤波器响应，所说的输出连接端提供校正响应；以及
一个具有一个输入连接端和一个输出连接端的双阈值检测器，输入连接端用来接收来自所说绝对值电路的输出连接端的校正响应，输出连接端用来提供数字信号比特，当所说校正响应第1阈值电平而不超过第2阈值电平时，每个比特处于第1状态，当所说校正响应不超过所说第1阈值电平或超过第1和第2这两个阈值电平时每个比特位处于第2状态。
25.一种数字信号接收机，使用于在抑制载波的二进制相移键控调制边带中传输数字信息的系统，所说抑制载波与视频载波成90°相位差，视频载波的幅度按复合视频信号调制，所说数字信号接收机包括：
提供中频信号的调谐器，该中频信号响应于由幅调视频载波和二进制相移键控的抑制载波构成的选定的射频信号；
对所说中频信号响应的中频放大器，所说中频放大器包括滤波和放大单元并提供经放大的中频放大器响应；
第1受控振荡电路，它用以按照频率误差信号和相位误差信号控制的中频和平均相位来产生同相和90°相差的中频视频载波；
接收所说经放大的中频放大器响应的同相视频检波器，用以根据送来的所说同相中频视频载波从中同步检波出复合视频信号；
接收所说经放大的中频放大器响应的90°相位差视频检波器，用以根据送来的所说90°相位差中频视频载波同步检波出双相移键控信号，该二进制相移键控信号由包括所说频率和相位误差信号的复合视频信号部分结合在来自所说90°相位差检波器的90°相位差视频检波器响应之中；
把水平同步脉冲从同相视频检波器检波到的复合视频信号中分离出来的水平同步分离器；
第2受控振荡器电路，它以所说分离出来的水平同步脉冲控制的频率和相位产生时钟振荡，对所说二进制相移键控信号来说该频率是多码元速率的频率；
具有一个输入连接端和一个输出连接端的∑-ΔA/D变换器，输入连接端接收所说90°相位差视频检波器响应，输出连接端以所说二进制相移键控信号的码元速率把数字化响应供给到所说90°相位差视频检波器响应的取样信号，该取样信号是以所说时钟振荡取样的；
一个数字梳状滤波器，它接收以所说二进制相移键控信号的码元速率送来的所说数字化的90°相位差视频检波器的响应，并把数字梳状滤波器响应提供给所说二进制相移键控信号，响应于所说复合视频信号的结合部分的数字梳状滤波器响应被抑制；以及
码元判定电路，用以接收所说数字梳状滤波器响应并依据所说二进制相移键控信号发送的码元进行判定。
26.根据权利要求25的数字信号接收机，其特征在于∑-ΔA/D变换器包括：
具有第1输入连接端、第2输入连接端和一个输出连接端的差分输入放大器，第1输入连接端接收所说模拟检波器响应，第2输入连接端模拟反馈信号，输出连接端提供正比于所说检波响应和所说模拟反馈信号之间的差值的模拟误差信号；
用来把所说模拟误差信号变换成具有多比特分辨特的数字误差信号的取样的快速变换器；
一个D/A变换器，用来接收所说数字误差信号的最高位作为数字反馈信号并把它变换成所说模拟反馈信号，以及
在规定的过取样周期期间进行加权累加数字误差信号的所说取样的装置，以便产生数字化检波器响应的取样。
27.根据权利要求25的数字信号接收机，其特征在于所说数字梳状滤波器包括后面接有一个高通数字行梳状滤波器的高通数字帧梳状滤波器。
28.根据权利要求27的数字信号接收机，其特征在于所说高通数字帧梳状滤波器包括：
所说高通数字帧梳状滤波器的输入连接端，用于以所说码元速率接收对所说的90°相位差视频检波器的取样的所说数字化响应的取样；
所说高通数字帧梳状滤波器的输出连接端，用于把高通数字帧梳状滤波器响应提供给所说高通数字行梳状滤波器作为它的输入信号；
1帧数字延迟线，用以把所说高通数字帧梳状滤波器输入连接端上收到的所述过取样器响应延迟一个时间间隔，该时间间隔等于所说复合视频信号的帧扫描持续期；以及
具有第1输入连接端、第2输入连接端和一个输出连接端的第1数字减法器，第1输入连接端接收来自所说1帧数字延迟线的经延时的响应，第2输入连接端不经实际延时接到所说高通数字帧梳状滤波器的输入连接端，所说输出端把所说第1数字减法器的第1和第2输入连接端的信号差值提供给所说高通数字帧梳状滤波器的输出连接端。
29.根据权利要求28的数字信号接收机，其特征在于所说高通数字行梳状滤波器包括：
接收所说高通数字帧梳状滤波器响应的所说高通数字行梳状滤波器输入连接端；
提供所述复合梳状滤波器响应的所说高通数字行梳状滤波器输出连接端；
1-H数字延迟线，用以把所说高通数字行梳状滤波器输入端上收到的所说高通数字帧梳状滤波器响应延迟一个时间间隔，该时间间隔等于所说复合视频信号的水平扫描线的持续期间；以及
具有第1输入连接端、第2输入连接端和一个输出连接端的第2数字减法器，第1输入端用来接收来自所说1-H数字延迟线的经延时的响应，第2输入连接端不经实际延时接到所说高通数字行梳状滤波器的输入连接端，所说输出连接端用来把所说第2数字减法器的第1和第2输入端的信号差值提供到所说高通数字行梳状滤波器的输出连接端。
30.根据权利要求29的数字信号接收机，其特征在于所说码元判定电路包括：
有一个输入连接端和一个输出连接端的绝对值电路，输入连接端接收所说复合梳状滤波器响应，输出连接端提供校正响应；以及
具有一个输入连接端和一个输出连接端的阈值检测器，输入连接端接收来自所说绝对值电路的输出端的所说校正响应，输出连接端提供数字信号比特，当所说校正响应超过阀值电平时，每个比特处于第1状态，当所说校正响应不超过所说阈值电平时，每个比特处于第2状态。
31.根据权利要求29的数字信号接收机，其特征在于由所说码元判定电路的输出端送来的输出信号位是以码元速率提供的，所说数字信号接收机还包括：
一个垂直同步分离器，用来从所说同相视频检波器检测的复合视频信号中分离出垂直同步脉冲；
一个数据帧计数器，用来对在每行码元计数不处在中间行区域时产生的分离出的垂直同步脉冲进行计数，由此产生数据帧计数；以及
具有一个输入连接端和一个输出连接端的速率缓冲器，输入连接端用来接收来自所说码元判定电路输出连接端的比特，当且仅当所说数据帧模2计数有两个值中的一个规定值时才接收所说比特，输出连接端用来以1/2码元速率并按规定次序提供所说码元判定电路输出信号。
32.根据权利要求31的数字信号接收机，其特征在于所说速率缓冲器用作为一个非隔行扫描器，以便把所说码元判定电路输出信号比特按1/2码元速率并按规定次序送到差错校正检测器。
33.根据权利要求31的数字信号接收机，还包括：
用以对所说码元时钟振荡进行计数的每行码元计数器，由它产生每行码元计数值，所说每行码元计数器相应于每个所说分离出的水平同步脉冲把所说码元计数复位到对它规定的基础计数值；
用来对所说每行码元计数器每次复位进行计数而由此产生数据行计数值的数据行计数器，所说数据行计数器响应于每个分离出的垂直同步脉冲把所说数据行计数复位到对它规定的基础值；以及
包含在所说速率缓冲器中的至少一个随机存取存储器(RAM)，在而且仅仅在所说数据帧模2计数有两个值中一个所述规定值时，存储器才用来自所说码元判定电路输出连接端的比特在单独的时间点上写入，所说存储器同时接收所说数据行计数和每行码元计数作为所说单独时间期间内的写入编址。
34.根据权利要求28的数字接收机，其特征在于所说高通数字行梳状滤波器包括：
接收所说高通数字帧梳状滤波器响应的所说高通数字行梳状滤波器输入连接端；
提供所说复合梳状滤波器响应的所说高通行梳状滤波器输出连接端；
第一1-H数字延迟线，用来把所说高通数字行梳状滤波器输入端上收到的高通数字帧梳状滤波器响应延迟一个时间间隔，该时间间隔等于所说复合视频信号的水平扫描线的持续期；
具有第1输入连接端、第2输入连接端和一个输出连接端的第2数字减法器，第1输入连接端用来接收来自所说第一1-H数字延迟线的延迟的响应，第2输入连接端不经实际延时接到所说高通数字梳状滤波器的输入连接端，所说输出连接端提供所说第2数字减法器的第1和第2输入端信号的差值；
第二1-H数字延迟线，用来把所说第2数字减法器的差值响应延迟一个时间间隔，该时间间隔等于1-H持续期；以及
具有第1输入连接端、第2输入连接端和一个输出连接端的第3数字减法器，第1输入连接端用来接收来自第二1-H延迟线的延时响应，第2输入连接端不经实际延时接自所说第3数字减法器的输出连接端，所说输出连接端用来把所说第3数字减法器的第1和第2输入连接端的信号差值提供到所说高通数字行梳状滤波器的输出连接端。
35.根据权利要求34的数字信号接收机，其特征在于所说码元判定电路包括：
具有一个输入连接端和一个输出连接端的绝对值电路，输入连接端接收所说复合梳状滤波器响应，输出连接端提供校正响应；以及
具有一个输入连接端和一个输出连接端的双阈值检测器，其输入连接端接收来自所说绝对值电路输出连接端的所说校正响应，输出连接端提供数字信号比特，当所说校正响应超过第1阈值电平而不超过第2阈值电平时，每一比特都处于第1状态，当所说校正响应不超过第1阈值电平或超过第1及第2阈值电平时，每一比特都处于第2状态。
36.根据权利要求34的数字信号接收机，其特征在于由所说码元判定电路的输出端送来的输出信号位是以码元速率提供的，所说数字信号接收机还包括：
一个垂直同步分离器，用来从所说同相视频检波器检测的复合视频信号中分离出垂直同步脉冲；
一个数据帧计数器，用来对在每行码元计数不处在中间行区域时产生的分离出的垂直同步脉冲进行计数，由此产生数据帧计数；以及
具有一个输入连接端和一个输出连接端的速率缓冲器，输入连接端用来接收来自所说码元判定电路输出连接端的比特，当且仅当所说数据帧模2计数有两个值中的一个规定值时才接收所说比特，输出连接端用来以1/2码元速率并按规定次序提供所说码元判定电路输出信号。
37.根据权利要求36的数字信号接收机，其特征在于所说速率缓冲器运行为一个非隔行扫描器，以便把所说码元判定电路输出信号比特按1/2码元速率并按规定次序送到差错校正检测器。
38.根据权利要求36的数字信号接收机，还包括：
用以对所说码元时钟振荡进行计数的每行码元计数器，由它产生每行码元计数值，所说每行码元计数器相应于每个所说分离出的水平同步脉冲把所说码元计数复位到对它规定的基础计数值；
用来对所说每行码元计数器每次复位进行计数而由此产生数据行计数值的数据行计数器，所说数据行计数器响应于每个分离出的垂直同步脉冲把所说数据行计数复位到对它规定的基础值；以及
包含在所说速率缓冲器中的至少一个随机存取存储器(RAM)，在而且仅仅在所说数据帧模2计数有两个值中一个所述规定值时，存储器才用来自所说码元判定电路输出连接端的比特在单独的时间点上写入，所说存储器同时接收所说数据行计数和每行码元计数作为所说单独时间期间内的写入编址。
39.根据权利要求25的数字信号接收机，其特征在于所说数字梳状滤波器包括后面串联有一个高通数字帧梳状滤波器的高通数字行梳状滤波器。
40.根据权利要求39的数字信号接收机，其特征在于所说高通数字帧梳状滤波器包括：
接收来自所说高通数字行梳状滤波器的响应的输入连接端；
提供所说复合梳状滤波器响应的所说高通数字帧梳状滤波器的输出连接端；
1帧数字延迟线，它用来把所说高通数字帧梳状滤波器输入连接端上收到的来自所说高通数字行梳状滤波器响应延迟一个时间间隔，该时间间隔等于所说复合视频信号的帧扫描持续期；以及
具有第1输入连接端、第2输入连接端和一个输出连接端的第1数字减法器，第1输入连接端接收来自所说1帧数字延迟线的经延时的响应，第2输入连接端不经实际延时接自所说高通数字帧梳状滤波器的输入连接端，所说输出端把所说第1数字减法器的第1和第2输入连接端的信号差值提供给所说高通数字帧梳状滤波器的输出连接端。
41.根据权利要求40的数字信号接收机，其特征在于所说高通数字行梳状滤波器包括：
所说高通数字行梳状滤波器输入连接端，用来以所说码元速率接收对所说的90°相位差视频检波器的取样的所说数字化响应的取样；
接到所说高通数字帧梳状滤波器的输入连接端的所说高通数字行梳状滤波器的输出连接端；
1-H数字延迟线，它用来把所说高通数字行梳状滤波器输入端上收到的带有不想要的检波器响应的想要的检波器响应延迟一个时间间隔，该时间间隔等于所说复合视频信号的水平扫描线的持续期；以及
具有第1输入连接端、第2输入连接端和一个输出连接端的第2数字减法器，第1输入连接端接收来自1-H数字延迟线的以延时的响应，第2输入连接端不经实际延时接自所说高通数字行梳状滤波器的输入连接端，所说输出端用来把所说第2数字减法器的第1和第2输入连接端上的信号之差值提供到所说高通数字行梳状滤波器的输出连接端。
42.根据权利要求41的数字信号接收机，其特征在于所说码元判定电路包括：
具有一个输入连接端和一个输出连接端的绝对值电路，其输入连接端接收所说复合梳状滤波器响应，输出连接端提供校正响应；知
具有一个输入连接端和一个输出连接端的阈值检测器，输入连接端接收来自所说绝对值电路输出端的校正响应，输出连接端提供数字信号比特，当所说校正响应超过一个阈值电平时，每一比特处于第1状态，当所说校正响应不超过所说阈值电平时每一比特处于第2状态。
43.根据权利要求41的数字信号接收机，其特征在于由所说码元判定电路的输出端送来的输出信号位是以码元速率提供的，所说数字信号接收机还包括：
一个垂直同步分离器，用来从所说同相视频检波器检测的复合视频信号中分离出垂直同步脉冲；
一个数据帧计数器，用来对在每行码元计数不处在中间行区域时产生的分离出的垂直同步脉冲进行计数，由此产生数据帧计数；以及
具有一个输入连接端和一个输出连接端的速率缓冲器，输入连接端用来接收来自所说码元判定电路输出连接端的比特，当且仅当所说数据帧模2计数有两个值中的一个规定值时才接收所说比特，输出连接端用来以1/2码元速率并按规定次序提供所说码元判定电路输出信号。
44.根据权利要求43的数字信号接收机，其特征在于所说速率缓冲器运行为一个非隔行扫描器，以便把所说码元判定电路输出信号比特按1/2码元速率并按规定次序送到差错校正检测器。
45.根据权利要求43的数字信号接收机，还包括：
用以对所说码元时钟振荡进行计数的每行码元计数器，由它产生每行码元计数值，所说每行码元计数器相应于每个所说分离出的水平同步脉冲把所说码元计数复位到对它规定的基础计数值；
用来对所说每行码元计数器每次复位进行计数而由此产生数据行计数值的数据行计数器，所说数据行计数器响应于每个分离出的垂直同步脉冲把所说数据行计数复位到对它规定的基础值；以及
包含在所说速率缓冲器中的至少一个随机存取存储器(RAM)，在而且仅仅在所说数据帧模2计数有两个值中一个所述规定值时，存储器才用来自所说码元判定电路输出连接端的比特在单独的时间点上写入，所说存储器同时接收所说数据行计数和每行码元计数作为所说单独时间期间内的写入编址。
46.根据权利要求40的数字信号接收机，其特征在于所说高通数字行梳状滤波器包括：
所说高通数字行梳状滤波器的输入连接端，它用来以所说码元速率接收对所说90°相位差视频检波器的取样的所说数字化响应的再次取样；
接到所说高通数字帧梳状滤波器输入连接端的所说高通数字行梳状滤波器的输出连接端；
第一1H数字延迟线，它用于把在所说高通数字行梳状滤波器的输入端上收到的带有不想要检波器响应的想要的检波器的响应延迟一个时间间隔，该时间间隔等于所说复合视频信号的水平扫描线的1-H持续期；
具有第1输入连接端、第2输入连接端和一个输出连接端的第2数字减法器，第1输入连接端接收来自第11-H数字延迟线的延时响应，第2输入端不经实际延时接到所说高通数字行梳状滤波器的输入端，所说输出连接端用来提供所说第2数字减法器的第1和第2输入端上的信号的差值；
第二1-H数字延迟线，它用来把第2数字减法器的差值响应延迟一个时间间隔，该时间间隔等于1-H持续期；以及
具有第1输入连接端、第2输入连接端和一个输出连接端的第3数字减法器，第1输入连接端用来接收来自所说第21-H数字延迟线的延时响应，第2输入连接端不经实际延时接到所说第2数字减法器的输出连接端，所说输出连接端用来把所说第3数字减法器第1和第2输入端上的信号差值提供到所说高通数字行梳状滤波器的输出端。
47.根据权利要求46的数字信号接收机，其特征在于所说码元判定电路包括：
具有一个输入连接端和一个输出连接端的绝对值电路，所说的输入连接端用来接收所说复合梳状滤波器响应，所说的输出连接端提供校正响应；以及
一个具有一个输入连接端和一个输出连接端的双阈值检测器，输入连接端用来接收来自所说绝对值电路的输出连接端的校正响应，输出连接端用来提供数字信号比特，当所说校正响应第1阈值电平而不超过第2阈值电平时，每个比特处于第1状态，当所说校正响应不超过所说第1阈值电平或超过第1和第2这两个阈值电平时每个比特位处于第2状态。
48.根据权利要求46的数字信号接收机，其特征在于由所说码元判定电路的输出端送来的输出信号位是以码元速率提供的，所说数字信号接收机还包括：
一个垂直同步分离器，用来从所说同相视频检波器检测的复合视频信号中分离出垂直同步脉冲；
一个数据帧计数器，用来对在每行码元计数不处在中间行区域时产生的分离出的垂直同步脉冲进行计数，由此产生数据帧计数；以及
具有一个输入连接端和一个输出连接端的速率缓冲器，输入连接端用来接收来自所说码元判定电路输出连接端的比特，当且仅当所说数据帧模2计数有两个值中的一个规定值时才接收所说比特，输出连接端用来以1/2码元速率并按规定次序提供所说码元判定电路输出信号。
49.根据权利要求48的数字信号接收机，其特征在于所说速率缓冲器用作为一个非隔行扫描器，以便把所说码元判定电路输出信号比特按1/2码元速率并按规定次序送到差错校正检测器。
50.根据权利要求48的数字信号接收机，还包括：
用以对所说码元时钟振荡进行计数的每行码元计数器，由它产生每行码元计数值，所说每行码元计数器相应于每个所说分离出的水平同步脉冲把所说码元计数复位到对它规定的基础计数值；
用来对所说每行码元计数器每次复位进行计数而由此产生数据行计数值的数据行计数器，所说数据行计数器响应于每个分离出的垂直同步脉冲把所说数据行计数复位到对它规定的基础值；以及
包含在所说速率缓冲器中的至少一个随机存取存储器(RAM)，在而且仅仅在所说数据帧模2计数有两个值中一个所述规定值时，存储器才用来自所说码元判定电路输出连接端的比特在单独的时间点上写入，所说存储器同时接收所说数据行计数和每行码元计数作为所说单独时间期间内的写入编址。
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