JP2837106B2

JP2837106B2 - 複合ビデオ信号と共にディジタル情報を送信するシステム及びディジタル信号受信器

Info

Publication number: JP2837106B2
Application number: JP6340004A
Authority: JP
Inventors: ヤンジアン; ルロイリンバーグアレン
Original assignee: Sansei Denshi Co Ltd
Current assignee: Sansei Denshi Co Ltd
Priority date: 1994-01-05
Filing date: 1994-12-28
Publication date: 1998-12-14
Anticipated expiration: 2013-12-14
Also published as: US5497205A; CN1044063C; US5448299A; KR950024570A; KR0153618B1; CN1122549A; JPH07288787A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号をアナ
ログテレビ信号に埋め込む送信器と、アナログテレビ信
号に埋め込まれたディジタル信号を再生する受信器に関
する。

【０００２】

【従来の技術】ディジタル情報を符号化する比較的小さ
な信号（例えば、３から５ＩＲＥ）は、そのディジタル
信号のフォーマットに適切な制限が与えられる場合、複
合ビデオ信号から生成されたテレビ画像に於て無視でき
ない程明らかになることなく、複合ビデオ信号に混合さ
れることが可能である。これは、A.L.R.Limberg, C.B.P
atel及びT.Liuによって、「ディジタル信号が埋め込ま
れた変更されたＮＴＳＣテレビ信号を処理する装置」な
る名称の1993年8月20日に出願された米国特許出願第08/
108,311号において指摘されており、ここに参照のため
挙げる。Limberg他は、0.5走査線周波数の奇数倍である
周波数を有する副搬送波の位相偏移キード（ＰＳＫ）変
調を記述している。位相偏移キーイングは、１ライン周
波数の倍数であるシンボルレートで供給される直列ビッ
トディジタルデータに対応して行われる。Limberg他
は、ＮＴＳＣテレビ信号の連続フレームの連続するペア
に逆位相である変調された副搬送波のフレームを反復す
ることを指向している。人間の視覚システムの応答スピ
ードの限界及び受像管発光体のエレクトロルミネッセン
スの衰微により生ずる平均化効果によって、フレームペ
アでのデータのそのような反復は、スクリーンでの目視
用に複合ビデオ信号から生成される画像に於て、ＮＴＳ
Ｃテレビ信号から検出される複合ビデオ信号を伴うＰＳ
Ｋ副搬送波をより目立たなくする。フレームペアでのデ
ータのそのような反復はまた、連続テレビ画像の静止部
分に対応する複合ビデオ信号の輝度部分からＰＳＫ副搬
送波を分離するために、ディジタル信号受信器において
フレーム櫛形フィルタリングを用いることの根拠をな
す。

【０００３】Limberg他は、ＮＴＳＣテレビ信号の隣接
する走査線の隣接するペアに於て逆位相であるディジタ
ルデータ変調を反復することもまた指向し、複合ビデオ
信号の色部分からＰＳＫ副搬送波を分離するディジタル
信号受信器に於てライン櫛形フィルタリングを用いる根
拠を与える。

【０００４】Limberg他は、ＶＳＢ−ＡＭ画像搬送波の
周波数に同一周波数であるがそれと直交位相の関係にあ
り、ディジタルデータと共に変調された抑圧側波帯を送
信するために用いられる、直交位相抑圧残留側波帯振幅
変調（ＶＳＢ−ＡＭ）搬送波について説明する。Limber
g他が指向する変調方法は、ＰＳＫ搬送波の２進位相偏
移キーイングであり、その単側波帯は0.5走査線周波数
の小さな奇数倍の周波数である抑圧副搬送波の上側側波
帯を形成するための周波数領域での移動に対して選択さ
れる。Limberg他によって説明されるディジタル信号受
信器の各々に於て、直交位相ＶＳＢ−ＡＭ搬送波の同期
検出は、0.75ＭＨｚ周波数にまで延びるベースバンドに
於て複合ビデオ信号エネルギーを実質的に伴うことな
く、ディジタル搬送波を再生する。0.75ＭＨｚ以上で、
ＶＳＢ−ＡＭビデオ搬送波は、両側側波帯振幅変調（Ｄ
ＳＢ−ＡＭ）搬送波から、単側波帯振幅変調（ＳＳＢ−
ＡＭ）に遷移する。複合ビデオ信号は、1.25ＭＨｚまで
徐々に増大する効率で検出され、その周波数に於て、残
留側波帯のロールオフは完全である。同一の0.75から1.
25ＭＨｚの周波数範囲にわたって、ディジタル副搬送波
が検出される効率は、0.75ＭＨｚ以下でその半分の値に
減少する。直交位相ＶＳＢ−ＡＭビデオ搬送波を検出す
る同期ビデオ検出器は、中間周波数（ＩＦ）増幅器が残
留側波帯をパスする場合、直流成分や同期パルスを含ま
ないＮＴＳＣ複合ビデオ信号の残余とＰＳＫ副搬送波に
対する応答を生成する。これは直交位相ＶＳＢ−ＡＭビ
デオ搬送波に対する応答に対する同期ビデオ信号応答の
ダイナミックレンジを減少し、量子化効果によって低レ
ベルのＰＳＫ副搬送波を失うことなく応答を離散化する
問題を簡単にする。

【０００５】Limberg他は、直交位相ＶＳＢ−ＡＭビデ
オ搬送波に対する同期ビデオ検出器の後にローパスライ
ン櫛形フィルタとハイパスフレーム櫛形フィルタの直列
結合が続くディジタル信号受信器を示している。ローパ
スライン櫛形フィルタは、0.5走査線周波数の奇数倍で
ある周波数を有するＰＳＫ副搬送波の周波数スペクトラ
ムを、ＮＴＳＣ信号の周波数スペクトラムの色信号部分
から分離するためであり、特に、適切に前処理フィルタ
リングされたＮＴＳＣ信号を対象とする。ハイパスフレ
ーム櫛形フィルタは 0.5走査線周波数の奇数倍である周
波数を有するＰＳＫ副搬送波の周波数スペクトラムを、
ＮＴＳＣ信号の周波数スペクトラムの動きのない色信号
部分から分離するためである。Limberg他は、直列接続
されたハイパス櫛形フィルタの応答に於けるＮＴＳＣ信
号の残余スペクトラムは、ＰＳＫ信号を伴う妨害信号の
周波数スペクトラムとして考えることができることを示
唆する。従って、直列接続されたハイパス櫛形フィルタ
の応答に於けるＮＴＳＣ信号の残余スペクトラムは、同
期シンボル検出によって弁別されることができる。

【０００６】２つの異なるタイプのパーシャルレスポン
スフィルタが、本明細書と図面に説明される本発明に関
して関係があるものである。それらのフィルタとして使
用されるディジタル遅延線は、一般的に、読み出し及び
上書きするモードで動作するよう配置されたランダムア
クセスメモリ（ＲＡＭ）を使用することで構成され、こ
のメモリは、1-Hディジタル遅延線の場合には１ライン
あたりのサンプル数を計数し、1-Fディジタル遅延線の
場合には１フレームあたりのサンプル数を計数するアド
レスカウンタによってアドレスされる。

【０００７】特に関連のあるパーシャルレスポンスフィ
ルタの第１のタイプは本明細書に於て、「ライン櫛形」
パーシャルレスポンスフィルタと呼ばれる。このフィル
タは一つ以上のセクションから構成され、各々のセクシ
ョンは、パーシャルレスポンスフィルタリングへの直列
ビットデータを受信する第１の入力と、セクション応答
が取り出される出力とを有する２入力排他的ＯＲ（ＸＯ
Ｒ）ゲートを含む。各々のセクションは、セクション応
答を、ＮＴＳＣテレビ信号に於ける１水平走査線期間で
ある1-Hだけ遅延されたものとして、そのセクションの
排他的ＯＲゲートへの第２の入力として与える1-Hディ
ジタル遅延線を含む。より特定的には「プリライン櫛
形」パーシャルレスポンスフィルタとして言及される
「ライン櫛形」パーシャルレスポンスフィルタが、ライ
ン櫛形フィルタに先行し、より特定的には「ポストライ
ン櫛形」パーシャルレスポンスフィルタと言われる「ラ
イン櫛形」パーシャルレスポンスフィルタが、ライン櫛
形フィルタに後続して、ここに説明される発明に関して
特に関係するものである。

【０００８】特に関係のあるパーシャルレスポンスフィ
ルタの第２のタイプは本明細書に於て、「フレーム櫛
形」パーシャルレスポンスフィルタと呼ばれる。このフ
ィルタは一つ以上のセクションから構成され、各々のセ
クションは、パーシャルレスポンスフィルタリングへの
直列ビットデータを受信する第１の入力と、セクション
応答が取り出される出力とを有する２入力排他的ＯＲ
（ＸＯＲ）ゲートを含む。各々のセクションは、セクシ
ョン応答を、ＮＴＳＣテレビ信号に於ける１フレーム期
間である1-Fだけ遅延されたものとして、そのセクショ
ンの排他的ＯＲゲートへの第２の入力として与える1-F
ディジタル遅延線を含む。より特定的には「プリフレー
ム櫛形」パーシャルレスポンスフィルタと言われる「フ
レーム櫛形」パーシャルレスポンスフィルタが、フレー
ム櫛形フィルタに先行し、より特定的には「ポストフレ
ーム櫛形」パーシャルレスポンスフィルタと言われる
「フレーム櫛形」パーシャルレスポンスフィルタが、フ
レーム櫛形フィルタに後続して、ここに説明される発明
に関して特に関係するものである。

【０００９】J.Yangは、彼の「直交位相ビデオ搬送波に
ディジタル信号を有するＮＴＳＣＴＶ信号を処理する装
置」なる名称の1993年10月26日に出願された米国特許出
願第08/141,070号に於て、ビデオ搬送波と同一周波数で
直交位相関係にある抑圧搬送波の２進位相偏移キーイン
グ（ＢＰＳＫ）変調を説明しており、ここに参考として
挙げる。Yangは、Limberg他が行ったように、ＮＴＳＣ
テレビ信号の連続フレームの連続ペアに逆位相であるＢ
ＰＳＫのフレームを反復することを提案する。Yangは、
約２ＭＨｚのバンド幅に制限されるＢＰＳＫ信号によっ
て、櫛形フィルタリングを用いることなく輝度から色を
分離するＴＶ受信器に於ける色のクロストークを避ける
ことを提案する。Yangは、バランス振幅変調器用のアナ
ログ変調信号にディジタルからアナログ変換を行う前
に、プリライン櫛形パーシャルレスポンスフィルタに、
送信されるデータを通すことが好ましいと指摘する。こ
れは、複合ビデオ信号の輝度部分からＰＳＫ副搬送波を
分離するために、ディジタル信号受信器に於てライン櫛
形フィルタリングがなされるときに、そこに含まれる情
報を保存するために行われる。ディジタル信号受信器に
於けるライン櫛形フィルタリングは、ライン櫛形フィル
タリングがビデオ信号の１水平走査線の期間だけ別々に
遅延された信号を線形結合する２タップのタイプである
場合、パーシャルレスポンスフィルタリングされた２進
ディジタル信号を３値ディジタル信号に変換する。ディ
ジタル信号受信器に於けるライン櫛形フィルタリング
は、ライン櫛形フィルタリングがビデオ信号の１水平走
査線の期間及びビデオ信号の２水平走査線の期間別々に
遅延された信号を線形結合する３タップのタイプである
場合、パーシャルレスポンスフィルタリングされた２進
ディジタル信号を５値ディジタル信号に変換する。従っ
て、複数レベルシンボル決定回路が、櫛形フィルタリン
グ応答からＢＰＳＫによって送信されたビットシリアル
ディジタルデータを再生するために必要となる。

【００１０】J.Yang及びA.L.R.Limbergによる「ＴＶ信
号に埋め込まれたＢＰＳＫの"プリフレーム櫛形"及び"
プリライン櫛形"パーシャルレスポンスフィルタリン
グ」なる名称の現在出願中の米国特許出願は、ディジタ
ル信号送信器に使用されるプレライン櫛形パーシャルレ
スポンスフィルタ同様に、プリフレーム櫛形パーシャル
レスポンスフィルタを説明する。ディジタル信号受信器
に於けるライン櫛形フィルタリングは、ライン櫛形フィ
ルタリングがビデオ信号の１水平走査線の期間だけ別々
に遅延された信号を線形結合する２タップのタイプであ
る場合、パーシャルレスポンスフィルタリングされた２
進ディジタル信号を５値ディジタル信号に変換する。デ
ィジタル信号受信器に於けるライン櫛形フィルタリング
は、ライン櫛形フィルタリングがビデオ信号の１水平走
査線の期間及びビデオ信号の２水平走査線の期間別々に
遅延された信号を線形結合する３タップのタイプである
場合、パーシャルレスポンスフィルタリングされた２進
ディジタル信号を９値ディジタル信号に変換する。

【００１１】「ＴＶ信号内のディジタル信号のオーバー
サンプリングアナログ−ディジタル変換を行う受信器」
なる名称の1993年10月26日に出願された米国特許出願第
08/141,071号に於て、Yangのシステムに対する受信器が
T.V.Bolgerによって説明されており、ここに参考として
挙げる。それらの受信器は、オーバーサンプリングアナ
ログ−ディジタル変換器を用いて直交位相ビデオ検出器
の応答を離散化する。離散化された直交位相ビデオ検出
器応答は、残余複合ビデオ信号を抑圧するためにディジ
タルフレーム櫛形及びライン櫛形フィルタリングに適用
され、ここで、櫛形フィルタリング応答は、ＢＰＳＫに
よって送信されるビットシリアルディジタルデータを再
生するために複数レベルシンボル決定回路に供給され、
ビットシリアルディジタルデータは、データに含まれる
フォワードエラー補正符号を用いてデータに含まれるデ
ィジタル情報を補正する復号化器に供給される。

【００１２】「ＴＶ信号に埋め込まれたディジタル信号
のシグマ−デルタ、アナログ−ディジタル変換を行う受
信器」なる名称の現在出願中の米国特出願許に於て、Ya
ngのシステムに対する受信器がJ.Yang、T.V.Bolger、A.
L.R.Limbergによって説明されており、ここに参考とし
て挙げる。それらの受信器は、シグマ−デルタタイプの
オーバーサンプリングアナログ−ディジタル変換器を用
いて直交位相ビデオ検出器の応答を離散化する。好まし
くは、基本的複数ビット解像度フラッシュ変換器のビッ
ト解像度は、シグマ−ガンマ手順を使用することによっ
て改良されることができ、この手順に於て、基本的複数
ビット解像度ＡＤＣ出力信号のただ１ビットのみが各オ
ーバーサンプリング段階の間にフィードバックの目的の
ためにアナログ信号に変換される。これはT.C.Leslie及
びB.Singhによる論文「改善されたシグマ−デルタ変調
器アーキテクチャー」（1990 IEEE SYMPOSIUM ON CIRCU
ITS & SYSTEMS, 90 CH 2868-8900000-0372, pp.372-37
5）に説明されており、ここに参考として挙げる。離散
化された直交位相ビデオ検出器応答は、残余複合ビデオ
信号を抑圧するためにディジタルフレーム櫛形及びライ
ン櫛形フィルタリングに適用され、ここで、櫛形フィル
タリング応答は、ＢＰＳＫによって送信されるビットシ
リアルディジタルデータを回復するために複数レベルシ
ンボル決定回路に供給され、ビットシリアルディジタル
データは、データに含まれるフォワードエラー補正符号
を用いてデータに含まれるディジタル情報を補正する復
号化器に供給される。

【００１３】A.L.R.Limberg他、J.Yang、T.V.Bolger、
J.Yang及びA.L.R.Limberg、更にT.V.Bolger他によっ
て、各々の特許出願に説明される説明は、ここに説明さ
れるもの同様、雇用範囲内でなされた発明の譲渡に関す
る既存の雇用契約に従って、三星電子株式会社に譲渡さ
れる。それらの特許出願に於ては、２進位相偏移キーイ
ング信号を生成するために使用されるビットシリアルデ
ータが送信器に於て処理されるので、データに伴い妨害
信号として働く傾向がある複合ビデオ信号を抑圧するデ
ィジタル信号受信器に於て実行される櫛形フィルタリン
グ処理によって、データは破壊されない。結合されたＮ
ＴＳＣテレビジョンとＢＰＳＫ送信器の動作に関して、
２進位相偏移キーイング信号を生成するために使用され
るビットシリアルデータのパーシャルレスポンスフィル
タリングは、出願番号第08/108,311号を除き、上記米国
特許出願各々によって提唱されている。

【００１４】

【発明が解決しようとする課題】ディジタル信号をアナ
ログテレビ信号に埋め込む送信器と、アナログテレビ信
号に埋め込まれたディジタル信号を再生する受信器に於
て、複合ビデオ信号から生成されたテレビ画像でのディ
ジタル信号の可視性を、信号に悪影響を与えることなく
低減することは困難であった。

【００１５】

【課題を解決するための手段】本発明は、抑圧されては
いるが、複合ビデオ信号によって振幅変調された残留側
波帯搬送波と直交位相関係にある残留側波帯搬送波を２
進位相偏移キーイングすることによってディジタル情報
を送信するシステムに関する。好ましくはディジタル情
報は、複合ビデオ信号の水平ライン走査レートの倍数で
あるビットレートを有したビットシリアルフォーマット
にされ、後続する更なるデータフォーマッティング処理
は、残留側波帯搬送波を２進位相偏移キーイングに対す
るアナログ形にデータを変換するより前に遂行される。
複合ビデオ信号のフレームと同一期間の各々の一連のデ
ータフレームが定義され、各データフレームは複合ビデ
オ信号のフレームの水平走査線数に等しい数のデータ列
を有する。順次のデータフレームは、それらの発生順に
連続的に割り当てられた各々のモジュラー序数によって
識別される。パーシャルレスポンスフィルタリングされ
ないビットシリアルデータは、送信のために奇数番号の
データフレームに分配される。各奇数番号のデータフレ
ームのビットシリアルデータは、１の補数がとられ、次
の偶数番号のデータフレームに於て送信されるデータを
生成する。このデータの２回にわたる逆論理での送信
は、テレビジョン受信器の複合ビデオ信号から得られそ
のスクリーンで見られるデータ付随ビデオのフレーム平
均化を提供する。

【００１６】本発明はその他の面に於て、残留側波帯２
進位相偏移キーイング直交位相搬送波によって、パーシ
ャルレスポンスフィルタリングを用いることなく送信さ
れたディジタル情報を受信するシステムに関する。直交
位相キャリアの２進位相偏移キーイングの検出の後、検
出された信号は、シンボル櫛形フィルタリング、ライン
櫛形フィルタリング、フレーム櫛形フィルタリング、或
いはシンボル櫛形フィルタリング、ライン櫛形フィルタ
リング、及びフレーム櫛形フィルタリングの一つ以上の
様々な組み合せで櫛形フィルタリングされ、シンボル決
定回路への適用前に、複合ビデオ信号の付随する残余を
抑圧する。シンボル決定回路からの結果は、ビットシリ
アルフォーマットの形の最初に送信されたディジタル情
報を再生する適切なパーシャルレスポンスフィルタリン
グに適用される。

【００１７】

【実施例】一般的に、図面を簡略化して理解を簡単にす
るために、図面から等化遅延は省略される。ビデオ信号
プロセッサ設計での当業者は、異なった処理経路で遂行
される異なった処理のためにそれらの経路で異なった遅
延を受ける画素或いはデータを適切に時間合わせするた
めのそのような遅延の必要性を考える。当業者は、その
ような遅延が必要な場所及び、各々の遅延がどの程度の
長さであるべきかを理解するであろうし、そのような遅
延については以下に説明せず論じない。論理回路に於
て、当業者は、望ましくない「論理レース」条件を克服
するため、及び論理走査を実行する際の潜在的遅延を補
償するために必要なシミング遅延を設ける方法を理解す
るであろうし、シミング遅延に関しての論理回路設計の
詳細は以下に説明しない。更に、本説明でアナログ−デ
ィジタル変換器（ＡＤＣ）が示され、説明される場所に
於て、当業者は、そのような変換器の前に対エリアシン
グローパスフィルタを置くことの必要性及び、これがど
のように実装されるかについて理解するであろうし、そ
れを以下に詳細には説明しない。更に、本説明でアナロ
グ−ディジタル変換器（ＡＤＣ）が示され説明される場
所に於て、当業者は、そのような変換器の後にサンプリ
ングクロックリジェクションローパスフィルタを置くこ
との必要性及び、これがどのように実装されるかについ
て理解するであろうし、それを以下に詳細には説明しな
い。

【００１８】図１は、ディジタル信号が埋め込まれたテ
レビジョン信号を送信するテレビジョン送信器１を示
す。ソース２は、一つ或いはそれ以上のオーディオ信号
をオーディオ処理回路３に供給し、オーディオ処理回路
３は、オーディオ搬送波の周波数を変調するオーディオ
搬送波送信器４に変調信号を供給する。オーディオ処理
回路３は、音と画像を同期するに必要な遅延を含む。習
慣的な習わしに従って、オーディオ処理回路３はまた、
アナログオーディオ信号に対するプリエンファシスネッ
トワークを含み、更にオーディオ搬送波送信器４に供給
される変調信号に含まれるステレオ音及び第２オーディ
オプログラム（ＳＡＰ）副搬送波を生成する装置を含ん
でも良い。周波数変調（ＦＭ）オーディオ搬送波は典型
的には、送信器４からマルチプレクサ５に供給され、同
相ＶＳＢ−ＡＭ画像搬送波と直交位相ＶＳＢ−ＢＰＳＫ
データ搬送波で周波数マルチプレックスされる。無線放
送用テレビジョン送信器１に於て、このマルチプレクサ
５は典型的には、アンテナ接続ネットワークの形をと
り、結果としての周波数マルチプレックスされた信号
は、送信アンテナ６から放送される。有線放送システム
の前端にあるテレビジョン送信器は、無線放送で用いら
れる送信アンテナ６を有さない。マルチプレクサ５は異
なった形をとり、対象チャンネルからの周波数マルチプ
レックスされた信号は、更に他のチャンネルからの周波
数マルチプレックスされた信号で周波数マルチプレック
スされ、結果として得られた信号は、線形増幅器によっ
て有線放送システムの幹線ケーブルに供給される。

【００１９】図１に於て、ソース７は、送信器８に供給
される変調信号の基であるアナログ複合ビデオ信号を供
給し、送信器８は更にＶＳＢ−ＡＭ画像搬送波をマルチ
プレクサ５に供給し、そこで周波数変調（ＦＭ）された
音搬送波で周波数マルチプレックスされる。垂直同期パ
ルスと、水平同期パルスと、ソース７からのアナログ複
合ビデオ信号の色バーストは、ステーション同期信号発
生器９によって供給される対応する信号と同期がとられ
る。複合ビデオ信号のソース７とステーション同期発生
器９との間の制御結合１０は、この同期確立に用いられ
る手段を記号化したものである。ソース７が、地方テレ
ビジョン局とネットワークで結ばれた中心街スタジオや
別の局などのように、複合ビデオ信号の遠隔発生器であ
る場合、制御結合１０は、局同期発生器９へのゲンロッ
ク結合であってよい。ソース７が手元のカメラである場
合、そのカメラは、局同期発生器９から制御結合１０を
介して同期情報を受け取ってもよい。ビデオテープレコ
ーダーやテレシネ装置などに対するものを含めて上記及
び他の同期確立方法は、当業者には周知のものである。
典型的には、時分割マルチプレクサ１１が、垂直同期パ
ルス、水平同期パルス、等化パルス、色バースト、及び
（一般的に「ポーチ」と呼ばれる）ペデスタルを含む同
期ブロック情報を、複合ビデオ信号に挿入するために用
いられ、この複合ビデオ信号は、元の同期ブロック情報
の代わりに画像搬送波送信器８に変調信号として供給さ
れる。

【００２０】図１のテレビジョン送信器１は現在用いら
れるものとは異なるが、異なる点は、更なるＶＳＢ−Ａ
Ｍ送信器１２が、残留側波帯、２進位相偏移キーイング
された（ＶＳＢ−ＢＰＳＫ）抑圧された搬送波を、ＮＴ
ＳＣ複合ビデオ信号に対するＶＳＢ−ＡＭ搬送波に対し
て直交位相関係にあるよう生成することである。この更
なるＶＳＢ−ＡＭ送信器１２は、搬送波とＢＰＳＫ変調
信号の両方に平衡された平衡変調器を含むことができ、
更にＶＳＢ−ＡＭ送信器８から同相ビデオ搬送波を受け
取り、平衡変調器に直交位相ビデオ搬送波を供給する９
０°移動シフトネットワークを含むことができる。送信
器１２からのＶＳＢ−ＢＰＳＫ信号は、送信器８からの
ＮＴＳＣ複合ビデオ信号によって振幅変調されたＶＳＢ
−ＡＭビデオ搬送波のように、マルチプレクサ５に供給
され、そこで同様に周波数変調（ＦＭ）された音搬送波
で周波数マルチプレックスされる。

【００２１】並列ビットの形のディジタル信号のソース
１３は、エラー補正符号化器１４に供給され、エラー補
正符号化器１４は、フォワードエラー補正符号の付加的
なビットが挿入される直列ビットストリームにディジタ
ル信号を変換する。この直列ビットストリームは符号化
器１４からレートバッファ１５に供給される。レートバ
ッファ１５は、図２を参照してこの明細中で更に詳細に
説明されるように、好ましくは、インターリーバとして
機能する。一つおきのデータフレームに対して、レート
バッファ１５は、フォワードエラー補正２進符号の連続
するブロックをフレームリピータ１６に書き込む。フレ
ームリピータ１６は、その入力信号として受信した各デ
ータフレームを、その出力信号として２回供給する。フ
レームリピータ１６からの出力信号は、フレームリピー
タ１６からの出力信号を交互データフレーム上で１の補
数をとる回路１７に供給される。回路１７からのディジ
タル応答は、アナログキーイング信号への変換のため
に、ディジタル−アナログ変換器（ＤＡＣ）１８に供給
される。ＤＡＣ１８は、ディジタルゼロに応答する所定
の正の値のものであり、ディジタルワンに応答する所定
の負の値のものであるキーイング信号を、高周波数プリ
エンファシス及び遷移形成フィルタ１９に供給する。ア
ナログ変調信号の所定の負のレベルは、アナログ変調信
号の所定の正のレベルと同一の絶対値を有する。フィル
タ１９の応答は、送信器１２の平衡変調器に供給される
キーイング信号であり、平衡変調器はまた、変調される
べき直交位相ビデオ搬送波を受け取る。ＮＴＳＣ複合ビ
デオ信号によって振幅変調されたＶＳＢ−ＡＭビデオ搬
送波をマルチプレクサ５に供給する送信器８は、注意深
く設計され、送信器１２からの直交位相ＶＳＢ−ＢＰＳ
Ｋ抑圧搬送波と干渉する可能性のある付随的な位相変調
を避けるように操作される。ＰＳＫに対する直交位相Ｖ
ＳＢ−ＡＭ搬送波は抑圧されるので、ＶＳＢ−ＡＭとＶ
ＳＢ−ＡＭの搬送波が結合される信号の位相は、同相Ｖ
ＳＢ−ＡＭビデオ搬送波のものとそれほど異ならない。
図１が送信器８及び１２を互いに独立として示す一方
で、実際には、同一の上波帯フィルタと最終増幅器段
が、送信器８及び１２によって共有される。

【００２２】図２は、位相偏移キーイング信号が生成さ
れるディジタルデータを、離散的にフィルタリングする
ために用いられるＴＶ送信器１の部分の構造をより詳細
に示す。エラー補正符号化器１４は、ディジタル信号を
直列ビットの形で、ディジタルフレーム格納のペア２０
に供給し、ペア２０は、フレーム格納パッケージング制
御回路２１の制御のもとで、レートバッファ１５及びフ
レームリピータ１６の両方として機能する。好ましく
は、符号化器１４は、修正されたリードソロモン符号を
生成するタイプのものであり、ディジタルフレーム格納
のペア２０は更にインターリーバとして働く。ディジタ
ルフレーム格納のペア２０のアドレッシングと動作は、
図３を参照して、本明細書のなかでより詳細に説明され
る。

【００２３】ディジタルフレーム格納のペア２０のイン
ターリーバ動作は、ＶＳＢ−ＡＭビデオ送信器８によっ
て送信される複合ビデオ信号の各々の水平走査線と同時
に、最終的にＶＳＢ−ＢＰＳＫデータ送信器１２によっ
て送信されるデータの行に垂直である列に、データ走査
の元の順番を格納する。これが行われるので、水平方向
に一致性を有する傾向にある複合ビデオ信号の中間帯域
周波数とインパルスノイズは、水平走査線に垂直な列に
マップされたデータでなく、水平走査線に沿って行にマ
ップされたデータに対して動作する修正されたリードソ
ロモン符号の場合よりも、変更されたリードソロモン符
号のより少ないビットを妨害する。

【００２４】データフレームは、データ行走査レートの
倍数であるシンボルレートで発生するシンボルの５２５
行のブロックとして定義され、データ行走査レートは、
アナログ複合ビデオ信号に対して水平走査線レートと同
一である。ＢＰＳＫシンボルはビットであるが、変更さ
れたリードソロモン符号が適用されるシンボルは、慣習
的に２^N−ビットのデータであり、ここでＮは、３、
４、或いは５のような小さな正の整数である。変更され
たリードソロモン符号の各々が延びるビットの長さは、
５２５よりも小さく（例えば２５６或いは５１２）選ば
れ、従って、インパルスノイズが、その長さに沿って一
回よりも多く、変更されたリードソロモン符号の一つを
邪魔する可能性はより小さい。データ行と複合ビデオ信
号の水平走査線との相対的位相は、各データ行がディジ
タルフレーム格納のペア２０から読み出されたとき、複
合ビデオ信号の対応する水平走査線と時間的に一致する
ようにされる。データフレームは、アナログ複合ビデオ
信号のフレームがソース７によって供給されるのと同一
のレートで、ディジタルフレーム格納のペア２０から読
み出されるが、本明細書に於て更に説明される理由によ
って複合ビデオ信号の９水平走査線分だけビデオ信号フ
レームより遅れたデータフレームを有することが有益で
ある。

【００２５】ディジタルフレーム格納のペア２０の各々
は、書き込みに続いて第１のデータフレームが読み出さ
れ、書き込みに続いて第２のデータフレームに再書き込
みする前に再読み出され、データフレームの連続ペアの
連続フレームの間、２入力排他的ＯＲゲート２２の第一
の入力に入力信号として供給される出力信号を生成す
る。連続データフレームのペアの間に、ディジタルフレ
ーム格納のペア２０の一つが読み出され、そして行毎に
再び読まれ、ディジタルフレーム格納のペア２０のもう
一方が書き込まれる。この書き込みは、ディジタルフレ
ーム格納のペア２０がインターリーバとして操作される
場合、列毎に行われる。送信器１でのフレームカウンタ
は、選択された垂直帰線消去期間（ＶＢＩ）走査線の間
の複合ビデオ信号へのゴーストキャンセル参照信号の挿
入を制御する８フレーム周期を数えるために用いられ
る。このフレームカウンタは、その段の中に、フレーム
格納パッキング制御回路２１によって用いられるモジュ
ロ４データフレーム計数信号を供給するモジュロ４デー
タフレームカウンタ２３を含む。モジュロ４データフレ
ーム計数信号の上位ビットは、どれが書き込まれどれが
読み出されるかを選択するために、ディジタルフレーム
格納のペア２０にパッッキング制御回路２１によって供
給される。

【００２６】モジュロ４データフレーム計数信号の下位
ビットは、カウンタ２３からＸＯＲゲート２２の第２の
入力に供給されるモジュロ２データフレームカウントで
ある。ディジタルフレーム格納のペア２０の一つからの
一つのデータフレームの第１の読み出しの間にＸＯＲゲ
ート２２の第２の入力に印加される論理１は、ＸＯＲゲ
ート２２が、ＸＯＲゲート２２の第１の入力にフレーム
格納メモリから最初に読み出されたデータの１の補数で
あるＤＡＣ１８を供給するようにする。ディジタルフレ
ーム格納のペア２０の一つからの一つのデータフレーム
の第２の読み出しの間にＸＯＲゲート２２の第２の入力
に印加される論理０は、ＸＯＲゲート２２が、ＸＯＲゲ
ート２２の第１の入力にフレーム格納メモリから２番目
に読み出されたデータの１のコピーであるＤＡＣ１８を
供給するようにする。ＸＯＲゲート２２と図２のカウン
タ２３の最下位ビットステージは共に、図１２の回路１
７を形成し、この回路１７は、交互データフレームにフ
レームリピータ１６からの出力信号の１の補数をとる。

【００２７】カウンタ２３からモジュロ４データフレー
ム計数信号を受け取るに加えて、パッキング制御回路２
１は、データ行カウンタ２４からデータ行計数信号と、
シンボルカウンタ２５からシンボル／行計数信号とを受
け取る。パッキング制御回路２１は、データ行読み出し
アドレッシングとして、読み出されるべく選択されたデ
ィジタルフレーム格納のペア２０の一つにデータ行計数
を入力し、行内読み出しアッドレッシングとして、読み
出されるべく選択されるフレーム格納にシンボル／行計
数を入力する。データ行計数及びシンボル行計数は共
に、完全読み出しアッドレッシングＰＡＤを形成する。
図２は、読み出されるべく選択される一つに適応すべ
く、ディジタルフレーム格納のペア２０を供給するパッ
キング制御回路２１を示す。パッキング制御回路２１は
また、書き込まれるべく選択されるディジタルフレーム
格納のペア２０の一つに供給される書き込みアッドレッ
シングＷＡＤを生成する。

【００２８】図２は、シンボルクロッキング回路３０を
示し、この回路３０は、行あたりシンボルカウンタ２５
に加えて、電圧制御発振器（ＶＣＯ）３１と、ゼロ交差
検出器３２と、２５５カウント復号化器３３と、自動周
波数位相制御（ＡＦＰＣ）検出器３４を含む。行あたり
シンボルカウンタ２５は、８つの２進計数段よりなる。
より適切には平均軸交差検出器と呼ばれるであろうゼロ
交差検出器３２は、発振器３０の正弦波発振が所定の方
向でその平均軸に交差する点でパルスを生成する。ゼロ
交差検出器３２は、習慣的には、ＶＣＯ３１の正弦波発
振に応答して矩形波を生成するリミッタ増幅器と、それ
ら矩形波の遷移に応答してパルスを生成する微分器と、
タイミングをとるためにフレーム格納パッキング制御回
路２１に供給される一つの極性のパルスを分離するクリ
ッパよりなる。それらのパルスはまた、行あたりシンボ
ルカウンタ２５に供給され、各連続ラインに於て計数さ
れ、パッキング制御回路２１に供給されるシンボル／行
計数信号を生成する。２５５カウント復号化器３３は、
２５５に達するシンボル／行計数を復号化し、パルスを
発生する。最大計数は２の整数べき乗であるので、シン
ボル／行計数を算術的ゼロに単純に繰越しさせるのでは
なく、２５５カウント復号化器３３からの各パルスは、
ゼロ交差検出器３２によってカウンタ２５に供給される
次のパルスに於てカウンタ２５をリセットするために用
いられ、それによりシンボル／行計数を算術的ゼロに戻
す。２５５カウント復号化器３３は、パルスをＡＦＰＣ
復号化器３４に供給し、ＶＣＯ３１に供給されるＡＦＰ
Ｃ電圧を生成するために水平同期パルスＨと比較され
る。これはネガティブフィードバックループを完成し、
ＶＣＯ３１の発振周波数を調整して、水平走査線周波数
の２５６倍、或いは4027972Ｈｚにする。

【００２９】アナログ複合ビデオ信号のフレームと、ア
ナログフレームカウンタ２３及びデータ行カウンタ２４
による計数を同期させる一つの方法を、以下に考察す
る。本明細書で説明されるようなシステムのディジタル
信号受信器に於ては、アナログ複合ビデオ信号の各フレ
ームの初期フィールドの垂直同期パルスの後縁エッジに
続く９番目のラインの先頭と、データフレームカウント
を再生成するカウンタとを同期させることが望ましい。
そのような場合、ディジタル信号受信器に於てデータ行
計数を生成するカウンタは、アナログ複合ビデオ信号の
各フレームの９番目のラインの先頭に於て所定のカウン
ト値にリセットされる。図２に示される送信器１の部分
にあるモジュロ２データフレームカウンタ２３とデータ
行カウンタ２４による計数の同期は、望ましい受信器の
実現形態に一致する。

【００３０】２５５カウント復号化器３３出力信号は、
２入力ＡＮＤゲート３６に第１の入力信号として供給さ
れる。局同期生成器９は、後縁エッジ検出器３６に垂直
同期パルスＶを供給し、この後縁エッジ検出器３６は複
合ビデオ信号のライン９の終端に於てパルスを供給し、
複合ビデオ信号のライン２７１の中間点に於ては、出力
信号がＡＮＤゲート３５に第２の入力信号として供給さ
れる。ＡＮＤゲート３５の応答は、複合ビデオ信号のラ
イン９の終端でのデータフレームエンドパルスよりな
る。それらデータフレームエンドパルスの各々は、モジ
ュロ２データフレームカウンタ２３へのトリガパルスと
して入力されてデータフレームカウント信号を進ませ、
更に、データ行カウンタ２４に入力されて所定の初期値
にデータ行カウントをリセットする。実際に於ては、２
５５カウント復号化器３３は取り除かれても良く、シン
ボルカウンタ２５の最終２進計数段からのキャリーパル
スは、復号化器３３の出力信号の代りにＡＦＰＣ検出器
３４と、ＡＮＤゲート３５とに供給されてもよい。

【００３１】図３は、ディジタルフレーム格納のペア２
０が、エラー補正符号化器１４から供給された変更され
たリードソロモン符号化のためのインターリーバとして
動作されるべき場合に、ディジタルフレーム格納のペア
２０に対する特定の結合を示す図である。データフレー
ムカウンタ２３は、モジュロ２データフレームカウント
を生成する最下位ビット計数段２３１を含み、計数段２
３１と共にモジュロ４データフレームカウントを生成す
る次最下位ビット計数段２３２を含む。次最下位ビット
計数段２３２は、ディジタルフレーム格納のペア２０よ
りなる２データフレーム格納ランダムアクセスメモリ
（ＲＡＭ）８１及び８２の交互書き込み読み出しを制御
する。ＲＡＭ８１及び８２は、交互フレームペアインタ
ーバル間にＰＳＫレートの半分のレートで、エラー補正
符号化器１４から書き込まれ、ここでアドレス走査は列
と列あたりのシンボルによる。ＲＡＭ８１及び８２の各
々は、それが書き込まれたフレームペアインターバルに
続く各フレームペアインターバルに於て、ＰＳＫレート
でＸＯＲゲート２２に読み出され、ここでアドレス走査
は行と行あたりのシンボルである。ここで言及される行
あたりのシンボルは、ＰＳＫシンボル或いはビットであ
って、符号化の観点から考慮される変更されたリードソ
ロモン符号と関連する２^Nビットシンボルではない。

【００３２】アドレスマルチプレクサ８３は、データ行
カウンタ２４からデータ行計数を、更にシンボル（行あ
たりシンボル）カウンタ２５から読み出しアドレッシン
グとしてシンボル／行計数を受ける。アドレスマルチプ
レクサ８３は、データ列カウンタ８４からデータ列計数
を、更に列当たりシンボルカウンタ８５から書き込みア
ドレッシングとしてシンボル／列計数を受ける。ゼロ交
差検出器３２は、ＰＳＫレートのトリガパルスをトリガ
フリップフロップ８６に供給し、このフリップフロップ
８６は、その出力信号の交互遷移を半分のＰＳＫレート
で列あたりシンボルカウンタ８５に計数入力（ＣＩ）と
して供給する周波数分割器として動作する。復号化器８
７は、最大計数（列あたりシンボルのカウントがゼロで
開始すると仮定して５２５）に到達するシンボル／列計
数を復号化して、１をデータ列カウンタ８４に入力信号
（ＣＩ）として提供する。復号化器８７出力信号は、２
入力ＯＲゲート８８への第１の入力信号として供給さ
れ、このＯＲゲート８８は、復号化器８７からの１に応
答して、シンボル／列計数をその初期値にリセットする
ために列あたりシンボルカウンタ８５にリセット（Ｒ）
信号として１を供給する。

【００３３】ＯＲゲート８８への第２の入力信号とデー
タ列カウンタ８４へのリセット（Ｒ）信号は、３入力Ａ
ＮＤゲート８９からの出力応答によって供給され、この
応答は１である場合にシンボル／列計数とデータ列計数
の両方を各々の初期値にリセットする。復号化器２７
は、論理１をＡＮＤゲート８９の第１の入力に供給する
が、これはデータ行計数がデータフレームの最終行が着
いたことを示す場合のみであって、そうでなければ、復
号化器２７はＡＮＤゲート８９にその出力信号として論
理１を供給する。データ行最終シンボル検出器からの出
力信号と、データフレームカウンタ２３からのモジュロ
２データフレームカウントは、その３入力信号の他の２
つとしてＡＮＤゲート８８に入力される。ＡＮＤゲート
８８出力応答は、最終データ行の最終シンボルが奇数番
号フレームに於て到達した場合のみ１であり、これはＲ
ＡＭ８１及び８２の選択された一つがフレームメモリ２
１にデータ行毎に読み出されるべきときに偶数フレーム
が到着する直前である。

【００３４】計数段２３２から供給されるモジュロ４デ
ータフレーム計数の１である上位ビットは、ＲＡＭ８２
への書き込みアドレッシングとＲＡＭ８１への読み出し
アドレッシングを選択するようにアドレスマルチプレク
サ８３を条件付けする。計数段２３２から供給されるモ
ジュロ４データフレーム計数の１である上位ビットは、
ＸＯＲゲート２２の第１の入力にＲＡＭ８１がデータ行
毎に読み出されることを可能にし、その計数の１の補数
であるゼロは、エラー補正符号化器１４からＲＡＭ８２
にデータ列毎に書き込まれることを可能にする。

【００３５】計数段２３２から供給されるモジュロ４デ
ータフレーム計数の０である上位ビットは、ＲＡＭ８２
への読み出しアドレッシングとＲＡＭ８１への書き込み
アドレッシングを選択するようにアドレスマルチプレク
サ８３を条件付けする。計数段２３２から供給されるモ
ジュロ４データフレームカウントの０である上位ビット
は、ＸＯＲゲート２２の第１の入力にＲＡＭ８２がデー
タ行毎に読み出されることを可能にし、その計数の１の
補数である１は、エラー補正符号化器１４からＲＡＭ８
１にデータ列毎に書き込まれることを可能にする。

【００３６】図４は、ディジタル信号が埋め込まれたテ
レビジョン信号をアンテナ４２などの手段で受信し、そ
の埋め込まれた信号を抽出するディジタル信号受信器４
０を示す。チューナ４３は、第１の検出器で検出される
テレビジョンチャンネルを選択し、その第１の検出器
は、選択されたテレビジョン信号を中間周波数のセット
と周波数の画像セットに変換する同調可能ダウンコンバ
ータであり、通常はスーパーヘテロダイン型である。ビ
デオ中間周波数（ＩＦ）フィルタ４４は中間周波数（Ｉ
Ｆ）増幅器４５への入力信号としての適用のためにビデ
オ中間周波数を選択し、周波数の画像セットを拒絶す
る。現行の習わしに従って、表面弾性波（ＳＡＷ）フィ
ルタは、ビデオＩＦフィルタ４４に用いられて、モノリ
シックな集積回路（ＩＣ）内でビデオＩＦ増幅器を段間
同調のない複数段増幅器として構成するために用いられ
る。ビデオＩＦ増幅器４５は、増幅されたビデオＩＦ信
号を、同相同期ビデオ検出器４６及び直交位相同期ビデ
オ検出器４７に供給する。45.75ＭＨｚの通常のＩＦビ
デオ搬送波周波数で発振する発振器４８は、その発振を
位相シフトなく同相同期ビデオ検出器４６に供給し、更
にシフトネットワーク４９によって提供される９０°遅
れ位相シフトと共に直交位相同期ビデオ検出器４７に供
給する。発振器４８は、直交位相同期ビデオ検出器４７
の出力信号に応答する自動周波数位相制御（ＡＦＰＣ）
を有する。同期ビデオ検出器４６及び４７は、習慣的
に、ビデオＩＦ増幅器４５と発振器４８の部分と共にＩ
Ｃ内に含まれる。ビデオ検出器４６及び４７の各々は、
搬送波強調タイプであるか真の同期タイプであるかのい
ずれかである。同相同期ビデオ検出器４６によって再生
された同相変更複合ビデオ信号は、水平同期分離器５０
と垂直同期分離器５１に供給され、それらは同相変更複
合ビデオ信号から各々水平同期パルス及び垂直同期パル
スを再生する。

【００３７】ビデオＩＦフィルタ４４は好ましくは3.5
ＭＨｚの幅で45.25ＭＨｚに中心を有するように作られ
るべきではあるが、ここまで論じられたディジタル信号
受信器４０の側面は、一般的に、ＴＶ受信器設計の当業
者には良く知られたものである。このビデオＩＦフィル
タ４４は、直交位相同期ビデオ検出器４７の後ろの音声
トラップフィルタリングを必要としなく、チャンネル内
及び隣接チャンネルの両方の音拒絶を提供する。このビ
デオＩＦフィルタ４４は、また同相ビデオ検出器４６に
よって検出されたビデオ信号の色成分と、直交位相同期
ビデオ検出器４７によって検出された残余複合ビデオ信
号の色成分とを抑圧する。直交位相同期ビデオ検出器４
７のバンド幅は、ＢＰＳＫ応答の後縁での上側周波数を
交替させることのないようにシンボルレートより幾分広
い必要がある。直交位相同期ビデオ検出器４７は、ＮＴ
ＳＣ複合ビデオ信号の750ＭＨｚより高い周波数の部分
のみによって伴われるキーイング信号を検出する。

【００３８】実現形態に於ては、ディジタル信号受信器
４０は、ゴースト抑圧回路を含み、これは図４に独立し
て明示的には示されないが、1993年8月20日に出願され
た米国特許出願第08/108,311号に詳細に、また「ビデオ
搬送波と直交位相関係にある搬送波を変調する信号に於
けるゴーストを抑圧する装置」なる名称の米国特許出願
に説明されるタイプのものであってよい。後者の出願
は、ここに参考として挙げ、C.B.PatelとJ.Yangによっ
てここに同時に出願された。同相及び直交位相同期ビデ
オ検出器４６及び４７の各々は、それ自身の同期検出器
の後ろに、他のビデオ検出器に含まれるそれ自身の同期
検出器の後ろで使用されるものに類似のゴーストキャン
セルフィルタ及び等価フィルタを有する。２つのゴース
トキャンセルフィルタの調整可能なパラメータは、コン
ピュータでなされる計算に応じて並列に調整され、２つ
の等化フィルタの調整可能なパラメータはまた、コンピ
ュータでなされる更なる計算に応じて並列に調整され
る。送信されたとき4.1ＭＨｚ迄の周波数に広げられ、
しかし制限されたＩＦバンド幅のためにディジタル信号
受信器に於て2.5ＭＨｚくらいまでのみ広げられるゴー
ストキャンセル参照信号は、同相同期ビデオ検出器４６
によって検出されるビデオ信号の選択された垂直帰線消
去期間（ＶＢＩ）走査線から抽出される。ＧＣＲ信号は
離散化され、ゴーストキャンセルフィルタと等化フィル
タの調整可能パラメータを計算するコンピュータに入力
信号として供給される。代りに或いは付加的に、直交位
相同期ビデオ検出器４７応答における直流成分或いは低
周波数成分は、検知されゴーストキャンセルフィルタの
調整可能パラメータを計算するもととして使用される。

【００３９】図４のディジタル信号受信器４０に於て、
シンボルあたりサンプルカウント信号が、電圧制御発振
器１０５から受信される正弦波発振に応答してゼロ交差
検出器１０４によって生成されるパルスを数えるシンボ
ルあたりサンプルカウンタ１０３によって生成される。
シンボルあたりサンプルカウンタ１０３は、４つの段を
有し、発振器１０５の発振が１６回目に平均軸交差する
度にオーバーフローキャリーを供給する。シンボルカウ
ント信号は、シンボルあたりサンプルカウンタ１０３か
らのオーバーフローキャリーを数えるシンボルカウンタ
５２によって生成される。復号化器５５は２５５に達す
るシンボルカウントを復号化して、ゼロ交差検出器１０
４によってカウンタ１０３に供給される次のパルスでカ
ウンタ１０３及び５２をリセットするパルスを生成し、
シンボルあたりのサンプルカウント及びシンボルカウン
トを算術的ゼロに戻す。復号化器５５によって生成され
たパルスは、水平同期分離器５０によって分離される水
平同期パルスＨと比較されるためにＡＦＰＣ検出器５６
に供給されて、制御遅延線５７によってシンボルインタ
ーバルの分数分調整的に遅延される。比較の結果は、Ａ
ＦＰＣ検出器５６内部でローパスフィルタリングされ、
ＶＣＯ１０５に適用される自動周波数位相制御（ＡＦＰ
Ｃ）電圧信号を生成する。それらの配置は、ライン固定
されたＶＣＯ１０５から供給される発振の周波数を制御
して、水平走査線周波数ｆＨの16x256=256倍、或いは64
447545Ｈｚにする。制御発振器に参照して用いられる用
語「ラインロックされた」は、発振の周波数が15,764,2
64Ｈｚ走査線周波数に一定の比率に維持され、これは習
慣的に発振の周波数を比較するＡＦＰＣ回路によって、
水平同期パルスに適した係数で分割されるように実行さ
れる。

【００４０】キーイング信号と、直交位相同期ビデオ検
出器４７によって検出される750ＫＨｚ以上の周波数の
ＮＴＳＣ複合ビデオ信号の付随部分とは、整合フィルタ
５８に供給され、それは複合ビデオ信号の750ｋＨｚよ
り高い付随周波数成分の選択された部分に対してのみキ
ーイング信号に応答する。整合フィルタ５８は、インタ
ーシンボル干渉を削減するに充分なほどＰＳＫバンド幅
を広げるために送信器のフィルタ１９の遷移整形部分の
ロールオフに一致するピーク応答を提供する。整合フィ
ルタ５８は、直交位相同期ビデオ検出器４７の検出効率
のロールオフを補償するために更なるピーク応答を提供
するが、このロールオフは、0.75から1.25ＭＨｚの間に
広がる周波数範囲にわたってその特性として増大的に単
側波帯化し、1.25ＭＨｚから上に広がる周波数範囲にわ
たっては特性として実質的に単側波帯となるＶＳＢ−Ｂ
ＰＳＫに起因する。しかしながら、異なったＴＶ送信器
の残留側波帯フィルタは互いからの変動を示すので、直
交位相同期ビデオ検出器４７の検出効率のロールオフを
補償するピーク応答は、遷移の整形に加えて適切なピー
ク応答を提供する遷移整形フィルタを変形することで、
各ＴＶ送信器１に於てなされる方が恐らくより良い。送
信器１に於けるこの付加的なピーク生成或いは２進キー
イング信号の強調は、しかしながら、輝度信号と共に送
信される0.75ＭＨｚより上のＢＰＳＫ高周波数成分を増
大させるたろう。

【００４１】整合フィルタ５８からの応答は入力信号と
して、アナログ−ディジタル変換器（ＡＤＣ）１０６に
入力される。直交位相同期ビデオ検出器４７は、750ｋ
Ｈｚより低い複合ビデオ信号周波数は実質的に回復せ
ず、ＢＰＳＫ符号化は、ゼロ周波数成分を有さないよう
なものである。750ｋＨｚ以上の周波数に多くのエネル
ギーを有さないＴＶ画像の送信の間、直交位相同期ビデ
オ検出器４７応答のＢＰＸＫ部分は、ある極性からもう
一方の極性に交替する。従って、ＡＤＣ１６は、正或い
は負の極性のアナログ信号を離散化することのできるタ
イプのものである。より詳しくは、ＡＤＣ１０６は、好
ましくは、T.C.Leslie及びB.Singhによって論文「改善
されたシグマ−デルタ変調器アーキテクチャー」に説明
されるように、単一ビットフィードバックの複数ビット
シグマ−デルタ変換器である。高価ではない８ビット解
像度のフラッシュ変換器は、２次シグマ−デルタフィー
ドバックループでエラー信号をサンプルし、単一ビット
フィードバックが、ディジタル−アナログ変換エラーを
最小化するために用いられる。発振器１０５から発振の
ゼロ交差を検出する度にゼロ交差検出器１０４からライ
ン１０７にわたってパルスが受けとられる度にサンプル
する、16:1オーバーサンプリング率に対しては、エラー
信号は、水平走査線レートｆＨの２５６倍のシンボルレ
ートの１６倍でサンプルされる。フラッシュ変換器のデ
ィジタル出力は、変換器１０６内のＦＩＲローパスフィ
ルタに供給され、このフィルタのディジタル応答は、シ
ンボルあたりサンプルカウンタ１０３のキャリーオーバ
ーフローからのライン１０８にわたってパルスが受けと
られる度にサンプリングするサブサンプラーによって、
16:1にサブサンプルされる。最適位相でのこのシンボル
レートでのサブサンプリングは、同期シンボル検出の一
形態であり、これは、シンボルレートで変化を示すが、
シンボルレートでのサンプリングと直交位相関係にある
複合ビデオ信号の成分に対する応答を抑圧する。

【００４２】ライン１０８でゼロ交差検出器１０４によ
って供給されるパルスに応答する水平走査線レートｆ_H
の256倍のシンボルレートの８倍でのサンプリングは、
整合フィルタ５８応答の極性を示す符号ビットを供給す
る整合フィルタ５８応答に応答する。その符号ビット及
びビットラッチ１１０において１サンプル遅延されるそ
の符号ビットは、排他的ＯＲゲート１１１への各々の入
力として供給される。ＸＯＲゲート１１１は整合フィル
タ５８応答を検出し、この検出の結果を、パルス位相弁
別器６７に供給する。パルス位相弁別器６７は、ゼロ交
差検出器１０４によって検出される制御発振器１０５の
発振のゼロ交差に対する適当な位相からの、ＸＯＲゲー
ト１１０によって検出される整合フィルタ５８応答のゼ
ロ交差の逸脱を、選択的に検出する。パルス位相弁別器
６７は、サンプルされ保持されるそれらの選択的に検出
された逸脱をローパスフィルタリングし、従って、ＡＦ
ＰＣ検出器５６に適用される水平同期パルスＨに対して
制御遅延線５７が供給する遅延を調節する制御信号を生
成する。パルス位相弁別器６７によるこの選択的検出
は、複合ビデオ信号への直交位相同期ビデオ検出器４７
の応答がゼロ値になることが予想される垂直帰線消去期
間の部分の間になされることができる。２次シグマ−デ
ルタエラー信号の離散化の間のＡＤＣ１０７のフラッシ
ュコンバータによるオーバーサンプリングの位相は、従
って最小のインターシンボル干渉のために調整される。

【００４３】ラインロックされた発振器の位相を調整す
る配置は、発明者の同僚であるJung-Wan Koによって開
発されたタイプのものである。制御発振器１０５の発振
の周波数と位相を制御遅延線５７から供給される調節的
に遅延された水平同期パルスＨに関して制御するＡＦＰ
Ｃループは、「グリッチ」或いは位相調整間の著しく短
縮された周期を示すＡＤＣクロッキングを避けるフィル
タリング機能を提供する。そのようなグリッチは、微調
整がＡＤＣクロッキングそれ自身に於て試みられる場
合、時として発生する。

【００４４】垂直同期分離器５１は、分離された垂直同
期パルスＶへの「損失性」積分応答を、閾値検出器６８
に供給し、その閾値電圧は、垂直同期パルスが5.5走査
線よりも多く6.5走査線よりも少なく積分されたときに
のみ、越えられるように設定される。入力信号がその閾
値電圧を越えるときのみ１でありそれ以外は０である閾
値検出器６８出力信号は、２入力ＡＮＤゲート６９に第
１の入力信号として供給される。各データ行に於て（水
平走査線の終端で）シンボルカウントの最終値に対して
１を生成しそれ以外は０を生成する復号化器５５は、そ
の出力信号をＡＮＤゲート６９に第２の入力信号として
供給する。ＡＮＤゲート６９は、複合ビデオ信号フレー
ムの初期フィールドの開始点で発生する垂直パルスの後
縁エッジに応答し、それらのエッジの各々に応答して各
々のデータフレームエンドパルスを提供するが、フレー
ムの各々の初期及び最終フィールド間で発生する垂直パ
ルスの後縁エッジには応答しない。ＡＮＤゲート６９応
答のデータフレームエンドパルスは、カウント入力（Ｃ
Ｉ）信号としてモジュロ６４データフレームカウンタ７
０に供給され、従って、送信器でデータフレームカウン
ト信号から１走査線ずらされる再生成されたデータフレ
ームカウント信号を進ませる。データフレームカウンタ
７０をリセットするフレーム同期器７１を、図１１を参
照して、この明細中で更に詳細に説明する。

【００４５】ＡＮＤゲート６９応答のデータフレームエ
ンドパルスはまた、データ行カウンタ７２にリセット信
号（Ｒ）として入力され、その出力信号として再生成さ
れたその時点で５２４であるべきデータ行カウントを算
術的ゼロにリセットする。データ行カウンタ７２は、水
平同期分離器５０から供給される水平同期パルスＨを数
えるために結合される。データ行カウントは、（図４に
明示的には示されない）コンピュータのデータを収集す
る（図４に明示的には示されない）回路に於てＧＣＲ信
号を含むＶＢＩ走査線の選択を制御するために用いら
れ、このコンピュータは、ビデオ検出器４６及び４７内
に含まれる等化及びゴーストキャンセルフィルタの調整
可能フィルタリングパラメータを計算する。

【００４６】データ分離フィルタ７３は、入力信号とし
て、シグマ−デルタのアナログ−ディジタル変換器１０
６のサブサンプルされたディジタル応答を受け取る。デ
ータ分離フィルタ７３の詳細な実施例を、図６及び７を
参照してこの明細中で更に説明する。データ分離フィル
タ７３が図６及び７に示されるタイプの一つである場
合、それは、データフレーム一つおき毎に有効な分離さ
れたデータサンプルを後続するシンボル決定回路７５に
供給する。それらの有効な分離されたデータサンプル
は、２進の形ではなく、５レベルの形である。シンボル
決定回路７５からのシンボルストリームは、入力とし
て、ポストライン櫛形パーシャルレスポンスフィルタ７
６に供給される。パーシャルレスポンスフィルタ７６
は、ディジタル領域で動作し、データ分離フィルタ７３
での櫛形フィルタリングによってアナログ領域でディジ
タル情報になされたことをなくす。

【００４７】パーシャルレスポンスフィルタ７６からの
シンボルストリームは、入力信号として、レートバッフ
ァ７７に供給され、レートバッファ７７は、データフレ
ームカウントの最下位ビットによって条件付けされて、
その内部の２つのフレーム格納の異なった一つを交互デ
ータフレームに書き込み、書き込みに選択されない２つ
のデータフレーム格納の一つを読み込む。ディジタルサ
ンプルは、レートバッファ７７からエラー補正符号化器
７８に供給される。水平走査線に沿ったデータ行にでは
なく、水平走査線に垂直なデータ列に対して動作する変
更されたリードソロモン符号を用いる送信器１に使用さ
れるべく設計されたディジタル信号受信器４０の好まし
い実施例に於て、レートバッファ７７は、エラー補正復
号化器７８に対するデインターリーバとして操作され
る。復号化器７８は、その直列ビットディジタル入力デ
ータを並列ビット形に変換し、その内部のエラーを補正
して、ディジタル信号受信器４０の出力データである補
正されたディジタルデータを提供する。

【００４８】図５は、図４に示されるレートバッファ７
７が、パーシャルレスポンスフィルタ７６から供給され
る変更されたリードソロモン符号化のためのデインター
リーバとして用いられるときに、レートバッファ７７が
とることのできる形を示す。データフレームペアカウン
タ９０は、そのカウント入力信号（ＣＩ）として、デー
タフレームカウンタ７０から供給されるキャリーアウト
（ＣＯ）信号を受け取る。データフレームペアカウンタ
９０は、エラー補正符号化のためにデインターリーバと
して操作される２つのデータフレーム格納ランダムアク
セスメモリ９１及び９２の交互の書き込みと読み込みを
制御する。ＲＡＭ９１及び９２は、交互の偶数番目のフ
レームの間のみ書き込まれ、ＲＡＭ９１及び９２への書
き込みデータは、パーシャルレスポンスフィルタ７６か
らＰＳＫレートで供給され、アドレス走査は行と行あた
りのシンボルによってである。ここで言及される行あた
りの「シンボル」は、ＰＳＫシンボル或いはビットであ
り、符号化の観点から考慮される変更されたリードソロ
モン符号に関連する２^Nビットシンボルではない。ＲＡ
Ｍ９１及び９２の各々は、交互フレームペアインターバ
ルの間、半分のＰＳＫレートでフレーム格納メモリ２１
に読み出され、アドレス走査は列と列あたりのシンボル
である。

【００４９】アドレスマルチプレクサ９３は、データ行
カウンタ７２からデータ行カウントを、更にシンボル
（行あたりシンボル）カウンタ５２から書き込みアドレ
ッシングとしてシンボル／行計数を受け取る。アドレス
マルチプレクサ９３は、データ列カウンタ９４からデー
タ列計数を、更に列あたりシンボルカウンタ９５から読
み出しアドレッシングとしてシンボル／列計数を受け取
る。ゼロ交差検出器５３は、ＰＳＫレートのトリガパル
スをトリガフリップフロップ９６に供給し、このフリッ
プフロップ９６は、その出力信号の交互遷移を半分のＰ
ＳＫレートで列あたりシンボルカウンタ９５にカウント
入力（ＣＩ）として供給する周波数分割器として動作す
る。復号化器９７は、最大カウント（列あたりシンボル
のカウントがゼロで開始すると仮定して５２５）に到達
するシンボル／列カウントを復号化して、１をデータ列
カウンタ９４に入力信号（ＣＩ）として提供する。復号
化器９７出力信号は、２入力ＯＲゲート９８への第１の
入力信号として供給され、このＯＲゲート９８は、復号
化器９７からの１に応答して、シンボル／列計数をその
初期値にリセットするために列あたりシンボルカウンタ
９５にリセット（Ｒ）信号として１を供給する。

【００５０】ＯＲゲート９８への第２の入力信号とデー
タ列カウンタ９４へのリセット（Ｒ）信号は、３入力Ａ
ＮＤゲート９９からの出力応答によって供給され、この
応答は１である場合にシンボル／列カウントとデータ列
カウントの両方を各々の初期値にリセットする。復号化
器６１は、論理１をＡＮＤゲート９９の第１の入力に供
給するが、これはデータ行カウントがデータフレームの
最終行が着いたことを示す場合のみであって、そうでな
ければ、復号化器６１はＡＮＤゲート９９にその出力信
号として論理１を供給する。データ行最終シンボル検出
器５５からの出力信号と、データフレームカウンタ７０
からのモジュロ２データフレーム計数は、その３入力信
号の他の２つのしてＡＮＤゲート９８に入力される。Ａ
ＮＤゲート９８出力応答は、最終データ行の最終シンボ
ルが奇数番号フレームに於て到達した場合のみ１であ
り、これはＲＡＭ９１及び９２の選択された一つがシン
ボル決定回路７５あるいは７６からデータ行毎に書き込
まれるべきときに偶数フレームが到着する直前である。

【００５１】データフレームペアカウンタ９０からの１
であるモジュロ２データフレームペアカウントは、ＲＡ
Ｍ９１への読み出しアドレッシングとＲＡＭ９２への書
き込みアドレッシングを選択するようにアドレスマルチ
プレクサ９３を条件付けする。データフレームペアカウ
ンタ９０からの１であるデータフレームペアカウント
は、ＲＡＭ９１がエラー補正復号化器７８にデータ列毎
に読み出されることを可能にする。２入力ＡＮＤゲート
１０１は、共にゼロであるカウンタ７０及び９０からの
データフレームカウント及びデータフレームペアカウン
トの１の補数に応答して、ＲＡＭ９２に書き込み可能
（ＷＥ）信号として１を選択的に供給する。このＷＥ信
号は、ＲＡＭ９２がシンボル決定回路７５或いは７６か
らデータ行毎に書き込まれることを可能にする。

【００５２】データフレームペアカウンタ９０からの０
であるモジュロ２データフレームペアカウントは、ＲＡ
Ｍ９１への書き込みアドレッシングとＲＡＭ９２への読
み出しアドレッシングを選択するようにアドレスマルチ
プレクサ９３を条件付けする。データフレームペアカウ
ンタ９０からの０であるデータフレームペアカウント
は、ＲＡＭ９２がエラー補正復号化器７８にデータ列毎
に読み出されることを可能にする。２入力ＡＮＤゲート
１０２は、１であるカウンタ９０からのデータフレーム
ペアカウント及び０であるデータフレームカウントの１
の補数に応答して、ＲＡＭ９２に書き込み可能（ＷＥ）
信号として１を選択的に供給する。このＷＥ信号は、Ｒ
ＡＭ９１がシンボル決定回路７５或いは７６からデータ
行毎に書き込まれることを可能にする。

【００５３】ペアのフレームのフレーム櫛形フィルタリ
ングから発生する有効でないデータの交互フレームが捨
てられるときに残されたギャップを満たすように、ディ
ジタル信号受信器４０でなされるレートバッファリング
は、データ分離フィルタリングの後、しかしシンボル決
定回路の前で行われることが可能である。しかしなが
ら、レートバッファリングは好ましくはシンボル決定の
後でなされ、これによりフレーム格納メモリは、数多く
のビット深さでなく１ビット深さのみを必要とする。エ
ラー補正復号化の前にデインターリービングと共にレー
トバッファリングを行うことが好ましく、これはレート
バッファリングのための分離フレーム格納メモリに対す
る必要性を回避する。レートバッファリングがデインタ
ーリービングから分離してなされる場合、レートバッフ
ァリングはただ一つのフレーム格納メモリと共に行われ
ることが可能であるが、これは、そのメモリがシフトレ
ジスタによって供給される読み出しのみのポートを有す
る２重ポートＲＡＭであり、その直列ステージが、読み
込み／書き込みポートを介してアクセスされるＲＡＭ部
分から一度に１行並列に呼び出されることができる場合
である。

【００５４】図６は、データ分離フィルタ７３、決定回
路７５、及びパーシャルレスポンスフィルタ７６よりな
るディジタル信号受信器４０の部分によってとられるこ
とができる一つの形を示す。フィルタ７３の入力端子７
３０は、ディジタル減算器７３１の被減数入力とディジ
タルフレーム格納７３２の入力へ適用されるＡＤＣ１０
６からのディジタルサンプルを受け取る。ディジタルフ
レーム格納７３２から読まれるディジタルサンプルは、
ディジタル減算器７３１の減数入力として入力される。
フレーム格納７３２は、読み出し及び上書きモードで操
作されるＲＡＭであることができ、このＲＡＭは、カウ
ンタ７２から供給され行アドレスとして用いられるデー
タ行カウントと、カウンタ５２から供給され列アドレス
として用いられるデータ行あたりシンボルカウントによ
ってアドレスされる。ディジタルフレーム格納７３２に
於てアドレス可能な各格納位置に格納されるサンプル
は、典型的には少なくとも１２ビットを有する。

【００５５】減算器７３１及びフレーム格納７３２は共
に、ハイパスフレーム櫛形フィルタを形成し、データ分
離フィルタ７３の入力端子７３０で受け取られるディジ
タルサンプルに、減算器７３１の出力に於てハイパスフ
レーム櫛形フィルタ応答を供給する。静止画像を示す輝
度成分が抑圧される減算器７３１の出力からのハイパス
フレーム櫛形フィルタ応答は、データ分離フィルタ７３
の出力端子７３９で供給されるその応答における動画像
を示す輝度成分を抑圧する要素７３３−７３８よりなる
ハイパスライン櫛形フィルタに供給される。輝度成分
は、５レベルの形のハイパス櫛形フィルタリングされた
ディジタル信号サンプルより主に構成され、出力端子７
３９で供給される応答に於て抑圧される。

【００５６】データ行カウントに応答する複合器６１
は、データフレームの最終行が到達されたことをデータ
行カウントが示すときに、出力信号として論理１を生成
し、他の場合には全て出力信号として論理０を生成す
る。複合器６１の出力信号は、マルチプレクサ７３３及
び７３４への制御信号として供給され、マルチプレクサ
の各々は、結線された算術的ゼロを受け取る各々の第１
の入力を有し、各々の第２の入力を有する。マルチプレ
クサ７３３及び７３４は、各々1-Hディジタル遅延線７
３５及び７３６の各々の入力に結合された各々の出力を
有する。1-H遅延線の出力信号は、複合ビデオ信号の水
平走査線の期間（63.5ミリ秒）に等しい遅延の後、そこ
に入力された入力信号を再生成する。1-H遅延線７３５
及び７３６は、シンボルカウンタ５２からの行あたりシ
ンボルカウント（ＳＡＤ）によってアドレスされ、読み
出し及び上書きモードで操作される各々のＲＡＭから構
成されることが可能である。各データフレームの最終行
の間、復号化器６１から出力信号として供給される論理
１は、算術０サンプルの対応する行を1-H遅延線７３５
及び７３６の各々に書き込むように、マルチプレクサ７
３３及び７３４を条件付けする。結果として、算術的０
のサンプルの行は、各データフレームの第１の行の間
に、1-H遅延線７３５及び７３６から読まれ、これがな
されることで、パーシャルレスポンスフィルタ７６のポ
ストライン櫛形パーシャルレスポンスフィルタ部分が適
切にリセットされる。このリセッティングは、図８に参
照して、本明細書中でより詳細に説明される。

【００５７】要素７３３−７３８よりなるハイパスライ
ン櫛形フィルタの通常の動作の間、論理０が復号化器６
１から出力信号として供給される。検出器６１からの制
御信号として供給される論理０に応答して、マルチプレ
クサ７３３は、減算器７３１の出力からマルチプレクサ
７３３の第２の入力に入力されるハイパスフレーム櫛形
フィルタ応答を、1-Hディジタル遅延線７３５の入力に
供給される出力信号に於て複製する。検出器６１からの
制御信号として供給される論理０に応答して、マルチプ
レクサ７３４は、減算器７３７からの差出力信号を、1-
Hディジタル遅延線７３６の入力に供給される出力信号
に於て複製する。減算器７３７は、ハイパスフレーム櫛
形フィルタ応答と、１水平走査線の長さだけ遅延された
その応答とを結合し、ディジタル減算器７３８は、減算
器７３７からの差出力信号と、１水平走査線の長さだけ
遅延されたその差出力信号とを結合し、それによって出
力端子７３９に於て、減算器７３１の出力からのハイパ
スフレーム櫛形フィルタ応答に対してハイパスライン櫛
形フィルタ応答を生成する。

【００５８】データ分離フィルタ７３の各々に於ける櫛
形フィルタリングは、ＢＰＳＫ信号を２進の形にするの
ではなく、５レベルディジタル情報に変換する。そのよ
うな場合のシンボル決定回路７５は、-2、-1、0、+1、+
2に各々中心を有する５つの比較器範囲を有する。シン
ボル決定回路７５は、データ分離フィルタ７３からの出
力信号に対して、修正されたディジタル応答を生成する
絶対値回路７５１を含む。絶対値回路７５１の修正され
たディジタル応答は、キーイング信号の２進符号化を示
すのではなく、直流電圧ペデスタルに重ねられた３値
（３レベル）キーイング信号を示し、この修正されたデ
ィジタル応答は２重閾値検出器７５２に供給される。２
重閾値閾値検出器７５２は、絶対値回路７５１からのシ
ンボルストリームを受け取り、そのシンボルが０である
可能性が最も高いか、１である可能性が最も高いか、２
である可能性が最も高いかに関して決定を行い、ここで
２は０に等しくされる。２重閾値検出器７５２は、典型
的には２つのディジタル比較器（各々が単一閾値検出器
として動作するように配備され、それらの単一閾値検出
器の第２のものは、それらの第１のものが操作されるデ
ィジタル閾値の２倍のディジタル閾値で操作される）
と、閾値検出結果に依存してシンボルの識別を決定する
ある単純な論理回路を含む。ディジタル閾値のいずれも
が越えられない場合、或いは、両方のディジタル閾値が
越えられた場合、論理回路は、そのシンボルが０である
可能性が最も高いことを示す。低い方のディジタル閾値
のみが越えられた場合、論理回路は、そのシンボルが１
である可能性が最も高いことを示す。２重閾値閾値決定
回路７５２は好ましくは、閾値検出のために閾値を決定
する比較器に供給されるディジタル値がシンボルの強度
に応じて自動的に調整されるようなタイプのものであ
る。そのような場合、２重閾値閾値検出器は、絶対値回
路７５１によって供給されるシンボルストリームの平均
レベル、或いはその平均ピークレベル、或いは両者を検
出する付属回路を有する。ディジタル比較器に供給され
たディジタル値を検出された各レベルをもとに吟味し
て、閾値検出のための各々の閾値を確立する回路が存在
する。シンボル決定閾値を決定する検出処理は、好まし
くは、直交位相同期ビデオ検出器４７によって検出され
る信号に対して複合ビデオ信号が殆どエネルギーを寄与
しない、垂直帰線消去期間の間に選択的に実現される。

【００５９】２重閾値閾値検出器７５２からのビットシ
リアル信号は、パーシャルレスポンスフィルタ７６の入
力端子７６０を介して２入力排他的ＯＲ（ＸＯＲ）ゲー
ト７６１の第１の入力に入力される。２入力マルチプレ
クサ７６２は、結線０が入力される第１の入力と、ＸＯ
Ｒゲート７６１の応答が供給される第２の入力と、1-H
ディジタル遅延線７６３の入力に結合される出力とを有
する。ディジタル遅延線７６３は、そのＸＯＲゲート７
６１の第２の入力への出力結合に於て、１水平走査線の
期間だけ遅延されたマルチプレクサ７６２からの出力信
号に対する応答を供給する。要素７６１、７６２、及び
７６３は、ポストライン櫛形パーシャルレスポンスフィ
ルタを提供し、これは図８に要素７６４、７６５、及び
７６６を含む最終セクションを有するものとして示され
る。２入力排他的ＯＲゲート７６４は、プリライン櫛形
パーシャルレスポンスフィルタリングの第一のセクショ
ンの応答を適用するために、ＸＯＲゲート７６１の出力
が結合される第１の入力を有する。２入力マルチプレク
サ７６５は、結線０が供給される第１の入力と、ＸＯＲ
ゲート７６４の応答が供給される第２の入力と、1-Hデ
ィジタル遅延線７６６の入力に結合される出力とを有す
る。1-Hディジタル遅延線７６６は、そのＸＯＲゲート
７６１の第２の入力への出力結合に於て、１水平走査線
の期間だけ遅延されたマルチプレクサ７６５からの出力
信号に対する応答を供給する。マルチプレクサ７６２及
び７６５の各々は、その制御信号として、復号化器６１
から出力信号を受け取る。

【００６０】検出器６１の出力信号は、各データフレー
ムの最終行の間のみ１であり、データ分離フィルタ７３
の1-Hディジタル遅延線７３５及び７３６に算術０サン
プルをロードするように、マルチプレクサ７３３及び７
３４を条件付けし、1-Hディジタル遅延線７６３及び７
６６に論理０サンプルをロードするように、パーシャル
レスポンスフィルタ７６に於けるマルチプレクサ７６２
及び７６５を条件付けする。それらの処理は、ポストラ
イン櫛形パーシャルレスポンスフィルタの1-Hディジタ
ル遅延線７６３及び７６６の内容が、データ分離フィル
タ７３のハイパスライン櫛形フィルタ部分の1-Hディジ
タル遅延線７３５及び７３６の内容の初期化と同期し
て、周期的に初期化されることを可能にする。この周期
的初期化は、垂直帰線消去期間の間になされるので、妨
害信号として働くＮＴＳＣビデオ信号の残余は、感知さ
れるほどは存在しない。これは、水平帰線消去期間の間
でさえもそうであり、何故なら、色バーストが送信され
ない場合にデータフレームは走査線の間に始まって終る
からであり、また、直交位相同期ビデオ検出器４７は、
750ｋＨｚ以下のＮＴＳＣビデオ信号の残余をいかなる
場合でも抑圧して、妨害信号としての同期及び等価パル
スを除去するからである。

【００６１】要素７６１−７６６よりなるポストライン
櫛形パーシャルレスポンスフィルタの最終セクションの
応答は、ＸＯＲゲート７６４の出力に於て現れ、パーシ
ャルレスポンスフィルタ７６の出力端子７６７に供給さ
れる。データフレームは反復されるので、ポストフレー
ム櫛形パーシャルレスポンスフィルタは必要でない。

【００６２】図７は、データ分離フィルタ７３、決定回
路７５、及びパーシャルレスポンスフィルタ７６よりな
るディジタル信号受信器４０の部分によってとられるこ
とができる別の一つの形を示し、これは、２入力マルチ
プレクサ７３３、７３４、７６２、及び７６５が、書き
込みに影響を与えるのではなく、1-H遅延７３５、７３
６、７６３、及び７６６からの読み出しに影響を与える
ように配置変えされたことのみが図６のものと異なる。
マルチプレクサ７３３及び７３４の第１の入力は、各々
の結線算術０入力信号を受け取り、それらのマルチプレ
クサは、制御信号として論理１を供給する復号化器６２
に応答して各々の出力に、上記算術０入力信号を複製す
るよう条件付けられる。マルチプレクサ７６２及び７６
５の第１の入力は、各々の結線論理０入力信号を受け取
り、それらのマルチプレクサは、制御信号として論理１
を供給する復号化器６２に応答して各々の出力に、上記
論理０入力信号を複製するよう条件付けられる。復号化
器６２は、データフレームの第１行が到達したことをデ
ータ行カウントが示すときのみ、論理１を生成する。さ
もなくば、復号化器６２は、マルチプレクサ７３３、７
３４、７６２、及び７６５に対する制御信号として論理
０を生成し、それらの対応する第２の入力に供給された
信号を、それらの対応する出力に複製するように条件付
けする。1-H遅延７３５、７３６、７６３、及び７６６
は、各々、マルチプレクサ７３３、７３４、７６２、及
び７６５の第２入力に結合された出力を有し、１水平走
査線の長さに等しい長さの遅延の後、減算器７３１、減
算器７３７、ＸＯＲゲート７６１、及びＸＯＲゲート７
６４各々の対応する出力から、対応する入力に供給され
る信号に応答する。マルチプレクサ７３３、７３４、７
６２、及び７６５の出力は各々、減算器７３７の被減算
入力、減算器７３８の被減算入力、ＸＯＲゲート７６１
の第２入力、及びＸＯＲゲート７６４の第２入力に結合
される。

【００６３】図８は、データ分離フィルタ７３、シンボ
ル決定回路７５、及びパーシャルレスポンスフィルタ７
６よりなるディジタル信号受信器４０の部分によってと
られることができる別の一つの形を示し、これは、デー
タ分離フィルタ７３のライン櫛形フィルタリングが、３
つの走査線にわたってでなく、２つの水平走査線にわた
って行われることが図６のものと異なる。従って、デー
タ分離フィルタ７３の要素７３４、７３６、及び７３８
は取り除かれ、ディジタル減算器７３７からの差出力信
号は、データ分離フィルタ７３の出力端子７３９に供給
される。この出力信号のディジタル信号は、その性質と
して５レベルであるより、その性質として３値或いは３
レベルである。

【００６４】従って、決定回路７５は図８に於て変更さ
れるので、絶対値回路７５３は、決定回路７５への入力
信号に応答し、絶対値応答は、単一閾値閾値検出器７５
４に供給され、それは、各シンボルが０である可能性が
最も高いか、１である可能性が最も高いかに関する決定
を行う。単一閾値閾値検出器７５４は典型的には、絶対
値回路７５３からの出力信号を単一ディジタル閾値と比
較する一つのディジタル比較器を含む。ディジタル閾値
が越えられない場合、閾値検出器７５４はそのシンボル
は０である可能性が最も高いことを示す。ディジタル閾
値が越えられた場合、閾値検出器７５４はそのシンボル
は１である可能性が最も高いことを示す。閾値検出器７
５４は、好ましくは、閾値検出のために閾値レベルを決
定する比較器に供給されるディジタル値がシンボルの強
度に応じて自動的に調整されるようなタイプのものであ
る。そのような場合、閾値検出器７５４は、絶対値回路
７５３によって供給されるシンボルストリームの平均レ
ベル、或いはその平均ピークレベル、或いは両者を検出
する付属回路を有する。ディジタル比較器に供給された
ディジタル値を検出された各レベルをもとに吟味して、
閾値検出のための閾値を確立する回路が存在する。シン
ボル決定閾値を決定する検出処理は、好ましくは、直交
位相同期ビデオ検出器４７によって検出される信号に対
して複合ビデオ信号が殆どエネルギーを寄与しない、垂
直帰線消去期間の間に選択的に実現される。

【００６５】図８は、変更されたパーシャルレスポンス
フィルタ７６もまた示す。要素７６４−７６６は取り除
かれ、ＸＯＲゲート７６１の出力結合は、パーシャルレ
スポンスフィルタ７６の出力端子７６７にである。図９
は、データ分離フィルタ７３、シンボル決定回路７５、
及びパーシャルレスポンスフィルタ７６よりなるディジ
タル信号受信器４０の部分によってとられることができ
る更に別の一つの形を示し、これは、データ分離フィル
タ７３のライン櫛形フィルタリングが、３つの走査線に
わたってでなく、２つの水平走査線にわたって行われる
ことが図７のものと異なる。図９に於て、データ分離フ
ィルタ７３の要素７３４、７３６、及び７３８は取り除
かれ、ディジタル減算器７３７からの差出力信号は、デ
ータ分離フィルタ７３の出力端子７３９に供給される。
この出力信号のディジタル信号は、その性質として５レ
ベルであるより、その性質として３値或いは３レベルで
ある。従って、決定回路７５は図９に於て変更されるの
で、絶対値回路７５３は、決定回路７５への入力信号に
応答し、絶対値応答は、単一閾値閾値検出器７５４に供
給され、それは、各シンボルが０である可能性が最も高
いか、１である可能性が最も高いかに関する決定を行
う。パーシャルレスポンスフィルタ７６は、図７に示さ
れる形から変更される。要素７６４−７６６は取り除か
れ、ＸＯＲゲート７６１の出力結合は、パーシャルレス
ポンスフィルタ７６の出力端子７６７にである。

【００６６】図１０は、データ分離フィルタ７３、シン
ボル決定回路７５、及びパーシャルレスポンスフィルタ
７６よりなり、適応ライン櫛形フィルタリングを指向す
るように構成されたディジタル信号受信器４０の部分を
示す。図１０の回路は、データ分離フィルタ７３に於
て、図７の回路と同様に３水平走査線にわたって、そし
て図９の回路と同様に２水平走査線にわたって、ライン
櫛形フィルタリングを遂行する。図１０の回路は、直交
位相同期ビデオ検出器４７応答に於てＮＴＳＣ複合ビデ
オ信号の残余によって最も妨害され難いライン櫛形フィ
ルタリング応答を決定し、そしてその決定に基づいて、
レートバッファ７７に適用するためにライン櫛形フィル
タリング応答から回復されるデータシンボルを決定す
る。

【００６７】図１１は、垂直走査方向に１ユニットステ
ップアップ、垂直走査方向に１ユニットステップダウ
ン、及び１ユニットパルスに対して、図７及び図９のラ
イン櫛形フィルタのライン櫛形フィルタリング応答を図
示したものである。３水平走査線にわたってのライン櫛
形フィルタリングは、遷移に対する低い振幅の迅速な応
答に結び付き、２水平走査線にわたってのライン櫛形フ
ィルタリングは、遷移に対する低い振幅の遅延した応答
に結び付くことが分かる。

【００６８】図７と同様に図１０の回路に於て、データ
分離フィルタ７３の入力端子７３０は、ディジタル減算
器の被減算入力及びディジタルフレーム格納７３２の入
力への入力のためにＡＤＣ１０６からディジタルサンプ
ルを受け取る。ディジタルフレーム格納７３２の出力か
ら読み出されるディジタルサンプルは、ディジタル減算
器７３１の減算入力として供給される。フレーム格納７
３２は、読み出し及び上書きモードで操作されるＲＡＭ
であることができ、そのＲＡＭは、カウンタ７２から供
給されて行アドレスとして入力されるデータ行カウント
と、カウンタ５２から供給されて列アドレスとして入力
される行あたりシンボルカウントによってアドレスされ
る。減算器７３１とフレーム格納７３２は、ハイパスフ
レーム櫛形フィルタを形成し、データ分離フィルタ７３
の入力端子７３０で受け取られるディジタルサンプル
に、減算器７３１の出力に於てハイパスフレーム櫛形フ
ィルタ応答を供給する。静止画像を示す輝度成分が抑圧
される減算器７３１の出力からのハイパスフレーム櫛形
フィルタ応答は、データ分離フィルタ７３の出力端子７
３９で供給されるその応答における動画像を示す輝度成
分を抑圧するハイパスライン櫛形フィルタに供給され
る。輝度成分は、５レベルの形のハイパス櫛形フィルタ
リングされたディジタル信号サンプルより主に構成さ
れ、出力端子７３９に供給される応答に於て抑圧され
る。

【００６９】図１０に示されるハイパスライン櫛形フィ
ルタの構造は、図７に示されるものからは幾分異なる
が、ハイパスライン櫛形フィルタ応答を端子７３９に生
成することに関する限りにおいては電気的に等価であ
る。図１０に於て、1-H遅延線７３６への書き込み入力
は、図７のように差出力からではなく、ディジタル減算
器７３７への減数入力からとられる。図１０に於て、デ
ィジタル減算器７３８への減算入力は、図７のようにマ
ルチプレクサ７３４の出力からではなく、ディジタル減
算器７３１０の差出力からとられる。図１０のディジタ
ル減算器７３１０は、その被減算入力に結合される減算
器７３７への減算入力を有し、その減算入力に結合され
るマルチプレクサ７３４の出力を有する。図１０に於
て、減算器７３７からの差出力は、図７のデータ分離フ
ィルタ７３の出力端子７３９から供給されるものに対応
する出力信号として、データ分離フィルタ７３の別の出
力端子７３１１に供給される。図１０のデータ分離フィ
ルタ７３に於て、更に別の出力端子７３１２は、減算器
７３１０からの差出力として供給される。

【００７０】図１０のシンボル決定回路７５は、データ
分離フィルタ７３の出力端子７３９及び７３１１各々か
らの入力結合を有する絶対値回路７３１及び７５３を有
する。出力端子７３９での信号は、その成分として５レ
ベルディジタル信号を含む。この信号に対する絶対値回
路７５１の修正されたディジタル応答は、直流電圧ペデ
スタルに重ねられる３値（或いは３レベル）キーイング
信号を示す。この修正されたディジタル応答は、２重閾
値検出器７５２へ供給され、それは、各連続シンボルが
０である可能性が最も高いか、１である可能性がもっと
高いか、或いは２である可能性が最も高いかに関して決
定を行い、ここで２は０に等しくされる。出力端子７３
１１での信号は、その成分として３値（或いは３レベ
ル）ディジタル信号を含む。この信号に対する絶対値回
路７５３の修正されたディジタル応答は、直流電圧ペデ
スタルに重ねられる２進キーイング信号を示し、単一閾
値検出器７５４へ供給され、それは、各連続シンボルが
０である可能性が最も高いか、或いは１である可能性が
もっと高いかに関して代替的な決定を行う。

【００７１】図１０のシンボル決定回路７５は、データ
分離フィルタ７３の出力端子７３１２からの入力結合を
有する更なる絶対値回路７５５を有する。絶対値回路７
５３及び７５５の出力信号は、回路７５３の絶対値応答
が回路７５５の絶対値応答を越えるときのみ論理１を生
成するディジタル比較器７５６によって比較される。こ
の論理１は、端子７３９での３ラインライン櫛形フィル
タ応答に基づくシンボル決定が、端子７３１１での２ラ
インライン櫛形フィルタ応答に基づくシンボル決定より
も多分良いことを示唆する。

【００７２】実際の形態では、比較器７５６によって殆
ど１のストリングが生成されない限り、３ラインライン
櫛形フィルタに切り替えないことが望まれても良く、こ
れによって、比較器７５６の出力信号が１であることの
要因は複合ビデオ信号のエッジであることのより信頼性
のある判断を提供できる。この動作モードは、ＰＳＫシ
ンボルレートで計数するアップ／ダウンカウンタへ、ア
ップダウン制御信号として比較器７５６の出力信号を入
力することによって確実なものにされる。このアップ／
ダウンカウンタからのカウントは、マルチプレクサ７６
１２に対する制御信号を生成する別のディジタル比較器
によって閾値検出される。この別のディジタル比較器
は、アップ／ダウンカウンタのカウントが比較される閾
値よりも長い殆ど１のストリングが発生した場合のみ、
マルチプレクサ７６１２に対する制御信号として１を生
成する。

【００７３】図１０のパーシャルレスポンスフィルタ７
６は要素７６０−７６６を含むが、これらは、図７のパ
ーシャルレスポンスフィルタ７６に於て同様に番号付け
られた要素に機能的に対応し、更に２重閾値検出器７５
２からの結合に於て対応する。図１０のパーシャルレス
ポンスフィルタ７６は更に、別の入力端子７６８、排他
的ＯＲゲート７６９、２入力マルチプレクサ７６１０、
及び1-Hディジタル遅延線７６１１を含み、これらは、
図９のパーシャルレスポンスフィルタ７６に於ける入力
端子７６０、排他的ＯＲゲート７６１、２入力マルチプ
レクサ７６２、及び1-Hディジタル遅延線７６３に機能
的に対応する。図１０の排他的ＯＲゲート７６９の第１
入力に対する単一閾値検出器７５４の出力からの結合
は、図９の排他的ＯＲゲート７６１の第１入力に対する
単一閾値検出器７５４の出力からの結合に類似である。
図１０のパーシャルレスポンスフィルタ７６の出力端子
７６７は、２入力マルチプレクサ７６１２の出力から結
合され、その第１の入力はＸＯＲゲート７６４の出力か
ら結合され、第２の入力はＸＯＲゲート７６９の出力か
ら結合される。図１０に於てＸＯＲゲート７６４がマル
チプレクサ７６１２の第１入力に供給する信号は、図７
に於てＸＯＲゲート７６４が出力端子７６７に供給する
信号に対応し、また、図１０に於てＸＯＲゲート７６９
がマルチプレクサ７６１２の第２入力に供給する信号
は、図９に於てＸＯＲゲート７６４が出力端子７６７に
供給する信号に対応する。ディジタル比較器７５６の出
力信号は、マルチプレクサ７６１２に対する制御信号で
ある。ディジタル比較器７５６による論理１の生成は、
マルチプレクサ７６１２を条件付けし、その出力端子７
６７への出力結合に於て、ＸＯＲゲート７６４がマルチ
プレクサ７６１２の第１入力に供給する信号を複製す
る。ディジタル比較器７５６による論理０の生成は、マ
ルチプレクサ７６１２を条件付けし、その出力端子７６
７への出力結合に於て、ＸＯＲゲート７６９がマルチプ
レクサ７６１２の第２入力に供給する信号を複製する。

【００７４】図１０に於て、マルチプレクサ７３３及び
７３４の第１入力は、各々の結線算術０入力信号を受け
取り、それらのマルチプレクサは、制御信号として論理
１を供給する復号化器６２に応答して各々の出力に、上
記算術０入力信号を複製するよう条件付けられる。図１
０に於てマルチプレクサ７６２、７６５、及び７６１０
の第１の入力は、各々の結線論理０入力信号を受け取
り、それらのマルチプレクサは、制御信号として論理１
を供給する復号化器６２に応答して各々の出力に、上記
論理０入力信号を複製するよう条件付けられる。復号化
器６２は、データフレームの第１行が到達したことをデ
ータ行カウント信号が示すときのみ、論理１を生成す
る。さもなくば、復号化器６２は、マルチプレクサ７３
３、７３４、７６２、７６５、及び７６１０に対する制
御信号として論理０を生成し、それらの対応する第２の
入力に供給された信号を、それらの対応する出力に複製
するように条件付けする。

【００７５】図１２は、図１０の回路の変形を示し、そ
れは同一のタイプのシンボル決定回路７５を有する。し
かしながら、図１２のデータ分離フィルタ７３及びパー
シャルレスポンスフィルタ７６は、２入力マルチプレク
サ７３３、７３４、７６２、７６５、及び７６１０が、
1-H遅延７３５、７３６、７６３、７６６、及び７６１
１への読み込みに影響を与えるのではなく、書き込みに
影響を与えるように再配置されることが図１０のものと
は異なる。図１２のデータ分離フィルタ７３に於けるマ
ルチプレクサ７３３及び７３４の第１の入力は、各々の
結線算術０入力信号を受け取り、それらのマルチプレク
サは、制御信号として論理１を供給する復号化器６１に
応答して各々の出力に、上記算術０入力信号を複製する
よう条件付けられる。図１２のパーシャルレスポンスフ
ィルタ７６に於けるマルチプレクサ７６２、７６５、及
び７６１０の第１の入力は、各々の結線論理０入力信号
を受け取り、それらのマルチプレクサは、制御信号とし
て論理１を供給する復号化器６１に応答して各々の出力
に、上記論理０入力信号を複製するよう条件付けられ
る。復号化器６１は、データフレームの最終行が到達し
たことをデータ行カウントが示すときのみ、論理１を生
成する。さもなくば、復号化器６１は、マルチプレクサ
７３３、７３４、７６２、７６５、及び７６１０に対す
る制御信号として論理０を生成し、それらの対応する第
２の入力に供給された信号を、それらの対応する出力に
複製するように条件付けする。

【００７６】図１３は、これまでに説明されたディジタ
ル信号受信器のいずれに対してもなされることが可能な
変更を示す。それらの修正は、前のフレームの間にデー
タがある論理の意味で伝送され、後のフレームの間に反
対の論理の意味で再伝送されるようなペアのフレーム間
での、フレームからフレームへの変化に起因するエラー
の蓋然性を低減するためになされる。前のフレームの間
にデータがある論理の意味で伝送され後のフレームの間
に反対の論理の意味で再伝送されるようなペアのフレー
ム間でのフレームからフレームへの大幅な変化が検出さ
れたとき、前のフレームとその直前のフレームとの間の
フレームからフレームへの変化が類似であれば、前のフ
レームとその直前のフレームとに対するハイパスフレー
ム櫛形フィルタ応答は、後続するハイパスライン櫛形フ
ィルタリングとシンボル決定に対するより良好な理由付
けを与える。

【００７７】図６−１０及び１２のいずれかにおけるよ
うに、図１３に於て、入力端子７３０は、ディジタル減
算器７３１の被減算入力とディジタルフレーム格納７３
２の入力への適用のために、ＡＤＣ１０６からのディジ
タルサンプルを受け取る。ディジタルフレーム格納７３
２の出力から読まれたディジタルサンプルは、ディジタ
ル減算器７３１の減算入力として供給される。減算器７
３１及びフレーム格納７３２は共にハイパスフレーム櫛
形フィルタを形成し、入力端子７３０で受け取られたデ
ィジタルサンプルに対するハイパスフレーム櫛形フィル
タ応答を、減算器７３１の出力に供給する。静止画像を
示す輝度成分が抑圧減算器７３１の出力からのハイパス
フレーム櫛形フィルタ応答は、回路のブロック２００に
供給される。回路のブロック２００は、減算器７３１か
らのハイパスフレーム櫛形フィルタ応答を更にフィルタ
リングするハイパスライン櫛形フィルタと、ハイパスラ
イン櫛形フィルタに続くシンボル決定回路７５と、シン
ボル決定回路に続くポストライン櫛形フィルタパーシャ
ルレスポンスフィルタ７６とよりなる。ブロック２００
の回路は、図６−１０及び１２に示されるものに類似で
ある。

【００７８】入力端子７３０で受け取られるディジタル
サンプルに対するフレーム格納７３２の１フレーム遅延
応答は、ディジタル減算器２０１の被減算入力と、更な
るディジタルフレーム格納２０２の書き込み入力に供給
される。更なるディジタルフレーム格納２０２の出力か
ら読まれるディジタルサンプルは、ディジタル減算器２
０１の減算入力として供給される。減算器２０１とフレ
ーム格納２０２は共に、ハイパスフレーム櫛形フィルタ
を形成し、入力端子７３０で１フレーム前に受け取られ
たディジタルサンプルに対するハイパスフレーム櫛形フ
ィルタ応答を、減算器２０１の出力に供給する。静止画
像を示す輝度成分が抑圧減算器２０１の出力からのハイ
パスフレーム櫛形フィルタ応答は、回路のブロック２０
３に供給される。回路のブロック２０３は、減算器２０
１からのハイパスフレーム櫛形フィルタ応答を更にフィ
ルタリングするハイパスライン櫛形フィルタと、ハイパ
スライン櫛形フィルタに続くシンボル決定回路と、シン
ボル決定回路に続くポストライン櫛形フィルタパーシャ
ルレスポンスフィルタとよりなる。ブロック２００及び
２０３のハイパスライン櫛形フィルタは、構造的に類似
であり、ブロック２００及び２０３のポストライン櫛形
フィルタパーシャルレスポンスフィルタは、構造的に類
似である。ブロック２０３のシンボル決定回路は、ブロ
ック２００のものとは異なり、３レベルシンボル決定回
路が５レベルシンボル決定回路によって置き換えられ、
５レベルシンボル決定回路が９レベルシンボル決定回路
によって置き換えられる。

【００７９】回路のブロック２０３から供給されるビッ
トシリアルディジタル信号は、図１３に於て２入力排他
的ＯＲゲート２０４及び１ビット深さディジタルフレー
ム格納２０５よりなるものとして示されるポストフレー
ム櫛形フィルタパーシャルレスポンスフィルタに供給さ
れる。回路のブロック２０３は、そのビットシリアル出
力信号をＸＯＲゲート２０４の第１入力に供給する。Ｘ
ＯＲゲート２０４の出力は、２入力マルチプレクサ２０
６の第１入力に結合され、その第２入力は、回路のブロ
ック２００のビットシリアル出力信号を受け取るよう結
合される。マルチプレクサ２０６の出力は、出力端子２
０７を介して、レートバッファ７７に選択されたビット
シリアル出力信号を供給し、この選択されたビットシリ
アル出力信号は、ポストフレーム櫛形フィルタパーシャ
ルレスポンスフィルタのフレーム格納２０５の書き込み
入力に供給され、１フレーム後、ＸＯＲゲート２０４の
第２入力にフレーム格納２０５の読み出し出力から供給
される。ディジタル設計の当業者は、単一フレームだけ
遅延された選択されたビットシリアル出力信号は、独立
した１ビット深さのディジタルフレーム格納２０５を必
要することなく、ＸＯＲゲート２０４の第２の入力に読
み戻されることができるように、交互フレームの選択さ
れたビットシリアル出力信号がレートバッファ７７に書
き込まれてもよいことを理解するだろう。

【００８０】減算器７３１及び２０１の差出力信号は、
絶対値回路２０８及び２０９の各々の入力信号として供
給される。回路２０８及び２０９の絶対値応答は、マル
チプレクサ２０６に対する制御信号を生成するためにデ
ィジタル比較器２１０によって比較され、この制御信号
は、第１及び第２入力に受け取られた信号のどちらが、
その出力信号に複製されるかを選択する。

【００８１】絶対値回路２０８からの応答が、絶対値回
路２０９からの応答より小さいとき、減算器７３１及び
フレーム格納７３２によるハイパスフレーム櫛形フィル
タリングが、減算器２０１及びフレーム格納２０２によ
るハイパスフレーム櫛形フィルタリングよりも、より良
好にディジタルデータを付随する残余複合ビデオ信号を
低減することが示される。従って、ディジタル比較器２
１０は、回路のブロック２００から供給される第２の入
力信号を複製するようその出力信号を条件付けする制御
信号をマルチプレクサ２０６に供給する。動作は、減算
器７３１、フレーム格納７３２、及び回路のブロック２
００によって複製される図６、７、８、９、１０、或い
は１２の回路のものに類似である。

【００８２】絶対値回路２０８からの応答が、絶対値回
路２０９からの応答を越えるとき、減算器７３１及びフ
レーム格納７３２によるハイパスフレーム櫛形フィルタ
リングが、減算器２０１及びフレーム格納２０２による
ハイパスフレーム櫛形フィルタリング程には、ディジタ
ルデータを付随する残余複合ビデオ信号を低減しないこ
とが示される。従って、ディジタル比較器２１０は、Ｘ
ＯＲゲート２０４から供給される第１の入力信号を複製
するようその出力信号を条件付けする制御信号をマルチ
プレクサ２０６に供給する。

【００８３】本明細書に説明されたデータ送信方法は、
単一の、適度に広帯域のデータ伝送チャンネルを提供す
る。様々な異なったサービスが、様々なタイプの時分割
マルチプレックス方法を用いるこの単一データ伝送チャ
ンネルによって提供されることができる。例えば、各連
続パケットが、提供されるデータサービスの性質とデー
タサービスの発信者を示すヘッダ情報を提供されるよう
に、データはパケットで伝送されることが可能である。
テレビジョン放送者及び有線放送者が、様々なデータサ
ービスの発信者であり得る。２方向データ伝送方法に於
て、発信者を識別するパケットヘッドは、電話リンクや
有線放送システムの専用チャンネルのような、適切なデ
ータ返送チャンネルを選択するのに使用されることがで
きる。

【００８４】現時点で発明者によって好ましいと思われ
る発明の実施例が説明されたが、通信システム、発信
器、及び受信器設計の当業者は、この説明に接すること
によって、数多くの本発明の代わりの実施例を設計する
ことができるであろうし、これは、この明細の特許請求
の範囲を解釈する際に銘記されるべきである。

【図面の簡単な説明】

【図１】本発明の一面を具体化する、ディジタル信号が
埋め込まれたテレビ信号を送信するテレビジョン送信器
の全体的概略図である。

【図２】抑圧された直交位相ビデオ搬送波を変調する位
相偏移キーイング信号が生成されるディジタルデータを
処理するために使用される図１のテレビジョン送信器の
一部を詳細に示す概略図である。

【図３】図２に示される図１のテレビジョン送信器の部
分に於て使用可能な、インターリーバとして走査される
レートバッファの概略図である。

【図４】本発明の他の側面を具体化する、ディジタル信
号が埋め込まれたテレビジョン信号を受信しその埋め込
まれたディジタル信号を抽出するディジタル信号受信器
の概略図である。

【図５】図４のディジタル信号受信回路に於て使用可能
な、デインターリーバとして走査されるレートバッファ
の概略図である。

【図６】図４のディジタル信号受信器でデータ分離フィ
ルタ、シンボル決定回路、及びポスト櫛形パーシャルレ
スポンスフィルタがとりうる代替形の概略図である。

【図７】図４のディジタル信号受信器でデータ分離フィ
ルタ、シンボル決定回路、及びポスト櫛形パーシャルレ
スポンスフィルタがとりうる代替形の概略図である。

【図８】図４のディジタル信号受信器でデータ分離フィ
ルタ、シンボル決定回路、及びポスト櫛形パーシャルレ
スポンスフィルタがとりうる代替形の概略図である。

【図９】図４のディジタル信号受信器でデータ分離フィ
ルタ、シンボル決定回路、及びポスト櫛形パーシャルレ
スポンスフィルタがとりうる代替形の概略図である。

【図１０】図４のディジタル信号受信器が適応タイプで
ある場合に、データ分離フィルタ、シンボル決定回路、
及びポスト櫛形パーシャルレスポンスフィルタがとりう
る別の形の概略図である。

【図１１】データ分離フィルタの代替形の異なったライ
ン櫛形フィルタ応答の図である。

【図１２】図４のディジタル信号受信器が適応タイプで
ある場合に、データ分離フィルタ、シンボル決定回路、
及びポスト櫛形パーシャルレスポンスフィルタがとりう
る代替形の概略図である。

【図１３】図４のディジタル信号受信器が適応タイプで
ある場合に、そこでなされ得る変更の概略図である。

【符号の説明】２アナログオーディオ源３オーディオ処理４ＦＭオーディオ搬送波送信器５周波数マルチプレクサ６送信アンテナ７アナログ複合ビデオ源８同相ビデオ搬送波ＶＳＢ−ＡＭビデオ送信器９ステーション同期生成器１２抑圧直交位相ビデオ搬送波ＶＳＢ−ＡＭデータ送
信器１３ディジタル信号源１４エラー補正符号化器１５レートバッファ（インターリーバ）１６フレームリピータ１７１の補数交互データフレーム１８ＤＡＣ１９遷移整形フィルタ２０交互読み書きフレームメモリペア２１フレームメモリパッキング制御２２ＸＯＲゲート２３モジュロ２データフレームカウンタ２４データ行カウンタ（フレーム用）２５８段階シンボル／行カウンタ２７最終行復号化３０シンボルクロッキング回路３１ 256fＨ制御発振器３２ゼロ交差検出器３３復号化３４ＡＦＰＣ検出器３５後縁エッジ検出器４３チューナ４４ビデオＩＦフィルタ４５ビデオＩＦ増幅器４６同相ビデオ検出器４７直交ビデオ検出器４８ＡＦＰＣ’Ｄ45.75ＭＨｚ発振器５０水平同期分離器５１垂直同期分離器５２シンボル／行カウンタ５５復号化５６ＡＦＰＣ検出器５８整合フィルタ６１最終データ行復号化６２初期データ行復号化６７パルス弁別器６８閾値検出器７０データフレームカウンタ７２データ行カウンタ（フレーム用）７３データ分離フィルタ７５シンボル決定回路７６パーシャルレスポンスフィルタ７７レートバッファ（デインターリーバ）７８エラー補正符号化復号化器８０データフレームペアカウンタ８１、８２データフレーム格納ＲＡＭ８３アドレスマルチプレクサ８４データ行カウンタ８５シンボル／行カウンタ８６Ｔフリップフロップ８７復号化９０データフレームペアカウンタ９１、９２データフレーム格納ＲＡＭ９３アドレスマルチプレクサ９４データ列カウンタ９５シンボル／列カウンタ９６Ｔフリップフロップ９７復号化１０３サンプル／シンボルカウンタ１０４ゼロ交差検出器１０５ 4096fＨ制御発振器１０６１ビットフィードバック複数ビットΣ−ΔＡＤ
Ｃ１０９ＡＤＣ１１０ビットラッチ２００回路ブロック２０１減算器２０２ディジタルフレーム格納２０３回路ブロック２０４ＸＯＲゲート２０５ディジタルフレーム遅延２０６マルチプレクサ７３１減算器２０９絶対値２１０比較器７３１減算器７３２フレームストア７３３、７３４マルチプレクサ７３５、７３６ 1-H遅延７３７、７３８減算器７５１絶対値７５２２重閾値検出器７５３絶対値７５４単一閾値検出器７５５絶対値７５６比較器７６１、７６４ＸＯＲ回路７６２、７６５マルチプレクサ７６３、７６６ 1-H遅延７６９ＸＯＲ回路７６１０マルチプレクサ７６１１ 1-H遅延７３１２マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 7/08

Claims

(57)【特許請求の範囲】

【請求項１】オーディオ信号源と；順次のビデオフレームの順次の水平走査線を表し、前記
順次のビデオフレームは所定のビデオフレームレートを
有し、前記順次の水平走査線は所定の水平走査線レート
を有し、前記ビデオフレームの各々は複合ビデオ信号の
所定の数の水平走査線より構成され、前記複合ビデオ信
号はその中に挿入された水平及び垂直同期パルスを有す
る複合ビデオ信号源と；ディジタル情報の情報源と；フォワードエラー補正符号を前記ディジタル情報に挿入
し、その結果を第１のビットシリアル信号に変換するエ
ラー補正符号化器と；前記第１のビットシリアル信号をデータフレームに変換
する手段と；各々がデータフレームのビットを格納するために行及び
列のアドレスによりアドレス可能な夫々の格納場所を有
し、列毎に前記第１のビットシリアル信号の順次の前記
データフレームの夫々により交互に書き込まれ、各々他
のものが前記データフレームの一つにより書き込まれる
毎に行毎に２回読み出され、それにより前記所定の水平
走査線レートの倍数であるビットレートで第２のビット
シリアル信号を読み出して供給する第１及び第２のフレ
ーム格納メモリと；パーシャルレスポンスフィルタリング操作を行うことな
く、前記第２のビットシリアル信号を２進位相偏移キー
イング信号に変換する変換器と；前記オーディオ信号に応じてオーディオ搬送波の周波数
を変調し、それにより夫々の出力信号を発生する周波数
変調送信器と；前記複合ビデオ信号に応じてビデオ搬送波の振幅を変調
し、それにより夫々の出力信号を発生する第１の残留側
波帯振幅変調送信器と；前記２進位相偏移キーイング信号に応じて抑圧搬送波の
振幅を変調し、それにより夫々の出力信号を発生する第
２の残留側波帯振幅変調送信器と；前記抑圧搬送波が前記ビデオ搬送波と直交位相となるよ
うに、前記第１と第２の残留側波帯振幅変調送信器の夫
々の出力信号を前記周波数変調送信器の出力信号と組み
合わせる周波数マルチプレクサとよりなることを特徴と
する複合ビデオ信号と共にディジタル情報を送信するシ
ステム。
【請求項２】振幅が複合ビデオ信号に応じて変調され
るビデオ搬送波と組み合わされた伝送において、第１の
ビットシリアルディジタル信号は前記ビデオ搬送波と直
交位相で抑圧搬送波の２進位相偏移キーイング側波帯で
送信されるシステムと共に使用されるディジタル信号受
信器であって：前記組み合わされた伝送に応答して前記
抑圧搬送波の２進位相偏移キーイングを検出し、それに
より、振幅変調ビデオ搬送波から検出された複合ビデオ
信号の残余より構成される好ましくない検出器応答を伴
う所望の検出器応答を発生する検出装置と；各々のディ
ジタルシンボルに対する複数のレベルの応答を有し、カ
スケード接続から供給される組み合わされた櫛形フィル
タ応答において、前記好ましくない検出器応答に対する
選択を行うハイパスフレーム櫛形フィルタとハイパスラ
イン櫛形フィルタとのカスケード接続と；前記組み合わ
された櫛形フィルタ応答に応答して各々順次の位相偏移
キーイングシンボルの同一性を決定し、それにより第２
のビットシリアルディジタル信号における対応ビットを
発生するシンボル決定回路と；前記第２のビットシリア
ルディジタル信号に応答して前記第１のビットシリアル
ディジタル信号を実質的に再生する第３のビットシリア
ルディジタル信号を発生するパーシャルレスポンスフィ
ルタとよりなることを特徴とするディジタル信号受信
器。
【請求項３】前記ハイパスライン櫛形フィルタは：前記ハイパスフレーム櫛形フィルタ応答を受ける前記ハ
イパスライン櫛形フィルタの入力接続と；前記組み合わされた櫛形フィルタ応答を供給する前記ハ
イパスライン櫛形フィルタの出力接続と；前記複合ビデオ信号の水平走査線の期間に等しい時間間
隔で前記ハイパスライン櫛形フィルタの入力接続で受け
取る前記ハイパスフレーム櫛形フィルタ応答を遅延させ
る第１の１−Ｈ遅延線と；前記第１の１−Ｈ遅延線から遅延された応答を受ける第
１の入力接続と、前記ハイパスライン櫛形フィルタの入
力接続から実質的な遅延無しで接続された第２の入力接
続と、第１と第２の入力接続における信号に対する差分
応答を供給する出力接続とを有する第１のディジタル減
算器と；期間１−Ｈに等しい時間間隔で前記第２のディジタル減
算器の差分応答を遅延する第２の１−Ｈ遅延線と；前記第２の１−Ｈ遅延線から遅延された応答を受け取る
第１の入力接続と、入力接続から実質的な遅延無しで接
続された第２の入力接続と、第１と第２の入力接続にお
ける信号に対する差分応答を前記ハイパスライン櫛形フ
ィルタの出力接続に供給する出力接続とを有する第２の
ディジタル減算器とよりなることを特徴とする請求項２
記載のディジタル信号受信器。
【請求項４】前記シンボル決定回路は：前記組み合わ
された櫛形フィルタ応答を受ける入力接続と修正された
応答を供給する出力接続とを有する絶対値回路と；前記
絶対値回路の出力接続から前記修正された応答を受け取
る入力接続とディジタル信号のビットを供給する出力接
続とを有し、各々のビットは前記修正された応答が第１
の閾値レベルを越えるが第１の閾値レベルよりは高い第
２の閾値レベルである第１の状態にあり、前記修正され
た応答が前記第１の閾値レベルを越えないか又は前記第
１及び前記第２の閾値レベルの両方を越えた第２の状態
にある２元閾値検出器とよりなることを特徴とする請求
項３記載のディジタル信号受信器。
【請求項５】前記パーシャルレスポンスフィルタは：
夫々の入力及び出力端子と；前記パーシャルレスポンス
フィルタの入力端子からの夫々の第１の入力接続と、夫
々の第２の入力接続と、第１の排他的ＯＲゲート応答が
提供される夫々の出力接続とを有する第１の２入力排他
的ＯＲゲートと；前記第１の排他的ＯＲゲートの出力接
続からの入力接続と前記第１の排他的ＯＲゲートへの第
２の入力接続への出力接続とを有し、前記所定の水平走
査線レートを有する水平走査線の１−Ｈ期間に等しい時
間間隔で前記第１の排他的ＯＲゲートの第２の入力接続
に印加される前記第１の排他的ＯＲゲート応答を遅延さ
せる第３の１−Ｈ遅延線と；前記第１の排他的ＯＲゲー
トの出力接続からの夫々の第１の入力接続と、夫々の第
２の入力接続と、第２の排他的ＯＲゲート応答が提供さ
れる夫々の出力接続とを有し、前記第２の排他的ＯＲゲ
ートの出力接続は前記パーシャルレスポンスフィルタの
出力端子に接続される第２の２入力排他的ＯＲゲート
と；前記第２の排他的ＯＲゲートの出力接続からの入力
接続と前記第２の排他的ＯＲゲートへの第２の入力接続
への出力接続とを有し、前記所定の水平走査線レートを
有する水平走査線の１−Ｈ期間に等しい時間間隔で前記
第２の排他的ＯＲゲートの第２の入力接続に印加される
前記第２の排他的ＯＲゲート応答を遅延させる第４の１
−Ｈ遅延線とよりなることを特徴とする請求項４記載の
ディジタル信号受信器。
【請求項６】前記ハイパスライン櫛形フィルタは：前記ハイパスフレーム櫛形フィルタ応答を受ける前記ハ
イパスライン櫛形フィルタの入力接続と；前記組み合わされた櫛形フィルタ応答を供給する前記ハ
イパスライン櫛形フィルタの出力接続と；前記複合ビデオ信号の水平走査線の期間に等しい時間間
隔で前記ハイパスライン櫛形フィルタの入力接続で受け
取る前記ハイパスフレーム櫛形フィルタ応答を遅延させ
る１−Ｈ遅延と；前記第１の１−Ｈ遅延線から遅延された応答を受ける第
１の入力接続と、前記ハイパスライン櫛形フィルタの入
力接続から実質的な遅延無しで接続された第２の入力接
続と、第１と第２の入力接続における信号に対する差分
応答を前記ハイパスライン櫛形フィルタの出力接続に供
給する出力接続とを有する第２のディジタル減算器とよ
りなることを特徴とする請求項２記載のディジタル信号
受信器。
【請求項７】前記シンボル決定回路は：前記組み合わ
された櫛形フィルタ応答を受ける入力接続と修正された
応答を供給する出力接続とを有する絶対値回路と；前記
絶対値回路の出力接続から前記修正された応答を受ける
入力接続とディジタル信号のビットを供給する出力接続
とを有し、各々のビットは前記修正された応答が第１の
閾値レベルを越える第１の状態及び前記修正された応答
が前記第１の閾値レベルを越えない第２の状態にある閾
値検出器とよりなることを特徴とする請求項６記載のデ
ィジタル信号受信器。
【請求項８】請求項７記載のディジタル信号受信器で
あって、前記パーシャルレスポンスフィルタは：夫々の
入力及び出力端子と；前記パーシャルレスポンスフィル
タの入力端子からの夫々の第１の入力接続と、夫々の第
２の入力接続と、排他的ＯＲゲート応答が供給される夫
々の出力接続とを有し、前記排他的ＯＲゲートの出力接
続は前記パーシャルレスポンスフィルタの出力端子に接
続される２入力排他的ＯＲゲートと；前記排他的ＯＲゲ
ートの出力接続からの入力接続と前記排他的ＯＲゲート
への第２の入力接続への出力接続とを有し、前記所定の
水平走査線レートを有する水平走査線の１−Ｈ期間に等
しい時間間隔で前記排他的ＯＲゲートの第２の入力接続
に適用される前記排他的ＯＲゲート応答を遅延させる第
３の１−Ｈ遅延線とよりなることを特徴とするディジタ
ル信号受信器。
【請求項９】振幅が複合ビデオ信号に応じて変調され
るビデオ搬送波と組み合わされた伝送において、前記ビ
デオ搬送波と直交位相関係にある抑圧搬送波の２進位相
偏移キーイング変調側波帯を送信し、第１のビットシリ
アルディジタル信号は前記複合ビデオ信号のための水平
走査線レートの倍数である所定の位相偏移キーイングレ
ートを有し前記抑圧搬送波の振幅を変調して前記２進位
相偏移キーイング変調側波帯を発生する２進位相偏移キ
ーイング信号に符号化され、前記組み合わされた伝送は
残留側波帯フィルタリングの後に行われるシステムに使
用されるディジタル信号受信器であって：複合ビデオ信号に応じて変調された振幅変調ビデオ搬送
波と前記ビデオ搬送波と直交位相で２進位相偏移キーイ
ングされた抑圧搬送波よりなる選択された無線周波数信
号に応答する中間周波数信号を供給し、前記２進位相偏
移キーイングされた抑圧搬送波は第１のビットシリアル
ディジタル信号を符号化する２進位相偏移キーイング信
号に応じて変調されるチューナと；フィルタリング及び増幅要素を含み、増幅された中間周
波数増幅器応答を供給する、前記中間周波数信号応答の
ための中間周波数増幅器と；中間周波数と周波数及び位相エラー信号により制御され
た平均位相とにおいて、同相及び直交位相中間周波数ビ
デオ搬送波を発生する第１の制御発振器回路と；前記増幅された中間周波数増幅器応答を受け、供給され
た前記同相中間周波数ビデオ搬送波に応じて前記ビデオ
搬送波の振幅の変調を同期的に検出し、前記２進位相偏
移キーイング信号の上方周波数残余を伴う再生された複
合ビデオ信号をフィルタリングする前記残留側波帯のた
めに、前記複合ビデオ信号が再生される同相検出信号を
発生する同相ビデオ検出器と；前記増幅された中間周波数増幅器応答を受け、供給され
た前記直交位相中間周波数ビデオ搬送波に応じて前記ビ
デオ搬送波の振幅の変調を同期的に検出して、前記複合
ビデオ信号の少なくとも上方周波数残余を更に伴う再生
された２進位相偏移キーイング信号をフィルタリングす
る前記残留側波帯のために、前記周波数及び位相エラー
信号を伴う前記２進位相偏移キーイング信号が再生され
る直交位相検出信号を発生する直交位相ビデオ検出器
と；水平同期パルスを前記同相ビデオ検出器により検出した
複合ビデオ信号から分離する水平同期分離器と；前記分離された水平同期パルスで制御された周波数及び
位相でクロック発振を発生し、その発振は前記複合ビデ
オ信号のための前記水平走査線レートの倍数であるライ
ンロックされた第２の制御発振器回路と；アナログ入力信号として前記直交位相検出信号を受ける
入力接続と、ディジタル直交位相検出信号を供給するた
めに前記所定の位相偏移キーイングでサンプリングされ
るように、前記直交位相検出信号のサンプルにディジタ
ル化された応答を供給する出力接続とを有するアナログ
−ディジタル変換器と；前記複合ビデオ信号の前記残余は位相偏移キーイングシ
ンボルに応じて複数のレベルを有する前記組み合わされ
た櫛形フィルタ応答において抑圧され、組み合わされた
櫛形フィルタ応答を前記ディジタル直交位相検出信号に
与えるハイパスフレーム櫛形フィルタ及びハイパスライ
ン櫛形フィルタのカスケード接続と；前記組み合わされた櫛形フィルタ応答に応答して各々の
位相偏移キーイングシンボルの同一性を決定し、それに
より第２のビットシリアルディジタル信号における各々
の順次のビットを発生するシンボル決定回路と；前記第２のビットシリアルディジタル信号に応答して前
記第１のビットシリアルディジタル信号を実質的に再生
する第３のビットシリアルディジタル信号を発生するパ
ーシャルレスポンスフィルタとよりなることを特徴とす
るディジタル信号受信器。
【請求項１０】前記ラインロックされた第２の制御発
振器回路の発振の平均軸交差に応答して計数してデータ
行当たりのシンボル計数を発生し、前記水平同期分離器
からの水平同期パルスに応答するデータ行当たりのシン
ボル計数の初期値を周期的にリセットする、データ行当
たりのシンボルカウンタと；前記水平同期分離器から供
給された水平同期パルスを計数してデータ行計数を発生
し、データ行計数の各々の値は走査線計数の値に対応
し、前記垂直同期分離器からの垂直同期パルスに応答す
るデータ行計数の初期値を周期的にリセットするデータ
行カウンタと；前記ハイパスフレーム櫛形フィルタへの
入力信号によりに書き込まれ、前記データ行計数により
行アドレスされ及び前記データ行当たりのシンボル計数
により列アドレスされた格納場所を有するように構成さ
れ、一フレーム遅延と共に前記ハイパスフレーム櫛形フ
ィルタへの入力信号を再生するために読み出し後上書き
モードで動作する、前記ハイパスフレーム櫛形フィルタ
に含まれる第１のフレーム格納ランダムアクセスメモリ
と；前記ハイパスフレーム櫛形フィルタへの入力信号
を、一フレーム遅延で前記第１のフレーム格納ランダム
アクセスメモリから再生される信号に差分的に組み合わ
せ、それにより前記ハイパスフレーム櫛形フィルタから
の応答として供給される第１の差分信号を発生する請求
項９記載の第１のディジタル減算器とを更に有すること
を特徴とする請求項９記載のディジタル信号受信器。
【請求項１１】前記ハイパスライン櫛形フィルタは：
前記ハイパスライン櫛形フィルタへの入力信号により書
き込まれ、前記データ行当たりのシンボル計数によりア
ドレスされた格納場所を有するように構成され、一ライ
ン遅延で前記ハイパスライン櫛形フィルタへの入力信号
を再生するために読み出し後上書きモードで動作する、
第１のライン格納ランダムアクセスメモリと；前記ハイ
パスライン櫛形フィルタへの入力信号を、一フレーム遅
延で前記第１のライン格納ランダムアクセスメモリから
再生されるような信号と差分的に組み合わせ、それによ
り前記ハイパスライン櫛形フィルタからの応答として供
給される第２の差分信号を発生する第２のディジタル減
算器とを含むことを特徴とする請求項１０記載のディジ
タル信号受信器。
【請求項１２】前記パーシャルレスポンスフィルタ
は、ポストライン櫛形フィルタパーシャルレポンスフィ
ルタ部分とそのポストフレーム櫛形フィルタパーシャル
レスポンスフィルタ部分とのカスケード接続において、前記ポストフレーム櫛形フィルタパーシャルレポンスフ
ィルタ部分への入力信号により書き込まれ、前記データ
行計数により行アドレスされ及び前記データ行当たりの
シンボル計数により列アドレスされた格納場所を有する
ように構成され、一フレーム遅延と共に前記ポストフレ
ーム櫛形フィルタパーシャルレスポンスフィルタ部分へ
の入力信号を再生するために読み出し後上書きモードで
動作する、前記ポストフレーム櫛形フィルタパーシャル
レスポンスフィルタ部分に含まれる第２のフレーム格納
ランダムアクセスメモリと；前記ポストフレーム櫛形フ
ィルタパーシャルレスポンスフィルタ部分への入力信号
と一フレーム遅延で前記第２のフレーム格納ランダムア
クセスメモリから再生されるような信号との排他的論理
和を行い、それにより前記ポストフレーム櫛形フィルタ
パーシャルレスポンスフィルタ部分からの応答として供
給される第１の排他的ＯＲゲートを発生する、前記ポス
トフレーム櫛形フィルタパーシャルレスポンスフィルタ
部分に含まれる第１の排他的ＯＲゲートと；前記ポスト
ライン櫛形フィルタパーシャルレポンスフィルタ部分へ
の入力信号により書き込まれ、前記データ行当たりのシ
ンボル計数によりアドレスされた格納場所を有するよう
に構成され、一ライン遅延で前記ポストライン櫛形フィ
ルタパーシャルレスポンスフィルタ部分への入力信号を
再生するために読み出し後上書きモードで動作する、前
記ポストライン櫛形フィルタパーシャルレスポンスフィ
ルタ部分に含まれる第２のライン格納ランダムアクセス
メモリと；前記ポストライン櫛形フィルタパーシャルレ
スポンスフィルタ部分への入力信号と一フレーム遅延で
前記第２のライン格納ランダムアクセスメモリから再生
されるような信号との排他的論理和を行い、それにより
前記ポストライン櫛形フィルタパーシャルレスポンスフ
ィルタ部分からの応答として供給される第２の排他的Ｏ
Ｒゲートを発生する、前記ポストライン櫛形フィルタパ
ーシャルレスポンスフィルタ部分に含まれる第２の排他
的ＯＲゲートとよりなることを特徴とする請求項１１記
載のディジタル信号受信器。
【請求項１３】前記分離された垂直同期パルスの少な
くとも選択されたものに応答してモジュロ４データフレ
ーム計数を発生し、その下位ビットはモジュロ２データ
フレーム計数であり、その上位ビットはモジュロデータ
フレームペア計数である、モジュロ４データフレームカ
ウンタと；前記ラインロックされた制御発振器の発振の
平均軸交差に応答してデータ列当たりのシンボル計数を
発生するために計数し、前記データ列当たりのシンボル
計数が所定のフル計数値に達して初期計数値に戻った時
はいつでもフル計数到達信号を供給し、前記水平同期分
離器からの水平同期パルスに応答したデータ列当たりの
シンボル計数の前記初期計数値に周期的にリセットする
データ列当たりのシンボルカウンタと；前記データ列当
たりのシンボルカウンタから供給されたフル計数到達信
号を計数してデータ列計数を発生し、前記垂直同期分離
器から供給される垂直同期パルスに応答するデータ列計
数の初期値を周期的にリセットするデータ列カウンタ
と；入力信号としてレートバッファに供給される前記パ
ーシャルレスポンスフィルタからの出力信号に応答する
デインタリーブされた出力信号を供給し、前記モジュロ
４データフレーム計数と前記データ行当たりのシンボル
計数と前記データ行計数と前記データ列当たりのシンボ
ル計数と前記データ列計数とを制御信号として受け取
る、デインタリーバとして動作するレートバッファと；
前記レートバッファからの出力信号に応答してその中の
エラーを補正するエラー補正符号復号化器とを更に有す
ることを特徴とする請求項１２記載のディジタル信号受
信器。
【請求項１４】前記ハイパスライン櫛形フィルタは：
前記ハイパスライン櫛形フィルタへの入力信号により書
き込まれ、前記データ行当たりのシンボル計数によりア
ドレスされた格納場所を有するように構成され、一ライ
ン遅延で前記ハイパスライン櫛形フィルタへの入力信号
を再生するために読み出し後上書きモードで動作する、
第１のライン格納ランダムアクセスメモリと；前記ハイ
パスライン櫛形フィルタへの入力信号を、一ライン遅延
で共に前記第１のライン格納ランダムアクセスメモリか
ら再生される信号と差分的に組み合わせ、それにより第
２の差分信号を発生する第２のディジタル減算器と；前
記第２の差分信号により書き込まれ、前記データ行当た
りのシンボル計数によりアドレスされた格納場所を有す
るように構成され、一ライン遅延で前記第２の差分信号
を再生するために読み出し後上書きモードで動作する、
第２のライン格納ランダムアクセスメモリと；前記第２
の差分信号を、一ライン遅延で前記第２のライン格納ラ
ンダムアクセスメモリから再生されるような信号と差分
的に組み合わせ、それにより前記ハイパスライン櫛形フ
ィルタからの応答として第３の差分信号を発生する第３
のディジタル減算器とを含むことを特徴とする請求項１
０記載のディジタル信号受信器。
【請求項１５】前記パーシャルレスポンスフィルタ
は、ポストライン櫛形フィルタパーシャルレポンスフィ
ルタ部分とそのポストフレーム櫛形フィルタパーシャル
レスポンスフィルタ部分とのカスケード接続において、
前記ポストフレーム櫛形フィルタパーシャルレポンスフ
ィルタ部分への入力信号により書き込まれ、前記データ
行計数により行アドレスされ及び前記データ行当たりの
シンボル計数により列アドレスされた格納場所を有する
ように構成され、一フレーム遅延で前記ポストフレーム
櫛形フィルタパーシャルレスポンスフィルタ部分への入
力信号を再生するために読み出し後上書きモードで動作
する、前記ポストフレーム櫛形フィルタパーシャルレス
ポンスフィルタ部分に含まれる第２のフレーム格納ラン
ダムアクセスメモリと；ポストフレーム櫛形フィルタパ
ーシャルレスポンスフィルタ部分を、一フレーム遅延で
前記第２のフレーム格納ランダムアクセスメモリから再
生されるように、また遅延無しに直接受けるように、排
他的論理和を行い、前記ポストフレーム櫛形フィルタパ
ーシャルレスポンスフィルタ部分からの応答として供給
される第１の排他的ＯＲゲート応答を発生する、前記ポ
ストフレーム櫛形フィルタパーシャルレスポンスフィル
タ部分に含まれる第１の排他的ＯＲゲートと；前記ポス
トライン櫛形フィルタパーシャルレポンスフィルタ部分
への入力信号により書き込まれ、前記データ行当たりの
シンボル計数によりアドレスされた格納場所を有するよ
うに構成され、一ライン遅延で前記ポストライン櫛形フ
ィルタパーシャルレスポンスフィルタ部分への入力信号
を再生するために読み出し後上書きモードで動作する、
前記ポストライン櫛形フィルタパーシャルレスポンスフ
ィルタ部分に含まれる第３のライン格納ランダムアクセ
スメモリと；前記ポストラインム櫛形フィルタパーシャ
ルレスポンスフィルタ部分への入力信号と一ライン遅延
で前記第２のライン格納ランダムアクセスメモリから再
生される信号との排他的論理和を行い、第２の排他的Ｏ
Ｒゲート応答を発生する、前記ポストライン櫛形フィル
タパーシャルレスポンスフィルタ部分に含まれる第２の
排他的ＯＲゲートと；前記第２の排他的ＯＲゲートによ
り書き込まれ、前記データ行当たりのシンボル計数によ
りアドレスされた格納場所を有するように構成され、一
ライン遅延で前記第２の排他的ＯＲゲート応答を再生す
るために読み出し後上書きモードで動作する、前記ポス
トライン櫛形フィルタパーシャルレスポンスフィルタ部
分に含まれる第４のライン格納ランダムアクセスメモリ
と；前記第２の排他的ＯＲゲート応答と一ライン遅延で
前記第４のライン格納ランダムアクセスメモリから再生
されるような前記第２の排他的ＯＲゲート応答との排他
的論理和を行い、前記ポストライン櫛形フィルタパーシ
ャルレスポンスフィルタ部分からの応答として供給され
る第３の排他的ＯＲゲート応答を発生する、前記ポスト
ライン櫛形フィルタパーシャルレスポンスフィルタ部分
に含まれる第３の排他的ＯＲゲートとよりなることを特
徴とする請求項１４記載のディジタル信号受信器。
【請求項１６】前記分離された垂直同期パルスの少な
くとも選択されたものに応答してモジュロ４データフレ
ーム計数を発生し、その下位ビットはモジュロ２データ
フレーム計数であり、その上位ビットはモジュロデータ
フレームペア計数である、モジュロ４データフレームカ
ウンタと；前記ラインロックされた制御発振器の発振の
平均軸交差に応答してデータ列当たりのシンボル計数を
発生するために計数し、前記データ列当たりのシンボル
計数が所定のフル計数値に達して初期計数値に戻った時
はいつでもフル計数到達信号を供給し、前記水平同期分
離器からの水平同期パルスに応答したデータ列当たりの
シンボル計数の前記初期計数値にリセットするデータ列
当たりのシンボルカウンタと；前記データ列当たりのシ
ンボルカウンタから供給されたフル計数到達信号を計数
してデータ列計数を発生し、前記垂直同期分離器から供
給される垂直同期パルスに応答するデータ列計数の初期
値を周期的にリセットするデータ列カウンタと；入力信
号としてレートバッファに供給される前記パーシャルレ
スポンスフィルタからの出力信号に応答するデインタリ
ーブされた出力信号を供給し、前記モジュロ４データフ
レーム計数と前記データ行当たりのシンボル計数と前記
データ行計数と前記データ列当たりのシンボル計数と前
記データ列計数とを制御信号として受け取る、デインタ
リーバとして動作するレートバッファと；前記レートバ
ッファからの出力信号に応答してその中のエラーを補正
するエラー補正符号復号化器とを更に有することを特徴
とする請求項１５記載のディジタル信号受信器。
【請求項１７】振幅が複合ビデオ信号に応じて変調さ
れるビデオ搬送波と組み合わされた伝送において、前記
ビデオ搬送波と直交位相関係にある抑圧搬送波の２進位
相偏移キーイング変調側波帯を送信し、第１のビットシ
リアルディジタル信号は前記複合ビデオ信号のための水
平走査線レートの倍数である所定の位相偏移キーイング
レートを有し前記抑圧搬送波の振幅を変調して前記２進
位相偏移キーイング変調側波帯を発生する２進位相偏移
キーイング信号に符号化され、前記組み合わされた伝送
は残留側波帯フィルタリングの後に行われるシステムに
使用されるディジタル信号受信器であって：複合ビデオ信号に応じて変調された振幅変調ビデオ搬送
波と前記ビデオ搬送波と直交位相で２進位相偏移キーイ
ングされた抑圧搬送波よりなる選択された無線周波数信
号に応答する中間周波数信号を供給し、前記２進位相偏
移キーイングされた抑圧搬送波は第１のビットシリアル
ディジタル信号を符号化する２進位相偏移キーイング信
号に応じて変調されるチューナと；フィルタリング及び増幅要素を含み、増幅された中間周
波数増幅器応答を供給する、前記中間周波数信号応答の
ための中間周波数増幅器と；中間周波数と周波数及び位相エラー信号により制御され
た平均位相とにおいて、同相及び直交位相中間周波数ビ
デオ搬送波を発生する第１の制御発振器回路と；前記増幅された中間周波数増幅器応答を受け、供給され
た前記同相中間周波数ビデオ搬送波に応じて前記ビデオ
搬送波の振幅の変調を同期的に検出し、前記２進位相偏
移キーイング信号の上方周波数残余を伴う再生された複
合ビデオ信号をフィルタリングする前記残留側波帯のた
めに、前記複合ビデオ信号が再生される同相検出信号を
発生する同相ビデオ検出器と；前記増幅された中間周波数増幅器応答を受け、供給され
た前記直交位相中間周波数ビデオ搬送波に応じて前記ビ
デオ搬送波の振幅の変調を同期的に検出して、前記複合
ビデオ信号の少なくとも上方周波数残余を更に伴う再生
された２進位相偏移キーイング信号をフィルタリングす
る前記残留側波帯のために、前記周波数及び位相エラー
信号を伴う前記２進位相偏移キーイング信号が再生され
る直交位相検出信号を発生する直交位相ビデオ検出器
と；水平同期パルスを前記同相ビデオ検出器により検出した
複合ビデオ信号から分離する水平同期分離器と；前記分離された水平同期パルスで制御された周波数及び
位相でクロック発振を発生し、その発振は前記複合ビデ
オ信号のための前記水平走査線レートの倍数であるライ
ンロックされた第２の制御発振器回路と；アナログ入力信号として前記直交位相検出信号を受ける
入力接続と、ディジタル直交位相検出信号を供給するた
めに前記所定の位相偏移キーイングでサンプリングされ
るように、前記直交位相検出信号のサンプルにディジタ
ル化された応答を供給する出力接続とを有するアナログ
−ディジタル変換器と；ハイパスフレーム櫛形フィルタ応答を前記ディジタル直
交位相検出信号に供給するハイパスフレーム櫛形フィル
タと；前記ハイパスフレーム櫛形フィルタに応答して、位相偏
移キーイングシンボルに応答する３レベルのディジタル
応答を含む第１のハイパスライン櫛形フィルタ応答に、
前記第１のハイパスライン櫛形フィルタ応答において抑
圧される前記複合ビデオ信号の前記残余を与える手段
と；前記第１のハイパスライン櫛形フィルタに応答して各々
の位相偏移キーイングシンボルの同一性を決定し、それ
により第２のビットシリアルディジタル信号において各
々順次のビットを発生する第１のシンボル決定回路と；前記第２のビットシリアルディジタル信号に応答して、
前記第１のビットシリアルディジタル信号を実質的に再
生する第３のビットシリアルディジタル信号を発生する
第１のパーシャルレスポンスフィルタと；前記ハイパスフレームフィルタ応答に応答して、位相偏
移キーイングシンボルに応答する５レベルのディジタル
応答を含む第２のハイパスライン櫛形フィルタ応答に、
前記第２のハイパスライン櫛形フィルタ応答において抑
圧される前記複合ビデオ信号の前記残余を与える手段
と；前記第２のハイパスライン櫛形フィルタ応答に応答して
各々の位相偏移キーイングシンボルの同一性を決定し、
それにより第４のビットシリアルディジタル信号におい
て各々順次のビットを発生する第２のシンボル決定回路
と；前記第４のビットシリアルディジタル信号に応答して、
前記第１のビットシリアルディジタル信号を実質的に再
生する第５のビットシリアルディジタル信号をその応答
として発生する第２のパーシャルレスポンスフィルタ
と；シンボル決定に影響を与える前記複合ビデオ信号の残余
によるエラーで最もありにくい前記第３及び第５のビッ
トシリアルディジタル信号の現在のビットの一つを第６
のビットシリアルディジタル信号の現在のビットとして
選択することにより前記第６のビットシリアルディジタ
ル信号の順次のビットを選択する手段とよりなることを
特徴とするディジタル信号受信器。
【請求項１８】前記ラインロックされた第２の制御発
振器回路の発振の平均軸交差に応答して計数してデータ
行当たりのシンボル計数を発生し、前記水平同期分離器
からの水平同期パルスに応答するデータ行当たりのシン
ボル計数の初期値を周期的にリセットする、データ行当
たりのシンボルカウンタと；前記水平同期分離器から供
給された水平同期パルスを計数してデータ行計数を発生
し、データ行計数値の各々の値は走査線計数の値に対応
し、前記垂直同期分離器からの垂直同期パルスに応答す
るデータ行計数の初期値を周期的にリセットするデータ
行カウンタと；前記ハイパスフレーム櫛形フィルタへの
入力信号によりに書き込まれ、前記データ行計数により
行アドレスされ及び前記データ行当たりのシンボル計数
により列アドレスされた格納場所を有するように構成さ
れ、一フレーム遅延と共に前記ハイパスフレーム櫛形フ
ィルタへの入力信号を再生するために読み出し後上書き
モードで動作する、前記ハイパスフレーム櫛形フィルタ
に含まれる第１のフレーム格納ランダムアクセスメモリ
と；前記ハイパスフレーム櫛形フィルタへの入力信号
を、一フレーム遅延で前記第１のフレーム格納ランダム
アクセスメモリから再生される信号と差分的に組み合わ
せ、それにより前記ハイパスフレーム櫛形フィルタ応答
として供給される第１の差分信号を発生する第１のディ
ジタル減算器とを更に有することを特徴とする請求項１
７記載のディジタル信号受信器。
【請求項１９】前記ハイパスライン櫛形フィルタ応答
を提供する手段は：前記ハイパスフレーム櫛形フィルタ
応答で書き込まれ、前記データ行当たりのシンボル計数
によりアドレスされた格納場所を有するように構成さ
れ、一ライン遅延と共に前記ハイパスライン櫛形フィル
タへの入力信号を再生するために読み出し後上書きモー
ドで動作する、第１のライン格納ランダムアクセスメモ
リと；前記ハイパスライン櫛形フィルタへの入力信号
を、一ライン遅延で前記第１のライン格納ランダムアク
セスメモリから再生される信号と差分的に組み合わせ、
それにより前記ハイパスライン櫛形フィルタ応答として
供給される第２の差分信号を発生する第２のディジタル
減算器とよりなることを特徴とする請求項１８記載のデ
ィジタル信号受信器。
【請求項２０】前記第２のハイパスライン櫛形フィル
タ応答を提供する手段は、前記第１のハイパスライン櫛
形フィルタ応答を提供する手段に加えて：一ライン遅延
で前記第１のライン格納ランダムアクセスメモリから再
生されるハイパスフレーム櫛形フィルタ応答により書き
込まれ、前記データ行当たりのシンボル計数によりアド
レスされた格納場所を有するように構成され、二ライン
遅延で前記ハイパスフレーム櫛形フィルタ応答を再生す
るために読み出し後上書きモードで動作する、第２のラ
イン格納ランダムアクセスメモリと；一ライン遅延で前
記第１のライン格納ランダムアクセスメモリから再生さ
れる前記ハイパスフレーム櫛形フィルタ応答を、二ライ
ン遅延で前記第２のライン格納ランダムアクセスメモリ
から再生される前記ハイパスフレーム櫛形フィルタ応答
と差分的に組み合わせ、それにより第３の差分信号を発
生する第３のディジタル減算器と；前記第２及び第３の
差分信号を差分的に組み合わせ、それにより前記第２の
ハイパスライン櫛形フィルタ応答として供給される第４
の差分信号を発生する第４のディジタル減算器とよりな
ることを特徴とする請求項１９記載のディジタル信号受
信器。
【請求項２１】第６のビットシリアルディジタル信号
の順次のビットを選択する手段は：前記第２と第３の差
分信号の強度を比較して、前記第２の差分信号の強度が
前記第３の差分信号の強度を越えた時の第１の値と、前
記第２の差分信号の強度が前記第３の差分信号の強度を
越えない時の第２の値とを有する制御信号を発生する手
段と；前記第５のビットシリアルディジタル信号を受け
る第１の入力と、前記第３のビットシリアルディジタル
信号を受ける第２の入力と、前記第６のビットシリアル
ディジタル信号を供給する出力とを有し、その第１の入
力において受ける第５のビットシリアルディジタル信号
をその出力において複製するために前記第１の値である
前記制御信号により調整され、その第２の入力において
受ける第３のビットシリアルディジタル信号をその出力
において複製するために前記第２の値である前記制御信
号により調整される、２入力マルチプレクサとよりなる
ことを特徴とする請求項２０記載のディジタル信号受信
器。
【請求項２２】前記分離された垂直同期パルスの少な
くとも選択されたものに応答してモジュロ４データフレ
ーム計数を発生し、その下位ビットはモジュロ２データ
フレーム計数であり、その上位ビットはモジュロデータ
フレームペア計数である、モジュロ４データフレームカ
ウンタと；前記ラインロックされた制御発振器の発振の
平均軸交差に応答してデータ列当たりのシンボル計数を
発生するために計数し、前記データ列当たりのシンボル
計数が所定のフル計数値に達して初期計数値に戻った時
はいつでもフル計数到達信号を供給し、前記水平同期分
離器からの水平同期パルスに応答したデータ列当たりの
シンボル計数の前記初期計数値に周期的にリセットする
データ列当たりのシンボルカウンタと；前記データ列当
たりのシンボルカウンタから供給されたフル計数到達信
号を計数してデータ列計数を発生し、前記垂直同期分離
器から供給される垂直同期パルスに応答するデータ列計
数の初期値を周期的にリセットするデータ列カウンタ
と；入力信号としてレートバッファに供給される前記第
６のビットシリアルディジタル信号に応答するデインタ
リーブされた出力信号を供給し、前記モジュロ４データ
フレーム計数と前記データ行当たりのシンボル計数と前
記データ行計数と前記データ列当たりのシンボル計数と
前記データ列計数とを制御信号として受ける、デインタ
リーバとして動作するレートバッファと；前記レートバ
ッファからの出力信号に応答してその中のエラーを補正
するエラー補正符号復号化器とを更に有することを特徴
とする請求項１７記載のディジタル信号受信器。
【請求項２３】振幅が複合ビデオ信号に応じて変調さ
れるビデオ搬送波と組み合わされた伝送において、前記
ビデオ搬送波と直交位相関係にある抑圧搬送波の２進位
相偏移キーイング変調側波帯を送信し、第１のビットシ
リアルディジタル信号は前記複合ビデオ信号のための水
平走査線レートの倍数である所定の位相偏移キーイング
レートを有し前記抑圧搬送波の振幅を変調して前記２進
位相偏移キーイング変調側波帯を発生する２進位相偏移
キーイング信号に符号化され、前記組み合わされた伝送
は残留側波帯フィルタリングの後に行われるシステムに
使用されるディジタル信号受信器であって：複合ビデオ信号に応じて変調された振幅変調ビデオ搬送
波と前記ビデオ搬送波と直交位相で２進位相偏移キーイ
ングされた抑圧搬送波よりなる選択された無線周波数信
号に応答する中間周波数信号を供給し、前記２進位相偏
移キーイングされた抑圧搬送波は第１のビットシリアル
ディジタル信号を符号化する２進位相偏移キーイング信
号に応じて変調されるチューナと；フィルタリング及び増幅要素を含み、増幅された中間周
波数増幅器応答を供給する、前記中間周波数信号応答の
ための中間周波数増幅器と；中間周波数と周波数及び位相エラー信号により制御され
た平均位相とにおいて、同相及び直交位相中間周波数ビ
デオ搬送波を発生する第１の制御発振器回路と；前記増幅された中間周波数増幅器応答を受け、供給され
た前記同相中間周波数ビデオ搬送波に応じて前記ビデオ
搬送波の振幅の変調を同期的に検出し、前記２進位相偏
移キーイング信号の上方周波数残余を伴う再生された複
合ビデオ信号をフィルタリングする前記残留側波帯のた
めに、前記複合ビデオ信号が再生される同相検出信号を
発生する同相ビデオ検出器と；前記増幅された中間周波数増幅器応答を受け、供給され
た前記直交位相中間周波数ビデオ搬送波に応じて前記ビ
デオ搬送波の振幅の変調を同期的に検出して、前記複合
ビデオ信号の少なくとも上方周波数残余を更に伴う再生
された２進位相偏移キーイング信号をフィルタリングす
る前記残留側波帯のために、前記周波数及び位相エラー
信号を伴う前記２進位相偏移キーイング信号が再生され
る直交位相検出信号を発生する直交位相ビデオ検出器
と；水平同期パルスを前記同相ビデオ検出器により検出した
複合ビデオ信号から分離する水平同期分離器と；前記分離された水平同期パルスで制御された周波数及び
位相でクロック発振を発生し、その発振は前記複合ビデ
オ信号のための前記水平走査線レートの倍数であるライ
ンロックされた第２の制御発振器回路と；アナログ入力信号として前記直交位相検出信号を受ける
入力接続と、ディジタル直交位相検出信号を供給するた
めに前記所定の位相偏移キーイングでサンプリングされ
るように、前記直交位相検出信号のサンプルにディジタ
ル化された応答を供給する出力接続とを有するアナログ
−ディジタル変換器と；第１の一フレームディジタル遅延は前記直交位相検出信
号を受け取り、その夫々の遅延された応答として前記複
合ビデオ信号のフレームの期間だけ遅延されるように前
記直交位相検出信号を供給し、第２の一フレームディジ
タル遅延は前記第１の一フレームディジタル遅延の遅延
応答を受け取り、その夫々の遅延された応答として前記
複合ビデオ信号の二フレームの期間だけ遅延されるよう
に前記直交位相検出信号を供給する、カスケード接続さ
れた第１及び第２の一フレームディジタル遅延と；前記アナログ−ディジタル変換器からの前記直交位相検
出信号と前記第１の一フレームディジタル遅延の遅延応
答とを差分的に組み合わせ、それにより第１の差分信号
を発生する第１のディジタル減算器と；前記第１の一フレームディジタル遅延の遅延応答と前記
第２の一フレームディジタル遅延の遅延応答とを差分的
に組み合わせ、それにより第２の差分信号を発生する第
２のディジタル減算器と；前記第１の差分信号に応答して、位相偏移キーイングシ
ンボルに応答する３レベルのディジタルを含む第１のハ
イパスライン櫛形フィルタ応答に、前記第１のハイパス
ライン櫛形フィルタ応答において抑圧される前記複合ビ
デオ信号の前記残余を与える手段と；前記第１のハイパスライン櫛形フィルタに応答して各々
の位相偏移キーイングシンボルの同一性を決定し、それ
により第２のビットシリアルディジタル信号において各
々順次のビットを発生する第１のシンボル決定回路と；前記第２のビットシリアルディジタル信号に応答して、
前記第１のビットシリアルディジタル信号を実質的に再
生する第３のビットシリアルディジタル信号を発生する
第１のパーシャルレスポンスフィルタと；前記第２の差分信号に応答して、位相偏移キーイングシ
ンボルに応答する５レベルのディジタル応答を含む第２
のハイパスライン櫛形フィルタ応答に、前記第２のハイ
パスライン櫛形フィルタ応答において抑圧される前記複
合ビデオ信号の前記残余を与える手段と；前記第２のハイパスライン櫛形フィルタ応答に応答して
各々の位相偏移キーイングシンボルの同一性を決定し、
それにより第４のビットシリアルディジタル信号におい
て各々順次のビットを発生する第２のシンボル決定回路
と；前記第４のビットシリアルディジタル信号に応答して、
前記第１のビットシリアルディジタル信号を実質的に再
生する第５のビットシリアルディジタル信号をその応答
として発生する第２のパーシャルレスポンスフィルタ
と；シンボル決定に影響を与える前記複合ビデオ信号の残余
によるエラーで最もありにくい前記第３及び第５のビッ
トシリアルディジタル信号の現在のビットの一つを第６
のビットシリアルディジタル信号の現在のビットとして
選択することにより前記第６のビットシリアルディジタ
ル信号の順次のビットを選択する手段とよりなることを
特徴とするディジタル信号受信器。
【請求項２４】第６のビットシリアルディジタル信号
の順次のビットを選択する手段は：前記第１と第２の差
分信号の強度を比較して、前記第１の差分信号の強度が
前記第２の差分信号の強度を越えた時の第１の値と、前
記第１の差分信号の強度が前記第２の差分信号の強度を
越えない時の第２の値とを有する制御信号を発生する手
段と；前記第５のビットシリアルディジタル信号を受け
る第１の入力と、前記第３のビットシリアルディジタル
信号を受ける第２の入力と、前記第６のビットシリアル
ディジタル信号を供給する出力とを有し、その第１の入
力において受ける第５のビットシリアルディジタル信号
をその出力において複製するために前記第１の値である
前記制御信号により調整され、その第２の入力において
受ける第３のビットシリアルディジタル信号をその出力
において複製するために前記第２の値である前記制御信
号により調整される２入力マルチプレクサとよりなるこ
とを特徴とする請求項２３記載のディジタル信号受信
器。
【請求項２５】前記ラインロックされた第２の制御発
振器回路の発振の平均軸交差に応答して計数してデータ
行当たりのシンボル計数を発生し、前記水平同期分離器
からの水平同期パルスに応答するデータ行当たりのシン
ボル計数の初期値を周期的にリセットする、データ行当
たりのシンボルカウンタと；前記水平同期分離器から供
給された水平同期パルスを計数してデータ行計数を発生
し、データ行計数値の各々の値は走査線計数の値に対応
し、前記垂直同期分離器からの垂直同期パルスに応答す
るデータ行計数の初期値を周期的にリセットする、デー
タ行カウンタと；前記第１の一フレームディジタル遅延
を提供するために読み出し後上書きモードで動作し、前
記データ行計数により行アドレスされ及び前記データ行
当たりのシンボル計数により列アドレスされた格納場所
を有するように構成された第１のフレーム格納ランダム
アクセスメモリと；前記第２の一フレームディジタル遅
延を提供するために読み出し後上書きモードで動作し、
前記データ行計数により行アドレスされ及び前記データ
行当たりのシンボル計数により列アドレスされた格納場
所を有するように構成された第２のフレーム格納ランダ
ムアクセスメモリと；を更に有することを特徴とする請
求項２３記載のディジタル信号受信器。
【請求項２６】前記分離された垂直同期パルスの少な
くとも選択されたものに応答してモジュロ４データフレ
ーム計数を発生し、その下位ビットはモジュロ２データ
フレーム計数であり、その上位ビットはモジュロデータ
フレームペア計数である、モジュロ４データフレームカ
ウンタと；前記ラインロックされた制御発振器の発振の
平均軸交差に応答してデータ列当たりのシンボル計数を
発生するために計数し、前記データ列当たりのシンボル
計数が所定のフル計数値に達して初期計数値に戻った時
はいつでもフル計数到達信号を供給し、前記水平同期分
離器からの水平同期パルスに応答したデータ列当たりの
シンボル計数の前記初期計数値に周期的にリセットする
データ列当たりのシンボルカウンタと；前記データ列当
たりのシンボルカウンタから供給されたフル計数到達信
号を計数してデータ列計数を発生し、前記垂直同期分離
器から供給される垂直同期パルスに応答するデータ列計
数の初期値を周期的にリセットするデータ列カウンタ
と；入力信号としてレートバッファに供給される前記第
６のビットシリアルディジタル信号に応答するデインタ
リーブされた出力信号を供給し、前記モジュロ４データ
フレーム計数と前記データ行当たりのシンボル計数と前
記データ行計数と前記データ列当たりのシンボル計数と
前記データ列計数とを制御信号として受ける、デインタ
リーバとして動作するレートバッファと；前記レートバ
ッファからの出力信号に応答してその中のエラーを補正
するエラー補正符号復号化器とを更に有することを特徴
とする請求項２５記載のディジタル信号受信器。
【請求項２７】振幅が複合ビデオ信号に応じて変調さ
れるビデオ搬送波と組み合わされた伝送において、前記
ビデオ搬送波と直交位相関係にある抑圧搬送波の２進位
相偏移キーイング変調側波帯を送信し、第１のビットシ
リアルディジタル信号は前記複合ビデオ信号のための水
平走査線レートの倍数である所定の位相偏移キーイング
レートを有し前記抑圧搬送波の振幅を変調して前記２進
位相偏移キーイング変調側波帯を発生する２進位相偏移
キーイング信号に符号化され、前記組み合わされた伝送
は残留側波帯フィルタリングの後に行われるシステムに
使用されるディジタル信号受信器であって：複合ビデオ信号に応じて変調された振幅変調ビデオ搬送
波と前記ビデオ搬送波と直交位相で２進位相偏移キーイ
ングされた抑圧搬送波よりなる選択された無線周波数信
号に応答する中間周波数信号を供給し、前記２進位相偏
移キーイングされた抑圧搬送波は第１のビットシリアル
ディジタル信号を符号化する２進位相偏移キーイング信
号に応じて変調されるチューナと；フィルタリング及び増幅要素を含み、増幅された中間周
波数増幅器応答を供給する、前記中間周波数信号応答の
ための中間周波数増幅器と；中間周波数と周波数及び位相エラー信号により制御され
た平均位相とにおいて、同相及び直交位相中間周波数ビ
デオ搬送波を発生する第１の制御発振器回路と；前記増幅された中間周波数増幅器応答を受け、供給され
た前記同相中間周波数ビデオ搬送波に応じて前記ビデオ
搬送波の振幅の変調を同期的に検出し、前記２進位相偏
移キーイング信号の上方周波数残余を伴う再生された複
合ビデオ信号をフィルタリングする前記残留側波帯のた
めに、前記複合ビデオ信号が再生される同相検出信号を
発生する同相ビデオ検出器と；前記増幅された中間周波数増幅器応答を受け、供給され
た前記直交位相中間周波数ビデオ搬送波に応じて前記ビ
デオ搬送波の振幅の変調を同期的に検出して、前記複合
ビデオ信号の少なくとも上方周波数残余を更に伴う再生
された２進位相偏移キーイング信号をフィルタリングす
る前記残留側波帯のために、前記周波数及び位相エラー
信号を伴う前記２進位相偏移キーイング信号が再生され
る直交位相検出信号を発生する直交位相ビデオ検出器
と；水平同期パルスを前記同相ビデオ検出器により検出した
複合ビデオ信号から分離する水平同期分離器と；前記分離された水平同期パルスで制御された周波数及び
位相でクロック発振を発生し、その発振は前記複合ビデ
オ信号のための前記水平走査線レートの倍数であるライ
ンロックされた第２の制御発振器回路と；アナログ入力信号として前記直交位相検出信号を受ける
入力接続と、ディジタル直交位相検出信号を供給するた
めに前記所定の位相偏移キーイングでサンプリングされ
るように、前記直交位相検出信号のサンプルにディジタ
ル化された応答を供給する出力接続とを有するアナログ
−ディジタル変換器と；前記第１の差分信号に応答して、位相偏移キーイングシ
ンボルに応答する３レベルのディジタルを含む第１のハ
イパスライン櫛形フィルタ応答に、前記第１のハイパス
ライン櫛形フィルタ応答において抑圧される前記複合ビ
デオ信号の前記残余を与える手段と；前記第１のハイパスライン櫛形フィルタに応答して各々
の位相偏移キーイングシンボルの同一性を決定し、それ
により第２のビットシリアルディジタル信号において各
々順次のビットを発生する第１のシンボル決定回路と；前記第２のビットシリアルディジタル信号に応答して、
前記第１のビットシリアルディジタル信号を実質的に再
生する第３のビットシリアルディジタル信号を発生する
第１のパーシャルレスポンスフィルタと；第１の一フレームディジタル遅延は前記直交位相検出信
号を受け取り、その夫々の遅延された応答として前記複
合ビデオ信号のフレームの期間だけ遅延されるように前
記直交位相検出信号を供給し、第２の一フレームディジ
タル遅延は前記第１の一フレームディジタル遅延の遅延
応答を受け取り、その夫々の遅延された応答として前記
複合ビデオ信号の二フレームの期間だけ遅延されるよう
に前記直交位相検出信号を供給する、カスケード接続さ
れた第１及び第２の一フレームディジタル遅延と；前記アナログ−ディジタル変換器からの前記直交位相検
出信号と前記第１の一フレームディジタル遅延の遅延応
答とを差分的に組み合わせ、それにより第１の差分信号
を発生する第１のディジタル減算器と；前記第１の一フレームディジタル遅延の遅延応答と前記
第２の一フレームディジタル遅延の遅延応答とを差分的
に組み合わせ、それにより第２の差分信号を発生する第
２のディジタル減算器と；前記第１の差分信号に応答して、位相偏移キーイングシ
ンボルに対する５レベルのディジタル応答を含む第２の
ハイパスライン櫛形フィルタ応答に、前記第２のハイパ
スライン櫛形フィルタ応答において抑圧される前記複合
ビデオ信号の前記残余を与える手段と；前記第２のハイパスライン櫛形フィルタ応答に応答して
各々の位相偏移キーイングシンボルの同一性を決定し、
それにより第４のビットシリアルディジタル信号におい
て各々順次のビットを発生する第２のシンボル決定回路
と；前記第４のビットシリアルディジタル信号に応答して、
前記第１のビットシリアルディジタル信号を実質的に再
生する第５のビットシリアルディジタル信号をその応答
として発生する第２のパーシャルレスポンスフィルタ
と；シンボル決定に影響を与える前記複合ビデオ信号の残余
によるエラーで最もありにくい前記第３及び第５のビッ
トシリアルディジタル信号の現在のビットの一つを第６
のビットシリアルディジタル信号の現在のビットとして
選択することにより前記第６のビットシリアルディジタ
ル信号の順次のビットを選択する手段と前記第２の差分
信号に応答して、位相偏移キーイングシンボルに対する
５レベルのディジタル応答を含む第３のハイパスライン
櫛形フィルタ応答に、前記第３のハイパスライン櫛形フ
ィルタ応答において抑圧される前記複合ビデオ信号の前
記残余を与える手段と；前記第３のハイパスライン櫛形フィルタに応答して各々
の位相偏移キーイングシンボルの同一性を決定し、それ
により第７のビットシリアルディジタル信号において各
々順次のビットを発生する第３のシンボル決定回路と；前記第７のビットシリアルディジタル信号に応答して、
第８のビットシリアルディジタル信号を発生する第３の
パーシャルレスポンスフィルタと；前記第２の差分信号に応答して、位相偏移キーイングシ
ンボルに対する９レベルのディジタル応答を含む第４の
ハイパスライン櫛形フィルタ応答に、前記第４のハイパ
スライン櫛形フィルタ応答において抑圧される前記複合
ビデオ信号の前記残余を与える手段と；前記第４のハイパスライン櫛形フィルタに応答して各々
の位相偏移キーイングシンボルの同一性を決定し、それ
により第９のビットシリアルディジタル信号において各
々順次のビットを発生する第４のシンボル決定回路と；前記第９のビットシリアルディジタル信号に応答して、
第１０のビットシリアルディジタル信号を発生する第４
のパーシャルレスポンスフィルタと；シンボル決定に影響を与える前記複合ビデオ信号の残余
によるエラーが最もありそうにない前記第８及び第１０
のビットシリアルディジタル信号の一つを第１１のビッ
トシリアルディジタル信号の現在のビットとして選択す
ることにより第１１のビットシリアルディジタル信号の
順次のビットを選択する手段と；前記第１１のビットシリアルディジタル信号を受ける第
１の入力と、第１２のビットシリアルディジタル信号を
供給する出力とを有する排他的ＯＲゲートと；シンボル決定に影響を与える前記複合ビデオ信号の残余
によるエラーが最もありそうにない前記第６及び第１２
のビットシリアルディジタル信号の現在のビットの、第
１３のビットシリアルディジタル信号の現在のビットと
して選択することにより、前記第１３のビットシリアル
ディジタル信号の順次のビットを選択する手段と；前記第１３のビットシリアルディジタル信号に応答し、
前記第１３のビットシリアルディジタル信号を前記複合
ビデオ信号のフレームの期間だけ遅延された後に前記排
他的ＯＲゲートの第２の入力に供給する第３の一フレー
ムディジタル遅延とよりなることを特徴とするディジタ
ル信号受信器。
【請求項２８】前記ラインロックされた第２の制御発振
器回路の発振の平均軸交差に応答して計数してデータ行
当たりのシンボル計数を発生し、前記水平同期分離器か
らの水平同期パルスに応答するデータ行当たりのシンボ
ル計数の初期値を周期的にリセットする、データ行当た
りのシンボルカウンタと；前記水平同期分離器から供給された水平同期パルスを計
数してデータ行計数を発生し、データ行計数値の各々の
値は走査線計数の値に対応し、前記垂直同期分離器から
の垂直同期パルスに応答するデータ行計数の初期値を周
期的にリセットする、データ行カウンタと；前記第１の一フレームディジタル遅延を提供するために
読み出し後上書きモードで動作し、前記データ行計数に
より行アドレスされ及び前記データ行当たりのシンボル
計数により列アドレスされた格納場所を有するように構
成された第１のフレーム格納ランダムアクセスメモリ
と；前記第２の一フレームディジタル遅延を提供するために
読み出し後上書きモードで動作し、前記データ行計数に
より行アドレスされ及び前記データ行当たりのシンボル
計数により列アドレスされた格納場所を有するように構
成された第２のフレーム格納ランダムアクセスメモリ
と；前記第３の一フレームディジタル遅延を提供するために
読み出し後上書きモードで動作し、前記データ行計数に
より行アドレスされ及び前記データ行当たりのシンボル
計数により列アドレスされた格納場所を有するように構
成された第３のフレーム格納ランダムアクセスメモリと
を更に有することを特徴とする請求項２７記載のディジ
タル信号受信器。
【請求項２９】前記分離された垂直同期パルスの少な
くとも選択されたものに応答してモジュロ４データフレ
ーム計数を発生し、その下位ビットはモジュロ２データ
フレーム計数であり、その上位ビットはモジュロデータ
フレームペア計数である、モジュロ４データフレームカ
ウンタと；前記ラインロックされた制御発振器の発振の
平均軸交差に応答してデータ列当たりのシンボル計数を
発生するために計数し、前記データ列当たりのシンボル
計数が所定のフル計数値に達して初期計数値に戻った時
はいつでもフル計数到達信号を供給し、前記水平同期分
離器からの水平同期パルスに応答したデータ列当たりの
シンボル計数の前記初期計数値に周期的にリセットする
データ列当たりのシンボルカウンタと；前記データ列当
たりのシンボルカウンタから供給されたフル計数到達信
号を計数してデータ列計数を発生し、前記垂直同期分離
器から供給される垂直同期パルスに応答するデータ列計
数の初期値を周期的にリセットするデータ列カウンタ
と；入力信号としてレートバッファに供給される前記第
１２のビットシリアルディジタル信号に応答するデイン
タリーブされた出力信号を供給し、前記モジュロ４デー
タフレーム計数と前記データ行当たりのシンボル計数と
前記データ行計数と前記データ列当たりのシンボル計数
と前記データ列計数とを制御信号として受ける、デイン
タリーバとして動作するレートバッファと；前記レート
バッファからの出力信号に応答してその中のエラーを補
正するエラー補正符号復号化器とを更に有することを特
徴とする請求項２８記載のディジタル信号受信器。
【請求項３０】第６のビットシリアルディジタル信号
の順次のビットを選択する前記手段と、第１１のビット
シリアルディジタル信号の順次のビットを選択する前記
手段と、第１３のビットシリアルディジタル信号の順次
のビットを選択する前記手段とは共に：前記第１のハイ
パスライン櫛形フィルタ応答の現在の強度を一フレーム
前の強度と比較し、それにより前記第１のハイパスライ
ン櫛形フィルタの現在の強度が一フレーム前の強度を越
えた時の第１の値と前記第１のハイパスライン櫛形フィ
ルタの現在の強度が一フレーム前の強度を越えない時の
第２の値とを有する第１の制御信号を発生する手段と；
前記第５のビットシリアルディジタル信号を受ける第１
の入力と、前記第３のビットシリアルディジタル信号を
受ける第２の入力と、前記第６のビットシリアルディジ
タル信号を供給するための出力とを有し、その第１の入
力において受ける前記第５のビットシリアルディジタル
信号をその出力において複製するために前記第１の値で
ある前記第１の制御信号により調整され、その第２の入
力において受ける前記第３のビットシリアルディジタル
信号をその出力において複製するために前記第２の値で
ある前記第１の制御信号により調整される、第１の２入
力マルチプレクサと；前記第３のハイパスライン櫛形フ
ィルタ応答の現在の強度を一フレーム前の強度と比較
し、それにより第３のハイパスライン櫛形フィルタの現
在の強度が一フレーム前の強度を越えた時の第１の値と
前記第３のハイパスライン櫛形フィルタの現在の強度が
一フレーム前の強度を越えない時の第２の値とを有する
制御信号を発生する手段と；前記第１０のビットシリア
ルディジタル信号を受ける第１の入力と、前記第８のビ
ットシリアルディジタル信号を受ける第２の入力と、前
記第１１のビットシリアルディジタル信号を供給する出
力とを有し、その第１の入力において受ける前記第１０
のビットシリアルディジタル信号をその出力において複
製するために前記第１の値である前記制御信号により調
整され、その第２の入力において受ける前記第８のビッ
トシリアルディジタル信号をその出力において複製する
ために前記第２の値である前記制御信号により調整され
る、第２の２入力マルチプレクサと；前記第１と第２の
差分応答の強度を比較し、前記第１の差分信号の強度が
前記第２の差分信号の強度を越えた時の第１の値と前記
第１の差分信号の強度が前記第２の差分信号の強度を越
えない時の第２の値とを有する第３の制御信号を発生す
る手段と；前記第１２のビットシリアルディジタル信号
を受ける第１の入力と、前記第６のビットシリアルディ
ジタル信号を受ける第２の入力と、前記第１３のビット
シリアルディジタル信号を供給する出力とを有し、その
第１の入力において受ける前記第１２のビットシリアル
ディジタル信号をその出力において複製するために前記
第１の値である前記第３の制御信号により調整され、そ
の第２の入力において受ける前記第６のビットシリアル
ディジタル信号をその出力において複製するために前記
第２の値である前記第３の制御信号により調整される、
第３の２入力マルチプレクサと；よりなることを特徴と
する請求項２９記載のディジタル信号受信器。