DE19500160C2 - Digitaler Signalempfänger - Google Patents

Description

Die Erfindung bezieht sich auf einen digitalen Signalempfänger nach dem Oberbegriff des Anspruchs 1, insbesondere auf das Wiedergewinnen von in analogen Fernsehsigna­ len eingebetteten digitalen Signalen.

Relativ kleine Signale (z. B. 3 bis 5 IRE), die digitale Information kodieren, können zusammengesetzten Videosignalen beigemischt werden, ohne in unakzeptabler Weise in aus sol­ chen zusammengesetzten Videosignalen erzeugten Fernsehbil­ dern offensichtlich zu sein, wenn geeignete Beschränkungen des digitalen Formats berücksichtigt werden. Jian Yang be­ schreibt ein System, um dieses zu erreichen, in der US-Pa­ tentanmeldung mit der Seriennummer 08/141 070, eingereicht am 26. Oktober 1993 mit dem Titel "APPARATUS FOR PROCESSING NTSC TV SIGNALS HAVING DIGITAL SIGNALS ON QUADRATURE-PHASE VIDEO CARRIER", veröffentlicht in Form der US-PS 5 534 933.

Die US-Pa­ tentanmeldung mit der Seriennummer 08/141 070 beschreibt eine binäre Phasenumtastungs-(BPSK-)Modulation eines un­ terdrückten Trägers, der dieselbe Frequenz wie ein Videoträ­ ger besitzt und in einer 90°-Phasenbeziehung zu diesem steht. Die US-Patentanmeldung mit der Seriennummer 08/141 070 verlangt, daß die BPSK-Signale auf eine Bandbreite von 2 MHz beschränkt sind, um ein Übersprechen in die Chrominanz in Fernsehempfängern zu verhindern, in denen die Trennung der Chrominanz von der Luminanz ohne Rückgriff auf Kammfil­ terung durchgeführt wird. Die US-Patentanmeldung mit der Se­ riennummer 08/141 070 bevorzugt das Durchlassen der zu über­ tragenden Daten durch ein partielles Responsefilter zum Ver­ arbeiten der Daten, so daß sie nach einer Zeilen-Kammfilte­ rung in dem digitalen Signalempfänger von einem Mehrebenen- Symbolentscheidungsschaltkreis wiedergewonnen werden können, um den PSK-Unterträger von dem Luminanzanteil des zusammen­ gesetzten Videosignals zu trennen. Die US-Patentanmeldung mit der Seriennummer 08/141 070 verlangt das Wiederholen von Bildern der BPSK-Modulation in Gegenphase in aufeinander folgenden Paaren von aufeinander folgenden Bildern des NTSC- Signals. Eine solche Wiederholung von Daten in Paaren vor. Bildern macht die BPSK-Modulation, die das zusammengesetzte Videosignal, das aus dem NTSC-Signal detektiert wird, in den Bildern, die zum Betrachten auf einem Bildschirm aus dem zu­ sammengesetzten Videosignal erzeugt werden, begleitet, weni­ ger offensichtlich. Eine solche Wiederholung von Daten in Paaren von Bildern stellt außerdem eine Basis zur Verwendung von Bild-Kammfilterung in dem digitalen Signalempfänger zum Trennen der BPSK-Modulation von dem Luminanzanteil des zu­ sammengesetzten Videosignals, das statische Anteile von auf­ einander folgenden Fernsehbildern beschreibt, dar.

Die US-Patentanmeldung mit der Seriennummer 08/141 070 beschreibt die Probleme, die in dem digitalen Empfänger auf­ treten, wenn die BPSK-Modulation nach ihrer Detektion digi­ talisiert wird, wobei angenommen wird, daß ein Flashwandler, wie er normalerweise zum Digitalisieren von zusammengesetz­ ten Videosignalen verwendet wird, verwendet wird. Man kann erwarten, daß die Reste des zusammengesetzten Videosignals über 750 kHz, die die BPSK-Modulation begleiten, wenn die BPSK-Modulation synchron detektiert wird, zeitweise im Ver­ gleich mit der BPSK-Modulation relativ groß sind. Diese großen zusammengesetzten Videosignalreste beanspruchen viel vom dynamischen Bereich, den der Flashwandler dem analogen Eingangssignal zur Verfügung stellt, wenn die Digitalisie­ rung genau nach der synchronen Detektion der BPSK-Modulation durchgeführt wird, und das relativ kleine BPSK-Signal neigt dazu, aufgrund des Quantisierungsrauschens des Flashwand­ lers, der eine Auflösung von nur acht Bit oder so besitzt, in unzureichender Weise aufgelöst zu werden. Auch wenn Flashwandler mit bis zu zwölf Bits gebaut werden können, sind sie zu teuer, um in elektronischen Produkten für den Massenmarkt verwendet zu werden. Die US-Patentanmeldung mit der Seriennummer 08/141 070 vertritt die Verwendung einer analogen Zeilen-Kammfilterung der BPSK-Signale vor ihrer Di­ gitalisierung, um die relative Größe der Reste des zusammen­ gesetzten Videosignals oberhalb 750 kHz, die das BPSK-Signal begleiten, zu verringern. Das BSPK-Signal kann dann in einem größeren Ausgangsbereich des Flashwandlers aufgelöst werden, um den Symbolfehler zu verringern.

Thomas Vincent Bolger in seiner US-Patentanmeldung mit der Seriennummer 08/141 071, eingereicht am 26. Oktober 1993 mit dem Titel "RECEIVER WITH OVERSAMPLING ANALOG-TO-DIGITAL CONVERSION FOR DIGITAL SIGNALS WITHIN TV SIGNALS", stellt fest, daß, während Flashwandler im Preis sehr schnell mit zunehmender Bitauflösung steigen, die Preiszunahme für eine Vergrößerung der Bandbreite über 2 MHz hinaus relativ be­ scheiden ist. Die 2-MHz-Einschränkung für die BPSK-Band­ breite in dem in der US-Patentanmeldung mit der Seriennummer 08/141 070 offengelegten System verlangt eine Abtastrate von 4 MHz, damit die Symbolrate adäquat abgetastet wird, und 8- Bit Flashwandler, die beim Sechszehnfachen, Zweiunddreißig­ fachen oder sogar Vierundsechszigfachen dieser Abtastrate arbeiten, sind in ihrem Preis relativ günstig. Folglich stellt Bolger fest, daß Überabtastungs-Umwandlungsverfahren verwendet werden können, um eine erhöhte effektive Bitauflö­ sung durch solche 8-Bit Flashwandler sicherzustellen. Eine Überabtastung mit dem Sechszehnfachen der 4-MHz-Abtastrate kann eine effektive Auflösung bis zu 12 Bit für die Digita­ lisierung des BPSK sicherstellen, ohne daß es im Quantisie­ rungsrauschen verloren geht, auch wenn das detektierte BPSK im Vergleich mit dem zusammengesetzten Videosignal, das den größten Teil des dynamischen Bereichs des Flashwandlers be­ ansprucht, relativ klein ist.

Ein Typ von Überabtastungswandlern, als "Sigma-Delta"- Analog/Digitalwandler bekannt, ist den Schaltkreisdesignern zur Erhalten einer Mehrbitauflösung aus einem Basis-Ana­ log/Digitalwandler mit Ein-Bit-Auflösung geläufig. Sigma- Delta-Analog/Digitalwandler zum Erhöhen der Bitauflösung ei­ nes Basis-Analog/Digitalwandlers mit Mehrbitauflösung sind, auch wenn nicht sehr geläufig, bekannt. Im Betrieb führen Sigma-Delta-Analog/Digitalwandler das digitale Ausgangssi­ gnal zu einem Digital/Analogwandler und dann zu einem analo­ gen Subtrahierer zurück, um ein von dem Basis-Ana­ log/Digitalwandler (Basis-ADC) in den nachfolgenden Schrit­ ten der Überabtastungsprozedur zu digitalisierendes Fehler­ signal zu erzeugen. Während das während der Ana­ log/Digitalwandlung entstehende Quantisierungsrauschen durch die degenerative Rückkopplung unterdrückt wird, indem es in der Frequenz nach oben verschoben wird, so daß es durch eine digitale Tiefpaßfilterung unterdrückt werden kann, ist dies beim durch die Digital/Analogumwandlung (DAC) entstehenden Quantisierungsrauschen nicht der Fall. Aus diesem Grunde wurden Ein-Bit-Kodierer, die das Problem des DAC-Fehlers vermeiden, in Sigma-Delta-Analog/Digitalwandlern bevorzugt. ADCs, die Ein-Bit-Kodierer verwenden, sind für digitale Si­ gnalempfänger, die BPSK-Signale mit einer Rate von über 1 Megabit/s empfangen, nicht geeignet, da die Überabtastung, die durchgeführt werden muß, um die Anforderungen an die Bi­ tauflösung zu erfüllen, Abtastraten erfordert, die zu hoch sind, als daß sie praktikabel wären. Die Probleme, die auf­ treten, wenn man versucht, allgemein bekannte Sigma-Delta- ADCs mit Mehr-Bit-Kodierern zu verwenden, veranlaßte Bolger, andere Überabtastungsverfahren als die, die die Sigma-Delta- Modulation verwenden, zu verfolgen, wie in seiner US-Pa­ tentanmeldung mit der Seriennummer 08/141 071 beschrieben.

T. C. Leslie und B. Singh von Plessey Research Caswell Ltd. beschreiben in ihrem Artikel "An Improved Sigma-Delta Modulator Architectur", 1990 IEEE SYMPOSIUM ON CIRCUITS & SYSTEMS, 90 CH 2868-8900000-0372, Seiten 372-375, eine Zunahme der Bi­ tauflösung eines Basis-ADC mit Mehr-Bit-Auflösung unter Ver­ wendung einer Sigma-Delta-Prozedur, bei der nur ein einziges Bit des Ausgangssignals des Basis-ADC mit Mehr-Bit-Auflösung während jedes Überabtastungsschritts zu Rückkopplungszwecken in ein analoges Signal zurückverwandelt wird.

Aufgabe der Erfindung ist es, einen verbesserten digitalen Signalempfänger zu schaffen, der in der Lage ist, digitale Signale wiederzugewinnen, die mit einem zusammengesetz­ ten Videosignal übertragen werden.

Diese Aufgabe wird durch die Lehre des Anspruchs 1 gelöst.

Die Erfindung wird in digitalen Signalempfängern zur De­ tektion einer BPSK-Modulation eines unterdrückten Trägers in 90°-Phasenverschiebung mit einem Videoträger, der durch ein zusammengesetztes Videosignal amplitudenmoduliert ist, in denen das detektierte BPSK-Signal vor der Kammfilterung des BPSK-Signals von den Resten des Videosignals unter Verwen­ dung eines Überabtastungs-Analog/Digitalwandlers des Sigma- Delta-Typs digitalisiert wird, ausgeführt.

Jede der Fig. 1 bis 4 ist ein schematisches Diagramm eines entsprechenden digitalen Signalempfängers zum Empfan­ gen eines Fernsehsignals mit einem darin eingebetteten digi­ talen Signal und zum Extrahieren des digitalen Signals, wo­ bei jeder der digitalen Signalempfänger die vorliegende Er­ findung ausführt.

Die Fig. 5 und 6 zeigen im Detail alternative Formen von in den digitalen Signalempfängern der Fig. 1 bis 4 verwendeten Hochpaß-Zeilenkammfiltern.

Die Fig. 7 und 8 zeigen im Detail alternative Kaska­ denverbindungen von Hochpaß-Zeilenkammfiltern in den digita­ len Signalempfängern der Fig. 3 und 4.

Fig. 9 ist ein schematisches Diagramm eines Ratenpuf­ fers, der als Verschachteler (interleaver) in dem in Fig. 16 gezeigten Bereich des Fernsehsenders der Fig. 13 verwendet werden kann, wie in der US-Patentanmeldung mit der Serien­ nummer 08/141 070 beschrieben.

Fig. 10 ist ein schematisches Diagramm, das einen Raten­ puffer, der als Entschachteler (de-interleaver) verwendet wird, zeigt, der in jedem der digitalen Signalempfänger der Fig. 1-4 verwendet werden kann.

Fig. 11 ist ein schematisches Diagramm eines Sigma- Delta-Wandlers mit einfacher Schleife, der erfindungsgemäß in jedem der digitalen Signalempfänger der Fig. 1-4 ver­ wendet werden kann.

Fig. 12 ist ein schematisches Diagramm eines Sigma- Delta-Wandlers mit doppelter Schleife, der erfindungsgemäß in jedem der digitalen Signalempfänger der Fig. 1-4 ver­ wendet werden kann.

Fig. 13 ist ein schematisches Gesamtdiagramm eines Fern­ sehsenders zum Senden eines Fernsehsignals mit einem darin eingebetteten digitalen Signal, wie in der US-Patentanmel­ dung mit der Seriennummer 08/141 070 beschrieben.

Die Fig. 14 und 15 sind schematische Diagramme von partiellen Repsonsefiltern, die jeweils in dem Fernsehsender der Fig. 13 verwendet werden können, wie in der US-Patentan­ meldung mit der Seriennummer 08/141 070 beschrieben.

Fig. 16 ist ein schematisches Diagramm, das im Detail einen Bereich des Fernsehsenders der Fig. 13 zeigt, der zum digitalen Filtern der digitalen Daten, aus denen das Pha­ senumtastungssignal zu erzeugen ist, verwendet wird, wobei das Phasenumtastungssignal den unterdrückten, um 90° phasen­ verschobenen Videoträger moduliert.

Im allgemeinen wurden ausgleichende Verzögerungsglieder in den Zeichnungen weggelassen, um sie zu vereinfachen und ihr Verständnis zu erleichtern. Einem Fachmann in der Tech­ nik des Videosignalprozessordesigns ist die Notwendigkeit solcher Verzögerungsglieder zur richtigen zeitlichen Aus­ richtung von Bildpunkten und Daten, die in verschiedenen Be­ arbeitungspfaden aufgrund der in solchen Pfaden durchgeführ­ ten, unterschiedlichen Bearbeitungen unterschiedliche Verzö­ gerungen erfahren, wohlbekannt. Ein Fachmann wird wissen, wo solche Verzögerungsglieder notwendig sind und wie lange die Verzögerungsglieder sein müssen, so daß solche Verzögerungs­ glieder hiernach weder beschrieben noch diskutiert werden. Ein Fachmann wird wissen, wie in logischen Schaltkreisen die Ausgleichsverzögerungsglieder vorzusehen sind, um einen un­ erwünschten "logischen Wettlauf" zu verhindern oder latente Verzögerungen bei der Durchführung logischer Operationen zu kompensieren. Daher werden Details des Designs logischer Schaltkreise hinsichtlich der Ausgleichsverzögerungsglieder hiernach nicht diskutiert. Weiterhin wird ein Fachmann dort, wo ein Analog/Digitalwandler (ADC) in der vorliegenden Of­ fenlegung gezeigt oder beschrieben ist, den Vorteil kennen, einem solchen Wandler ein Anti-Aliasing-Tiefpaßfilter voran­ zustellen, und wissen, wie dies ausgeführt wird. Daher wird dies hiernach nicht weiter im Detail beschrieben. Und wenn in der vorliegenden Offenlegung ein Digital/Analogwandler (DAC) gezeigt oder beschrieben ist, ist für den Fachmann der Vorteil klar, einem solchen Wandler ein Tiefpaßfilter zum Zurückhalten des Abtasttaktes hintanzustellen, und er wird wissen, wie dies ausgeführt wird. Daher wird dies hiernach nicht weiter im Detail beschrieben.

Fig. 13 zeigt einen Fernsehsender 1 zum Senden eines Fernsehsignals mit einem darin eingebetteten digitalen Si­ gnal. Eine Quelle 2 legt ein oder mehrere Audiosignale an einen Audioverarbeitungsschaltkreis 3 an, der ein Modulati­ onssignal an einen Audioträgersender 4 anlegt, um die Fre­ quenz der Audioträgerwelle zu modulieren. Der Audioverarbei­ tungsschaltkreis 3 umfaßt Verzögerungsglieder, wie sie zur Synchronisation von Ton und Bild benötigt werden. Der Audio­ verarbeitungsschaltkreis 3 umfaßt im Einklang mit üblicher Praxis Vor-Anhebungsnetzwerke für die analogen Audiosignale und kann eine Vorrichtung zum Erzeugen von stereophonen oder sekundären Audioprogramm-(SAP-)Unterträgern zum Einfügen in das an den Audioträgersender 4 übertragene Modulationssi­ gnal umfassen. Der frequenzmodulierte (FM) Audioträger wird typischerweise von dem Sender 4 an einen Multiplexer (MUX) 5 angelegt, damit er in Phase mit einem VSB-AM-Bildträger (Restseitenband-amplitudenmodulierter-Bildträger) und um 90° phasenverschoben mit einem VSB-BPSK-Datenträger in der Fre­ quenz gemultiplext wird. In einem Fernsehsender 1 zum Senden durch die Luft nimmt dieser Multiplexer 5 typischerweise die Form eines Antennenkopplungsnetzwerks an, und das resultie­ rende, in der Frequenz gemultiplexte Signal wird von einer Sendeantenne 6 gesendet. Ein Fernsehsender für das Kopfende eines Kabelsendesystems wird keine Sendeantenne 6 besitzen, die zum Senden durch die Luft verwendet wird. Der Multiple­ xer 5 nimmt dann eine andere Form an, wobei das in der Fre­ quenz gemultiplexte Signal des betrachteten Kanals außerdem mit den in der Frequenz gemultiplexten Signalen von anderen Kanälen gemultiplext wird, wobei das resultierende Signal dann von linearen Verstärkern an die Hauptkabel des Kabel­ sendesystems angelegt wird.

In Fig. 13 erzeugt eine Quelle 7 ein analoges, zusammen­ gesetztes Videosignal, das die Basis für das Modulationssi­ gnal ist, das an einen Sender 8 angelegt wird, welches sei­ nerseits den VSB-AM-Bildträger an den Multiplexer 5 anlegt, wo es mit dem frequenzmodulierten (FM) Tonträger in der Fre­ quenz gemultiplext wird. Die vertikalen Synchronisationsim­ pulse, die horizontalen Synchronisationsimpulse und die Farbsignal-Synchronisationsimpulse des analogen, zusammenge­ setzten Videosignals von der Quelle 7 werden mit den ent­ sprechenden, von einem Stations-Synchronisationssignal- (Sync-)Generator 9 angelegten Signalen synchronisiert. Eine Steuerungsverbindung 10 zwischen der Quelle 7 des zusammen­ gesetzten Videosignals und dem Stations-Sync-Generators 9 symbolisiert die für diese Synchronisation verwendete Vor­ richtung. Wenn die Quelle 7 ein entfernt angeordneter Gene­ rator des zusammengesetzten Videosignals ist, wie etwa ein Innenstadtstudio oder eine mit der lokalen Fernsehstation vernetztes Fernsehstation, kann die Steuerungsverbindung 10 eine Genlock-Verbindung mit dem Stations-Sync-Generator 9 sein. Wenn die Quelle 7 eine lokale Kamera ist, kann die lo­ kale Kamera die Synchronisationsinformation von dem Stati­ ons-Sync-Generator 9 über die Steuerungsverbindung 10 emp­ fangen. Diese und andere Synchronisationschemata einschließ­ lich derer für Videorekorder und Fernsehfilmprojektoren sind dem Fachmann geläufig. Typischerweise wird ein Zeituntertei­ lungs-Multiplexer 11 verwendet, um Sync-Blockinformation einschließlich der vertikalen Synchronisationsimpulse, der horizontalen Synchronisationsimpulse, der Ausgleichsimpulse, der Farbsignal-Synchronisationsimpulse und der Schwarzwerte (allgemein "Schwarzschultern (porches)" genannt) in das zu­ sammengesetzte Videosignal einzufügen, das anstelle der ori­ ginalen Sync-Blockinformation als Modulationssignal an den Bildträgersender 8 angelegt wird.

Der Fernsehsender 1 der Fig. 13 unterscheidet sind von den gegenwärtig verwendeten dadurch, daß ein VSB-AM-Sender 12 einen unterdrückten, binären Phasenumtastungs-Restseiten­ band-(VSB BPSK) Träger mit 90°-Phasenverschiebung zum VSB- AM-Videoträger für das zusammengesetzte NTSC-Videosignal er­ zeugt. Dieser weitere VSB-AM-Sender 12 kann einen ausgegli­ chenen Modulator, der sowohl hinsichtlich des Träger- als auch des BPSK-Modulationssignals ausgeglichen ist, und au­ ßerdem ein 90°-Phasenverschiebungs-Netzwerk umfassen, das einen Videoträger von dem VSB-AM-Sender 8 in Phase erhält und einen um 90° in der Phase verschobenen Videoträger an den ausgeglichenen Modulator anlegt. Das VSB-BPSK-Signal von dem Sender 12, wie etwa der von einem zusammengesetzten NTSC Videosignal von dem Sender 8 in der Amplitude modulierte VSB-AM-Videoträger, wird an den Multiplexer 5 angelegt, wo er mit dem in der Frequenz modulierten (FM) Tonträger in der Frequenz gemultiplext wird. Eine Quelle 13 legt ein digita­ les Signal in serieller Bitform an einen Fehlerkorrektur­ schaltkreis 14 an, um zusätzliche Bits eines Fehlerkorrek­ turkodes in den an einen Bildwiederholer 15 angelegten Bit­ strom einzufügen. Der Bildwiederholer 15 stellt jedes als Eingangssignal erhaltene Datenbild zweimal als sein Aus­ gangssignal zur Verfügung. Das Ausgangssignal von dem Bild­ wiederholer 15 wird an ein partielles Responsefilter 16 an­ gelegt, das die Daten in eine Form umwandelt, die eine Zei­ lenkammfilterung, die in einem digitalen Signalempfänger zum Unterdrücken des zusammengesetzten Videosignals durchgeführt wird, überleben wird. Der digitale Response von dem partiel­ len Responsefilter 16 wird an einen Digital/Analogwandler (DAC) 17 zum Umwandeln in ein analoges Umtastungssignal an­ gelegt. Der DAC 17 versorgt ein Hochfrequenz-Anhebungs- Übergangsform-Filter 18 mit dem Umtastsignal, das ein vorge­ schriebenes Responsesignal mit positivem Wert für eine digi­ tale NULL und ein vorgeschriebenes Responsesignal mit nega­ tivem Wert für eine digitale EINS ist. Der vorgeschriebene negative Wert eines analogen Modulationssignals hat densel­ ben absoluten Wert wie der vorgeschriebene positive Wert des analogen Modulationssignals. Das Filter 18 kompensiert den Verlust in der Detektionseffizienz, wenn synchron das VSB- BPSK-Signal detektiert wird, wobei der Verlust der Tatsache zuzuschreiben ist, daß die Sendung nur von der Einseiten­ bandsorte ist. Der Response des Filters 18 ist ein Umtastsi­ gnal, das an einen ausgeglichenen Modulator des Senders 12 angelegt wird, wobei der ausgeglichene Modulator auch einen zu modulierenden, um 90° in der Phase verschobenen Videoträ­ ger empfängt. Der Sender 8, der den von dem zusammengesetz­ ten NTSC Videosignal in der Amplitude modulierte VSB-AM-Vi­ deoträger an den Multiplexer 5 anlegt, wird sorgfältig aus­ geführt und betrieben, um eine zufällige Phasenmodulation zu vermeiden, die den unterdrückten, um 90° in der Phase ver­ schobenen VSB-BPSK-Träger von dem Sender stören könnte. Da der um 90° in der Phase verschobene Träger für die Pha­ senumtastung unterdrückt wird, ist die Phasenlage des Si­ gnals, in dem die VSB-PSK- und VSB-AM-Träger verbunden sind, nicht sehr verschieden von der des in Phase befindlichen VSB-AM-Videoträgers. Während Fig. 13 die Sender 8 und 12 voneinander getrennt zeigt, können in der Praxis dieselben oberen Seitenbandfilter und Endverstärkerstufen von den Sen­ dern 8 und 12 verwendet werden.

Fig. 14 zeigt eine Form 160, die das partielle Response­ filter 16 annehmen kann. Das digitale Eingangssignal in se­ rieller Bitform wird über einen Eingangsanschluß 161 an einen ersten Eingang eines Zweipunkt-exklusiven-ODER-Gatters (XOR) 162 angelegt, dessen Ausgang mit einem Ausgangsan­ schluß 163 verbunden ist, an dem der Response des partiellen Responsefilters 160 anliegt. Ein zweiter Eingang des XOR- Gatters 162 erhält von der Lese-Ausgangsverbindung einer di­ gitalen Verzögerungsleitung 164 einen verzögerten Response auf das Ausgangssignal von einem Multiplexer 165, das an eine Schreib-Eingangsverbindung der digitalen Verzögerungs­ leitung 164 angelegt ist. Die digitale Verzögerungsleitung 164, die als zyklisch adressierter Zeilenspeicher in einem Lese-dann-Überschreibe-Modus betrieben werden kann, erzeugt eine "1H"-Verzögerung gleich der Periode einer horizontalen Fernsehabtastzeile. Außer wenn ein als Steuerungssignal an den Multiplexer 165 angelegtes LETZTES-ZEILEN-DEKODIERERGEB­ NIS gleich EINS ist, was anzeigt, daß die letzte Datenzeile eines Datenbildes an das partielle Responsefilter 160 ange­ legt wird, wählt der Multiplexer 165 den Response des parti­ ellen Responsefilters 160 am Ausgangsanschluß 163 zum Anle­ gen an die Schreib-Eingabeverbindung der digitalen Verzöge­ rungsleitung 164 aus.

Wenn das LETZTE-ZEILEN-DEKODIERERGEBNIS, das als Steue­ rungssignal an den Multiplexer 165 angelegt wird, EINS ist, was anzeigt, daß die letzte Datenzeile an dem partiellen Re­ sponsefilter 160 anliegt, legt der Multiplexer einen MODULO- 2-DATENBILD-ZÄHLWERT an die Schreib-Eingangsverbindung der digitalen Verzögerungsleitung 164 an. Wenn der so angelegte MODULO-2-DATENBILD-ZÄHLWERT während der letzten Zeile des letzten Bildes eines Bildpaares NULL ist, wird eine Zeile von NULLEN in die digitale Verzögerungsleitung 164 geschrie­ ben, so daß während der ersten Datenzeile des nächsten Paa­ res von Bildern die Daten ohne Änderung durch das partielle Responsefilter gehen. Wenn jedoch der MODULO-2-DATENBILD­ ZÄHLWERT, der von dem Multiplexer 165 zum Anlegen an die Schreib-Eingangsverbindung der digitalen Verzögerungsleitung 164 während der letzten Zeile des Anfangsbildes eines Bild­ paares EINS ist, wird eine Zeile von EINSEN in die digitale Verzögerungsleitung 164 geschrieben, so daß während der er­ sten Datenzeile des letzten Bildes in dem Paar von Datenbil­ dern das Einserkomplement der Daten beim Durchgang durch das partielle Responsefilter 160 durchgeführt wird. Dies be­ wirkt, daß die folgenden Datenzeilen des letzten Bildes in dem Paar von Datenbildern Einserkomplemente der entsprechen­ den Datenzeilen der vorhergehenden Anfangsbildes in dem Paar von Datenbildern sind.

Die von dem partiellen Responsefilter 160 durchgeführte digitale Filterung unterdrückt Gleichstromterme in einem Analogsignal, das durch die Umwandlung von NULLEN und EINSEN des digitalen Responses am Ausgangsanschluß 163 in +1- und - 1-Amplituden eines Umtastsignals zum Steuern der Erzeugen von BPSK-Signalen erzeugt wird. Diese digitale Filterung er­ zeugt Spitzen in Abhängigkeit von ungeraden Vielfachen von der Hälfte der horizontalen Zeilenabtastfrequenz f_H und er­ zeugt Nullen in Abhängigkeit von Vielfachen der horizontalen Zeilenabtastfrequenz f_H. Diese digitale Filterung bewirkt, daß ein auf die Daten reagierendes PSK-Signal ein kammähnli­ ches Frequenzspektrum für das Luminanzsignal aufweist, das Nullen in Abhängigkeit von ungeraden Vielfachen von der Hälfte der horizontalen Zeilenabtastfrequenz f_H und Spitzen in Abhängigkeit von Vielfachen der horizontalen Zeilenab­ tastfrequenz f_H aufweist. Das partielle Responsefilter 160 formt das Spektrum des PSK-Signals in der Weise, daß es durch einen Hochpaß-Zeilenkammfilter mit zwei Abgriffen mit einer einzigen 1H-Verzögerungsleitung und einem Subtrahierer geht. Ein solches Hochpaß-Zeilenkammfilter kann sich in dem digitalen Signalempfänger zum Unterdrücken des Luminanzsi­ gnals mit einer guten Korrelation zwischen vertikal ausge­ richteten Bildpunkten und zu dessen Verringerung als Bloc­ kiersignal für das PSK-Signal befinden.

Fig. 15 zeigt eine andere Form 166, die das partielle Responsefilter 16 annehmen kann, das einen Filterabschnitt mit denselben Elementen 162-165 wie das partielle Response­ filter 160 umfaßt. Das partielle Responsefilter 166 umfaßt außerdem einen Anfangsfilterabschnitt, der ähnlichen seinem Endfilterabschnitt ist. Dieser Anfangsfilterabschnitt umfaßt ein exklusives ODER-Gatter 167 mit zwei Eingängen, wobei ein erster Eingang mit dem Eingangsanschluß 161 verbunden ist und ein Ausgang mit dem ersten Eingang des XOR-Gatters 162 verbunden ist statt mit dem Eingangsanschluß 161, wie in dem partiellen Responsefilter der Fig. 14. Der zweite Eingang des XOR-Gatters 167 erhält von der Lese-Ausgangsverbindung einer digitalen Verzögerungsleitung 168 einen verzögerten Response auf das Ausgangssignal von einem Multiplexer 169, das an die Schreib-Eingangsverbindung der digitalen Verzöge­ rungsleitung angelegt ist. Die digitale Verzögerungsleitung 168 erzeugt wie die digitale Verzögerungsleitung 164 eine "1H"-Verzögerung, die gleich der Periode einer horizontalen Fernsehabtastzeile ist. Außer wenn das LETZTE-ZEILEN-DEKO­ DIERERGEBNIS, das als Steuerungssignal an den Multiplexer 169 angelegt wird, EINS ist, was angibt, daß die letzte Da­ tenzeile eines Datenbildes an das partielle Responsefilter 166 angelegt wird, wählt der Multiplexer 169 den Response des XOR-Gatters 167 zum Anlegen an die Schreib-Eingangsver­ bindung der digitalen Verzögerungsleitung 168 aus.

Wenn das LETZTE-ZEILEN-DEKODIERERGEBNIS, das als Steue­ rungssignal an den Multiplexer 169 angelegt wird, EINS ist, was anzeigt, daß die letzte Datenzeile an das partielle Re­ sponsefilter 166 angelegt wird, legt der Multiplexer 169 eine verdrahtete NULL an die Schreib-Eingangsverbindung der Verzögerungsleitung 164 an. Dies schreibt während der letz­ ten Zeile jedes Datenbildes eine Zeile von NULLEN in die di­ gitale Verzögerungsleitung 164. Diese Zeile von NULLEN wird während der Anfangszeile des nächsten Datenbildes an das XOR-Gatter 167 angelegt, so daß die Anfangszeile von Daten durch das XOR-Gatter 167 an das XOR-Gatter 162 übertragen wird, um selektive Einserkomplemente zu bilden, wie im Hin­ blick auf das partielle Responsefilter 160 der Fig. 14 be­ schrieben.

Das partielle Responsefilter 166 besitzt eine scharf­ zähnigeren Kammresponse als das partielle Responsefilter 160, weist aber auch Nullen in Abhängigkeit von ungeraden Vielfachen der halben horizontalen Zeilenabtastfrequenz f_H und Spitzen in Abhängigkeit von Vielfachen der halben hori­ zontalen Zeilenabtastfrequenz f_H auf. In dem digitalen Si­ gnalempfänger kann ein Hochpaß-Zeilenkammfilter mit drei Ab­ griffen zum Wiederherstellen des PSK-Signals mit einem fla­ chen Frequenzspektrum und zum Verringern des Luminanzsignals als Blockiersignal für das PSK-Signal verwendet werden.

Fig. 16 zeigt in größerem Detail den Aufbau des Bereichs des Fernsehsenders 1 der Fig. 13, der zur digitalen Filte­ rung der digitalen Daten, aus denen das Phasenumtastungssi­ gnal zu erzeugen ist, verwendet wird. Der Fehlerfunktionsko­ dierer 14 legt ein digitales Signal in serieller Bitform an einen Ratenpuffer 20 an. Vorzugsweise ist der Kodierer 14 von dem Typ, der modifizierte Reed-Solomon-Codes erzeugt; und der Ratenpuffer 20 führt eine zweifache Aufgabe als Ver­ schachteler durch. Die Verschachtelungsdurchführung des Ra­ tenpuffers 20 ordnet die ursprüngliche Reihenfolge der Da­ tenabtastung in Spalten quer zu den Datenzeilen an, die letztendlich von dem VSB-BPSK-Datensender 12 gleichzeitig mit den jeweiligen horizontalen Abtastzeilen des zusammenge­ setzten Videosignals, das von dem VSB-AM-Videosender 8 ge­ sendet wird, gesendet wird. Dies wird gemacht, damit Impuls­ rauschen und Mittelbandfrequenzen des zusammengesetzten Vi­ deosignals, die dazu neigen, eine Kohärenz in der horizonta­ len Richtung zu besitzen, weniger Bits der modifizierten Reed-Solomon-Codes blockieren als es mit modifizierten Reed- Solomon-Codes der Fall wäre, die mit Daten arbeiten, die in Zeilen entlang horizontaler Abtastzeilen abgebildet sind, statt mit Daten zu arbeiten, die in Spalten quer zu den ho­ rizontalen Abtastzeilen abgebildet sind. Auf jeden Fall ist der Ratenpuffer 20 ein Speicher, der die Bits auf einer re­ gelmäßig getakteten Basis an einen Bildspeicher 21 zum Schreiben während und nur während alternierender Datenbilder anlegt. Datenbilder sind als Blöcke aus 525 Zeilen von Sym­ bolen definiert, die mit einer Symbolrate auftreten, die ein Vielfaches der Datenzeilenabtastrate ist, wobei die Daten­ zeilenabtastrate dieselbe ist wie die horizontale Zeilenab­ tastrate für das analoge, zusammengesetzte Videosignal. BPSK-Symbole sind Bits, aber die Symbole, auf die die modi­ fizierten Reed-Solomon-Codes angewandt werden sind üblicher­ weise 2^N-Bitdaten, wobei N eine kleine positive, ganze Zahl ist, wie etwa drei, vier oder fünf. Die Bitlänge, über den sich jeder der modifizierten Reed-Solomon-Codes erstreckt wird kleiner als 525 (z. B. 256 oder 512) ausgewählt, so daß es weniger wahrscheinlich ist, daß Impulsrauschen irgendei­ nen der modifizierten Reed-Solomon-Codes mehr als einmal entlang seiner Länge unterbricht.

Die relative Phasenlage der Datenzeilen und der horizon­ talen Abtastzeilen des zusammengesetzten Videosignals ist solcherart, daß jede Datenzeile in der Zeit mit einer ent­ sprechenden horizontalen Abtastzeile des zusammengesetzten Videosignals zusammenfällt. Datenbilder treten mit derselben Rate auf wie die Bilder des analogen, zusammengesetzten Vi­ deosignals, das von der Quelle 7 angelet wird, aber es ist praktisch, wenn die Datenbilder aus weiter unten in dieser Beschreibung offengelegten Gründen um neun horizontale Ab­ tastzeilen des zusammengesetzten Videosignals hinter den Vi­ deosignalbildern herhinken. Aus dem Bildspeicher 21 wird das erste Datenbild nach seinem Schreiben ausgelesen, und das zweite Datenbild wird wiederausgelesen, nachdem es nach seinem Schreiben wiedergeschrieben wird, um ein Ausgangssi­ gnal zu erzeugen, das während der jeweiligen Bilder von auf­ einanderfolgenden Paaren von Datenbildern als Eingangssignal an das partielle Responsefilter 16 angelegt wird. Das Schreiben und Auslesen des Ratenpuffers 20 und des Bildspei­ chers 21 wird von einem Bildspeicher-Packungssteuerungs­ schaltkreis 22 gesteuert.

Ein Bildzähler im Sender 1, der zum Zählen von acht Bildzyklen zum Steuern des Einsetzen eines Störbildlösch-Re­ ferenzsignals während ausgewählter vertikaler Austastinter­ valle (VBI) in die zusammengesetzten Videosignale verwendet wird, umfaßt als eine seiner Stufen einen Modulo-2-Daten­ bildzähler 23, der zum Takten der Lese- und Lies-dann-Über­ schreib-Vorgänge jedes aufeinander folgenden Paares von Da­ tenbildern verwendet wird. Der Packungs-Steuerungsschalt­ kreis 22 empfängt ein DATENZEILENZÄHL-Signal von einem Da­ tenzeilenzähler 24 und ein SYMBOLZÄHL-Signal von einem Sym­ bolzähler 25, die der Packungs-Steuerungsschaltkreis 22 als Zeilenadresse und als Leseadresse innerhalb einer Zeile an den Bildspeicher 21 anlegt. Das DATENZEILENZÄHL-Signal und das SYMBOLZÄHL-Signal bilden zusammen die vollständige Adressierung AD, die der Packungssteuerungsschaltkreis 22 an den Bildspeicher der Fig. 16 anlegt. Der Schaltkreis 22 er­ zeugt auch ein Schreibfreigabesignal WE für den Bildspeicher 21, eine Leseadressierung RAD, die synchron mit der komplet­ ten Adressierung AD, die an den Bildspeicher 21 angelegt wird, während dessen Beschreiben an den Ratenpuffer 20 ange­ legt wird, und eine Leseadressierung WAD für den Ratenpuffer 20. Wenn das digitale Signal selektiv gesendet wird, erzeugt der Schaltkreis 22 auch ein Lesefreigabesignal RE für den Bildspeicher 21.

Genauer kann die Arbeitsweise wie folgt sein. Das DATEN­ BILDZÄHL-Bit wird von dem Bildzähler 23 an den Packungs­ steuerungsschaltkreis 22 angelegt, um dort nur dann zum Schreiben des SCHREIBFREIGABE-Signals für den Bildspeicher 21 verwendet zu werden, wenn das modulo-2 DATENBILDZÄHLWERT- Bit gleich NULL ist. Der Packungssteuerungsschaltkreis 22 stellt LESEFREIGABE- und SCHREIBFREIGABE-Signale zur Verfü­ gung, die den Bildspeicher 21 zum Arbeiten in einem Lies- dann-Überschreibe-Modus versetzen, wenn der modulo-2 DATEN­ BILDZÄHLWERT gleich NULL ist. Wenn der modulo-2 DATENBILD­ ZÄHLWERT gleich EINS ist, legt der Packungssteuerungsschalt­ kreis 22 nur LESEFREIGABESIGNALE an.

Ein Letzter-Zeilen-dekodierer 27 wird mit dem DATENZEI­ LENZÄHL-Signal von einem Datenzeilenzähler 24 versorgt und erzeugt ein Steuerungssignal für den Multiplexer 165 in dem partiellen Responsefilter 16 und für den Multiplexer 169, wenn er in dem Filter 16 verwendet wird. Der Letzte-Zeilen­ dekodierer 27 stellt in Abhängigkeit von allen Werten des DATENZEILENZÄHL-Signals außer demjenigen, das die letzte Zeile in dem Datenbild anzeigt, ein Ausgangssignal NULL als LETZTES-ZEILEN-DEKODIERERGEBNIS zur Verfügung, wobei dieses Ausgangssignal NULL den Multiplexer 165 (und den Multiplexer 169, wenn er verwendet wird) in dem Filter 16 in einen Zu­ stand bringt, daß er eine normale partielle Responsefilte­ rung durch das Filter 16 durchführt. In Abhängigkeit von ei­ nem DATENZEILENZÄHL-Signal, das die letzte Zeile in dem Da­ tenbild anzeigt, legt der Letzte-Zeilen-dekodierer 27 einen EINS-Response an den Multiplexer 165 (und den Multiplexer 169, wenn er verwendet wird) in dem Filter 16 an, um das Auffüllen der 1-H-Verzögerungsleitung 164 (und der 1-H-Ver­ zögerungsleitung 168, wenn sie verwendet wird) mit Anfangs­ bedingungen in dem Filter 16 für das nächste Datenbild zu bewirken. Der modulo-2-Datenbildzähler 23 legt den MODULO-2- DATENBILDZÄHLWERT als alternativen Eingang an den Multiple­ xer 165 an, der für die Schreib-Eingangsverbindung der 1-H- Verzögerungsleitung 164 auszuwählen ist, wenn der Letzte- Zeilen-dekodierer 127 eine EINS als Steuerungssignal an den Multiplexer 165 anlegt.

Fig. 16 zeigt einen Symboltaktschaltkreis 30, der zu­ sätzlich zum Symbolzähler 25 einen spannungsgesteuerten Os­ zillator (VCO) 31, einen Nulldurchgangsdetektor 32, einen 255-Zähldekoder 33 und einen automatischen Frequenz- und Phasensteuerungs-(AFPC) Detektor 34 umfaßt. Der Symbolzäh­ ler 25 umfaßt acht binäre Zählstufen. Der Nulldurchgangsde­ tektor 32, der genauer ein Mittelwertachsen-Durchgangsdetek­ tor genannt werden könnte, erzeugt immer dann einen Impuls, wenn die sinusförmigen Oszillationen des Oszillators 30 ihre Mittelwertachse in einer vorgegebenen Richtung kreuzen. Der Nulldurchgangsdetektor 32 umfaßt überlicherweise einen Grenzverstärker, der in Abhängigkeit von den sinusförmigen Oszillationen des VCO 31 Rechteckwellen erzeugt, einen Dif­ ferenzierer zum Erzeugen von Impulsen in Abhängigkeit von Übergängen dieser Rechteckwellen und einen Begrenzer zum Trennen von Impulsen einer Polarität, die an den Bildspei­ cher-Packungssteuerungsschaltkreis 22 zum Zwecke der Taktung anzulegen sind. Diese Impulse werden auch an den Symbolzäh­ ler 25 angelegt, um in jeder aufeinander folgenden Zeile ge­ zählt zu werden, wodurch ein SYMBOLZÄHL-Signal erzeugt wird, das an den Packungssteuerungsschaltkreis 22 angelegt wird. Der 255-Zähldekoder 33 dekodiert das Erreichen von 255 des SYMBOLZÄHLWERTS, um einen Impuls zu erzeugen. Statt den SYM­ BOLZÄHLWERT einfach auf eine arithmetische Null überlaufen zu lassen, da der volle Zählwert eine Potenz von zwei ist, kann jeder Impuls des 255-Zähldekoders 33 verwendet werden, um den Zähler 25 beim den nächsten Impuls, der von dem Null­ durchgangsdetektor 32 an den Zähler 25 angelegt wird, zu­ rückzusetzen, wodurch der SYMBOLZÄHLWERT auf die arithmeti­ sche Null zurückgesetzt wird. Der 255-Zähldekoder 33 legt Impulse an den AFPC-Detektor 34 an, die mit den horizontalen Sync-Impulsen H zur vergleichen sind, um eine AFPC-Spannung zu erzeugen, die an den VCO 31 angelegt wird. Dies bildet eine negative Rückkopplungsschleife, die die Frequenz der Oszillationen des VCO 31 auf das 255-fache der horizontalen Zeilenabtastfrequenz oder auf 4 027 972 Hz einstellt.

Ein Weg zum Synchronisieren des Zählens durch den mo­ dulo-2-Datenbildzähler 23 und den Datenzeilenzähler 24 mit den Bildern des analogen, zusammengesetzten Videosignals wird nun betrachtet. In einem digitalen Signalempfänger für ein in dieser Beschreibung beschriebenes System ist es vor­ zuziehen, den Zähler, der den DATENBILDZÄHLWERT erzeugt, mit dem Beginn der Zeile 9 jedes Bildes des analogen, zusammen­ gesetzten Videosignals genau nach der abfallenden Flanke des vertikalen Sync-Impulses in dem Anfangsfeld eines solchen Bildes zu synchronisieren. In einem solchen Fall wird der Zähler, der den DATENZEILENZÄHLWERT in dem digitalen Signal­ empfänger erzeugt, am Beginn der Zeile 9 jedes Bildes des analogen, zusammengesetzten Videosignals auf einen vorgege­ benen Zählwert zurückgesetzt. Das Synchronisieren und Zählen durch den modulo-2-Datenbildzähler 23 und den Datenzeilen­ zähler 24 in dem in Fig. 16 gezeigten Bereich des Senders 1 entspricht der wünschenswerten Empfängerpraxis.

Das Ausgangssignal des 255-Zähldekoders 33 wird als er­ stes Eingangssignal an ein UND-Gatter 36 mit zwei Eingängen angelegt. Der Stations-Sync-Generator 9 legt vertikale Im­ pulse V an einen Abfallflankendetektor 36 an, der Impulse am Ende der Zeilen 9 des zusammengesetzten Videosignals und an den Mittelpunkten 271 des zusammengesetzten Videosignal-Aus­ gangssignals als zweites Eingangssignal an das UND-Gatter 35 anlegt. Der Response des UND-Gatters 35 besteht aus DATEN­ BILDEND-Impulsen an den Enden der Zeilen 9 des zusammenge­ setzten Videosignals. Jeder dieser DATENBILDEND-Impulse wird als Auslöseimpuls an den modulo-2-Datenbildzähler 23 ange­ legt, um somit das DATENBILDZÄHL-Signal zu erhöhen, und wird an den Datenzeilenzähler 24 angelegt, um dessen DATENZEILEN­ ZÄHLWERT auf einen vorgegebenen Anfangswert zurückzusetzen. In der Praxis kann man auf den 255-Zähldekoder 33 verzich­ ten, und die Übertragimpulse von der letzten binären Zähl­ stufe des Symbolzählers 25 können anstelle des Ausgangssi­ gnals des Dekoders 33 an den AFPC-Detektor 34 und an das UND-Gatter 35 angelegt werden.

Die oben unter Bezugnahme auf die Fig. 13-16 be­ schriebene Sendevorrichtung ist dieselbe wie die in der US- Patentanmeldung mit der Seriennummer 08/141 070 beschrie­ bene. Die hiernach unter Bezugnahme auf die Fig. 1 bis 4 beschriebenen digitalen Signalempfänger führen die vorlie­ gende Erfindung aus.

Fig. 1 zeigt einen digitalen Signalempfänger 37 zum Emp­ fangen eines Fernsehsignals mit einem darin eingebetteten digitalen Signal durch eine Vorrichtung wie etwa eine An­ tenne 42 und zum Extrahieren des eingebetteten digitalen Si­ gnals. Ein Tuner 43 wählt den von dem ersten darin vorhan­ denen Detektor zu detektierenden Fernsehkanal aus, wobei der erste Detektor ein einstellbarer Abwärtswandler, herkömmli­ cherweise vom Heterodyntyp, zum Umwandeln des ausgewählten Fernsehsignals in einen Satz von Zwischenfrequenzen und einen Bildsatz von Frequenzen ist. Ein Video-Zwischenfre­ quenz-(IF-)Filter 44 wählt die Videozwischenfrequenzen zur Verwendung als Eingangssignal an einen Zwischenfrequenz- (IF-)Verstärker 45 aus, blockt den Bildsatz von Frequenzen ab. Entsprechend dem üblichen Verfahren kann ein akustisches Oberflächenfilter (SAW-Filter) als Video-IF-Filter 44 und zum Herstellen eines Video-IF-Verstärkers 45 innerhalb eines monolithisch integrierten Schaltkreises (IC) als mehrstufi­ ger Verstärker ohne Zwischenstufentuning verwendet werden. Der Video-IF-Verstärker 45 legt das verstärkte Video-IF-Si­ gnal an einen phasengleichen, synchronen Videodetektor 46 und an einem um 90° phasenverschobenen, synchronen Videode­ tektor 47 an. Ein Oszillator 48, der mit einer nominalen Frequenz von 45,75 Hz oszilliert, legt seine Oszillationen ohne Phasenverschiebung an den phasengleichen, synchronen Videodetektor 46 und mit einer hinterherhinkenden Phasenver­ schiebung von 90°, die durch ein Verschiebungsnetzwerk 49 erzeugt wird, an den um 90° phasenverschobenen, synchronen Videodetektor 47 an. Der Oszillator 48 besitzt eine automa­ tische Frequenz- und Phasensteuerung (AFPC), die auf das Ausgangssignal des um 90° phasenverschobenen, synchronen Vi­ deodetektors 47 reagiert. Die synchronen Videodetektoren 46 und 47 sind üblicherweise zusammen mit dem Video-IF-Verstär­ ker 45 und Teilen des Oszillators 48 in einem IC umfaßt. Je­ der der Videodetektoren 46 und 47 kann entweder vom überhöh­ ten Trägertyp oder vom echten synchronen Typ sein. Von dem phasengleichen, synchronen Videodetektor 46 erhaltene, pha­ sengleiche, modifizierte, zusammengesetzte Videosignale wer­ den an einen horizontalen Sync-Separator 50 und an einen vertikalen Sync-Separator 51 angelegt, die horizontale be­ ziehungsweise vertikale Synchronisationsimpulse aus dem pha­ sengleichen, modifizierten, zusammengesetzten Videosignal erhalten.

Die soweit betrachteten Gesichtspunkte des digitalen Si­ gnalempfängers 37 sind Fachleuten für die Entwicklung von Fersehempfängern geläufig, auch wenn das Video-IF-Filter 44 vorzugsweise nur etwa 3,5 MHz breit ist und um 45,25 MHz herum liegt. Dieses Video-IF-Filter 44 sorgt für eine Chro­ minanzabblockung und eine Intra-Kanal-Tonabblockung, ohne daß eine Chrominanzabblockung und eine Intra-Kanal-Tonab­ blockung nach dem um 90° phasenverschobenen Videodetektor 47 notwendig wäre. (Wenn der digitale Signalempfänger 37 zusam­ men mit einem Fernsehempfänger aufgebaut ist, kann das Vi­ deo-IF-Filter 44 erweitert werden, wobei die Chrominanzab­ blockung und Intra-Kanal-Tonabblockung nach dem um 90° pha­ senverschobenen Videodetektor 47 stattfindet.) Die Band­ breite des um 90° phasenverschobenen Videodetektors 47 sollte etwas größer als die Symbolrate sein, so daß die obe­ ren Frequenzen des "Schwanzes" des BPSK-Responses nicht ge­ dämpft werden. Der um 90° phasenverschobene Videodetektor 47 detektiert das Umtastsignal, das nur von den Teilen des zu­ sammengesetzten NTSC-Videosignals mit Frequenzen über 750 kHz begleitet wird.

In der Praxis wird der digitale Empfänger 37 üblicher­ weise einen Störbild-Unterdrückungsschaltkreis umfassen, der in Fig. 1 nicht getrennt und explizit gezeigt ist, aber von dem in der US-Patentanmeldung mit der Seriennummer 08/108 311, eingereicht am 20. August 1993, beschriebenen Typ sein kann. Jeder der phasengleichen und um 90° phasenverschobenen Videodetektoren 46 und 47 umfaßt nach seinem eigentlichen Synchrondetektor entsprechende Störbildlösch- und aus­ gleichsfilter ähnlich denen, die nach dem eigentlichen Syn­ chrondetektor in anderen Videodetektoren verwendet werden. Die einstellbaren Parameter der beiden Störbildlöschfilter werden parallel in Abhängigkeit von in einem Computer durch­ geführten Rechnungen eingestellt, und die einstellbaren Pa­ rameter der beiden Ausgleichsfilter werden ebenfalls paral­ lel in Abhängigkeit von weiteren Berechnungen in dem Compu­ ter eingestellt. Störbildlösch-Referenz-(GCR-)Signale, die sich beim Senden in der Frequenz bis 4,1 MHz erstrecken, aber in einem digitalen Empfänger wegen seiner eingeschränk­ ten IF-Bandbreite nur bis etwa 2,5 MHz erstrecken, werden von den ausgewählten vertikalen Austastintervall-(VBI-)Ab­ tastzeilen des Videosignals, die von dem phasengleichen, synchronen Videodetektor 46 detektiert werden, extrahiert. Die GCR-Signale werden digitalisiert und als Eingangssignale an den Computer zum Berechnen der einstellbaren Parameter für die Störbildlösch- und ausgleichsfilter eingegeben. Al­ ternativ oder zusätzlich können Gleichstrom- oder niederfre­ quente Komponenten in dem Response des um 90° phasenverscho­ benen Videodetektors 47 festgestellt und als Basis zur Be­ rechnung der einstellbaren Parameter der Störbildlöschfilter verwendet werden.

In dem digitalen Signalempfänger 37 der Fig. 1 wird ein von einem Abtast/Symbol-Zähler 103, der von einem Nulldurch­ gangsdetektor 104 in Abhängigkeit von von einem spannungsge­ steuerten Oszillator 105 erhaltenen, sinusförmigen Oszilla­ tionen erzeugte Impulse zählt, ein ABTAST/SYMBOL-ZÄHL-Signal erzeugt. Ein SYMBOLZÄHL-Signal wird von einem Symbolzähler 52 erzeugt, der den Überlauf des Abtast/Symbol-Zählers 103 zählt. Ein Dekoder 55 dekodiert das Erreichen von 255 des SYMBOLZÄHL-Signals, um einen Impuls zu erzeugen, der die Zähler 103 und 52 beim nächsten, an den Zähler angelegten Impuls des Nulldurchgangsdetektors 104 zurücksetzt, wodurch sowohl der ABTAST/SYMBOL-ZÄHLWERT als auch der SYMBOLZÄHL­ WERT auf eine arithmetische Null gesetzt werden. Die von dem Dekoder 55 erzeugten Impulse werden an einen AFPC-Detektor 56 angelegt, um mit den horizontalen Sync-Impulsen H vergli­ chen zu werden, die von dem horizontalen Sync-Separator 50 getrennt werden und durch eine gesteuerte Verzögerungslei­ tung 57 einstellbar um Bruchteile eines Symbolintervalls verzögert werden. Die Ergebnisse des Vergleichs werden in dem AFPC-Detektor 56 durch einen Tiefpaß gefiltert, um ein automatisches Frequenz- und Phasensteuerungs-(AFPC-)Span­ nungssignal zum Anlegen an den VCO 105 zu erzeugen. Diese Anordnungen steuern die Frequenz der von dem zeilenverrie­ gelten VCO 105 erzeugten Oszillationen auf 16 × 256 = 4096 mal die horizontale Zeilenabtastfrequenz f_H, oder auf 64447 545 Hz. Der Ausdruck "zeilenverriegelt", der in Bezug auf einen gesteuerten Oszillator verwendet wird, bedeutet, daß die Frequenz seiner Oszillationen in einem konstanten Ver­ hältnis zur Zeilenabtastfrequenz von 15 734 264 gehalten wird, was üblicherweise von dem AFPC-Schaltkreis durch Ver­ gleich seiner Oszillationen nach Teilung durch einen ge­ eigneten Faktor mit den horizontalen Synchronisationsimpul­ sen durchgeführt wird.

Das Umtastsignal und begleitende Bereiches des zusammen­ gesetzten NTSC-Videosignals mit Frequenzen über 750 kHz, die von dem um 90° phasenverschobenen Videodetektor 47 detek­ tiert werden, werden an ein Anpassungsfilter 58 angelegt, das auf das Umtastsignal aber nur auf ausgewählte Bereiche der begleitenden, über 750 kHz liegenden Frequenzkomponenten des zusammengesetzten Videosignals reagiert. Das Anpassungs­ filter 58 erzeugt einen Spitzenresponse, der an die Dämpfung des Übergangs-Formbereichs des Filters 18 in dem Sender an­ gepaßt ist, um die PSK-Bandbreite in ausreichender Weise zu erweitern, um die Inter-Symbol-Interferenz zu reduzieren. Das Anpassungsfilter 58 kann auch einen weiteren Spitzenre­ sponse erzeugen, um die Dämpfung der Detektionseffizienz des um 90° phasenverschobenen Videodetektors 47 auszugleichen, die der Tatsache zuzuschreiben ist, daß das VSB-BPSK-Signal über den Frequenzbereich, der sich zwischen 0,75 und 1,25 MHz erstreckt, zunehmend einseitenbandig wird und über den Frequenzbereich von 1,25 MHz an aufwärts im wesentlichen einseitenbandig ist. Da jedoch die Restseitenbandfilter von verschiedenen Fernsehsendern untereinander Schwankungen auf­ weisen, wird der Spitzenresponse zur Kompensation der Dämp­ fung der Detektionseffizienz des um 90° phasenverschobenen Videodetektors 47 wahrscheinlich besser in jedem Fernsehsen­ der 1 durch Modifikation des Übergangsformfilters 18 zum Er­ zeugen des geeigneten Spitzenresponses zusätzlich zu den Formübergängen durchgeführt. Dieses zusätzliche Spitzwert­ bildung oder Voranhebung des binären Umtastsignals, das in dem BPSK-Signal über 0,75 MHz enthalten ist, wird zusammen mit dem Luminanzsignal übertragen.

Der Response des Anpassungsfilters 58 wird als Eingangs­ signal an einen Analog/Digitalwandler (ADC) 106 angelegt. Der um 90° phasenverschobene Videodetektor 47 stellt im we­ sentlichen keine zusammengesetzten Videosignalfrequenzen un­ ter 750 kHz wieder her, und die BPSK-Kodierung ist solcher­ art, daß sie keinen Null-Frequenz-Inhalt umfaßt. Während der Übertragung von Fernsehbildern ohne viel Energie in den Fre­ quenzen über 750 kHz, wird der BPSK-Anteil des um 90° pha­ senverschobenen, synchronen Videodetektor-Responses von ei­ ner Polarität zur anderen wechseln. Somit ist der ADC 106 von einem Typ, der in der Lage ist, analoge Signale sowohl von positiver als auch von negativer Polarität zu digitali­ sieren; und folglich ist der ADC 106 entsprechend der vor­ liegenden Erfindung ein Sigma-Delta-Wandler.

Insbesondere ist der ADC 106 vorzugsweise ein Mehr-Bit- Sigma-Delta-Wandler mit einer Ein-Bit-Rückkopplung, wie er von T. C. Leslie und B. Singh in ihrem Artikel "An Improved Sigma-Delta Modular Achitecture", 1990 IEEE SYMPOSIUM ON CIRCUITS & SYSTEMS, 90 CH 2868-8900000-0372, Seiten 372-375, beschrieben wird. Ein Flashwandler mit einer 8-Bit-Auflösung (der preisgünstig ist) tastet das Fehlersignal in einer Sigma-Delta-Rückkopplungsschleife zweiter Ordnung ab, und die Ein-Bit-Rückkopplung wird verwendet, um die Digi­ tal/Analog-Umwandlungsfehler zu minimieren. Die Sigma-Delta- Rückkopplungsschleife zweiter Ordnung ist unbedingt stabil. Das Fehlersignal wird für ein Überabtastungsverhältnis von 16 : 1 mit dem Sechszehnfachen der Symbolrate von 256 mal der horizontalen Zeilenabtastrate f_H abgetastet, wobei bei jeder Abtastung ein Impuls über eine Leitung 107 von dem Null­ durchgangsdetektor 104 erhalten wird, der auf das Detektie­ ren von Durchgängen der Oszillationen des Oszillators 105 in einer vorgegebenen Richtung durch die Nullachse reagiert. Die digitale Ausgabe des Flashwandlers wird an ein FIR-Tief­ paßfilter innerhalb des Wandlers 106 angelegt, und der digi­ tale Response dieses Filters wird von einem Sub-Abtaster, der jedes Mal abtastet, wenn ein Impuls über eine Leitung 108 von dem Überlauf des Abtast/Symbol-Zählers 103 erhalten wird, in einem Verhältnis von 16 : 1 sub-abgetastet. Diese De­ zimierung reduziert die Menge von Speicher, die in den Ver­ zögerungsabschnitten des folgenden digitalen Kammfilters benötigt wird. Sub-abtasten mit der Symbolrate mit optimaler Phasenlage ist ein Form von synchroner Symboldetektion, die den Response auf solche Komponenten des zusammengesetzten Videosignals unterdrückt, die Änderungen mit der Symbolrate aufweisen aber mit der Abtastung mit der Symbolrate um 90° phasenverschoben sind.

Ein Ein-Bit-ADC 109, der mit dem Sechszehnfachen der Symbolrate von 256 mal der horizontalen Zeilenabtastrate f_H abtastet und auf Impulse reagiert, die von dem Nulldurch­ gangsdetektor 104 an die Leitung 108 angelegt werden, rea­ giert auf den Anpassungsfilterresponse, um ein Vorzeichen­ bit, das die Polarität des Anpassungsfilterresponses be­ schreibt, zu erzeugen. Dieses Vorzeichenbit und das in einem Bitlatchschaltkreis 110 um eine Abtastung verzögerte Vorzei­ chenbit werden jeweils als Eingänge an ein exklusives ODER- Gatter 111 angelegt. Das XOR-Gatter 111 detektiert den An­ passungsfilterresponse und legt dieses Detektionsergebnis an einen Impulsphasendiskriminator 67 an. Der Impulsphasendis­ kriminator 67 stellt selektiv Abweichungen der Nulldurch­ gänge im Anpassungsfilterresponse, wie sie von dem XOR-Gat­ ter 111 detektiert werden, von der richtigen Phasenlage hin­ sichtlich der Nulldurchgänge der Oszillationen des gesteuer­ ten Oszillators 105, wie sie von dem Nulldurchgangsdetektor 104 festgestellt werden, fest. Der Impulsphasendiskriminator 67 führt eine Tiefpaßfilterung dieser selektiv detektierten Abweichungen, so wie sie abgetastet und festgehalten werden, durch, um dadurch ein Steuerungssignal zum Einstellen der Verzögerung, die die gesteuerte Verzögerungsleitung 57 den horizontalen Sync-Impulsen H, die an den AFPC-Detektor 56 an­ gelegt werden, zur Verfügung stellt, zu erzeugen. Diese se­ lektive Detektion durch den Impulsphasendiskriminator 67 kann während solchen Abschnitten des vertikalen Austastungs­ intervalls durchgeführt werden, wenn erwartet wird, daß der Response des um 90° phasenverschobenen Videodetektors 47 auf die zusammengesetzten Videosignale Null ist. Die Phasenlage der Überabtastung durch den Flashwandler in dem ADC 106 wäh­ rend seiner Digitalisierung des Sigma-Delta-Fehlersignals zweiter Ordnung wird folglich auf eine minimale Intersymbol- Interferenz eingestellt.

Die Anordnungen zum Einstellen der Phasenlage des zei­ lenverriegelten Oszillators sind von dem Typ, wie er von Jung-Wan Ko, einem Mitarbeiter der Erfinder, entwickelt wurde. Die AFPC-Schleife, die die Frequenz und die Phase der Oszillationen des gesteuerten Oszillators 105 hinsichtlich der einstellbar verzögerten horizontalen Sync-Impulse H, die von der gesteuerten Verzögerungsleitung 57 zur Verfügung ge­ stellt werden, steuert, stellt eine Filterfunktion zur Ver­ fügung, die vermeidet, daß die Taktung des ADC 106 einen "Glitch" oder eine ausgeprägte Verkürzung der Periodizität während der Phaseneinstellung aufweist. Solche "Glitches" treten zu Zeitpunkten auf, wenn eine Feinphasenabstimmung in der Taktung des ADC 106 versucht wird.

Der vertikale Sync-Separator 51 legt den mit Verlust be­ hafteten, integrierten Response auf getrennte vertikale Sync-Impulse V an einen Schwellwertdetektor 68 an, dessen Schwellspannung derart ausgewählt ist, daß sie nur dann überschritten wird, wenn die vertikalen Sync-Impulse über mehr als fünf und eine halbe Abtastzeilen und weniger als sechs und eine halbe Abtastzeilen integriert werden. Das Ausgangssignal des Schwellwertdetektors 68, das nur dann EINS ist, wenn sein Eingangssignal seine Schwellspannung übersteigt, und sonst NULL ist, wird als ein erstes Ein­ gangssignal an ein UND-Gatter 69 mit zwei Eingängen ange­ legt. Der Dekodierer 55, der eine EINS für den Endwert des SYMBOLZÄHLWERTS in jeder Datenzeile (an den Enden der hori­ zontalen Abtastzeilen) und sonst eine NULL erzeugt, legt sein Ausgangssignal als zweites Eingangssignal an das UND- Gatter 69 an. Das UND-Gatter 69 reagiert auf die abfallenden Flanken der vertikalen Impulse, die zum Beginn der Anfangs­ felder von zusammengesetzten Videosignalbildern auftreten, um einen entsprechenden DATENBILDEND-Impuls in Antwort auf jede dieser Flanken zu erzeugen, reagiert aber nicht auf die abfallenden Flanken der vertikalen Impulse, die zwischen den jeweiligen Anfangs- und Endfeldern der Bilder auftreten.

Die DATENBILDEND-Impulse in der UND-Gatter-Antwort wer­ den an einen Modulo-2-Datenbildzähler 70 als Zähleingabe- (CI-)Signal angelegt, um somit ein regeneriertes DATENBILD­ ZÄHL-Signal zu erhöhen, das um eine Abtastzeile bezüglich dem DATENBILDZÄHL-Signal im Sender verschoben ist. Wie in der US-Patentanmeldung mit der Seriennummer 08/108 311 fest­ gestellt, ist die beste Art zum Durchführen der Synchronisa­ tion der DATENBILDZÄHLUNG in dem Fernsehsender 1 und in dem digitalen Datenempfänger 37 die Bezugnahme auf die Störbild­ lösch-Referenz-(GCR-)Signale, die in vorgegebenen Permuta­ tionen von Synchronisationsphasen und Bessel-"Zwitscher"- Phasen in den 19. Abtastzeilen eines Vierbildzyklus auftre­ ten. Der binäre Einstufenzähler 70, der den Modulo-2-DATEN­ BILDZÄHLWERT erzeugt, wird oft eine Stufe in einem binären Mehrstufenzähler sein, der einen Modulo-2^N-DATENBILDZÄHLWERT erzeugt, wobei N eine positive, ganze Zahl wenigsten gleich Zwei ist, wobei der binäre Mehrstufenzähler zum Takten der Akkumulation der Störbildlösch-Referenz-(GCR-)Signale ver­ wendet wird.

Die DATENBILDEND-Impulse in dem UND-Gatter-Response wer­ den auch als Rücksetz-(R-)Signal an einen Datenzeilenzäh­ ler 71 angelegt, um den DATENZEILENZÄHLWERT, der als dessen Ausgangssignal, das dann 524 betragen sollte, regeneriert wird, auf eine arithmetische Null zurückzusetzen. Der Daten­ zeilenzähler 71 ist zum Zählen der horizontalen Sync-Impulse H, die von dem horizontalen Sync-Separator 50 erzeugt wer­ den, angeschlossen. Der DATENZEILENZÄHLWERT wird zum Steuern der Auswahl der VBI-Abtastzeilen, die GCR-Signale in dem Schaltkreis enthalten (in Fig. 1 nicht explizit gezeigt) zum Aufnahme von Daten für den Computer (ebenfalls nicht expli­ zit in Fig. 1 gezeigt), der die einstellbaren Filterparame­ ter für die Ausgleichs- und Störbildlöschfilter in den Vi­ deodetektoren 46 und 47 berechnet, verwendet.

Ein Hochpaß-Bildkammfilter 72 erhält den digitalen Re­ sponse des ADC 106 als Eingangssignal. Das Hochpaß-Bildkamm­ filter 72 umfaßt einen digitalen Subtrahierer 73 und einen digitalen Bildspeicher 74, der auf Signalwerte reagiert, die an seinen Eingangsanschluß angelegt werden, um diese Signal­ werte während der Dauer einer Bildabtastung zu einem späte­ ren Zeitpunkt an seinem Ausgangsanschluß zur Verfügung zu stellen. Der digitale Bildspeicher 74 ist üblicherweise als ein RAM aufgebaut, das in einem Lese-dann-Überschreibe-Modus betrieben wird. Dieses RAM erhält den DATENZEILENZÄHLWERT von dem Zähler 71 als Zeilenadressierung (LAD) und den SYM­ BOLZÄHLWERT von dem Zähler 52 als Symboladressierung (SAD). Der Subtrahierer 73 erhält als Minuenden-Eingangssignal von dem ADC 106 Werte des digitalisierten Umtastsignals für das augenblickliche Bild und erhält als Subtrahenden-Eingangssi­ gnal die entsprechenden Werte des digitalisierten Umtastsi­ gnals für das vorhergehende Bild von dem Bildspeicher 74. Das Differenzsignal von dem Subtrahierer 73 ist der Response des Hochpaß-Bildkammfilters 72, aus dem verbleibende Lumi­ nanzkomponenten, die eine Bild-zu-Bild-Korrelation aufwei­ sen, entfernt werden.

Ein Hochpaß-Zeilenkammfilter 120 erhält diesen Response als Eingangssignal. Das Hochpaß-Zeilenkammfilter 120 ist ein Anpassungsfilter für das partielles Responsefilter 160 der Fig. 14, das als partielles Responsefilter 16 für den Sender 1 der Fig. 13 verwendet wird. Das Hochpaß-Zeilenkammfilter 120 unterdrückt die Komponenten des zusammengesetzten Video­ signals, die das detektierte Umtastsignal begleiten, aber keine Zeilen-zu-Zeilen-Änderung aufweisen. Der spezielle Aufbau des Filters 120 wird später in dieser Beschreibung unter Bezugnahme auf die Fig. 5 und 6 beschrieben.

Das Analogsignal, das als Eingangssignal an den ADC 106 angelegt wird, gibt teilweise eine Beschreibung der binären Kodierung des Umtastsignals wieder; daher tut dies auch das als Eingangssignal an das Hochpaß-Bildkammfilter 72 ange­ legte, digitale Signal. Der an das Hochpaß-Zeilenkammfilter 120 angelegte, digitale Response des Hochpaß-Bildkammfilters 72 beschreibt immer noch die binäre Kodierung des Umtastsi­ gnals in alternierenden Datenbildern, die gültige Datenbil­ der sind, wobei der Subtrahierer 73 von diesen Datenbildern zwei Datenbilder, in denen entsprechende digitale Datenwerte von ähnlicher Amplitude und umgekehrter Polarität sind, zur Differenzbildung verbindet. In den dazwischenliegenden, al­ ternierenden Datenbildern, die ungültige Datenbilder sind, ist der digitale Response von dem Hochpaß-Bildkammfilter 72, der als Eingangssignal an das Hochpaß-Zeilenkammfilter 120 angelegt wird, ternär, da von diesen Datenbildern der Sub­ trahierer 73 zwei Datenbilder zur Differenzbildung verbin­ det, in denen die entsprechenden digitalen Werte einmal von ähnlicher Amplitude und umgekehrter Polarität aber ein an­ deres Mal von ähnlicher Amplitude und gleicher Polarität sind, wobei diese gleiche Polarität entweder positiv oder negativ sein kann. Während dieser ungültigen, alternierenden Datenbilder ist der digitale Response von dem Hochpaß-Zei­ lenkammfilter 120 5-fach, aber Symbolentscheidungen, die auf diesen nicht gültigen Datenbildern basieren, sind ohne Be­ lang. Während der alternierenden, gültigen Datenbilder be­ schreibt das digitalisierte Signal, das als Eingangssignal an das Hochpaß-Zeilenkammfilter 120 angelegt wird, einen Binärcode des Umtastsignals, und folglich beschreibt der di­ gitale Response von dem Hochpaß-Zeilenkammfilter 120 eine ternäre Kodierung des Umtastsignals.

Ein Symbolentscheidungsschaltkreis, der den digitalen Response des Hochpaß-Zeilenkammfilters 120 als Eingangssi­ gnal erhält, besitzt dementsprechend drei Komparatorberei­ che, die jeweils um -1, 0 und +1 zentriert sind. Der Symbo­ lentscheidungsschaltkreis 75 umfaßt einen Absolutwertschalt­ kreis 751, der einen gleichgerichteten, digitalen Response auf das Ausgangssignal von dem Hochpaß-Zeilenkammfilter 120 erzeugt. Der gleichgerichtete, digitale Response des Abso­ lutwertschaltkreises 751 beschreibt die binäre Kodierung des Umtastsignals und wird an einen Schwellwertdetektor 752 an­ gelegt.

Der Schwellwertdetektor 752 ist eine Art von Symbolent­ scheidungsschaltkreis, wie er im Gebiet der digitalen Kommu­ nikation zur Durchführen von Symbolentscheidungen im Hin­ blick auf die binäre Kodierung von Umtastsignalen wohlbe­ kannt ist. Der Schwellwertdetektor 752 erhält den Symbol­ strom von dem Absolutwertschaltkreis 751 und führt dahinge­ hend eine Entscheidung durch, ob das Symbol am wahrschein­ lichsten eine NULL oder am wahrscheinlichsten eine EINS ist. Der Schwellwertdetektor 752 umfaßt typischerweise einen di­ gitalen Komparator, der so angeordnet ist, daß er als Schwellwertdetektor arbeitet, wobei die Schwellwertdetekti­ ons-Ergebnisse dazu verwendet werden, die Entscheidung, ob das Symbol am wahrscheinlichsten eine EINS oder am wahr­ scheinlichsten eine NULL ist, in Abhängigkeit davon, ob ein digitaler Schwellwert überschritten wird oder nicht, zu steuern. Der Schwellwertdetektor 752 ist vorzugsweise von einem Typ, bei dem der digitale Schwellwert für die Schwell­ wertdetektion automatisch in Abhängigkeit von der Symbol­ stärke eingestellt wird. In einem solchen Fall ist mit dem Schwellwertdetektor 752 ein Schaltkreis zum Detektieren des mittleren Spitzenwertes des Symbolstroms, der von dem Abso­ lutwertschaltkreis 751 angelegt wird, oder seines Mittelwer­ tes oder von beidem verbunden. Es gibt außerdem einen Schaltkreis zum Berechnen des an den Komparator angelegten, digitalen Werts aus jedem festgestellten Wert, um einen Schwellwert für die Schwellwertdetektion zu bestimmen. Die Detektionsprozeduren zum Feststellen der Symbolentschei­ dungsschwellwerte werden vorzugsweise selektiv während des vertikalen Austastintervalls durchgeführt, wenn das zusam­ mengesetzte Videosignal fast keine Energie zum von dem um 90° phasenverschobenen Videodetektor 47 detektierten Signal beisteuert.

Der Symbolstrom von dem Symbolentscheidungsschaltkreis 75 wird als Eingangssignal an einen Ratenpuffer 77 angelegt, der von dem DATENBILDZÄHLWERT so eingestellt wird, daß er Eingangswerte nur von denjenigen alternierenden Bildern an­ nimmt, in denen das Umtastsignal nicht gelöscht ist, aber in denen Luminanzsignalkomponenten, die keine Bild-zu-Bild-Än­ derung zeigen, gelöscht sind. Digitale Werte werden mit der Symbolrate an den Ratenpuffer 77 angelegt und werden von dem Ratenpuffer 77 mit der Hälfte der Symbolrate zum Anlegen an einen Fehlerkorrekturdekoder 78 erzeugt. Der Dekoder 78 er­ hält die Ergebnisse der Entscheidungen von dem Symbolent­ scheidungsschaltkreis 75 als digitale, serielle Bit-Ein­ gangsdaten, die die Ausgangsdaten des digitalen Signalemp­ fängers 37 sind und den digitalen, seriellen Bitdaten ent­ sprechen sollten, die, wie Fig. 13 zeigt, die Quelle 13 an den Fernsehsender 1 anlegt.

In bevorzugten Ausführungsbeispielen des digitalen Si­ gnalempfängers 37, die ausgeführt sind, um mit einem Sender 1 verwendet zu werden, der modifizierte Reed-Solomon-Codes verwendet, die auf Spalten von Daten quer zu horizontalen Abtastzeilen statt auf Zeilen von Daten entlang horizontaler Abtastzeilen arbeiten, wird der Ratenpuffer 77 als Ent­ schachteler für den Fehlerkorrekturdekoder 78 verwendet. Der Schreibadreßgenerator für den Ratenpuffer 77 ist in Fig. 2 nicht gezeigt. Der Leseadreßgenerator umfaßt den Datenzei­ lenzähler 71, der den DATENZEILENZÄHLWERT, und den Symbol­ zähler 52, der den SYMBOLZÄHLWERT jeweils als Zeilen- bezie­ hungsweise als Spaltenadresse für den (die) RAM(s) in dem Ratenpuffer 77 erzeugt.

Fig. 2 zeigt einen digitalen Signalempfänger 38, der eine Modifikation des digitalen Signalempfängers 37 der Fig. 1 ist, und auch zur Verwendung mit einem Sender 1 entworfen ist, der das in Fig. 14 gezeigte, partielle Responsefilter 160 verwendet. Im Unterschied zum digitalen Signalempfänger 37 gibt es eine Umkehrung in der Reihenfolge des Hochpaß- Bildkammfilters 72 und des Hochpaß-Zeilenkammfilters 120 in ihrer Anordnung in dem digitalen Signalempfänger.

Fig. 3 zeigt einen digitalen Signalempfänger 39, der eine Modifikation des digitalen Signalempfängers 37 der Fig. 1 ist, und auch zur Verwendung mit einem Sender 1 entworfen ist, der das in Fig. 15 gezeigte, partielle Responsefilter 166 verwendet. In diesem digitalen Signalempfänger 39 wird das Hochpaß-Zeilenkammfilter 120 von einem weiteren Hochpaß- Zeilenkammfilter 130 gefolgt. Diese Kaskadenverbindung von Hochpaß-Zeilenkammfilters 120 und 130 ist äquivalent der Verwendung einer bei Null, 1-H- und 2-H-Verzögerungsinter­ vallen abgegriffenen, digitalen Verzögerungsleitung, um Ein­ gangssignale an ein gewichtetes Additionsnetzwerk anzulegen, worin sie in einem Verhältnis von (-0,25) : 0,5 : (-0,25) gewichtet werden, um einen Filterresponse zu erzeugen.

Wenn das partielle Responsefilter in dem Sender von der bei 165 in Fig. 15 gezeigten oder einer äquivalenten Art ist und wenn der digitale Signalempfänger ein Drei-Abtastzeilen- Hochpaß-Zeilenkammfilter der in Fig. 3 gezeigten oder einer äquivalenten Art umfaßt, ist der digitale Response des Hoch­ paß-Bildkammfilters 72 während gültiger Datenbilder im we­ sentlichen fünfwertig statt dreiwertig im Hinblick auf eine Beschreibung des PSK-Signals. Folglich wird in Fig. 3 der Symbolentscheidungsschaltkreis 75 der Fig. 1 oder 2, der drei Komparatorbereiche besitzt, die um -1, 0 beziehungs­ weise +1 zentriert sind, durch einen Symbolentscheidungs­ schaltkreis 76 ersetzt, der fünf Komparatorbereiche umfaßt, die um -2, -1, 0, +1 und +2 zentriert sind. Der Symbolent­ scheidungsschaltkreis 76 umfaßt einen Absolutwertschaltkreis 761, der einen gleichgerichteten, digitalen Response auf das Ausgangssignal von dem Hochpaß-Bildkammfilter 72 erzeugt. Der gleichgerichtete, digitale Response des Absolutwert­ schaltkreises 761 beschreibt die ternäre Kodierung des einem Gleichspannungssockel überlagerten Umtastsignals statt einer binären Kodierung des Umtastsignals, so daß dieser gleichge­ richtete, digitale Response an einen doppelten Schwellwert­ detektor 762 angelegt wird. Der doppelte Schwellwertdetektor 762 erhält den Symbolstrom von dem Absolutwertschaltkreis 761 und führt eine Entscheidung darüber durch, ob ein Symbol am wahrscheinlichsten eine NULL, am wahrscheinlichsten eine EINS oder am wahrscheinlichsten eine ZWEI ist, wobei die ZWEIEN den NULLEN gleichgesetzt werden. Der doppelte Schwellwertdetektor 762 umfaßt typischerweise zwei digitale Komparatoren, die jeweils so angeordnet sind, daß sie als einfache Schwellwertdetektoren arbeiten, wobei einer einen digitalen Schwellwert besitzt, der doppelt so hoch wie der des anderen ist, und einfache Schaltkreise zum Feststellen der Identität des Symbols in Abhängigkeit von den Schwell­ wertdetektionsergebnissen. Wenn keiner der digitalen Schwellwerte überschritten wird, zeigen die logischen Schaltkreise an, daß das Symbol am wahrscheinlichsten eine NULL ist. Wenn nur der untere digitale Schwellwert über­ schritten wird, zeigen die logischen Schaltkreise an, daß das Symbol am wahrscheinlichsten eine EINS ist. Wenn sowohl der untere als auch der obere digitale Schwellwert über­ schritten wird, zeigen die logischen Schaltkreise an, daß das Symbol am wahrscheinlichsten eine ZWEI ist, und es wird dann gleich NULL gesetzt. Der doppelte Schwellwertdetektor 762 ist vorzugsweise von einem Typ, bei dem die digitalen Schwellwerte für die Schwellwertdetektion automatisch in Ab­ hängigkeit von der Symbolstärke eingestellt werden. In einem solchen Fall ist mit dem Schwellwertdetektor 762 ein Schalt­ kreis zum Detektieren des mittleren Spitzenwertes des Sym­ bolstroms, der von dem Absolutwertschaltkreis 761 angelegt wird, oder seines Mittelwertes oder von beidem verbunden. Es gibt außerdem einen Schaltkreis zum Berechnen der an die Komparatoren angelegten, digitalen Werte aus jedem festge­ stellten Wert, um ihre jeweiligen Schwellwerte für die Schwellwertdetektion zu bestimmen. Die Detektionsprozeduren zum Feststellen der Symbolentscheidungsschwellwerte werden vorzugsweise selektiv während des vertikalen Austastinter­ valls durchgeführt, wenn das zusammengesetzte Videosignal fast keine Energie zum von dem um 90° phasenverschobenen Vi­ deodetektor 47 detektierten Signal beisteuert.

Fig. 4 zeigt einen digitalen Signalempfänger 40, der eine Modifikation des digitalen Signalempfängers 39 der Fig. 3 ist, und auch zur Verwendung mit einem Sender 1 entworfen ist, der das in Fig. 15 gezeigte, partielle Responsefilter 166 verwendet. Im digitalen Signalempfänger 40 ist das Hoch­ paß-Bildkammfilter 72 nach der Kaskadenanordnung der Hoch­ paß-Zeilenkammfilter 120 und 130 angeordnet statt vor dieser wie in dem digitalen Signalempfänger 39. Eine Anordnung, in der das Hochpaß-Bildkammfilter 72 dem Hochpaß-Zeilenkammfil­ ter 120 folgt aber dem Hochpaß-Zeilenkammfilter 130 voran­ geht ist eine weitere Ausführungsform der Erfindung.

Der Symbolentscheidungsschaltkreis 75 in den digitalen Signalempfängern 37 und 38 der Fig. 1 und 2 und der Sym­ bolentscheidungsschaltkreis 76 in den digitalen Signalemp­ fängern 39 und 40 der Fig. 3 und 4 führen jeweils "harte" Entscheidungen durch, um dem Dekoder 78 ein binäres Ein­ gangssignal zur Verfügung zu stellen, um eine hardwaremäßig festgelegte Vorwärtsfehlerkorrektur durchzuführen, wie sie Datenkommunikationsingenieure nennen. Die Symbolentschei­ dungsschaltkreise 75 und 76 können durch Schaltkreise er­ setzt werden, die Eingangssignale mit mehrfachen Pegel an einen geeigneten Dekoder anlegen, um eine softwaremäßig festgelegte Vorwärtsfehlerkorrektur durchzuführen, wie sie Datenkommunikationsingenieure nennen.

Fig. 5 zeigt im Detail eine Form 121, die das Hochpaß- Zeilenkammfilter 120 annehmen kann. Ein Eingangsanschluß 122 für das Filter 121 ist mit dem nicht invertierenden Ein­ gangsanschluß eines Differenzverstärkers 123 verbunden, des­ sen Ausgangsanschluß mit einem Ausgangsanschluß 124 des Fil­ ters 121 verbunden ist. Der invertierende Eingangsanschluß des Differenzverstärkers 123 erhält von dem Ausgangsanschluß einer analogen Verzögerungsleitung 125 einen verzögerten Re­ sponse von einem Multiplexer 126, wobei das Ausgangssignal des Multiplexers 126 an den Eingangsanschluß der Verzöge­ rungsleitung angelegt wird. Die analoge Verzögerungsleitung erzeugt eine Verzögerung gleich der Dauer einer horizontalen Abtastzeile. Eine solche "1-H-" Verzögerungsleitung wird üb­ licherweise als ein ladungsgekoppeltes (CCD) Schieberegister ausgeführt, wenn sie analog sein soll, und der Differenzver­ stärker 123 ist üblicherweise in der Ladungsmeß-Ausgangs­ stufe des CCD-Schieberegisters umfaßt und zusammen mit dem CCD-Schieberegister und seinem Ladungsinjektionsschaltkreis in einem monolithischen integrierten Schaltkreis (IC) aufge­ baut. Der Multiplexer 126 ist üblicherweise auf demselben IC unter Verwendung von Feldeffekttransistoren, die als Trans­ missionsgates arbeiten, aufgebaut.

Der Multiplexer 126 erhält ein Steuerungssignal von ei­ nem Dekoder 61, der auf eine EINS von dem DATENZEILENZÄHL­ WERT von dem Datenzeilenzähler 71 reagiert, der den mit der letzten Datenzeile in einem Datenbild verbunden Wert er­ reicht, und mit einer NULL auf alle anderen Werte des DATEN­ ZEILENZÄHLWERTS reagiert. Wenn der Ausgang des Dekoders 61 eine EINS ist, wählt der Multiplexer 126 eine analoge Null für seinen Ausgangsresponse aus. Wenn das Ausgangssignal des Dekoders 61 eine NULL ist, wählt der Multiplexer 126 das de­ tektierte BPSK-Signal, das zum Anlegen an den Eingangsan­ schluß der 1-H-Verzögerungsleitung 125 an dem Eingangsan­ schluß 122 anliegt, aus.

Fig. 6 zeigt im Detail eine weitere Form 127, die das Hochpaß-Zeilenkammfilter 120 annehmen kann, die eine Alter­ native zu der in Fig. 5 gezeigten Form ist und nicht die Elemente 125 und 126 umfaßt. Der Ausgangsanschluß eines Mul­ tiplexers 128 ist mit dem invertierenden Eingangsanschluß des Differenzverstärkers 123 in Fig. 6 verbunden. Der Multi­ plexer 128 erhält ein Steuerungssignal von einem Dekoder 62, der mit einer EINS auf die DATENZEILENZÄHLWERTE von dem Da­ tenzeilenzähler 71 reagiert, der auf den mit der Anfangsda­ tenzeile in einem Datenbild entsprechenden Wert zurückge­ setzt ist, und mit einer NULL auf alle anderen Werte des DA­ TENZEILENZÄHLWERTS reagiert. Wenn der Ausgang des Dekoders 62 eine EINS ist, wählt der Multiplexer 128 eine analoge Null für seinen Ausgangsresponse aus. Wenn das Ausgangssi­ gnal des Dekoders 62 eine NULL ist, wählt der Multiplexer 128 das Ausgangssignal von einer analogen 1-H-Verzögerungs­ leitung 129 zum Anlegen an den nicht invertierenden Ein­ gangsanschluß des Differenzverstärkers 123 aus. Das Aus­ gangssignal von der analogen 1-H-Verzögerungsleitung 129 ist ein verzögerter Response auf das an den Eingangsanschluß 122 des Filters 120 angelegte Signal, wobei die Verzögerung gleich der Dauer einer horizontalen Abtastzeile ist.

Fig. 7 zeigt im Detail eine Form, die die Kaskadenver­ bindung der Hochpaß-Zeilenkammfilter 120 und 130 annehmen kann. Das Hochpaß-Zeilenkammfilter 121 ist dasselbe wie in Fig. 5; und ein Hochpaß-Zeilenkammfilter 131 in Fig. 7 um­ faßt die Elemente 132-136, die den Elementen 122-126 des Hochpaß-Zeilenkammfilters 121 entsprechen und auf ähnliche Weise im Rahmen jedes Filters verbunden sind.

Fig. 8 zeigt im Detail eine Form, die die Kaskadenver­ bindung der Hochpaß-Zeilenkammfilter 120 und 130 annehmen kann. Das Hochpaß-Zeilenkammfilter 127 ist dasselbe wie in Fig. 6; 22384 00070 552 001000280000000200012000285912227300040 0002019500160 00004 22265 und ein Hochpaß-Zeilenkammfilter 137 in Fig. 8 um­ faßt die Elemente 138 und 139, die den Elementen 128 und 129 des Hochpaß-Zeilenkammfilters 127 entsprechen und auf ähnli­ che Weise im Rahmen jedes Filters verbunden sind.

Fig. 9 zeigt eine Form, die der in Fig. 13 gezeigte Ra­ tenpuffer 20 annehmen kann, wenn er als ein Verschachteler für die modifizierte Reed-Solomon-Kodierung, die von dem Fehlerkorrektur-Kodierer 14 erzeugt wird, verwendet wird. Ein Datenbildpaarzähler 80 erhält als Zähleingangs-(CI-) Signal ein Ausführ-(CO-)Signal, das von dem Datenbildzäh­ ler 23 angelegt wird. Der Datenbildpaarzähler 80 steuert das alternierende Lesen und Schreiben der beiden Datenbildspei­ cher 81 und 82 mit wahlfreiem Zugriff, die als ein Ver­ schachteler für die Fehlerkorrektur-Kodierung verwendet wer­ den. Die RAMs 81 und 82 werden von dem Fehlerkorrektur-Ko­ dierer 14 während alternierender Bildpaarintervalle mit der halben PSK-Rate beschrieben, wobei die Adreßabtastung spal­ tenweise und in den Spalten symbolweise ist. Jedes der RAMs 81 und 82 wird von dem Bildspeicher 21 in jedem Bildpaarin­ tervall, das einem Bildpaarintervall folgt, in dem es be­ schrieben wird, mit der PSK-Rate ausgelesen, wobei die Adreßabtastung zeilenweise und in den Zeilen symbolweise ist. Die "Symbole" pro Zeile, auf die hier Bezug genommen wird, sind PSK-Symbole oder Bits und nicht die 2^N-Bit-Sym­ bole mit den modifizierten Reed-Solomon-Codes, die von einem Kodierstandpunkt aus betrachtet werden.

Ein Adreß-Multiplexer 83 erhält den DATENZEILENZÄHLWERT von dem Datenzeilenzähler 24 und den SYMBOL/ZEILE-ZÄHLWERT von dem Symbol-(also dem Symbol-pro-Zeile-)Zähler 25 als Leseadresse. Der Adreß-Multiplexer 83 erhält den DATENSPAL­ TENZÄHLWERT von einem Datenspaltenzähler 84 und den SYM­ BOL/SPALTE-ZÄHLWERT von einem Symbol-pro-Spalte-Zähler 85 als Schreibadresse. Der Nulldurchgangsdetektor 32 erzeugt Auslöseimpulse mit der PSK-Rate für ein getriggertes Flip- Flop 86, das als ein Frequenzteiler zum Erzeugen von alter­ nierenden Übergängen mit der halben PSK-Rate als Ausgangssi­ gnal für den Symbol-pro-Spalte-Zähler 85 als Zähleingabe (CI) dient. Ein Dekoder 87 dekodiert das Erreichen des vollen Zählwerts (525 unter der Annahme, daß die Symbol-pro- Spalte-Zählung bei Null beginnt) des SYMBOL/SPALTE-ZÄHL­ WERTS, um eine EINS als Zähleingangs-(CI-)Signal für den Datenspaltenzähler 84 zu liefern. Das Ausgangssignal des De­ koders 87 wird als ein erstes Eingangssignal an ein ODER- Gatter 88 mit zwei Eingängen angelegt, wobei das ODER-Gatter 88 auf eine EINS von dem Dekoder 87 reagiert, um eine EINS als Rücksetz-(R-)Signal für den Symbol-pro-Spalte-Zähler 85 zum Zurücksetzen des SYMBOL/SPALTE-ZÄHLWERTS auf seinen Anfangswert zu erzeugen.

Das zweite Eingangssignal für das ODER-Gatter 88 und das Rücksetz-(R-)Signal für den Datenspaltenzähler 84 wird von dem Ausgaberesponse von einem UND-Gatter 89 mit drei Eingän­ gen erzeugt, wobei dieser Response, wenn er EINS ist, sowohl den SYMBOL/SPALTE-ZÄHLWERT als auch den DATENSPALTENZÄHLWERT auf ihre jeweiligen Anfangswerte zurücksetzt. Ein Dekodierer 260 legt eine logische EINS an einen ersten Eingang des UND- Gatters 89 an, wenn und nur wenn der DATENZEILENZÄHLWERT an­ gibt, daß die letzte Zeile des Datenbildes erreicht ist; an­ dernfalls legt der Dekoder 260 eine logische NULL als Aus­ gangssignal an das UND-Gatter 89 an. (Der Dekoder 260 kann der Dekoder der Fig. 13 sein, wenn das partielle Response­ filter 160 in dem Sender 1 verwendet wird, so daß der Deko­ der 27 so ausgeführt ist, daß er eine logische EINS erzeugt, wenn und nur wenn der DATENZEILENZÄHLWERT angibt, daß die letzte Zeile eines Datenbildes erreicht ist.) Das Ausgangs­ signal von dem Letzten-Symbol-der-Datenzeile-Dekoder 33 und der MODULO-2-DATENBILDZÄHLWERT von dem Datenbildzähler 23 werden an das UND-Gatter 88 als die beiden anderen der drei Eingangssignale angelegt. Der Ausgangsresponse des UND-Gat­ ters 88 ist eine EINS, wenn und nur wenn das letzte Symbol der letzten Datenzeile in dem ungeraden Bild erreicht ist, genau bevor das gerade Bild erreicht ist, wenn ein ausge­ wähltes der RAMs 81 und 82 Datenzeile pro Datenzeile in den Bildspeicher 21 einzulesen ist.

Wenn der Modulo-2-DATENBILD-PAARZÄHLWERT von dem Daten­ bildpaarzähler 80 eine EINS ist, wird der Adreß-Multiplexer 83 in den Zustand gebracht, daß er die Leseadresse für das RAM 81 auswählt und die Schreibadresse für das RAM 82 aus­ wählt. Wenn der Modulo-2-DATENBILD-PAARZÄHLWERT von dem Da­ tenbildpaarzähler 80 eine EINS ist, wird das RAM 81 in einen Zustand gebracht, daß es Datenzeile pro Datenzeile in den Bildspeicher 21 gelesen wird, und das Einserkomplement die­ ses Zählwertes, die NULL, ermöglicht, daß das RAM 82 Daten­ spalte pro Datenspalte von dem Fehlerkorrektur-Kodierer 14 beschrieben wird.

Wenn der Modulo-2-DATENBILD-PAARZÄHLWERT von dem Daten­ bildpaarzähler 80 eine NULL ist, wird der Adreß-Multiplexer 83 in den Zustand gebracht, daß er die Leseadresse für das RAM 82 auswählt und die Schreibadresse für das RAM 81 aus­ wählt. Wenn der Modulo-2-DATENBILD-PAARZÄHLWERT von dem Da­ tenbildpaarzähler 80 eine NULL ist, wird das RAM 82 in einen Zustand gebracht, daß es Datenzeile pro Datenzeile in den Bildspeicher 21 gelesen wird, und das Einserkomplement die­ ses Zählwertes, die NULL, ermöglicht, daß das RAM 81 Daten­ spalte pro Datenspalte von dem Fehlerkorrektur-Kodierer 14 beschrieben wird.

Fig. 10 zeigt eine Form, die der Ratenpuffer 77 in jeder der Fig. 1-4 annehmen kann, wenn er als Entschachteler für die modifizierte Reed-Solomon-Kodierung verwendet wird, die von dem Symbolentscheidungsschaltkreis 75 oder 76 er­ zeugt wird. Ein Datenbildpaarzähler 90 erhält als Zählein­ gangs-(CI-)Signal ein Ausführ-(CO-)Signal, das von dem Datenbildzähler 70 angelegt wird. Der Datenbildpaarzähler 90 steuert das alternierende Lesen und Schreiben der beiden Da­ tenbildspeicher 91 und 92 mit wahlfreiem Zugriff, die als ein Entschachteler für die Fehlerkorrektur-Kodierung verwen­ det werden. Die RAMs 91 und 92 werden nur während alternie­ render gerader Bilder beschrieben, wobei die Daten zum Be­ schreiben der RAMs 91 und 92 von dem Symbolentscheidungs­ schaltkreis 75 oder 76 mit der PSK-Rate angelegt werden, wo­ bei die Adreßabtastung zeilenweise und in den Zeilen symbol­ weise ist. Die "Symbole" pro Zeile, auf die hier Bezug ge­ nommen wird, sind PSK-Symbole oder Bits und nicht die 2^N- Bit-Symbole mit den modifizierten Reed-Solomon-Codes, die von einem Kodierstandpunkt aus betrachtet werden. Jedes der RAMs 91 und 92 wird während alternierender Bildpaarinter­ valle mit der halben PSK-Rate in den Bildspeicher 21 ausge­ lesen, wobei die Adreßabtastung spaltenweise und in den Spalten symbolweise ist.

Ein Adreß-Multiplexer 93 erhält den DATENZEILENZÄHLWERT von dem Datenzeilenzähler 71 und den SYMBOL/ZEILE-ZÄHLWERT von dem Symbol-(also dem Symbol-pro-Zeile-)Zähler 52 als Schreibadresse. Der Adreß-Multiplexer 93 erhält den DATEN­ SPALTENZÄHLWERT von einem Datenspaltenzähler 94 und den SYM­ BOL/SPALTE-ZÄHLWERT von einem Symbol-pro-Spalte-Zähler 95 als Leseadresse. Der Nulldurchgangsdetektor 104 erzeugt Aus­ löseimpulse mit der PSK-Rate für ein getriggertes Flip-Flop 96, das als ein Frequenzteiler zum Erzeugen von alternieren­ den Übergängen mit der halben PSK-Rate als Ausgangssignal für den Symbol-pro-Spalte-Zähler 95 als Zähleingabe (CI) dient. Ein Dekoder 97 dekodiert das Erreichen des vollen Zählwerts (525 unter der Annahme, daß die Symbol-pro-Spalte- Zählung bei Null beginnt) des SYMBOL/SPALTE-ZÄHLWERTS, um eine EINS als Zähleingangs-(CI-)Signal für den Datenspal­ tenzähler 94 zu liefern. Das Ausgangssignal des Dekoders 97 wird als ein erstes Eingangssignal an ein ODER-Gatter 98 mit zwei Eingängen angelegt, wobei das ODER-Gatter 98 auf eine EINS von dem Dekoder 97 reagiert, um eine EINS als Rücksetz- (R-)Signal für den Symbol-pro-Spalte-Zähler 95 zum Zurück­ setzen des SYMBOL/SPALTE-ZÄHLWERTS auf seinen Anfangswert zu erzeugen.

Das zweite Eingangssignal für das ODER-Gatter 98 und das Rücksetz-(R-)Signal für den Datenspaltenzähler 94 wird von dem Ausgaberesponse von einem UND-Gatter 99 mit drei Eingän­ gen erzeugt, wobei dieser Response, wenn er EINS ist, sowohl den SYMBOL/SPALTE-ZÄHLWERT als auch den DATENSPALTENZÄHLWERT auf ihre jeweiligen Anfangswerte zurücksetzt. Der Dekodierer 61 legt eine logische EINS an einen ersten Eingang des UND- Gatters 99 an, wenn und nur wenn der DATENZEILENZÄHLWERT an­ gibt, daß die letzte Zeile des Datenbildes erreicht ist; an­ dernfalls legt der Dekoder 61 eine logische NULL als Aus­ gangssignal an das UND-Gatter 99 an. Das Ausgangssignal von dem Letzten-Symbol der-Datenzeile-Dekoder 55 und der MODULO- 2-DATENBILDZÄHLWERT von dem Datenbildzähler 70 werden an das UND-Gatter 98 als die beiden anderen der drei Eingangssi­ gnale angelegt. Der Ausgangsresponse des UND-Gatters 98 ist eine EINS, wenn und nur wenn das letzte Symbol der letzten Datenzeile in dem ungeraden Bild erreicht ist, genau bevor das gerade Bild erreicht ist, wenn in ein ausgewähltes der RAMs 91 und 92 Datenzeile pro Datenzeile von dem Symbolent­ scheidungsschaltkreis 75 oder 76 geschrieben wird.

Wenn der Modulo-2-DATENBILD-PAARZÄHLWERT von dem Daten­ bildpaarzähler 90 eine EINS ist, wird der Adreß-Multiplexer 93 in den Zustand gebracht, daß er die Leseadresse für das RAM 91 auswählt und die Schreibadresse für das RAM 92 aus­ wählt. Wenn der Modulo-2-DATENBILD-PAARZÄHLWERT von dem Da­ tenbildpaarzähler 90 eine EINS ist, wird das RAM 91 in einen Zustand gebracht, daß es Datenspalte pro Datenspalte in den Fehlerkorrekturschaltkreis 78 gelesen wird. Ein UND-Gatter 101 mit zwei Eingängen legt selektiv eine EINS als Schreib­ freigabe-(WE-)Signal an das RAM 92 an, und zwar in Abhän­ gigkeit davon, daß das Einserkomplement des DATENBILDZÄHL­ WERTS und des DATENBILD-PAARZÄHLWERTS von den Zählern 70 und 90 beide NULL sind. Dieses WE-Signal ermöglicht, daß in den RAM 92 Datenzeile pro Datenzeile von dem Symbolentschei­ dungsschaltkreis 75 oder 76 geschrieben wird.

Wenn der Modulo-2-DATENBILD-PAARZÄHLWERT von dem Daten­ bildpaarzähler 90 eine NULL ist, wird der Adreß-Multiplexer 93 in den Zustand gebracht, daß er die Leseadresse für das RAM 92 auswählt und die Schreibadresse für das RAM 91 aus­ wählt. Wenn der Modulo-2-DATENBILD-PAARZÄHLWERT von dem Da­ tenbildpaarzähler 90 eine NULL ist, wird das RAM 92 in einen Zustand gebracht, daß es Datenspalte pro Datenspalte in den Fehlerkorrekturschaltkreis 78 gelesen wird. Ein UND-Gatter 102 mit zwei Eingängen legt selektiv eine EINS als Schreib­ freigabe-(WE-)Signal an das RAM 91 an, und zwar in Abhän­ gigkeit davon, daß das Einserkomplement des DATENBILDZÄHL­ WERTS und des DATENBILD-PAARZÄHLWERTS von den Zählern 70 und 90 beide EINS sind. Dieses WE-Signal ermöglicht, daß in den RAM 91 Datenzeile pro Datenzeile von dem Symbolentschei­ dungsschaltkreis 75 oder 76 geschrieben wird.

Die Ratenpufferung, die in den digitalen Signalempfän­ gern 37-40 durchgeführt wird, um die Lücke zu füllen, wenn alternierende Bilder von nicht gültigen Signalen, die aus der Bildkammfilterung von paarweisen Bildern entstehen, ver­ worfen werden, kann nach der Bildkammfilterung aber vor dem Symbolentscheidungsschaltkreis stattfinden. Die Ratenpuffe­ rung wird jedoch vorzugsweise nach der Symbolentscheidung durchgeführt, da dann der Bildspeicher nur ein Bit tief sein muß statt mehrere Bits tief. Das Durchführen der Ratenpuffe­ rung zusammen mit der Entschachtelung vor der Fehlerkorrek­ tur-Dekodierung ist vorzuziehen, da es die Notwendigkeit ei­ nes separaten Bildspeichers für die Ratenpufferung vermei­ det. Wenn die Ratenpufferung getrennt von der Entschachte­ lung durchgeführt wird, kann die Ratenpufferung mit gerade einem Bildspeicher durchgeführt werden, wenn es ein RAM mit zwei Eingängen ist, das einen Nurlese-Eingang besitzt, an dem ein Verschieberegister anliegt, dessen seriellen Stufen von dem RAM-Bereich, auf den über einen Lese/Schreib-An­ schluß zugegriffen wird, parallel mit einer Zeile pro Zeit­ punkt geladen werden kann.

Fig. 11 zeigt einen Sigma-Delta-Wandler 200 mit einer Schleife des allgemeinen Typs, der von Leslie und Singh be­ schrieben wird und der in jedem der digitalen Signalempfän­ ger der Fig. 1 bis 4 verwendet werden kann. Der Sigma- Delta-Wandler 200 ist unter Verwendung eines Flashwandlers 201 mit einer Auflösung von 8 Bit als Basiswandler aufge­ baut. Es gibt eine verdrahteten Abgriff des höchstwertigsten Bits (MSB) (also des Vorzeichenbits) des digitalen Ausgangs­ signals des Flashwandlers 201 zum Anlegen an einen Bitlatch­ schaltkreis 203 als digitales Rückkopplungssignal. Die In­ halte des Bitlatchschaltkreises 203 werden durch einen Digi­ tal/Analogwandler 204 in negative oder positive Analogspan­ nungswerte umgewandelt, wodurch ein analoges Rückkopplungs­ signal erzeugt wird. Ein analoger Subtrahierer 205 subtra­ hiert diese analoge Rückkopplungssignal von dem an den Ein­ gangsanschluß 206 des Sigma-Delta-Wandlers 200 anliegenden und über einen Abtastschalter (oder Abtaster) 207 an dem Subtrahierer 205 anliegenden Eingangssignal. Das Differenz­ ausgangssignal von dem Subtrahierer 205 ist ebenfalls ein analoges Signal. Ein analoger Addierer 208 addiert sein ei­ genes Summenausgangssignal nach einer Verzögerung um eine Abtastzeit zum Beispiel durch einen Abtast-Halteschaltkreis 209 zu dem analogen Fehlersignal, um dadurch das Summenaus­ gangssignal von dem analogen Addierer 208 zu erzeugen. Das Summenausgangssignal von dem analogen Addierer 208 ist eine einfache zeitliche Integration des analogen Fehlersignals, wobei der integrierte Response von dem Flashwandler 201 di­ gitalisiert wird. Der Digital/Analogwandler 204, der analoge Subtrahierer 205, der Abtaster 207, der analoge Addierer 208 und der Abtast-Halteschaltkreis 209 werden vorteilhafter­ weise als geschalteter Kondensatorschaltkreis aufgebaut.

Die durch die Verwendung einer Ein-Bit-Rückkopplung er­ zeugten Fehler werden auf eine von Leslie und Singh vorge­ schlagene Weise kompensiert. Der verdrahtet Abgriff 202 des höchstwertigsten Bits (also des Vorzeichenbits) des digita­ len Ausgangssignals des Flashwandlers 201 wird von einer verdrahteten NULL-Auffüllung 213 durch die niederwertigeren Bitplätze begleitet, um einen 8-Bit Subtrahenden für einen digitalen Subtrahierer 214 zu erzeugen, der als Minuend und Eingangssignal das komplette, digitale 8-Bit Ausgangssignal des Flashwandlers 201 erhält. Das Differenzausgangssignal des Subtrahierers 214 wird nach einer Verzögerung um eine Abtastzeit in einer parallelen Anordnung 215 von acht Bit­ latchschaltkreisen in einem digitalen Addierer 218 addiert, um ein 9-Bit Summensignal zu erzeugen, das an ein Tiefpaß- Akkumulationsfilter 219 angelegt wird. Der Response des Ak­ kumulationsfilters 219 wird mit der Symbolrate von einem Sub-Abtaster 220 an einem Ausgangsanschluß des Sigma-Delta- Wandlers 200 sub-abgetastet.

Fig. 16 zeigt einen Sigma-Delta-Wandler 300 mit zwei Schleifen des von Leslie und Singh beschriebenen Typs, wobei der Wandler in jedem der digitalen Signalwandler der Fig. 1 bis 4 verwendet werden kann und einen Flashwandler 301 mit einer Auflösung von 8 Bit als Basiswandler umfaßt. Es gibt einen verdrahteten Abgriff 302 des höchstwertigsten Bits (MSB) (also des Vorzeichenbits) des digitalen Ausgangssi­ gnals des Flashwandlers 301 zum Anlegen an einen Bitlatch­ schaltkreis 303 als digitales Rückkopplungssignal. Die In­ halte des Bitlatchschaltkreises 303 werden durch einen Digi­ tal/Analogwandler 304 in negative oder positive Analogspan­ nungswerte umgewandelt, wodurch ein analoges Rückkopplungs­ signal erzeugt wird. Ein analoger Subtrahierer 305 subtra­ hiert dieses analoge Rückkopplungssignal von dem an den Ein­ gangsanschluß 306 des Sigma-Delta-Wandlers 300 anliegenden und über einen Abtastschalter (oder Abtaster) 307 an dem Subtrahierer 305 anliegenden Eingangssignal. Das Differenz­ ausgangssignal von dem Subtrahierer 305 ist ebenfalls ein analoges Signal. Ein analoger Addierer 308 addiert sein ei­ genes Summenausgangssignal nach einer Verzögerung um eine Abtastzeit zum Beispiel durch einen Abtast-Halteschaltkreis 309 zu dem analogen Fehlersignal, um dadurch das Summenaus­ gangssignal von dem analogen Addierer 308 zu erzeugen. Das Summenausgangssignal von dem analogen Addierer 308 ist eine einfache zeitliche Integration des analogen Fehlersignals, wobei der einfach integrierte Response als Minuend an einen analogen Subtrahierer 310 angelegt wird, der das analoge Rückkopplungssignal als Subtrahenden erhält. Ein analoger Addierer 311 addiert sein eigenes Summenausgangssignal, das von einem Abtast-Halteschaltkreis 312 um eine Abtastzeit verzögert ist, zu dem integrierten, analogen Fehlersignal, wodurch das Summenausgangssignal von dem analogen Addierer 311 erzeugt wird. Das Summenausgangssignal von dem analogen Addierer 311 ist eine doppelte zeitliche Integration des analogen Fehlersignals, wobei der doppelt integrierte Re­ sponse von dem Flashwandler 301 digitalisiert wird. Der Di­ gital/Analogwandler 304, die analogen Subtrahierer 305 und 310, der Abtaster 307, die analogen Addierer 308 und 311 und die Abtast-Halteschaltkreise 309 und 312 werden vorteilhaf­ terweise als geschalteter Kondensatorschaltkreis aufgebaut.

Die durch die Verwendung einer Ein-Bit-Rückkopplung er­ zeugten Fehler werden auf eine von Leslie und Singh vorge­ schlagene Weise kompensiert. Der verdrahtet Abgriff 302 des höchstwertigsten Bits (also des Vorzeichenbits) des digita­ len Ausgangssignals des Flashwandlers 301 wird von einer verdrahteten NULL-Auffüllung 313 durch die niederwertigeren Bitplätze begleitet, um einen 8-Bit Subtrahenden für einen digitalen Subtrahierer 314 zu erzeugen, der als Minuend und Eingangssignal das komplette, digitale 8-Bit Ausgangssignal des Flashwandlers 301 erhält. Das Differenzausgangssignal des Subtrahierers 314 wird in einer parallelen Anordnung 315 von acht Bitlatchschaltkreisen um eine Abtastzeit verzögert und in einer parallelen Anordnung 316 von acht Bitlatch­ schaltkreisen um eine weitere Abtastzeit verzögert. Das di­ gitale Ausgangssignal des Flashwandlers 301, die Inhalte der parallelen Anordnung 315 von acht Bitlatchschaltkreisen, die von einer verdrahteten Ein-Bit-Platz-Verschiebung 317 ver­ doppelt werden, und die Inhalte der parallelen Anordnung 316 von acht Bitlachtschaltkreisen werden alle von einem digita­ len Addierer 318 addiert, um ein 10-Bit Summensignal zu er­ zeugen, das an ein Tiefpaß-Akkumulationsfilter 319 angelegt wird. Der Response des Akkumulationsfilters 319 wird mit der Symbolrate von einem Sub-Abtaster 320 an einem Ausgangsan­ schluß des Sigma-Delta-Wandlers 300 sub-abgetastet.

Es wurden die derzeit von den Erfindern bevorzugten Aus­ führungsbeispiele beschrieben. Doch wird der Fachmann in dem Gebiet der Kommunikationssysteme und des Sender- und Empfän­ gerdesigns mit Hilfe der vorstehenden Beschreibung in der Lage sein, eine Anzahl alternativer Ausführungsformen der Erfindung zu entwerfen. Dies sollte im Hinblick auf den Schutzumfang der nachfolgenden Patentansprüche berücksich­ tigt werden.

Claims (17)

1. Digitaler Signalempfänger für ein System, das in einer kombinierten Übertragung zusammen mit einem Videoträger, dessen Amplitude in Abhängigkeit von einem zusammengesetzten Videosignal moduliert ist, seriell digitale Symbole durch Modulation der Seitenbänder eines unterdrückten Trägers überträgt, der in Quadraturphase mit dem Videoträger ist, wobei der digitale Signalempfänger enthält:
eine Detektionsvorrichtung (47), welche in Abhängigkeit von der kombinierten Übertragung ein analoges Detektorsignal erzeugt, in welcher die binären Phasenzustände des unterdrücktem Trägers erfaßt werden, um das gewünschte Detektorsignal zu erzeugen, das zusätzlich einen unerwünschten Detektorsignalanteil enthält, der aus Anteilen des zusammengesetzten Videosignals besteht,
dadurch gekennzeichnet, daß
die Modulation der Seitenbänder der unterdrückten Trägerschwingung binären Phasenzuständen (PSK) entspricht;
der digitale Signalempfänger außerdem einen Sigma-Delta A/D- Wandler (106) zur Digitalisierung des analogen Detektorsignals enthält, um ein digitales Detektorsignal zu erzeugen; und
ein digitales Kammfilter (72, 120; 120, 72; 72, 120, 130; 120, 130, 72) enthält, dem das digitale Detektorsignal zugeleitet wird, um ein Signal zu erzeugen, das in erster Linie das gewünschte Detektorsignal enthält und nicht den unerwünschten Detektorsignalanteil.

2. Digitaler Signalempfänger nach Anspruch 1, dadurch gekennzeichnet, daß der Sigma-Delta A/D-Wandler (106, 200; 106, 300) außerdem umfaßt:
einen analogen Subtrahierer (205; 305), der einen Minuenden- Eingang aufweist, um das analoge Detektorsignal zu empfangen, einen Subtrahenden-Eingang, um ein analoges Rückführungssignal zu empfangen, und einen Ausgangsanschluß, um ein analoges Fehlersignal bereitzustellen, das zu der Differenz zwischen dem Detektorsignal und dem analogen Rückführungssignal proportional ist;
eine Integrationsvorrichtung (208, 209; 308, 309, 311) zum zeitlichen integrieren des analogen Fehlersignals;
einen Flash-Converter (201; 301) zur Umwandlung des analogen Fehlersignals nach zeitlicher Integration in digitale Abtastwerte mit einer Mehrbitauflösung;
einen D/A-Wandler (204; 304), der das höchstwertige Bit jedes digitalen Abtastwertes als digitales Rückführungssignal empfängt und in das analoge Rückführungssignal umwandelt;
eine Vorrichtung (214, 215, 218; 314 bis 318) zur Korrektur der digitalen Abtastwerte, um das digitale Rückführungssignal, das nur ein Bit umfaßt, zu kompensieren und dadurch korrigierte digitale Abtastwerte zu erzeugen; und
eine Vorrichtung (219, 220; 319, 320) zur Durchführung gewichteter Akkumulationen der korrigierten digitalen Abtastwerte über vorgegebene Unterabtastzeiträume, um Abtastwerte eines digitalen Detektorsignals zu erzeugen.

3. Ein digitaler Signalempfänger nach Anspruch 1 oder 2 dadurch gekennzeichnet, daß der digitale Signalempfänger außerdem einen Symbolentscheidungsschaltkreis (75; 76) zum Empfangen eines Signals von dem digitalen Kammfilter und zum Feststellen des Bit- Zustandes jedes digitalen Symbols enthält, um ein bitserielles digitales Signals zu erzeugen.

4. Digitaler Signalempfänger nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das digitale Kammfilter ein digitales Hochpaß-Zeilenkammfilter (120; 120, 130) ist.

5. Digitaler Signalempfänger nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das digitale Kammfilter ein digitales Hochpaß-Bildkammfilter (72) umfaßt.

6. Digitaler Signalempfänger nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das digitale Kammfilter ein digitales Hochpaß-Zeilenkammfilter (120; 120, 130) in Reihe geschaltet mit einem nachfolgenden digitalen Hochpaß-Bildkammfilter (72) umfaßt.

7. Digitaler Signalempfänger nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das digitale Kammfilter ein digitales Hochpaß-Bildkammfilter (72) in Reihe geschaltet mit einem nachfolgenden digitalen Hochpaß-Zeilenkammfilter (120; 120, 130) umfaßt.

8. Digitaler Signalempfänger nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß das digitale Hochpaß-Bildkammfilter (72) umfaßt:
einen Eingabeanschluß zum Empfang des digitalisierten Detektorsignals oder eines Signals des digitalen Hochpaß- Zeilenkammfilters (120; 120, 130);
ein Ausgangsanschluß, um das Signal des digitalen Hochpaß- Bildkammfilters oder das Signal des kombinierten Kammfilters bereitzustellen;
eine digitale Vollbild-Verzögerungsleitung (74), um das digitalisierte Detektorsignal zu verzögern oder um das Signal des digitalen Hochpaß-Zeilenkammfilters zu verzögern, die vom Eingangsanschluß des digitalen Hochpaß-Bildkammfilters (72) in einem Zeitintervall zur Verfügung gestellt wird, das der Dauer einer Bildabtastung des zusammengesetzten Videosignals entspricht; und
einen ersten digitalen Subtrahierer (73), der einen ersten Eingangsanschluß zum Empfang des verzögerten Signals von der digitalen Vollbild-Verzögerungsleitung aufweist, einen zweiten Eingangsanschluß aufweist, der ohne wesentliche Verzögerung mit dem Eingangsanschluß des digitalen Hochpaß-Bildkammfilters verbunden ist, und einen Ausgangsanschluß zur Bereitstellung eines Differenzsignales zwischen dem Signal am ersten und zweiten Eingangsanschluß des ersten digitalen Subtrahierers an dem Ausgangsanschluß des digitalen Hochpaß-Bildkammfilters aufweist.

9. Digitaler Signalempfänger nach Anspruch 8, dadurch gekennzeichnet, daß das digitale Hochpaß-Zeilenkammfilter (120) enthält:
einen Eingangsanschluß des digitalen Hochpaß-Zeilenkammfilters zum Empfang des digitalisierten Detektorsignals oder des Signals des digitalen Hochpaß-Bildkammfilters;
einen Ausgangsanschluß des digitalen Hochpaß-Zeilenkammerfilters um ein digitalisiertes Hochpaß-Zeilenkammfiltersignal oder das kombinierte Kammfiltersignal bereitzustellen;
eine 1-H digitale Verzögerungsleitung (125; 129) zur Verzögerung des gewünschten Detektorsignals und des begleitenden unerwünschten Detektorsignals oder des digitalen Hochpaß-Bildkammfiltersignales, die am Eingangsanschluß des digitalen Hochpaß-Zeilenkammfilters während einer Zeit empfangen werden, die der Dauer der horizontalen Abtastung einer Zeile des zusammengesetzten Videosignals entspricht; und
einen zweiten digitalen Subtrahierer (123), der einen ersten Eingangsanschluß für den Empfang des verzögerten Signales von der 1-H digitalen Verzögerungsleitung aufweist, der einen zweiten Eingangsanschluß aufweist, der ohne wesentliche Verzögerung mit dem Eingangsanschluß des digitalen Hochpaß-Zeilenkammfilters verbunden ist und der einen Ausgangsanschluß aufweist zur Bereitstellung des Differenzsignales des ersten und zweiten Eingangsanschlusses des zweiten digitalen Subtrahierers an den Ausgangsanschluß des digitalen Hochpaß-Zeilenkammfilters.

10. Digitaler Signalempfänger nach Anspruch 9, dadurch gekennzeichnet, daß der digitale Symbolentscheidungsschaltkreis (75) einen Eingangsanschluß zum Empfang des kombinierten Kammfiltersignals aufweist, wobei der Symbolentscheidungsschaltkreis umfaßt:
einen Absolutwertschaltkreis (751), der einen Eingangsanschluß zum Empfang des kombinierten Kammfiltersignals aufweist und einen Ausgangsanschluß zur Bereitstellung eines gleichgerichteten Signals aufweist; und
einen Schwellenwertdetektor (752), da ein Eingangsanschluß zum Empfang des gleichgerichteten Signales vom Ausgangsanschluß des Absolutwertschaltkreises aufweist und der einen Ausgangsanschluß zur Bereitstellung von Bits eines digitalen Signales aufweist, wobei jedes Bit in einem ersten Zustand ist, wenn die gleichgerichtete Antwort einen Schwellenwertpegel überschreitet, und in einem zweiten Zustand ist, wenn das gleichgerichtete Signal den Schwellenwertpegel nicht überschreitet.

11. Ein digitaler Signalempfänger nach Anspruch 8, dadurch gekennzeichnet, daß das digitale Hochpaß-Zeilenkammfilter (120, 130) umfaßt:
einen Eingangsanschluß des digitalen Hochpaß-Zeilenkammfilters zum Empfang des digitalisierten Detektorsignales oder des Signales vom digitalen Hochpaß-Bildkammfilter;
einen Ausgangsanschluß des digitalen Hochpaß-Zeilenkammfilters zur Bereitstellung eines digitalen Hochpaß-Zeilenkammfiltersignales oder zur Bereitstellung des kombinierten Kammfiltersignales;
eine erste 1-H digitale Verzögerungsleitung (125, 129) zur Verzögerung des gewünschten Detektorsignales, das von einem unerwünschten Detektorsignal begleitet ist, oder des digitalen Hochpaß-Bildkammfiltersignales, wie sie vom Eingangsanschluß des digitalen Hochpaß-Zeilenkammfilters empfangen werden zu Zeitintervallen, die der Dauer 1-H der horizontalen Abtastung einer Zeile des zusammengesetzten Videosignals entsprechen;
einen zweiten digitalen Subtrahierer (123), der einen ersten Eingangsanschluß zum Empfang des verzögerten Signales von der ersten 1-H digitalen Verzögerungsleitung aufweist, einen zweiten Eingangsanschluß, der ohne wesentliche Verzögerung mit dem Eingangsanschluß des digitalen Hochpaß-Zeilenkammfilters verbunden ist, aufweist und einen Ausgangsanschluß zur Bereitstellung eines Differenzsignales von den Signalen am ersten und zweiten Eingangsanschluß des zweiten digitalen Subtrahierers;
eine zweite 1-H digitale Verzögerungsleitung (135; 139) zur Verzögerung des Differenzsignales des zweiten digitalen Subtrahierers durch ein Zeitintervall, daß der Dauer 1-H entspricht; und
einen dritten digitalen Subtrahierer (133), der einen ersten Eingangsanschluß zum Empfang des verzögerten Signals von der zweiten 1-H digitalen Verzögerungsleitung aufweist, der einen zweiten Eingangsanschluß aufweist, der ohne wesentliche Verzögerung mit dem Ausgangsanschluß des zweiten digitalen Subtrahierers verbunden ist, und der einen Ausgangsanschluß aufweist zur Bereitstellung eines Differenzsignales von den Signalen am ersten und zweiten Eingangsanschluß des dritten digitalen Subtrahierers an den Ausgangsanschluß des digitalen Hochpaß-Zeilenkammfilters.

12. Ein digitaler Signalempfänger nach Anspruch 11, dadurch gekennzeichnet, daß der Symbolentscheidungsschaltkreis (76) einen ersten Eingangsanschluß zum Empfang des kombinierten Kammfilter- Signales aufweist, wobei der Symbolentscheidungsschaltkreis enthält:
eine Absolutwertschaltung (761), die einen Eingangsanschluß zum Empfang des kombinierten Kammfilter-Signales aufweist und die einen Ausgangsanschluß zur Bereitstellung eines gleichgerichteten Signals aufweist; und
einen Zweischwellendetektor (762), der einen Eingangsanschluß zum Empfang des gleichgerichteten Signales vom Ausgangsanschluß des Absolutwertschaltkreises aufweist und einen Ausgangsanschluß zur Bereitstellung von Bits eines digitalen Signals aufweist, wobei jedes Bit in einem ersten Zustand ist, wenn das gleichgerichtete Signal einen ersten Schwellenpegel, aber nicht einen zweiten Schwellenpegel, der höher liegt als der erste Schwellenpegel, überschreitet, und jedes Bit ist in einem zweiten Zustand, wenn das gleichgerichtete Signal nicht den ersten Schwellenpegel oder nicht den ersten und den zweiten Schwellenpegel überschreitet.

13. Ein digitaler Signalempfänger nach einem der Ansprüche 5 bis 12, dadurch gekennzeichnet, daß die Vollbild-Verzögerungsleitung ein Random Access Memory ist, der in einer Lese-Dann-Schreib- Betriebsart betrieben wird.

14. Ein digitaler Signalempfänger nach einem der Ansprüche 3 bis 13, dadurch gekennzeichnet, daß das Ausgangssignal Bits von dem Ausgangsanschluß des Symbolentscheidungsschaltkreises (75, 76) bereitstellt, die mit einer Symbolrate bereitgestellt werden, und dadurch, daß der digitale Signalempfänger außerdem enthält:
einen vertikalen Synchronsignalseparator (51) zum Trennen von vertikalen Synchronisationsimpulsen von dem zusammengesetzten Videosignal, das von dem phasengleichen Videodetektor erfaßt wird;
einen Datenbildzähler (70) zum Zählen der abgetrennten vertikalen Synchronisationsimpulse, die auftreten, wenn der Symbol-pro-Zeile- Zählwert nicht im Bereich der mittleren Zeilen liegt, um dadurch einen Datenbildzählwert zu erzeugen; und
einen Ratenpuffer (77), der einen Eingangsanschluß aufweist, der zum Empfang von Bits mit dem Ausgangsanschluß des Symbolentscheidungsschaltkreis verbunden ist, und nur dann Bits empfängt, wenn der Datenbildzählwert Modulo-2 einen vorbestimmten von zwei Werten aufweist, und der einen Ausgangsanschluß aufweist, um die Ausgangssignalbits des Symbolentscheidungsschaltkreises mit der 1,5-fachen Symbolrate in einer vorbestimmten Reihenfolge bereitzustellen.

15. Digitaler Signalempfänger nach Anspruch 14, dadurch gekennzeichnet, daß der Ratenpuffer (77) als De-Interleaver arbeitet, um die Ausgangssignalbits des Symbolentscheidungsschaltkreises mit der 1,5-fachen Symbolrate in einer Daten-Spalte pro Daten-Spalte an einen Fehlerkorrekturdekoder (78) auszugeben.

16. Digitaler Signalempfänger nach einem der Ansprüche 14 und 15, dadurch gekennzeichnet, daß der digitale Signalempfänger außerdem umfaßt
einen Symbol-pro-Zeile-Zähler (52) zum Zählen der Symboltaktoszillationen, um dabei einen Symbol-pro-Zeile- Zählwert zu erzeugen, wobei der Symbol-pro-Zeile-Zähler auf jeden der abgetrennten horizontalen Synchronisationsimpulse reagiert, um den Symbolzähler auf einen vorgegebenen Basiszählwert für den Symbolzählwert zurückzusetzen;
einen Datenzeilenzähler (71) zum Zählen der Anzahl der Rücksetzvorgänge des Symbol-pro-Zeile-Zählers, um dabei einen Datenzeilenzählwert zu erzeugen, wobei der Daten-Zeilen-Zähler auf die abgetrennten vertikalen Synchronisationsimpulse reagiert, um den Datenzeilenzähler auf einen vorgegebenen Basiszählwert für den Datenzeilenzählwert zurückzusetzen; und
wenigstens ein Random-Access-Memory (91, 92), das in dem Ratenpuffer enthalten ist und das zu einzelnen Zeiten mit Bits vom Ausgangsanschluß des Symbolentscheidungsschaltkreises nur dann beschrieben wird, wenn der Datenbildzählwert Modulo-2 den vorgebenenen einen von zwei Werten aufweist, und der den Datenzeilenzählwert und den Symbol-pro-Zeile-Zählwert zusammen als Schreibadresse zu den einzelnen Zeiten erhält.

17. Ein digitaler Signalempfänger nach einem der Ansprüche 1 bis 15, wobei der Signalempfänger umfaßt:
einen Tuner (43) zum Erzeugen eines Zwischenfrequenzsignals in Abhängigkeit von einem ausgewählten Funkfrequenzsignal, das eine amplitudenmodulierte Videoträgerschwingung und eine unterdrückte Trägerschwingung mit binären Phasenzuständen (PSK) enthält;
einen Zwischenfrequenzverstärker (44) für das Zwischenfrequenzsignal, wobei der Zwischenfrequenzverstärker Filter und Verstärkerelemente enthält und ein verstärktes Zwischenfrequenzverstärkersignal bereitstellt;
einen ersten gesteuerten Oszillatorschaltkreis (48, 49) zur Erzeugung gleichphasiger und quadraturphasiger Zwischenfrequenzvideoträgerschwingungen mit einer Zwischenfrequenz und einer mittleren Phase, die von einem Frequenz- und Phasenfehlersignal gesteuert werden;
einen Gleichphasenvideodetektor (46), der das verstärkte Zwischenfrequenzverstärkersignal erhält, um synchron daraus ein zusammengesetztes Videosignal zu erfassen entsprechend der bereitgestellten gleichphasigen Zwischenfrequenzvideoträgerschwingung;
ein Quadraturphasendetektor (47), der das verstärkte Zwischenfrequenzverstärkersignal erhält, um dieses synchron entsprechend der bereitgestellten quadraturphasigen Zwischenfrequenzvideoträgerschwingung zu verarbeiten, um damit ein Quadraturphasenvideodetektorsignal zu erzeugen, das aus einem Analogsignal besteht, das der digitalen Information entspricht, die begleitet wird von Anteilen des zusammengesetzten Videosignals einschließlich des Frequenz- und Phasenfehlersignals; und
einen Synchronsignalseparator (50) zum Trennen der horizontalen Synchronisationsimpulse von dem zusammengesetzten Videosignal, das von dem gleichphasigen Videodetektor erfaßt wird, wobei der digitale Signalempfänger so gestaltet ist, daß er die amplitudenmodulierten Seitenbänder der unterdrückten Trägerschwingung empfängt, welche die Form von binären Phasenzuständen haben, und der digitale Signalempfänger außerdem enthält:
einen zweiten gesteuerten Oszillatorschaltkreis (57, 56, 105, 104, 103, 52, 55) zum Erzeugen eines Takts mit einer Frequenz und Phase, die von den abgetrennten horizontalen Synchronisationsimpulsen gesteuert werden, wobei die Frequenz ein Vielfaches der Symbolrate des binären Phasenzustandsignals (PSK) ist.