KR20100133748A - 디스크리트 타임 필터 및 이를 포함하는 수신기 - Google Patents

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KR20100133748A
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이흥배
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 디스크리트 타임 필터는 기존의 디스크리트 타임 필터의 특성을 향상시키기 위하여 리셋 타임(reset time)을 따로 두지 않고 더미 경로(dummy path)를 사용하여 결과적으로 샘플링 스위치의 온-타임(on-time)을 늘림으로써 고속 동작 시보다 안정적으로 동작을 할 수 있으며, 데시메이션(decimation)에 의한 인-밴드(in-band) 대역에서의 노이즈 폴딩(noise folding)을 줄이기 위하여 데시메이션 팩터(decimation factor) 만큼 보간(interpolation)을 해 줌으로써 데시메이션 전의 스펙트럼 특성을 그대로 유지할 수 있도록 하여 노이즈 폴딩을 방지하며, 필터단(filter stage)과 이득 제어단(gain control stage)을 분리함으로써 면적을 줄일 수 있다.
디스크리트 타임 필터, 샘플링, 주파수 데시메이션(decimation), 인터폴레션(interpolation), 수신기(receiver)

Description

디스크리트 타임 필터 및 이를 포함하는 수신기{DSICRETE TIME FILTER AND RECEIVER INCLUDING THE SAME}
본 발명은 디스크리트 타임 필터 및 이를 포함하는 수신기에 관한 것으로, 보다 상세하게는 전류 모드 샘플링을 수행하는 디지털 필터 및 상기 디스클리트 타임 필터를 이용하여 신호를 RF(Radio Frequency) 신호 및/또는 베이스밴드(baseband) 신호를 샘플링하는 수신기에 관한 것이다.
최근 반도체 공정의 미세화로 트랜지스터(transistor)의 게이트 폭(gate length)이 줄어들어서 반도체 칩의 전체 칩 면적 및 소모전력이 작아지고 동작속도가 증가하였다. 이는 디지털 회로의 큰 장점이 되지만, 아날로그(analog) 회로에 있어서는 전원 전압의 임피던스(impedance)　및 트랜지스터의 출력 임피턴스 감소로 인하여 외부 잡음에 대한 회로의 민감도가 증가하고 다이나믹 레인지(dynamic range)가 줄어들면서 선형성(linearity)의 제약이 커지는 단점이 된다.
이러한 이유로 종래에 아날로그 도메인에서 설계되던 많은 회로들　중 가능한 부분을 최대한 디지털 도메인으로 넘겨서 아날로그 회로 설계의 제약을 극복할 뿐 아니라 디지털 회로의 장점(예컨대, 노이즈(noise)에 둔감, 설계/개발의 시간 및 비용 절감, 면적 및 소모 전력 감소 등)을 살릴 수 있는 연구가 최근에 많이 진행되고 있다.
아날로그 RF 수신기(Radio Frequency receiver)의 한 종류인 슈퍼 헤테로다인 아날로그 수신기(super-heterodyne analog receiver)에 포함된 저잡음 증폭기(LNA: Low Noise Amplifier), RF 믹서(mixer), 위상 동기 루프(PLL: Phase Locked Loop), 채널 선택 필터, 중간 주파수 믹서, 자동 이득 제어기 등은 아날로그 도메인에서 구현된다.
미세화된 공정으로 갈수록 아날로그 수신기는 상술한 바와 같은 설계에 제약 증가 및 각 블록의 동작특성이 열화 등의 문제점을 갖는다. 아날로그 수신기의 전체 성능을 유지하기 위해서는 소모 전력을 증가시키거나 추가적인 필터나 이득 블락 등이 필요하게 된다. 또한, 대부분의 아날로그 리시버는 추가적인 보정 회로들을 필요로 한다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 아날로그 회로를 대체하며, 고속 동작 시에도 안정적인 동작을 수행, 노이지(noise)에 둔감, 설계/개발의 시간 및 비용 절감, 면적 및 소모 전력 감소 등의 장점을 갖는 디스크리트 타임 필터 및 이를 이용하여 샘플링 동작을 수행하는 수신기를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 디스크리트 타임 필터는 다수의 샘플링 셀들 및 제1 더미 샘플링 셀을 포함할 수 있다. 상기 다수의 샘플링 셀들 각각은 다수의 샘플링 클락 신호들 중에서 상응하는 샘플링 클락 신호에 응답하여 입력 단자로 입력되는 전류에 기초한 전류 모드 샘플링(current mode sampling) 동작을 수행할 수 있으며, 상기 다수의 샘플링 클락 신호들 및 제1 더미 샘플링 클락 중에서 상응하는 샘플링 클락 신호에 응답하여 리셋(reset)될 수 있다.
상기 디스크리트 타임 필터는 주파수 데시메이션 동작을 수행하며 상기 주파수 데시메이션 동작의 데시메이션 팩터(decimation factor)에 상응하는 보간(interpolation) 동작을 수행할 수 있다.
상기 더미 샘플링 셀은 상기 제1 더미 샘플링 클락 신호에 응답하여 상기 입력되는 전류에 기초한 전류 모드 샘플링 동작을 제1 샘플링 셀과 교대로 수행할 수 있으며, 제1 샘플링 클락 신호에 응답하여 상기 제1 샘플링 셀과 교대로 리셋될 수 있다. 상기 제1 샘플링 셀은 상기 제1 샘플링 클락 신호 및 상기 제1 더미 샘플링 클락 신호에 교대로 응답하여 리셋될 수 있다.
상기 디스크리트 타임 필터는 상기 입력 단자와 접지 전압 라인 사이에 접속되는 커패시터를 더 포함할 수 있다. 상기 디스크리트 타임 필터는 상기 디스크리트 타임 필터의 출력 단자에 접속되며 상기 디스크리트 타임 필터의 이득을 제어하는 자동 자동 이득 제어 블락을 더 포함할 수 있다.
상기 다수의 샘플링 셀들 각각은 제1 스위치 쌍, 커패시터, 및 제1 스위치를 포함하는 적어도 하나의 서브 샘플링 셀을 포함할 수 있다. 상기 제1 스위치 쌍은 상기 입력 단자와 상기 디스크리트 타임 필터의 출력 단자 사이에 직렬로 접속되며, 각각이 상기 다수의 샘플링 클락들 중에서 상응하는 샘플링 클락 신호 및 출력 클락 신호에 응답하여 스위칭될 수 있다.
상기 커패시터는 상기 제1 스위치 쌍의 공통 노드 및 접지 전압 라인 사이에 접속될 수 있다. 상기 제1 스위치는 상기 스위치 쌍의 공통 노드와 상기 접지 전압 라인 사이에 접속되며 상기 다수의 샘플링 클락들 중에서 상응하는 샘플링 클락에 응답하여 스위칭될 수 있다.
상기 적어도 하나의 서브 샘플링 셀은 제1 스위치 쌍의 공통 노드와 상기 접지 전압 라인 사이에 서로 직렬로 접속되는 스위치 및 커패시터 쌍들을 더 포함할 수 있다. 상기 스위치는 다수의 이득 제어 신호들 중에서 상응하는 이득 제어 신호에 응답하여 스위칭될 수 있다.
상기 더미 샘플링 셀은 제2 스위치 쌍, 커패시터, 및 제2 스위치를 포함하는 적어도 하나의 서브 샘플링 셀을 포함할 수 있다. 상기 제2 스위치 쌍은 상기 입력 단자와 상기 출력 단자 사이에 직렬로 접속되며, 각각이 상기 제1 샘플링 클락 및 상기 출력 클락 신호에 응답하여 스위칭될 수 있다. 상기 커패시터는 상기 제2 스위치 쌍의 공통 노드 및 상기 접지 전압 라인 사이에 접속될 수 있다. 상기 제2 스위치는 상기 스위치 쌍의 공통 노드와 상기 접지 전압 라인 사이에 접속되며 상기 제1 샘플링 클락에 응답하여 상기 제1 스위치와 교대로 스위칭될 수 있다.
상기 디스크리트 타임 필터는 제2 더미 샘플링 클락 신호에 응답하여 상기 입력되는 전류에 기초한 전류 모드 샘플링 동작을 제2 샘플링 셀과 교대로 수행하며, 제2 샘플링 클락 신호에 응답하여 상기 제2 샘플링 셀과 교대로 리셋되는 제2 더미 샘플링 셀을 더 포함할 수 있다. 여기서 상기 제2 샘플링 셀은 상기 제2 샘플링 클락 신호 및 상기 제2 더미 샘플링 클락 신호에 교대로 응답하여 리셋될 수 있다.
상기 기술적 과제를 해결하기 위한 수신기는 믹서 및 상술한 디스크리트 타임 필터를 포함할 수 있다. 상기 믹서는 RF(Radio Frequency) 신호를 수신하고, 지연 동기 루프로부터 출력되는 신호에 기초하여 상기 수신된 RF 신호를 베이스밴드 신호로 변환하여 출력할 수 있다. 상기 디스크리트 타임 필터는 상기 믹서로부터 출력되는 베이스밴드 신호에 대한 전류 모드 샘플링을 수행할 수 있다.
여기서, 상기 믹서는 RF 신호를 수신하고, 지연 동기 루프로부터 출력되는 신호에 기초하여 상기 수신된 RF 신호에 대한 전류 모드 샘플링을 수행함으로써 상기 수신된 RF 신호를 베이스밴드 신호로 변환하여 출력하는 제1항에 기재된 디스크리트 타임 필터를 포함할 수도 있다.
상술한 바와 같이 본 발명의 실시예에 따른 디스크리트 타임 필터 및 수신기는 (1) 전류 모드 샘플링 동작을 수행하므로 지터(jitter) 및 플리커 잡음(flicker noise) 특성이 우수하며, (2) 증가된 샘플링 타임으로 인한 고속 동작 시의 안정성이 우수하며, (3) 필터단(filter stage)과 이득 제어단(gain control stage)의 분리함으로써 구현 면적이 작고, (4) 보간 샘플링을 수행하므로 샘플링 및 주파수 데시메이션(decimation)에 기인한 폴딩 잡음(folding noise)을 감소시킬 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 전송할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 전송할 수 있음을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 디스크리트 타임 필터(100)의 기본 구조를 나타내는 회로도이다. 도 1을 참조하면, 디스크리트 타임 필터(100)는 트랜스컨덕턴스 회로(101), 샘플링 스위치(102), 커패시터(103), 출력 스위치(104), 및 리셋 스위치(105)를 포함한다.
트랜스컨덕턴스(transconductance) 회로(101)는 입력되는 차동 신호(Vin(t))의 전압 차이에 비례하는 전류를 발생한다. 샘플링 스위치(102)가 샘플링 클락 신호(Pin)에 응답하여 단락되면 트랜스컨덕턴스 회로(101)에서 출력되는 전류에 의하여 커패시터(103)에는 전하를 축적함으로써 신호를 샘플링한다.
디스크리트 타임 필터(100)가 고속 샘플링을 수행하더라도 샘플링 속도에 상응하여 샘플링 스위치(102)의 단락 시간이 길어지면 정확한 샘플링 동작이 수행될 수 있다. 즉, 샘플링 스위치(102)의 단락 시간이 길수록 디스크리트 타임 필터(100)의 샘플링 특성은 향상된다.
출력 신호(Pout)에 응답하여 출력 스위치(104)가 단락되면 커패시터(103)에 축적되는 전하에 상응하는 샘플링된 신호(Vout(nTs))가 출력된다. 샘플링된 신호가 출력된 다음에는 다음 샘플링을 위하여 커패시터(103)에 축적된 전하가 방전되어야 한다. 리셋 신호(Preset)에 응답하여 리셋 스위치(105)가 단락되면 커패시터(103)에 축적된 전하는 접지 전압 라인으로 방전된다.
상술한 바와 같이, 입력되는 전류에 의한 전하 축적에 기초하여 신호를 샘플링하는 방식을 전류 모드 샘플링(current mode sampling)이라고 한다. 전류 모드 샘플링 방식은 지터(jitter) 특성이 우수하며 플리커 잡음(flicker noise)에 의한 영향을 적게 받는다. 도 1에 도시된 디스크리트 타임 필터(100)는 전류 모드 샘플링 개념을 설명하기 위한 개념적 디스크리트 타임 필터이다. 이하에서는 실제로 전 류 모드 샘플링 동작을 수행하는 실제 디스크리트 타임 필터의 동작에 대하여 살펴본다.
도 2는 본 발명의 실시예에 따른 디스크리트 타임 필터(200)의 회로도이다.도 3은 도 2에 도시된 디스크리트 타임 필터의 동작을 설명하기 위한 타이밍도이다. 이하 도 2 내지 도 3을 참조하여 디스크리트 타임 필터(200)의 동작을 살펴본다.
도 2를 참조하면, 디스크리트 타임 필터(100)는 트랜스컨덕턴스 회로(101), 다수의 샘플링 셀들(SC1 내지 SC8), 제1 더미 샘플링 셀(SC1'), 제2 더미 샘플링 셀(SC5'), 제1 커패시터(C1), 제2 커패시터(C2), 및 버퍼(110)를 포함한다. 트랜스컨덕턴스 회로(101)에 대해서는 도 1을 참조하여 설명한 바 있으므로 그에 대한 상세한 설명은 생략한다.
다수의 샘플링 셀들(SC1 내지 SC8) 각각은 다수의 샘플링 클락 신호들(Φ1 내지 Φ8) 중에서 상응하는 샘플링 클락 신호에 응답하여 입력 단자(IN)로 입력되는 전류에 기초한 전류 모드 샘플링 동작을 수행할 수 있다. 또한, 다수의 샘플링 셀들(SC1 내지 SC8) 각각은 상기 다수의 샘플링 클락 신호들(Φ1 내지 Φ8) 및 다수의 샘플링 클락 신호들(Φ1 내지 Φ8) 중에서 상응하는 샘플링 클락 신호에 응답하여 리셋(reset)될 수 있다.
제1 더미(dummy) 샘플링 셀(SC1')은 제1 더미 샘플링 클락 신호(Φ1')에 응답하여 상기 입력되는 전류에 기초한 전류 모드 샘플링 동작을 제1 샘플링 셀(SC1)과 교대로 수행하며, 어느 하나의 샘플링 클락 신호(Φ8)에 응답하여 제1 샘플링 셀(SC1)과 교대로 리셋될 수 있다. 이때, 제1 샘플링 셀(SC1)은 어느 하나의 샘플링 클락 신호(Φ8) 및 제1 더미 샘플링 클락 신호(Φ1')에 교대로 응답하여 리셋될 수 있다.
제2 더미 샘플링 셀(SC5')은 제2 더미 샘플링 클락 신호(Φ5')에 응답하여 상기 입력되는 전류에 기초한 전류 모드 샘플링 동작을 제5 샘플링 셀(SC5)과 교대로 수행하며, 어느 하나의 샘플링 클락 신호(Φ4)에 응답하여 어느 하나의 샘플링 셀(SC5)과 교대로 리셋될 수 있다. 이때, 어느 하나의 샘플링 셀(SC5)은 어느 하나의 샘플링 클락 신호(Φ4) 및 상기 제2 더미 샘플링 클락 신호(Φ5')에 교대로 응답하여 리셋될 수 있다.
다수의 샘플링 셀들(SC1 내지 SC8) 각각은 적어도 하나의 서브 샘플링 셀을 포함한다. 도 2에서는 다수의 샘플링 셀들(SC1 내지 SC8) 각각은 4개의 서브 샘플링 셀들을 포함하나 본 발명의 범위가 이에 한정되는 것은 아니다. 도 4를 참조하면, 서브 샘플링 셀들 각각은 샘플링 스위치(SWs), 출력 스위치(SWo), 샘플링 커패시터(Cs), 및 리셋 스위치(SWr)를 포함하는 것을 알 수 있다. 이러한 서브 샘플링 셀의 동작은 도 1의 디스크리트 타임 필터의 동작과 유사하다.
샘플링 스위치(SWs)와 출력 스위치(SWo) 쌍은 입력 단자(IN)와 출력 단자(OUT) 사이에 직렬로 접속된다. 샘플링 스위치(SWs)는 다수의 샘플링 클락 신호들(Φ1 내지 Φ8) 중에서 상응하는 샘플링 클락 신호에 응답하여 스위칭될 수 있다. 출력 스위치(SWo)는 츨력 클락 신호들(Φ1T 및 Φ2T) 중에서 상응하는 출력 클락 신호에 응답하여 스위칭될 수 있다.
샘플링 커패시터(Cs)는 샘플링 스위치(SWs)와 출력 스위치(SWo) 쌍의 공통 노드와 접지 전압 라인 사이에 접속되며, 샘플링 스위치(SWs) 단락시에는 입력 단자(IN)로 입력되는 전류에 기초한 전하를 축적하며, 출력 스위치(SWo) 단락시에는 축적된 전하를 출력 단자로 출력한다.
리셋 스위치(SWr)는 샘플링 스위치(SWs)와 출력 스위치(SWo) 쌍의 공통 노드와 접지 전압 라인 사이에 접속되며 다수의 샘플링 클락 신호들(Φ1 내지 Φ8) 중에서 상응하는 샘플링 클락에 응답하여 스위칭될 수 있다. 도 2에서 리셋 스위치(SWr)에 인가되는 신호는 Φ1r 내지 Φ8r로 표시되었다. 리셋 스위치(SWr)가 단락되면 샘플링 커패시터(Cs)에 축적된 전하는 접지 전압 라인으로 방전되어 샘플링 셀이 리셋된다.
더미 샘플링 셀들(SC1' 및 SC2') 각각은 상응하는 샘플링 셀과 동일한 구조를 가지며 상기 상응하는 샘플링 셀과 교대로 샘플링 동작 및 리셋 동작을 수행한다. 더미 샘플링 셀들(SC1' 및 SC2') 각각은 샘플링 셀의 서브 샘플링 셀의 구조가 동일한 적어도 하나의 서브 샘플링 셀을 포함할 수 있다.
그러나 더미 샘플링 셀의 서브 샘플링 셀의 샘플링 스위치는 더미 샘플링 클락 신호들(Φ1' 및 Φ5') 중에서 상응하는 더미 샘플링 클락 신호에 응답하여 샘플링 셀의 서브 샘플링 셀의 샘플링 스위치와 샘플링 주기마다 교대로 스위칭된다. 또한 더미 샘플링 셀의 서브 샘플링 셀의 리셋 스위치와 상응하는 샘플링 셀의 서브 샘플링 셀의 리셋 스위치는 샘플링 주기마다 교대로 스위칭된다.
입력 단자(IN)와 접지 전압 라인 사이에 접속되는 제1 커패시터(C1)는 입력 단자(IN)로 입력되는 신호를 안정화시키며, 출력 단자(OUT)와 접지 전압 라인 사이에 접속되는 제2 커패시터(C2)는 출력 단자(OUT)로 출력되는 신호를 안정화시킨다. 버퍼(110)는 출력 단자(OUT)로 출력되는 신호를 버퍼링한다.
도 2에 도시된 샘플링 셀들(SC1 내지 SC8) 및 더미 샘플링 셀들(SC1' 및 SC2') 각각이 하나의 서브 샘플링 셀을 포함한다고 가정하고 도 2의 디스크리트 타임 필터(200)의 동작을 도 3에 도시된 타이밍도에 기초하여 설명한다.
디스크리트 타임 필터(200)는 제1 샘플링 셀(SC1)에서 시작하는 제1 샘플링 과정과 제5 샘플링 셀(SC5)에서 시작하는 제2 샘플링 과정을 동시에 수행한다. 이러한 방법을 보간(interpolation) 방식이라고 한다.
제1 샘플링 셀(SC1) 내지 제8 샘플링 셀(SC8) 각각은 제1 샘플링 클락 신호(Φ1) 내지 제8 샘플링 클락 신호(Φ8)에 응답하여 순차적으로 샘플링 동작을 수행한다. 다만, 샘플링 시작 시점은 제1 샘플링 셀(SC1)과 제5 샘플링 셀(SC5)이다.
제1 샘플링 과정이 완료되면, 제1 출력 클락 신호(Φ1T)가 활성화되고 다수의 샘플링 셀들(SC1 내지 SC8) 각각은 동시에 샘플링된 신호를 출력 단자(OUT)로 출력한다. 또한, 제2 샘플링 과정이 완료되면, 제2 출력 클락 신호(Φ2T)가 활성화되고 다수의 샘플링 셀들(SC1 내지 SC8) 각각은 동시에 샘플링된 신호를 출력 단자(OUT)로 출력한다.
이를 무빙 에버리지(moving average) 방식이라고 하며, 보간을 고려하지 않을 경우 무빙 에버리지 방식으로 인하여 입력 신호의 주파수는 1/8로 데시메이션(decimation)될 수 있다. 그러나 보간 방식을 고려하면 입력 신호의 주파수는 1/4로 데시메이션된다. 예컨대, 디스크리트 타임 필터(200)의 입력 신호의 주파수가 400 MHz라면 디스크리트 타임 필터(200)의 출력 신호의 주파수는 100MHz로 데시메이션될 수 있다.
무빙 에버리지 방식의 디스크리트 타임 필터(100)는 싱크 함수 형태의 스펙트럼 특성을 갖는 로우 패스 필터로 동작한다. 이러한 디스크리트 타임 필터(100)의 샘플링 동작을 Windowed Integration Sampler(이하 'WIS'라 함) 동작이라고 한다.
샘플링 셀들(SC1 내지 SC8)의 샘플링 신호가 출력되면 샘플링 셀들(SC1 내지 SC8)은 다음 샘플링 주기에서의 샘플링 동작을 위하여 리셋되어야 한다. 제3 내지 제4 샘플링 셀(SC3 내지 SC4) 및 제7 내지 제8 샘플링 셀(SC7 내지 SC8)은 이전 샘플링 셀의 샘플링 클락 신호에 응답하여 리셋된다. 예컨대, 제3 샘플링 셀(SC3)은 제2 샘플링 클락 신호(Φ2)에 응답하여 리셋되며, 제4 샘플링 셀(SC4)은 제3 샘플링 클락 신호(Φ3)에 응답하여 리셋된다.
그러나 제1 샘플링 셀(SC1)은 이전 샘플링 셀인 제8 샘플링 셀(SC8)의 제8 샘플링 클락 신호(Φ8)에 응답하여 리셋되지 않으며, 제1 더미 샘플링 셀(SC1')이 제8 샘플링 클락 신호(Φ8)에 응답하여 리셋된다. 이는 제8 샘플링 클락 신호(Φ8)와 동일한 위상을 갖는 제1 출력 클락 신호(Φ1T)에 응답하여 출력되는 제1 샘플링 셀(SC1)의 샘플링 신호가 왜곡되는 것을 방지하기 위함이다.
그러면 다음 샘플링 주기에서는 제1 더미 샘플링 셀(SC1')이 샘플링 동작을 수행하게 되며, 제1 샘플링 셀(SC1)이 제8 샘플링 클락 신호(Φ8)에 응답하여 리셋 된다. 상술한 바와 같이, 제1 샘플링 셀(SC1)과 제1 더미 샘플링 셀(SC1')은 샘플링 주기마다 서로 교대로 샘플링 동작과 리셋 동작을 수행하는 것이다.
제5 샘플링 셀(SC5)과 제2 더미 샘플링 셀(SC5')의 동작도 마찬가지이다. 즉, 제5 샘플링 셀(SC5)은 이전 샘플링 셀인 제4 샘플링 셀(SC4)의 제4 샘플링 클락 신호(Φ4)에 응답하여 리셋되지 않으며, 제2 더미 샘플링 셀(SC5')이 제4 샘플링 클락 신호(Φ4)에 응답하여 리셋된다. 이는 제4 샘플링 클락 신호(Φ4)와 동일한 위상을 갖는 제2 출력 클락 신호(Φ2T)에 응답하여 출력되는 제5 샘플링 셀(SC5)의 샘플링 신호가 왜곡되는 것을 방지하기 위함이다.
그러면 다음 샘플링 주기에서는 제2 더미 샘플링 셀(SC5')이 샘플링 동작을 수행하게 되며, 제5 샘플링 셀(SC5)이 제4 샘플링 클락 신호(Φ4)에 응답하여 리셋된다. 상술한 바와 같이, 제5 샘플링 셀(SC5)과 제2 더미 샘플링 셀(SC5')은 샘플링 주기마다 서로 교대로 샘플링 동작과 리셋 동작을 수행하는 것이다.
제1 샘플링 셀(SC1)과 제1 더미 샘플링 셀(SC1')이 샘플링 주기마다 교대로 샘플링 동작을 수행하고 제5 샘플링 셀(SC5)과 제2 더미 샘플링 셀(SC5')이기 때문에 제1 샘플링 클락 신호(Φ1), 제1 더미 샘플링 클락 신호(Φ1'), 제5 샘플링 클락 신호(Φ5), 및 제2 더미 샘플링 클락 신호(Φ5')의 주기는 나머지 샘플링 클락 신호들의 주기의 2배이다.
이때, 제2 샘플링 셀(SC2)은 제1 샘플링 클락 신호(Φ1)와 제1 더미 샘플링 클락 신호(Φ1')에 의하여 샘플링 주기마다 교대로 리셋되며, 제6 샘플링 셀(SC6)은 제5 샘플링 클락 신호(Φ5)와 제2 더미 샘플링 클락 신호(Φ5')에 응답하여 샘 플링 주기마다 교대로 리셋된다.
도 3에 도시된 바와 같이, 디스크리트 타임 필터(200)는 다수의 샘플링 클락 신호들(Φ1 내지 Φ8) 또는 더미 샘플링 클락 신호들(Φ1' 및 Φ5')에 의하여 샘플링 주기 전체를 신호 샘플링에 이용한다. 그러나 종래의 디스크리트 타임 필터는 본 발명의 실시예에 따른 디스크리트 타임 필터(200)의 각 샘플링 셀의 샘플링 구간(Ts)의 절반은 신호 샘플링에 이용하고 나머지 절반은 샘플링 셀의 리셋에 이용한다.
그러므로 본 발명의 실시예에 따른 디스크리트 타임 필터(200)는 샘플링 구간을 증가시킴으로써 종래의 디스크리트 타임 필터보다 우수한 샘플링 신호의 셋틀링(settling) 특성을 가진다. 종래의 디스크리트 타임 필터의 샘플링 신호의 셋틀링 특성을 증가시키기 위해서는 샘플링 셀의 스위치들의 사이즈를 키우거나 소모 전력을 증가시켜야 하는바, 본 발명의 실시예에 따른 디스크리트 타임 필터(200)는 종래의 디스크리트 타임 필터(200)는 종래의 디스크리트 타임 필터보다 적은 면적과 적은 소모 전력으로 동일한 성능을 발휘할 수 있다.
또한, 본 발명의 실시예에 따른 디스크리트 타임 필터(200)의 이득은 종래의 디스크리트 타임 필터의 이득보다 높을 수 있다. 왜냐하면 디스크리트 타임 필터(200)의 이득은 샘플링 스위치(SWi)의 단락 시간에 비례하기 때문이다.
디스크리트 타임 필터(200)는 다수의 샘플링 셀들(SC1 내지 SC8)에 대하여 가중치가 부여된 무빙 에브리지(weighted moving average) 방식으로 동작할 수 있다. 이는 다수의 샘플링 셀들(SC1 내지 SC8)에서 샘플링 과정에서 동작하는 서브 샘플링 셀의 수가 다르게 설정될 수 있음을 의미한다.
도 2에서 굵은 선으로 표시된 서브 샘플링 셀들은 제1 샘플링 과정에서 동작하는 서브 샘플링 셀이며 나머지 샘플링 셀들은 제2 샘플링 과정에서 동작하는 샘플링 셀들이다. 도 2를 참조하면, 제1 샘플링 과정에서 동작하는 서브 샘플링 셀의 수는 제1 샘플링 셀(SC1)로부터 1, 2, 3, 4, 5, 6, 7, 0, 1, 2, ... 로 변하며, 제2 샘플링 과정에서 동작하는 서브 샘플링 셀의 수는 제5 샘플링 셀(SC5)로부터 1, 2, 3, 4, 5, 6, 7, 0, 1, 2, ... 로 변하는 것을 알 수 있다.
일반적인 무빙 에브리지 방식에 기초한 필터의 스펙트럼 특성은 싱크 함수 형태를 나타내지만, 가중치가 부여된 무빙 에브리지 방식에 의한 디스크리트 타임 필터(200)의 스펙트럼 특성은 싱크 함수의 제곱 형태를 나타낸다. 이는 본 발명의 실시예에 따른 디스크리트 타임 필터(200)이 더 샤프(sharp)한 주파수 필터링 특성을 가질수 있음을 의미한다.
도 4a는 도 2에 도시된 디스크리트 타임 필터(200)의 각 부분의 스펙트럼 특성을 나타내는 그래프이다. 도 4a에는 도 1을 참조하여 설명한바 있는 디스크리트 타임 필터(200)의 전류 모드 샘플링 동작, 즉, WIS 동작에 의한 스펙트럼(WIS), 별도의 RC 필터 및/또는 트랜스컨덕턴스 회로(101)의 출력 저항과 제1 커패시터(C1)의 커패시턴스에 의한 RC 필터에 의한 스펙트럼(RC). 가중치가 부여된 무빙 에브리지 동작에 의한 싱크 함수의 제곱 형태의 스펙트럼(Sinc2), 이전 상태를 저장하는 특성을 갖는 제1 커패시터(C1)에 의한 IIR(Ininfite Impulse Response) 필터 특성 에 의한 스펙트럼(IIR)이 도시되어 있다. 도 4a에 도시되지는 않았으나, 싱크 함수의 제곱 형태의 스펙트럼(Sinc2)은 샘플링 주파수(fs)마다 규칙적으로 반복된다.
도 4b는 도 4a에 도시된 디스크리트 타임 필터(200)의 각 부분의 스펙트럼 특성을 결합한 스펙트럼 특성을 나타내는 그래프이다. 도 4b를 참조하면, 샘플링 주파수(fs) 단위로 규칙적인 샘플링 노이즈가 발생하며, 싱크 함수의 제곱 형태의 스펙트럼이 반복되며, 데시메이션에 의한 노이즈 폴딩(noise folding)이 발생함을 알 수 있다.
도 4c는 도 4b에 도시된 스펙트럼 특성에서 주파수 데시메이션을 고려한 디스크리트 타임 필터의 스펙트럼 특성을 나타내는 그래프이다. 그러면 원하는 채널의 신호는 인-밴드 디지털 필터(in-band digital filter)를 이용하여 디스크리트 타임 필터(200)에 의하여 샘플링된 신호를 필터링함으로써 얻어질 수 있다. 도 4c에는 노이즈 폴딩에 의한 노이즈는 도시되지 않았다.
디스크리트 타임 필터(200)는 주파수 데시메이션 동작의 데시메이션 팩터(decimation factor)에 상응하는 보간(interpolation) 동작을 수행한다. 이는 노이즈 폴딩에 의한 노이즈를 감소시키기 위함이다. 보간 방식의 샘플링에 의한 노이즈 폴딩 감소는 도 5a 내지 도 5b를 참조하여 살펴본다.
도 5a는 4개의 샘플링 셀을 갖는 본 발명의 실시예에 따른 디스크리트 타임 필터(200)가 주파수 데시메이션을 하지않고 보간 동작을 수행하는 과정을 설명하기 위한 타이밍도이다. 도 5b는 도 5a에 도시된 타이밍도에 따른 디스크리트 타임 필 터(200)의 스펙트럼 특성을 나타내는 그래프이다.
이때, 도 5a의 타이밍도는 도 2에 도시된 디스크리트 타임 필터(200)에서 제1 내지 제4 샘플링 셀(SC1 내지 SC4)만이 제1 내지 제4 샘플링 클락 신호(Φ1 내지 Φ4)에 응답하여 단순히 무빙 에브리지 동작을 수행하는 것으로 가정한 것이다.
디스크리트 타임 필터(200)이 4탭(tap) 무빙 에브리지 동작을 수행함으로써 주파수는 1/4로 데시메이션된다. 그러나 디스크리트 타임 필터(200)는 제1 내지 제4 출력 클락 신호(Φ1T 내지 Φ5T)에 응답하여 데시메이션 팩터(factor) 4만큼 보간을 수행한다. 그러므로 디스크리트 타임 필터(200)의 스펙트럼은 데시메이션하기 전의 스펙트럼이 샘플링 주파수(fs)마다 반복되는 형태가 되며 인-밴드로의 노이즈 폴딩은 감소될 수 있다.
그러면 원하는 채널의 신호는 인-밴드 디지털 필터(in-band digital filter)를 이용하여 디스크리트 타임 필터(200)에 의하여 샘플링된 신호를 필터링함으로써 얻어질 수 있다.
도 6은 본 발명의 실시예에 따른 디스크리트 타임 필터(200)의 샘플링 셀의 서브 셈플링 셀(300)의 일 구현예를 나타낸다. 도 6은 디스크리트 타임 필터(200)의 이득은 샘플링에 이용되는 커패시터의 용량에 반비례하는 것에 기초하여 샘플링에 이용되는 커패시터의 용량을 제어함으로써 디스크리트 타임 필터(200)의 이득을 제어하기 위한 샘플링 셀의 회로도이다.
도 6을 참조하면, 서브 샘플링 셀(300)은 샘플링 스위치(SWs), 리셋 스위치(SWr), 출력 스위치(SWo), 및 샘플링 스위치(SWs)와 출력 스위치(SWo)의 공통 노 드와 접지 전압 라인 사이에 서로 직렬로 접속되는 스위치 및 커패시터 쌍들(SW1과 Cs1, SW2와 Cs2, ..., SW3와 Cs3)을 더 포함한다.
서브 샘플링 셀(300)은 샘플링 스위치(SWs), 리셋 스위치(SWr), 출력 스위치(SWo)에 대해서는 이상에서 설명한바 있으므로 그에 대한 설명은 생략한다. 샘플링에 이용되는 커패시터의 용량은 이득 제어 신호들(미도시) 중에서 상응하는 이득 제어 신호에 응답하여 스위칭되는 스위치들의 스위칭 동작에 의하여 제어될 수 있다. 그러므로 서브 샘플링 셀(300)에 의하여 디스크리트 타임 필터(200)의 이득이 제어될 수 있는 것이다.
도 7은 본 발명의 실시예에 따른 디스크리트 타임 필터(200)의 샘플링 셀의 서브 샘플링 셀(300')의 다른 구현예를 나타낸다. 서브 샘플링 셀(300')은 서브 샘플링 셀(300)은 샘플링 스위치(SWs), 리셋 스위치(SWr), 출력 스위치(SWo) 이외에 별도의 자동 이득 제어 블락(310)을 포함한다. 자동 이득 제어 블락(310)은 디스크리트 타임 필터(200)의 출력 단자(OUT)에 접속되며 디스크리트 타임 필터(200)의 이득을 제어할 수 있다.
도 8은 본 발명의 실시예에 따른 자동 이득 제어 블락(310)의 회로도이다. 도 8을 참조하면, 자동 이득 제어 블락(310)은 차동 신호를 출력하는 디스크리트 타임 필터(200)의 출력 단자(OUT1 및 OUT2)에 접속되는 다수의 저항들(R1, R2, 및 R3), 다수의 가변 저항들(Rv1 내지 Rv3), 및 다수의 증폭기들(AMP1 내지 AMP4)로 구현될 수 있음을 알 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 자동 이득 제어 블락(310)의 구조 및 동작은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것인바 이에 대한 상세한 설명은 생략한다.
본 발명의 실시예에 따른 디스크리트 타임 필터(200)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 디스크리트 타임 필터(200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 9는 본 발명의 실시예에 따른 수신기(400)의 블락도이다. 도 4를 참조하면, 수신기(400)는 안테나, SAW(Surface Acoustic Wave) 필터(420), LNA(Low Noise Amplifier, 430), 믹서(440), 위상 동기 루프(450), 제1 증폭기(460), RC 필터(470), 디스크리트 타임 필터(200), 자동 이득 제어 및 버퍼 블락(480), 시그마-델타 아날로그-디지털 컨버터(490), 디지털 베이스 밴드 블락(500), 및 분주기(510 및 520)를 포함한다.
수신기(400)는 디지털 회로로 구현되는 디스크리트 타임 필터(200)를 포함한다. 디스크리트 타임 필터(200)에 대해서는 이상에서 설명하였다. 수신기(400)에 포함된 위상 동기 루프(450), 시그마-델타 아날로그-디지털 컨버터(490), 및 디지털 베이스 밴드 블락(500) 중 적어도 하나는 디지털 회로로 구현될 수 있다.
그럼으로써 수신기(400)는 일반적인 디지털 회로의 장점(예컨대, 노이지(noise)에 둔감, 설계/개발의 시간 및 비용 절감, 면적 및 소모 전력 감소 등)과 본 발명의 실시예에 따른 디스크리트 타임 필터(200)의 장점을 동시에 가질 수 있다.
도 10은 본 발명의 다른 실시예에 따른 수신기(400')의 블락도이다. 도 10의 수신기는 도 9의 수신기(400)와는 다음과 같은 차이점을 가진다. 도 10의 수신기(400')는 도 9의 믹서(440)에 상응하는 기능을 수행하고 RF 대역의 신호를 베이스밴드 신호로 변환하기 위한 다수의 디스크리트 타임 필터들(200, 200', 및 200'')을 포함한다. 수신기(400')는 다수의 디스크리트 타임 필터들(200, 200', 및 200'')에 상응하는 추가적인 분주기(530)를 더 포함할 수도 있다.
수신기(400')의 위상 동기 루프(450), 시그마-델타 아날로그-디지털 컨버터(490), 및 디지털 베이스 밴드 블락(500) 중 적어도 하나는 디지털 회로로 구현될 수 있다. 그러므로 도 10의 수신기(400') 역시 도 9의 수신기(400)과 같은 장점을 가질 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이 다.
도 1은 디스크리트 타임 필터의 기본 구조를 나타내는 회로도이다.
도 2는 본 발명의 실시예에 따른 디스크리트 타임 필터의 회로도이다.
도 3은 도 2에 도시된 디스크리트 타임 필터의 동작을 설명하기 위한 타이밍도이다.
도 4a는 도 2에 도시된 디스크리트 타임 필터의 각 부분의 스펙트럼 특성을 나타내는 그래프이다.
도 4b는 도 4a에 도시된 디스크리트 타임 필터의 각 부분의 스펙트럼 특성을 결합한 스펙트럼 특성을 나타내는 그래프이다.
도 4c는 도 4b에 도시된 스펙트럼 특성에서 주파수 데시메이션을 고려한 디스크리트 타임 필터의 스펙트럼 특성을 나타내는 그래프이다.
도 5a는 4개의 샘플링 셀을 갖는 본 발명의 실시예에 따른 디스크리트 타임 필터가 주파수 데시메이션을 하지않고 보간 동작을 수행하는 과정을 설명하기 위한 타이밍도이다.
도 5b는 도 5a에 도시된 타이밍도에 따른 디스크리트 타임 필터의 스펙트럼 특성을 나타내는 그래프이다.
도 6은 본 발명의 실시예에 따른 디스크리트 타임 필터의 샘플링 셀의 서브 샘플링 셀의 일 구현예를 나타낸다.
도 7은 본 발명의 실시예에 따른 디스크리트 타임 필터의 샘플링 셀의 서브 샘플링 셀의 다른 구현예를 나타낸다.
도 8은 본 발명의 실시예에 따른 자동 이득 제어 블락의 회로도이다.
도 9는 본 발명의 실시예에 따른 수신기의 블락도이다.
도 10은 본 발명의 다른 실시예에 따른 수신기의 블락도이다.
도 11은 본 발명의 또 다른 실시예에 따른 수신기의 블락도이다.

Claims (11)

  1. 각각이 다수의 샘플링 클락 신호들 중에서 상응하는 샘플링 클락 신호에 응답하여 입력 단자로 입력되는 전류에 기초한 전류 모드 샘플링(current mode sampling) 동작을 수행하며, 상기 다수의 샘플링 클락 신호들 및 제1 더미 샘플링 클락 중에서 상응하는 샘플링 클락 신호에 응답하여 리셋(reset)되는 다수의 샘플링 셀들; 및
    상기 제1 더미 샘플링 클락 신호에 응답하여 상기 입력되는 전류에 기초한 전류 모드 샘플링 동작을 제1 샘플링 셀과 교대로 수행하며, 제1 샘플링 클락 신호에 응답하여 상기 제1 샘플링 셀과 교대로 리셋되는 제1 더미(dummy) 샘플링 셀을 포함하는 디스크리트 타임 필터(discrete time filter).
  2. 제 1항에 있어서, 상기 디스크리트 타임 필터는
    주파수 데시메이션 동작을 수행하며 상기 주파수 데시메이션 동작의 데시메이션 팩터(decimation factor)에 상응하는 보간(interpolation) 동작을 수행하는 디스크리트 타임 필터.
  3. 제1항에 있어서, 상기 제1 샘플링 셀은
    상기 제1 샘플링 클락 신호 및 상기 제1 더미 샘플링 클락 신호에 교대로 응답하여 리셋되는 디스크리트 타임 필터.
  4. 제3항에 있어서, 상기 디스크리트 타임 필터는
    상기 입력 단자와 접지 전압 라인 사이에 접속되는 커패시터를 더 포함하는 디스크리트 타임 필터.
  5. 제1항에 있어서, 상기 디스크리트 타임 필터는
    상기 디스크리트 타임 필터의 출력 단자에 접속되며 상기 디스크리트 타임 필터의 이득을 제어하는 자동 자동 이득 제어 블락을 더 포함하는 디스크리트 타임 필터.
  6. 제1항에 있어서, 상기 다수의 샘플링 셀들 각각은
    상기 입력 단자와 상기 디스크리트 타임 필터의 출력 단자 사이에 직렬로 접속되며, 각각이 상기 다수의 샘플링 클락들 중에서 상응하는 샘플링 클락 신호 및 출력 클락 신호에 응답하여 스위칭되는 제1 스위치 쌍;
    상기 제1 스위치 쌍의 공통 노드 및 접지 전압 라인 사이에 접속되는 커패시터; 및
    상기 스위치 쌍의 공통 노드와 상기 접지 전압 라인 사이에 접속되며 상기 다수의 샘플링 클락들 중에서 상응하는 샘플링 클락에 응답하여 스위칭되는 제1 스위치를 포함하는 적어도 하나의 서브 샘플링 셀을 포함하는 디스크리트 타임 필터.
  7. 제6항에 있어서, 상기 적어도 하나의 서브 샘플링 셀은
    각각이 제1 스위치 쌍의 공통 노드와 상기 접지 전압 라인 사이에 서로 직렬로 접속되는 스위치 및 커패시터 쌍들을 더 포함하며,
    상기 스위치는
    이득 제어 신호들 중에서 상응하는 이득 제어 신호에 응답하여 스위칭되는 디스크리트 타임 필터.
  8. 제6항에 있어서, 상기 더미 샘플링 셀은
    상기 입력 단자와 상기 출력 단자 사이에 직렬로 접속되며, 각각이 상기 제1 샘플링 클락 및 상기 출력 클락 신호에 응답하여 스위칭되는 제2 스위치 쌍;
    상기 제2 스위치 쌍의 공통 노드 및 상기 접지 전압 라인 사이에 접속되는 커패시터; 및
    상기 스위치 쌍의 공통 노드와 상기 접지 전압 라인 사이에 접속되며 상기 제1 샘플링 클락에 응답하여 상기 제1 스위치와 교대로 스위칭되는 제2 스위치를 포함하는 적어도 하나의 서브 샘플링 셀을 포함하는 디스크리트 타임 필터.
  9. 제1항에 있어서, 상기 디스크리트 타임 필터는
    제2 더미 샘플링 클락 신호에 응답하여 상기 입력되는 전류에 기초한 전류 모드 샘플링 동작을 제2 샘플링 셀과 교대로 수행하며, 제2 샘플링 클락 신호에 응답하여 상기 제2 샘플링 셀과 교대로 리셋되는 제2 더미 샘플링 셀을 더 포함하며,
    상기 제2 샘플링 셀은 상기 제2 샘플링 클락 신호 및 상기 제2 더미 샘플링 클락 신호에 교대로 응답하여 리셋되는 디스크리트 타임 필터.
  10. RF(Radio Frequency) 신호를 수신하고, 지연 동기 루프로부터 출력되는 신호에 기초하여 상기 수신된 RF 신호를 베이스밴드 신호로 변환하여 출력하는 믹서; 및
    상기 믹서로부터 출력되는 베이스밴드 신호에 대한 전류 모드 샘플링을 수행하기 위한 제1항에 기재된 디스크리트 타임 필터를 포함하는 수신기.
  11. RF 신호를 수신하고, 지연 동기 루프로부터 출력되는 신호에 기초하여 상기 수신된 RF 신호에 대한 전류 모드 샘플링을 수행함으로써 상기 수신된 RF 신호를 베이스밴드 신호로 변환하여 출력하는 제1항에 기재된 디스크리트 타임 필터를 포함하는 믹서; 및
    상기 믹서로부터 출력되는 베이스밴드 신호에 대한 전류 모드 샘플링을 수행하기 위한 제1항에 기재된 디스크리트 타임 필터를 포함하는 수신기.
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