KR20120077541A - 이산시간 수신기 - Google Patents

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Abstract

본 발명은 이산시간 수신기에 관한 것으로, 광대역의 다양한 신호를 처리할 수 있는 수신기 구조로서, 넓은 범위의 입력 주파수와 넓은 대역폭의 신호를 처리할 수 있도록 일정한 범위의 샘플링 주파수를 갖는 이산시간필터를 이용함으로써 전류 소모 및 면적을 줄일 수 있으며 디지털과의 집적이 수월해져 SoC로 칩 설계시 용이하다.

Description

이산시간 수신기{DISCRETE TIME RECEIVER}
본 발명은 이산시간 수신기에 관한 것으로, 보다 상세하게는 넓은 범위의 입력 주파수와 넓은 대역폭의 신호를 처리할 수 있도록 일정한 범위의 샘플링 주파수를 갖는 이산시간필터를 이용한 이산시간 수신기에 관한 것이다.
최근 RF 트랜시버의 디지털화가 가속되면서 기존 아날로그 연속시간 구조가 디지털에 근접한 이산시간 구조로 발전 및 진화되고 있다. 특히 디지털 영역에서 주로 사용되던 FIR/IIR 필터 등이 아날로그 영역으로 이동하면서 스위치와 커패시터로 구성된 여러 가지 구조가 제안되고 있으며 이러한 설계 방향은 전체 수신기 구조와 연관되어 발전하고 있다.
응용 분야에 따라서 대역 폭 및 주파수 범위가 다르기 때문에 이러한 다양한 대역과 모드(mode)를 지원할 수 있는 구조가 요구된다.
일반적으로 아날로그 회로를 이용한 연속시간 수신기 구조로 현재 제품에 널리 사용화되고 있다. 그리고, 최근에는 디지털화의 영향으로 이산시간 수신기 구조를 적용한 제품도 개발되고 있다.
그러나 현재는 응용분야가 협대역(narrow band)으로 한정되어 있으며 다양한 제품에는 적용되지 못하고 있으며, 다양한 응용 분야에 적용 가능한 광대역(wide band)에서 동작하기 위해서는 다양한 주파수 신호에 대해서 처리를 할 수 있어야 한다.
도 1은 일반적인 이산시간 수신기를 나타낸 블록구성도이다.
도 1에 도시된 바와 같이 이산시간 수신기는 RF 샘플링 믹서(sampling mixer)를 이용하여 광대역의 높은 주파수에서 동작하는 이산시간필터의 구조를 보여준다.
입력단에는 LNA(Low Noise Amplifier)와 TA(Trans-conductance Amplifier)의 기능을 하나로 묶은 LNTA(Low Noise Trans-conductance Amplifier)(10)가 있다.
LNTA(10)는 입력신호를 증폭하면서 전압에서 전류로 신호를 변환해 준다. 전류 신호는 샘플링 믹서(sampling mixer)(11)와 IIR(Infinite Impulse Response filter)(12), FIR(finite Impulse Response filter)(13), IIR(14) 이산시간필터에서 샘플링과 데시메이션 된 후, 가변증폭기(15)를 통과하여 ADC로 입력된다.
이와 같은 구조에서 FIR(13) 필터는 입력되는 클럭 신호에 의해 여러 종류의 데시메이션 율(decimation ratio)을 가지면서 에일리어싱 방지(anti-aliasing) 기능을 수행하고 IIR(12, 14) 필터는 원하는 신호 근처에 존재하는 간섭성분(interferer) 등을 제거해 준다. 그리고 뒤 단의 IIR(14) 필터의 경우 차단 주파수(cutoff frequency)를 조절해 주기 위해 커패시터 뱅크를 스위치와 연결하여 스위치의 동작에 따라 커패시터가 변하게 되어 차단 주파수를 바꾸게 된다.
또한, 전체 수신기의 동적 범위가 부족할 경우 ADC가 검출(detection)할 수 있는 신호의 범위가 줄어드는 문제가 발생할 수 있기 때문에 가변증폭기(15)를 ADC의 앞 단에 두어 수신기 전체의 SNR이 감소가 없도록 하였다.
이와 같이 RF 수신기 구조는 Soft Defined Radio(SDR)과 같은 간단한 형태로 발전이 되어가고 있지만 아직은 각 블록의 성능이 이를 완성할 만큼 미치지 못해 상용화는 어려움이 있다.
따라서 이를 극복하기 위한 이산시간 수신기 구조가 제안되고 있다.
초창기 구조는 협대역의 블루투스(bluetooth)나 대역 폭이 좁은 WCDMA 등의 응용분야에 적용이 되었으나, 최근 LTE나 DVB-H와 같은 광대역의 넓은 대역폭을 가진 응용분야에서 관심을 가지면서 이산시간 수신기 구조를 협대역 뿐만 아니라 광대역 신호를 처리할 수 있도록 설계하는 디지털 RF 구조가 요구되고 있다.
또한, 다중대역 다중모드(Multi-band multi-mode)의 신호를 처리할 수 있는 이산시간 수신기 구조로 RF 영역에서 샘플링을 진행하고 샘플링 주파수에 따라서 데시메이션 율(decimation ratio)을 조절함으로써 ADC에서 처리하는 샘플링 주파수를 되도록 낮추어 ADC가 높은 해상도를 가질 수 있도록 만들어 주고, 입력되는 주파수와 대역폭에 따라서 사용되는 이산시간필터의 성능을 튜닝할 수 있는 구조를 필요로 하고 있다.
본 발명은 상기와 같은 필요에 따라 창작된 것으로서, 광대역의 다양한 신호를 처리할 수 있는 수신기 구조로서, 넓은 범위의 입력 주파수와 넓은 대역폭의 신호를 처리할 수 있도록 일정한 범위의 샘플링 주파수를 갖는 이산시간필터를 이용한 이산시간 수신기를 제공함에 있다.
본 발명의 일 측면에 따른 이산시간 수신기는 입력신호를 증폭하면서 싱글신호를 차동신호로 변환하는 RF 프론트 엔드; 상기 RF 프론트 엔드의 출력을 입력으로 받아 전압신호를 전류신호로 변환하고 동적 범위를 넓히기 위한 이득을 가변하는 연산 트랜스컨덕턴스 증폭기; 상기 연산 트랜스컨덕턴스 증폭기의 출력을 입력받는 믹서; 상기 믹서의 출력신호를 입력받아 샘플링 클럭에 따라 데시메이션 율을 조절하는 이산시간필터; 상기 이산시간필터의 출력신호를 입력받아 디지털 신호로 변환하는 아날로그-디지털 컨버터; 및 상기 믹서, 상기 이산시간필터, 및 상기 아날로그-디지털 컨버터에 각각 필요한 클럭을 제공하는 클럭 인터페이스 블록을 포함하는 것을 특징으로 한다.
본 발명에서 상기 연산 트랜스컨덕턴스 증폭기는 서로 다른 이득을 갖는 다수개의 연산 트랜스컨덕턴스 증폭셀이 병렬로 연결되어 선택적으로 동작되는 것을 특징으로 한다.
본 발명에서 상기 이산시간필터는 상기 믹서의 출력신호를 입력받으며 높은 입력 임피던스 및 낮은 출력 임피던스를 갖는 전류 버퍼; 및 상기 전류 버퍼의 출력 신호를 입력받으며 샘플링 클럭에 따라 데시메이션 율을 조절하는 스위치 커패시터 필터를 포함하는 것을 특징으로 한다.
본 발명에서 상기 클럭 인터페이스 블록은 위상고정루프를 통해 고정된 클럭을 입력받아 상기 믹서에 필요한 제1 클럭, 상기 스위치 커패시터 필터에 필요한 제2 클럭, 및 상기 아날로그-디지털 컨버터에 필요한 제3 클럭을 제공하는 것을 특징으로 한다.
본 발명은 상기 아날로그-디지털 컨버터와 상기 클럭 인터페이스 블록 사이에 상기 제3 클럭을 상기 이산시간필터의 출력신호에 동기시키기 위한 클럭동기회로를 더 포함하는 것을 특징으로 한다.
상기한 바와 같이 본 발명은 넓은 범위의 입력 주파수와 넓은 대역폭의 신호를 처리할 수 있다.
또한, 연산 트랜스컨덕턴스 증폭기의 이득을 조절함으로써 넓은 동적 범위를 가지면서도 선형성을 유지할 수 있다.
또한, 전류 버퍼를 사용함으로써 스위치 커패시터 필터로 입력되는 신호의 열화를 방지할 수 있다.
또한, 아날로그-디지털 컨버터로 입력되는 신호와 아날로그-디지털 컨버터의 클럭의 동기를 맞춤으로써 아날로그-디지털 컨버터로 입력되는 신호의 손실을 최소화할 수 있다.
또한, 본 발명은 전류 소모 및 면적을 줄일 수 있으며 디지털과의 집적이 수월해져 SoC로 칩 설계시 용이하다.
도 1은 일반적인 이산시간 수신기를 나타낸 블록구성도이다.
도 2는 본 발명의 일 실시예에 따른 이산시간 수신기를 나타낸 블록구성도이다.
도 3은 도 2의 이산시간 수신기를 구체적을 나타낸 블록구성도이다.
도 4는 도 2의 이산시간 수신기에 클럭을 제공하는 클럭 인터페이스 블록을 나타낸 블록구성도이다.
도 5는 본 발명의 일 실시예에 따른 이산시간 수신기의 클럭동기회로에 대한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 이산시간 수신기의 일 실시예를 설명한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 일 실시예에 따른 이산시간 수신기를 나타낸 블록구성도이다.
도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 이산시간 수신기는 RF 프론트 엔드(200), 연산 트랜스컨덕턴스 증폭기(204), 믹서(205), 이산시간필터(220), 아날로그-디지털 컨버터(ADC)(208) 및 클럭 인터페이스 블록(209)을 포함한다.
입력되는 전압 신호에 대해 LNA(201), S2D(Single to Differential)(202)와 VGA(Variable Gain Amplifier)(203)로 구성된 RF 프론트 엔드(RF Front End)(200)에 의해 입력신호를 증폭하면서 싱글신호를 차동신호로 변환되면 연산 트랜스컨덕턴스 증폭기(OTA ; Operational Transconductance Amplifier)(204)를 통해 전압신호를 차동 전류 신호로 증폭이 되어 수동 믹서(205)에서 베이스밴드로 주파수 변환이 된다.
동적 범위를 결정하는 이득 가변 블록은 일반적으로 RF 프론트 엔드(200)에서 이루어지지만 이득이 너무 크면 선형성에서 문제가 될 수 있어 본 발명의 일 실시예에서는 일부 이득 가변을 연산 트랜스컨덕턴스 증폭기(204)에서 할 수 있도록 구성하였다.
이산시간필터(220)는 전류 버퍼(206)와 스위치 커패시터 필터(SCF ; Switched capacitor filter)(207)를 포함한다.
이때 전류 버퍼(206)는 입력 임피던스를 키우고 출력 임피던스를 낮추어 이득 변화를 최소화하는 역할을 할 수 있다.
스위치 커패시터 필터(207)는 아날로그-디지털 컨버터(208)에서 원하는 샘플링 클럭에 맞추어 데시메이션 율(decimation ratio)을 조절하고 필터 차단 주파수를 튜닝하여 신호 대역폭에 따라 대역 밖의 신호를 감쇄해 주는 기능을 수행할 수 있다.
스위치 커패시터 필터(207)의 구성은 하나로 구성될 수도 있으며 여러 개의 FIR필터가 직렬로 또는 병렬로 연결이 되어 최적의 필터 성능을 얻도록 할 수 있다.
스위치 커패시터 필터(207)의 최종 출력은 아날로그-디지털 컨버터(150)와 직접적으로 연결되며 이 경우 클럭 동기를 맞추어 신호의 감쇄가 되지 않도록 할 필요가 있다. 즉, 스위치 커패시터 필터(207)의 출력 클럭과 아날로그-디지털 컨버터(208)의 입력클럭이 동기가 될 수 있도록 클럭동기회로(210)가 클럭 인터페이스 블록(209)과 연결될 수 있다. 그리고 각 블록에서 필요한 모든 클럭은 클럭 인터페이스 블록(209)에서 제공될 수 있다.
도 3은 도 2의 이산시간 수신기를 구체적을 나타낸 블록구성도이다.
도 3에 도시된 바와 같이 이산시간 수신기 중 연산 트랜스컨덕턴스 증폭기(204)와 믹서(205) 그리고 전류 버퍼(206)의 구성 및 연결 관계를 구체적으로 도시하였다.
본 발명의 일 실시예에서는 동적 범위를 키우기 위해 연산 트랜스컨덕턴스 증폭기(204)에서 이득을 가변하는 기능을 추가하였다.
연산 트랜스컨덕턴스 증폭기(204)의 선형성을 유지하면서 이득을 갖도록 만들기 위해 여러 개의 연산 트랜스컨덕턴스 증폭셀(204_1, 204_2, 204_3)을 병렬로 연결하고 각 연산 트랜스컨덕턴스 증폭셀(204_1, 204_2, 204_3)의 이득을 각각 다르게 설정하여 선택되는 각 셀의 이득에 의해 전체 연산 트랜스컨덕턴스 증폭기(204)의 이득이 결정된다.
전류 버퍼(302)는 높은 선형성을 유지하면서 입출력 임피던스가 이득에 영향을 주지 않으면서 필터의 성능을 향상시켜 주는 역할을 담당한다. 즉, 입력 임피던스(Zi)는 작고 출력 임피던스(Zo)는 클 수 있다. 따라서 충분한 동적 범위를 얻으면서 높은 선형성을 유지하기 때문에 전체 수신기의 선형성은 앞 단의 RF 프론트 엔드(200)에서 결정이 되며 뒤 단에서는 선형성에 영향을 주지 않게 된다.
도 4는 도 2의 이산시간 수신기에 클럭을 제공하는 클럭 인터페이스 블록을 나타낸 블록구성도이다.
도 4에 도시된 바와 같이 전압조정 발진기(400)에서 발생한 클럭은 위상고정루프를 통해 고정(locking)된 상태로 클럭 인터페이스 블록(209)에 입력된다.
클럭 인터페이스 블록(209)은 이산시간 수신기의 각 블록에서 요구하는 클럭의 형태로 각 블록에 클럭을 제공한다. 이산시간 수신기에서 클럭을 필요로 하는 블록은 믹서(205), 스위치 커패시터 필터(207) 그리고 아날로그-디지털 컨버터(208)이다.
특히 I/Q 믹서의 경우 I와 Q신호를 필요로 한다. 스위치 커패시터 필터(207)의 경우 사용되는 FIR 필터의 구조 및 차수에 따라서 필요로 하는 클럭의 종류가 다양하기 때문에 클럭 인터페이스 블록(209)에서 이에 따라 2배의 클럭과 차동 I, Q 클럭을 제공한다.
도 5는 도 2의 클럭 동기 회로에 대한 타이밍 다이어그램(timing diagram)을 나타낸다.
도 5에 도시된 바와 같이 PLO는 믹서(205)로 입력되는 클럭이며 PADC는 아날로그-디지털 컨버터(208) 입력단의 클럭이며 PSCF는 스위치 커패시터 필터(207)의 출력 신호 클럭이다.
클럭 동기화를 위해서는 PADC와 PSCF가 정확하게 동기가 되어야 한다. 그러나, 실제 회로에서는 기생 커패시터와 신호지연 등에 의해 PADC와 PSCF 사이에 지연(d)이 발생하게 된다. 따라서 지연(d)을 줄이도록 클럭동기회로(210)을 통해 신호의 왜곡 및 손실이 없도록 한다. 이러한 클럭동기회로(210)는 PSCF의 경우 스위치 커패시터 필터(207) 동작에 따라 출력 신호의 주기가 길어진 상태로 아날로그-디지털 컨버터(208)에 입력될 수 있다. 그리고 클럭 주파수가 바뀌면 지연(d)의 크기도 변화되기 때문에 충분한 마진(margin)을 갖는다.
이와 같이 본 발명에 의한 이산시간 수신기는 이산시간필터를 이용하여 다양한 응용분야에 사용이 가능하도록 충분한 동적(dynamic) 범위를 갖고 선형성을 보장하기 위하여 RF 프론트 엔드(RF Front End, RFE)(200) 뿐만 아니라 전압을 전류로 변환해 주는 연산 트랜스컨덕턴스 증폭기(204)에서도 선형성을 확보하면서 이득을 갖도록 하며, 믹서(205)를 통해 스위치 커패시터 필터(switched capacitor filter, SCF)(207)로 입력되는 신호에 대해 믹서(205)와 스위치 커패시터 필터(207) 사이에 전류 버퍼(206)를 삽입하여 이득 손실을 최소화할 수 있다.
또한, 아날로그-디지털 컨버터(150)로 입력되는 신호는 스위치 커패시터 필터(207)의 출력신호에 맞추어 아날로그-디지털 컨버터(150)의 입력 클럭을 조절하는 클럭동기회로(210)를 추가하여 클럭과의 동기를 맞추었으며, 모든 클럭은 위상고정루프에 의해 고정된 클럭을 클럭 인터페이스 블록(209)에서 원하는 주파수 및 듀티(duty)를 갖는 클럭을 각 블록에 제공한다.
또한, 아날로그-디지털 컨버터(150)에서 사용되는 샘플링 주파수는 SNDR(Signal Difference to Noise Ratio)을 고려하여 일정한 범위 내에 있는 것이 필요하며 클럭 인터페이스 블록(209)에 의해 주파수가 일정한 범위 내에 있도록 조절된다.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
200 : RF 프론트 엔드 204 : 연산 트랜스컨덕턴스 증폭기
205 : 믹서 206 : 전류 버퍼
207 : 스위치 커패시터 필터 208 : 아날로그-디지털 컨버터
209 : 클럭 인터페이스 블록 210 : 클럭동기회로
220 : 이산시간필터

Claims (5)

  1. 입력신호를 증폭하면서 싱글신호를 차동신호로 변환하는 RF 프론트 엔드;
    상기 RF 프론트 엔드의 출력을 입력으로 받아 전압신호를 전류신호로 변환하고 동적 범위를 넓히기 위한 이득을 가변하는 연산 트랜스컨덕턴스 증폭기;
    상기 연산 트랜스컨덕턴스 증폭기의 출력을 입력받는 믹서;
    상기 믹서의 출력신호를 입력받아 샘플링 클럭에 따라 데시메이션 율을 조절하는 이산시간필터;
    상기 이산시간필터의 출력신호를 입력받아 디지털 신호로 변환하는 아날로그-디지털 컨버터; 및
    상기 믹서, 상기 이산시간필터, 및 상기 아날로그-디지털 컨버터에 각각 필요한 클럭을 제공하는 클럭 인터페이스 블록을 포함하는 것을 특징으로 하는 이산시간 수신기.
  2. 제 1항에 있어서, 상기 연산 트랜스컨덕턴스 증폭기는 서로 다른 이득을 갖는 다수개의 연산 트랜스컨덕턴스 증폭셀이 병렬로 연결되어 선택적으로 동작되는 것을 특징으로 하는 이산시간 수신기.
  3. 제 1항에 있어서, 상기 이산시간필터는
    상기 믹서의 출력신호를 입력받으며 높은 입력 임피던스 및 낮은 출력 임피던스를 갖는 전류 버퍼; 및
    상기 전류 버퍼의 출력 신호를 입력받으며 샘플링 클럭에 따라 데시메이션 율을 조절하는 스위치 커패시터 필터를 포함하는 것을 특징으로 하는 이산시간 수신기.
  4. 제 1항에 있어서, 상기 클럭 인터페이스 블록은 위상고정루프를 통해 고정된 클럭을 입력받아 상기 믹서에 필요한 제1 클럭, 상기 스위치 커패시터 필터에 필요한 제2 클럭, 및 상기 아날로그-디지털 컨버터에 필요한 제3 클럭을 제공하는 것을 특징으로 하는 이산시간 수신기.
  5. 제 1항에 있어서, 상기 아날로그-디지털 컨버터와 상기 클럭 인터페이스 블록 사이에 상기 제3 클럭을 상기 이산시간필터의 출력신호에 동기시키기 위한 클럭동기회로를 더 포함하는 것을 특징으로 하는 이산시간 수신기.
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