KR20050058789A - 재구성 가능한 디지털 중간주파수 수신기 - Google Patents

재구성 가능한 디지털 중간주파수 수신기 Download PDF

Info

Publication number
KR20050058789A
KR20050058789A KR1020030090761A KR20030090761A KR20050058789A KR 20050058789 A KR20050058789 A KR 20050058789A KR 1020030090761 A KR1020030090761 A KR 1020030090761A KR 20030090761 A KR20030090761 A KR 20030090761A KR 20050058789 A KR20050058789 A KR 20050058789A
Authority
KR
South Korea
Prior art keywords
digital
frequency
intermediate frequency
analog
adc
Prior art date
Application number
KR1020030090761A
Other languages
English (en)
Other versions
KR100514289B1 (ko
Inventor
백동명
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR10-2003-0090761A priority Critical patent/KR100514289B1/ko
Publication of KR20050058789A publication Critical patent/KR20050058789A/ko
Application granted granted Critical
Publication of KR100514289B1 publication Critical patent/KR100514289B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Superheterodyne Receivers (AREA)
  • Circuits Of Receivers In General (AREA)

Abstract

본 발명은 다중 모드와 다중 대역에 사용할 수 있는 소프트웨어 정의 무선 시스템(SDR) 구조를 갖는 재구성 가능한 디지털 중간주파수 수신기에 관한 것이다. 이 디지털 중간주파수 수신기는 적어도 1개의 아날로그/디지털 변환기와 적어도 1개의 디지털 프론트-엔드를 포함한다. 아날로그/디지털 변환기는 다중의 무선주파수(RF) 또는 중간주파수(IF)로 수신되는 아날로그 입력신호를 각각 디지털 신호로 변환한다. 디지털 프론트-엔드는 아날로그/디지털 변환기에 의해 변환된 디지털 신호를 각각 샘플링하여 기저대역 주파수로 낮추고, 오프셋과 이득을 디지털적으로 조정하며, 다중 주파수 모드 각각의 클럭 주파수에 맞도록 샘플 레이트를 변환하여 해당 관심 주파수를 추출하여 출력한다. 본 발명에 따르면, 하나의 공통된 하드웨어 플랫폼으로서 다중 대역과 다중 모드를 지원하는 다양한 서비스가 가능하므로 중간 주파수 변동에 따른 하드웨어를 변경하지 않아도 된다.

Description

재구성 가능한 디지털 중간주파수 수신기 {DIGITAL INTERMEDIATE FREQUENCY RECEIVER CAPABLE OF RECONFIGURING}
본 발명은 재구성 가능한 디지털 중간주파수 수신기에 관한 것으로, 보다 구체적으로, 다중 모드(multi mode)와 다중 대역(multi band)에 사용할 수 있는 소프트웨어 정의 무선 시스템(Software Defined Radio: SDR) 구조를 갖는 재구성 가능한 디지털 중간주파수 수신기에 관한 것이다.
종래 기술로서, 대한민국 특허출원번호 제1999-67169호(1999. 12. 30 출원)에 "디지털 중간주파수 수신기"가 개시되어 있으며, 이 기술은 FPGA와 DSP의 혼합체로서 DSP로 테이블 형식의 사인, 코사인 함수를 곱하는데 사용하며, FPGA로 2단 필터를 구성하여, 아날로그 소자의 특성 오차로 인한 수신신호의 왜곡 현상을 줄일 수 있고, FPGA와 DSP만을 사용하기 때문에 하드웨어의 크기를 줄일 수 있으며, FPGA의 사용량을 줄이고 DSP의 연산량을 줄일 수 있음과 아울러 중간주파수가 바뀌더라도 소프트웨어를 바꾸어 하드웨어를 그대로 사용할 수 있다.
한편, 통상적으로 단일 대역 수신기에서 많이 사용되는 수신단 트랜시버는 도 1에 도시된 바와 같이, 2개의 중간주파수 처리부(13, 14)를 사용하는 방식을 사용하고 있다. 도 1을 참조하면, 종래 기술에 따른 중간주파수 수신기는 안테나(11)를 통해 수신되는 아날로그 신호를 무선주파수(Radio Frequency:RF) 처리부(12)에서 처리한 후, 제1 중간주파수(Intermediate Frequency:IF) 처리부(13)는 높은 주파수를 선택해서 각종 주파수 간섭 문제를 해결하고, 이후 제2 중간주파수 처리부(14)는 낮은 주파수를 선택해서 수동 필터의 선택도를 향상시키며, 기저대역 처리부(15)에서는 상기와 같이 처리된 중간주파수를 샘플링하여 기저대역으로 주파수를 낮추게 된다.
도 2는 종래 기술에 따른 다중 하드웨어 무선 시스템(Multi Hardware Radio) 을 개략적으로 설명하기 위한 도면이다.
전술한 도 1의 수신기 구조를 기본적으로 유지하면서 다중 대역에 적용할 경우에, 도 2에 도시된 바와 같이, 다중 하드웨어 무선 시스템에서는 각 대역마다 각각의 반송파 주파수와 채널 대역폭에 맞는 아날로그 채널 필터(21)가 필요하게 된다. 여기서, 도면부호 A로 표시되는 아날로그단에서는 각각 주파수가 변환되고, 각각의 아날로그 채널이 선택되며, 이후, A/D 변환기에 의해 변환된 디지털 신호들은 각 채널별(CH 1, CH 2, CH 3)로 출력되게 된다.
하지만, 상기 다중 하드웨어 무선 시스템의 아날로그 중간주파수 수신기의 경우에는 주파수가 고정적이고 대역폭이 좁은 아날로그 필터의 한계성 때문에 각 대역마다 다른 중간주파수가 들어가게 되므로 많은 아날로그 채널 필터(21)가 필요하며, 이로 인해 복잡한 구조를 이루게 되어 기술적으로 경제적으로 제약을 주게 된다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 SDR 시스템이 요구하는 다중 대역, 다중 모드의 특징을 만족시킬 수 있는 재구성 가능한 디지털 중간주파수 수신기를 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 구조적으로 ADC를 중심으로 아날로그단과 디지털단을 분리함으로써, 집중 허브 방식의 기지국 구성 시에 유지 보수 비용을 절감할 수 있는 재구성 가능한 디지털 중간주파수 수신기를 제공하기 위한 것이다.
상기 목적을 달성하기 위한 본 발명의 하나의 특징에 따른 디지털 중간주파수 수신기는,
다중 주파수 대역폭을 지원하는 무선통신 시스템의 중간주파수 수신기로서,
다중의 무선주파수(RF) 또는 중간주파수(IF)로 수신되는 아날로그 입력신호를 각각 디지털 신호로 변환하는 적어도 1개의 아날로그/디지털 변환기(ADC); 및 상기 아날로그/디지털 변환기(ADC)에 의해 변환된 디지털 신호를 각각 샘플링하여 기저대역 주파수로 낮추고, 오프셋과 이득을 디지털적으로 조정하며, 상기 다중 주파수 모드 각각의 클럭 주파수에 맞도록 샘플 레이트를 변환하여 해당 관심 주파수를 추출하여 출력하는 적어도 1개의 디지털 프론트-엔드(Digital Front-End: DFE)를 포함한다.
여기서, 상기 적어도 1개의 디지털 프론트-엔드는, 상기 디지털 신호로 변환된 입력신호의 주파수를 샘플링하여 기저대역 주파수로 낮추는 디지털 다운 컨버터; 전단의 오프셋을 조정하고, 디지털적으로 이득을 자동 조정하는 이득/오프셋 조정부; 상기 오프셋 및 이득이 조정된 신호를 다중 주파수 모드 각각의 클럭 주파수에 맞게 변환하는 샘플 레이트 변환부; 및 상기 다중 주파수 모드에 따른 해당 관심 채널을 선택하여 출력하는 채널화부를 포함한다.
또한, 상기 디지털 다운 컨버터는 사인/코사인 출력값을 지닌 테이블을 순차적으로 독출하는 다이렉트 디지털 신시사이저인 것을 특징으로 한다.
또한, 상기 샘플 레이트 변환부는 클럭 주파수까지 조정해서 변환하기 위한 인터폴레이션(interpolation)과 데시메이션(decimation) 필터의 혼합체인 폴리페이저 필터 또는 CIC(Cascaded-Integrator-Comb) 필터로 구성되는 것을 특징으로 한다.
또한, 상기 채널화부는 관심 채널을 추출하도록 이미지 제거 필터, 앨리아싱 제거 필터 또는 채널 선택 필터로 구성되는 것을 특징으로 한다.
또한, 상기 채널화부는 상기 샘플 레이트 변환부와 함께 한 개의 엔티티 (Entity)로 구성되는 것을 특징으로 한다.
또한, 다중 모드를 지원하도록 각각의 클럭 주파수를 변경할 수 있는 클럭 제어기를 더 포함한다.
또한, 상기 적어도 1개의 ADC 및 적어도 1개의 디지털 프론트-엔드는 각각 단일 칩으로 구현되는 것을 특징으로 한다.
또한, 상기 채널화부의 출력단에 접속되어, 기저대역 처리 또는 다른 모듈과의 PCI 인터페이스를 위해서 입/출력 데이터 형식을 포맷하는 형식자(formatter)를 더 포함한다.
또한, 상기 적어도 1개의 디지털 프론트-엔드는 상기 적어도 1개의 ADC를 중심으로 아날로그 프론트-엔드와 분리되어, 기지국 구성 시에 집중형 기지국 허브를 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 재구성 가능한 디지털 중간주파수 수신기에 대해 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 SDR을 개략적으로 설명하기 위한 도면이다.
도 3에 도시된 바와 같이, 다중 대역을 다루는 SDR 구조는, 적당한 중간 주파수에서 아날로그/디지털 변환기(ADC)를 거쳐 디지털화한 후에 디지털 필터(31a, 31b)를 사용하여 소프트웨어적으로 채널 선택을 하게 된다. 즉, 전술한 종래의 다중 하드웨어 무선 시스템(MHR)에서는 다중 모드를 지원하기 위해서 각각의 채널을 선택하기 위해서는 각각의 아날로그 필터를 사용하여야 하므로 복잡한 하드웨어 구조를 갖지만, 본 발명의 실시예에 따른 SDR 구조에서는 전체 대역에 걸쳐 1개의 아날로그 채널 필터(32)를 사용하고, 각각의 대역에 대해 소프트웨어적인 디지털 필터(32a, 32b)를 사용하여 소프트웨어적으로 채널을 선택하게 되므로 하드웨어 구조가 간단해질 수 있다.
여기서, 도면부호 B로 도시된 아날로그단은 주파수 변환되고, 앨리아싱 제거(anti-aliasing) 필터를 사용하는 것을 나타내고 있고, 도면부호 C는 소프트웨어적으로 디지털 채널을 선택하는 것을 의미한다.
도 4는 본 발명의 실시예에 따른 디지털 중간주파수 수신기의 개략적인 블록도이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 디지털 중간주파수 수신기는 아날로그 프론트-엔드(Analog Front-End: AFE)(420), 아날로그/디지털 변환기(ADC: 430) 및 디지털 프론트-엔드(Digital Front-End: DFE)(440)를 포함하며, 상기 ADC(430)를 중심으로 전단의 아날로그단과 후단의 디지털단으로 구분하고, 후단의 디지털단(440)의 개선을 통해서 다중 대역에 적용하게 된다.
전단의 아날로그단인 AFE(420)의 경우, 저잡음 증폭기(421), 고출력 증폭기 및 아날로그 다운 컨버터(Down converter: 422) 등으로 이루어지며, 안테나(410)를 통해 수신되는 무선주파수(RF) 또는 중간주파수(IF) 입력신호를 처리한다. 이때, 상기 전단의 아날로그단(420)은 통상적으로 잡음의 영향을 많이 받기 때문에 전자파 방해가 없도록 하우징시키고, 온도가 일정하도록 에어컨디션 장치를 설치함으로써 신뢰도를 높일 수도 있다.
후단의 디지털단인 DFE(440)의 경우는 디지털 다운 컨버터(441), 이득/오프셋 조정부(442), 샘플 레이트 변환부(443) 및 채널화부(444)로 이루어지며, 상기 전단의 아날로그단(420)에서 출력되는 신호가 ADC(430)를 통해 변환된 디지털 신호를 중간주파수 처리하여 입/출력 형식자(formatter: 450)로 출력한다.
이와 같이 아날로그단(420)과 디지털단(440)으로 명확히 구분하는 이유는 기지국을 만들 때 집중 허브 방식이 될 가능성이 높기 때문이며, 이러한 디지털 중간주파수 기술에 따라 기지국에서 아날로그단과 디지털단이 각각 분리됨으로써 무선주파수(RF) 트랜시버와 채널 카드의 분리가 가능한 집중 허브 구조가 가능해질 수 있다. 즉, 다중 모드와 다중 대역을 수용하는 디지털 중간주파수단은 한곳에 집중해서 관리함으로써 유지 보수 비용을 많이 절감할 수 있다.
한편, 상기 ADC와 디지털 하드웨어의 발전에 따라 다양한 형태의 수신단이 나타날 수 있다.
본 발명에 따른 디지털 중간주파수 수신기는 하나의 ADC와 하나의 디지털 하드웨어로 처리하는 것이 바람직하며(도 5 참조), 상기 ADC의 발전 속도가 느린 것을 감안하여 각각의 채널마다 ADC를 구비하고 하나의 디지털 하드웨어로 처리할 수도 있고(도 6 참조), 또는, 아직 기술이 미비해서 한 개의 디지털 하드웨어로 통합할 수 없는 경우 또는 하나의 디지털 하드웨어 기능을 하나의 칩으로 구현하는 경우에, 다수의 ADC와 다수의 디지털 하드웨어 칩으로 구성할 수 있는데(도 7 참조), 이하 각각의 실시예를 상세히 기술한다.
도 5는 본 발명의 제1 실시예에 따른 1개의 ADC와 1개의 디지털 하드웨어로 구성되는 재구성 가능한 디지털 중간주파수 수신기의 블록도이다.
도 6은 본 발명의 제2 실시예에 따른 다수 개의 ADC와 1개의 디지털 하드웨어로 구성되는 재구성 가능한 디지털 중간주파수 수신기의 블록도이다.
도 7은 본 발명의 제3 실시예에 따른 다수 개의 ADC와 다수 개의 디지털 하드웨어로 구성되는 재구성 가능한 디지털 중간주파수 수신기의 블록도이다.
도 5 내지 도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 디지털 중간주파수 수신기의 형태는 달라질 수 있지만, 각 구성 요소들의 기능은 일정하므로 일괄적으로 설명하기로 한다.
(1) 디지털 다운 컨버터: 아날로그 방식의 다운 컨버터의 경우에는 입력신호에 로테이팅 복소 페이저를 곱해서 다운 컨버팅을 실현하지만, 디지털 방식의 다운 컨버터의 경우에는 그 값들이 메모리에 저장되어 사인(sine) 값과 코사인(cosine) 값들이 각각 {0, 1, 0, -1}과 {1, 0, -1, 0}이라는 로테이팅 복소 페이저로 표현되는데, 아날로그/디지털 변환기에 의해 디지털 변환된 신호를 샘플링하여 기저대역 주파수로 다운 컨버팅하게 된다. 본 발명의 실시예에 따른 디지털 다운 컨버터는 사인/코사인 출력값을 지닌 테이블을 순차적으로 독출하는 다이렉트 디지털 신시사이저를 사용할 수 있다. 또한, 디지털 다운 컨버터는 자동 이득 제어에 따른 증폭과 옵셋 제거를 수행한다.
(2) 샘플 레이트 변환부: SDR 단말기는 매우 다양한 통신 표준에 따라 처리를 수행해야 하므로, 통상적으로 서로 다른 마스터 클럭(master clock)으로 동작하게 된다. 따라서 다중 모드일 경우에는 다양한 마스터 클럭을 다수 개 사용해야 한다. 이럴 경우 구성이 복잡해지며 비용이 많이 들고 특히 클럭 지터(clock jitter) 등의 클럭 품질에 의해 송수신기의 성능이 크게 저하될 수 있다. 따라서 고정된 클럭 주파수를 한 개 사용하고, 소프트웨어에 의해 디지털 샘플 레이트를 각각 변환해서 사용하게 된다.
본 발명의 실시예에서 샘플 레이트 변환은 클럭 주파수까지 조정해서 변환하게 되며, 그 방법은 인터폴레이션(interpolation)과 데시메이션(Decimation) 필터의 혼합체로서 구성되는데, CIC(Cascaded-Integrator-Comb) 필터 또는 폴리페이저 필터 등으로 구현될 수 있다. 여기서, 상기 데시메이션은 입력신호 중에서 목적외 신호를 억압하고 이와 동시에 입력신호를 다운 샘플링하게 되며, 목적외 신호가 억압됨에 따라 앨리아싱 문제가 해결된다.
(3) 이득/오프셋 조정부: 이득 조정은 디지털 자동 이득 제어장치(Auto Gain Controller: AGC)에 의해 수행되며, 상기 ADC 전단의 아날로그 AGC와는 달리 디지털 필터를 한번 거친 신호만 추출해서 해당 대역별로 증폭하므로, 노이즈 특성(Noise Figure)을 개선할 수 있다. 또한, 오프셋 조정은 DC 레벨에 의한 IQ 패턴도가 비대칭일 수가 있는데 이를 제거하기 위한 것이다.
(4) 채널화부: 중간주파수 수신기에서 인접 채널로 인한 간섭을 감쇄시키면서 해당 관심 채널이 들어 있는 주파수만 추출하는 채널 필터링을 의미한다. 상기 채널화부는 관심 채널을 추출하기 위해서 이미지 제거 필터, 앨리아싱 제거 필터, 또는 채널 선택 필터 등으로 이루어질 수 있다. 또한, 상기 채널화부는 상기 샘플 레이트 변환부와 함께 구현할 수가 있어서 한 개의 엔티티(Entity)로 묶을 수도 있다.
한편, 채널화부의 출력단에는 기저대역 처리 또는 다른 모듈과의 PCI 인터페이스를 위해서 데이터의 형식을 포맷팅하는 형식자(formatter)가 접속된다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 1개의 ADC와 1개의 디지털 하드웨어로 구성되는 재구성 가능한 디지털 중간주파수 수신기에서, 도면부호 510은 ADC를 나타내고, 도면부호 520은 디지털 하드웨어를 나타내며, 도면부호 530은 입/출력 형식자를 나타낸다. 즉, 광대역 채널을 통해 수신되는 무선주파수 또는 중간주파수의 입력신호는 상기 ADC(510)를 거쳐 디지털 신호로 변환되고, 이후, 전술한 디지털 하드웨어(520) 내의 디지털 다운 컨버터(521), 오프셋/이득 조정부(522), 샘플 레이트 변환부(523) 및 채널화부(524)를 거치게 된다. 이 실시예는 1개의 ADC(510)와 1개의 디지털 하드웨어(520)로 구성되므로 가장 바람직한 예이다.
한편, 도 6을 참조하면, 본 발명의 제2 실시예에 따른 다수 개의 ADC와의 1개의 디지털 하드웨어로 구성되는 재구성 가능한 디지털 중간주파수 수신기에서, 도면부호 611 내지 613은 ADC를 나타내고, 도면부호 620은 디지털 하드웨어를 나타내며, 도면부호 630은 입/출력 형식자를 나타내며, 도면부호 640은 클럭 제어기를 나타낸다. 즉, 각각의 채널을 통해 수신되는 무선주파수 또는 중간주파수의 입력신호는 각각의 ADC(611, 612, 613)를 거쳐 디지털 신호로 변환되고, 이후, 전술한 디지털 하드웨어(620) 내의 디지털 다운 컨버터(621), 오프셋/이득 조정부(622), 샘플 레이트 변환부(623) 및 채널화부(624)를 거치게 된다. 여기서 상기 클럭 제어기(640)는 상기 다수의 ADC(611, 612, 613)에서 요구하는 다중 모드를 지원하는 클럭을 각각 공급하기 위한 것으로, 다중 샘플 레이트 변환기와 더불어 클럭 주파수를 변경할 수 있다.
한편, 도 7을 참조하면, 본 발명의 제3 실시예에 따른 다수 개의 ADC와 다수 개의 디지털 하드웨어로 구성되는 재구성 가능한 디지털 중간주파수 수신기에서, 도면부호 711 내지 713은 ADC를 나타내고, 도면부호 721 내지 723은 디지털 하드웨어를 나타내며, 도면부호 730은 입/출력 형식자를 나타내며, 도면부호 740은 클럭 제어기를 나타낸다. 즉, 각각의 채널을 통해 수신되는 무선주파수 또는 중간주파수의 입력신호는 각각의 ADC(711, 712, 713)를 거쳐 디지털 신호로 변환되고, 이후, 전술한 각각의 디지털 하드웨어(721, 722, 723) 내의 디지털 다운 컨버터, 오프셋/이득 조정부, 샘플 레이트 변환부 및 채널화부를 거치게 된다.
한편, 전술한 하나의 채널을 프로세싱하는 디지털 프론트 엔드는 하나의 칩으로 만들어질 수도 있다.
도 8은 본 발명의 실시예에 따른 재구성 가능한 디지털 중간주파수 수신기를 이용하여 기지국을 집중형 허브화하는 것을 예시하는 도면이다.
도 8을 참조하면, 각각의 무선주파수(RF) 블랙박스(811, 812, 813)를 통해 입력신호들이 각각의 기지국(821, 822, 823)으로 수신되는데, 이때, 상기 기지국 (821, 822, 823)들은 전술한 디지털 중간주파수 수신 기술을 적용하여 집중형 기지국 허브(820)로 구현되는 것을 나타내고 있다. 본 발명에 따른 디지털 중간주파수 수신기를 적용할 경우, 각각의 기지국(821, 822, 823)에서 아날로그단과 디지털단이 각각 분리됨으로써 무선주파수 트랜시버와 채널 카드의 분리가 가능한 집중 허브 구조를 구현할 수 있다. 즉, 다중 모드와 다중 대역을 수용하는 디지털 중간주파수단은 한곳에 집중해서 관리함으로써 유지 보수 비용을 많이 절감할 수 있게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
본 발명에 따르면, 각종 다양한 무선주파수 또는 중간주파수를 입력단으로 받아들여 ADC를 거쳐서 디지털화하고, 디지털 다운 컨버터를 거쳐 필터링하여 관심 채널을 선택함으로써, SDR 시스템이 요구하는 다중 대역, 다중 모드의 특징을 만족시킬 수 있는 디지털 중간주파수 수신기를 제공할 수 있다.
또한, 구조적으로 ADC를 중심으로 아날로그단과 디지털단을 분리하여, 아날로그단은 하우징과 에어컨 설치로 안정화를 꾀하고, 디지털단의 경우는 기지국을 구성할 때 집중 허브 방식이 가능해지므로 유지 보수 비용을 절감할 수 있다.
도 1은 종래 기술에 따른 두개의 중간주파수 처리부를 갖는 중간주파수 수신기의 구조를 나타내는 도면이다.
도 2는 종래 기술에 따른 다중 하드웨어 무선 시스템(Multi Hardware Radio) 을 개략적으로 설명하기 위한 도면이다.
도 3은 본 발명에 따른 소프트웨어 정의 무선 시스템(Software Defined Radio: SDR)을 개략적으로 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 디지털 중간주파수 수신기의 개략적인 블록도이다.
도 5는 본 발명의 제1 실시예에 따른 1개의 ADC와 1개의 디지털 하드웨어로 구성되는 재구성 가능한 디지털 중간주파수 수신기의 블록도이다.
도 6은 본 발명의 제2 실시예에 따른 다수 개의 ADC와 1개의 디지털 하드웨어로 구성되는 재구성 가능한 디지털 중간주파수 수신기의 블록도이다.
도 7은 본 발명의 제3 실시예에 따른 다수 개의 ADC와 다수 개의 디지털 하드웨어로 구성되는 재구성 가능한 디지털 중간주파수 수신기의 블록도이다.
도 8은 본 발명의 실시예에 따른 재구성 가능한 디지털 중간주파수 수신기를 이용하여 기지국을 집중형 허브화하는 것을 예시하는 도면이다.

Claims (10)

  1. 다중 주파수 대역폭을 지원하는 무선통신 시스템의 중간주파수 수신기에 있어서,
    다중의 무선주파수(RF) 또는 중간주파수(IF)로 수신되는 아날로그 입력신호를 각각 디지털 신호로 변환하는 적어도 1개의 아날로그/디지털 변환기(ADC); 및
    상기 아날로그/디지털 변환기(ADC)에 의해 변환된 디지털 신호를 각각 샘플링하여 기저대역 주파수로 낮추고, 오프셋과 이득을 디지털적으로 조정하며, 상기 다중 주파수 모드 각각의 클럭 주파수에 맞도록 샘플 레이트를 변환하여 해당 관심 주파수를 추출하여 출력하는 적어도 1개의 디지털 프론트-엔드(Digital Front-End: DFE)
    를 포함하는 디지털 중간주파수 수신기.
  2. 제1항에 있어서, 상기 적어도 1개의 디지털 프론트-엔드는,
    상기 디지털 신호로 변환된 입력신호의 주파수를 샘플링하여 기저대역 주파수로 낮추는 디지털 다운 컨버터;
    전단의 오프셋을 조정하고, 디지털적으로 이득을 자동 조정하는 이득/오프셋 조정부;
    상기 오프셋 및 이득이 조정된 신호를 다중 주파수 모드 각각의 클럭 주파수에 맞게 변환하는 샘플 레이트 변환부; 및
    상기 다중 주파수 모드에 따른 해당 관심 채널을 선택하여 출력하는 채널화부
    를 포함하는 디지털 중간주파수 수신기.
  3. 제2항에 있어서,
    상기 디지털 다운 컨버터는 사인/코사인 출력값을 지닌 테이블을 순차적으로 독출하는 다이렉트 디지털 신시사이저인 것을 특징으로 하는 디지털 중간주파수 수신기.
  4. 제2항에 있어서,
    상기 샘플 레이트 변환부는 클럭 주파수까지 조정해서 변환하기 위한 인터폴레이션(interpolation)과 데시메이션(decimation) 필터의 혼합체인 폴리페이저 필터 또는 CIC(Cascaded-Integrator-Comb) 필터로 구성되는 것을 특징으로 하는 디지털 중간주파수 수신기.
  5. 제2항에 있어서,
    상기 채널화부는 관심 채널을 추출하도록 이미지 제거 필터, 앨리아싱 제거 필터 또는 채널 선택 필터로 구성되는 것을 특징으로 하는 디지털 중간주파수 수신기.
  6. 제2항에 있어서,
    상기 채널화부는 상기 샘플 레이트 변환부와 함께 한 개의 엔티티(Entity)로 구성되는 것을 특징으로 하는 디지털 중간주파수 수신기.
  7. 제2항에 있어서,
    다중 모드를 지원하도록 각각의 클럭 주파수를 변경할 수 있는 클럭 제어기를 더 포함하는 디지털 중간주파수 수신기.
  8. 제1항에 있어서,
    상기 적어도 1개의 ADC 및 적어도 1개의 디지털 프론트-엔드는 각각 단일 칩으로 구현되는 것을 특징으로 하는 디지털 중간주파수 수신기.
  9. 제1항 또는 제2항에 있어서,
    상기 채널화부의 출력단에 접속되어, 기저대역 처리 또는 다른 모듈과의 PCI 인터페이스를 위해서 입/출력 데이터 형식을 포맷하는 형식자(formatter)를 더 포함하는 디지털 중간주파수 수신기.
  10. 제1항에 있어서,
    상기 적어도 1개의 디지털 프론트-엔드는 상기 적어도 1개의 ADC를 중심으로 아날로그 프론트-엔드와 분리되어, 기지국 구성 시에 집중형 기지국 허브를 형성하는 것을 특징으로 하는 재구성 가능한 디지털 중간주파수 수신기.
KR10-2003-0090761A 2003-12-12 2003-12-12 재구성 가능한 디지털 중간주파수 수신기 KR100514289B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0090761A KR100514289B1 (ko) 2003-12-12 2003-12-12 재구성 가능한 디지털 중간주파수 수신기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0090761A KR100514289B1 (ko) 2003-12-12 2003-12-12 재구성 가능한 디지털 중간주파수 수신기

Publications (2)

Publication Number Publication Date
KR20050058789A true KR20050058789A (ko) 2005-06-17
KR100514289B1 KR100514289B1 (ko) 2005-09-13

Family

ID=37252103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0090761A KR100514289B1 (ko) 2003-12-12 2003-12-12 재구성 가능한 디지털 중간주파수 수신기

Country Status (1)

Country Link
KR (1) KR100514289B1 (ko)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763993B1 (ko) * 2005-12-08 2007-10-08 한국전자통신연구원 재구성 가능한 소프트웨어 정의 무선 통신 시스템의 무선송수신 장치
KR100825508B1 (ko) * 2006-11-10 2008-04-25 박진우 대역 통과 표본화에 의한 복수의 무선 처리 신호들에 대한동시 하향 변환 장치 및 방법
KR100866231B1 (ko) * 2006-03-06 2008-10-30 삼성전자주식회사 소프트웨어 기반 무선 통신 시스템에서 샘플 레이트 전환장치 및 방법
WO2011078498A2 (ko) * 2009-12-23 2011-06-30 한국전자통신연구원 다중 모드 광대역 무선통신 장치 및 방법
US8000302B2 (en) 2005-06-23 2011-08-16 Qualcomm Incorporated Adaptive multi-channel modem
KR101131221B1 (ko) * 2009-12-21 2012-03-28 한국전자통신연구원 무선 주파수 신호를 수신하여 기저 대역 신호로 변환하는 수신 시스템, 디지털 다운 컨버터, 그리고 디지털 다운 컨버팅 방법
KR20120077541A (ko) * 2010-12-30 2012-07-10 한국전자통신연구원 이산시간 수신기
KR101222838B1 (ko) * 2006-02-14 2013-01-15 삼성전자주식회사 다중 통신 모드를 지원하는 단말의 통신 방법
KR101277979B1 (ko) * 2011-12-21 2013-06-27 피앤피네트워크 주식회사 Ｄｒｍ 수신기를 위한 다중 채널 동시 수신 시스템 및 그 방법
KR101523738B1 (ko) * 2010-12-23 2015-06-04 한국전자통신연구원 다중 대역폭을 지원하는 디지털 프론트 엔드를 갖는 신호 수신장치 및 이를 이용한 신호 수신방법
KR20180049035A (ko) * 2015-09-04 2018-05-10 레이데온 컴퍼니 선택적 신호 제거를 위한 장치 및 방법
JP2018133711A (ja) * 2017-02-15 2018-08-23 日本電信電話株式会社 伝送システム、伝送方法、及び圧縮処理装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8000302B2 (en) 2005-06-23 2011-08-16 Qualcomm Incorporated Adaptive multi-channel modem
KR100763993B1 (ko) * 2005-12-08 2007-10-08 한국전자통신연구원 재구성 가능한 소프트웨어 정의 무선 통신 시스템의 무선송수신 장치
KR101222838B1 (ko) * 2006-02-14 2013-01-15 삼성전자주식회사 다중 통신 모드를 지원하는 단말의 통신 방법
KR100866231B1 (ko) * 2006-03-06 2008-10-30 삼성전자주식회사 소프트웨어 기반 무선 통신 시스템에서 샘플 레이트 전환장치 및 방법
US8165190B2 (en) 2006-03-06 2012-04-24 Samsung Electronics Co., Ltd. Apparatus and method for sample rate conversion in a software defined radio communication system
KR100825508B1 (ko) * 2006-11-10 2008-04-25 박진우 대역 통과 표본화에 의한 복수의 무선 처리 신호들에 대한동시 하향 변환 장치 및 방법
KR101131221B1 (ko) * 2009-12-21 2012-03-28 한국전자통신연구원 무선 주파수 신호를 수신하여 기저 대역 신호로 변환하는 수신 시스템, 디지털 다운 컨버터, 그리고 디지털 다운 컨버팅 방법
WO2011078498A3 (ko) * 2009-12-23 2011-11-03 한국전자통신연구원 다중 모드 광대역 무선통신 장치 및 방법
WO2011078498A2 (ko) * 2009-12-23 2011-06-30 한국전자통신연구원 다중 모드 광대역 무선통신 장치 및 방법
US9083395B2 (en) 2009-12-23 2015-07-14 Electronics And Telecommunications Research Institute Multiple-mode broadband wireless communication device and method
KR101523738B1 (ko) * 2010-12-23 2015-06-04 한국전자통신연구원 다중 대역폭을 지원하는 디지털 프론트 엔드를 갖는 신호 수신장치 및 이를 이용한 신호 수신방법
KR20120077541A (ko) * 2010-12-30 2012-07-10 한국전자통신연구원 이산시간 수신기
KR101277979B1 (ko) * 2011-12-21 2013-06-27 피앤피네트워크 주식회사 Ｄｒｍ 수신기를 위한 다중 채널 동시 수신 시스템 및 그 방법
KR20180049035A (ko) * 2015-09-04 2018-05-10 레이데온 컴퍼니 선택적 신호 제거를 위한 장치 및 방법
JP2018133711A (ja) * 2017-02-15 2018-08-23 日本電信電話株式会社 伝送システム、伝送方法、及び圧縮処理装置

Also Published As

Publication number Publication date
KR100514289B1 (ko) 2005-09-13

Similar Documents

Publication Publication Date Title
US6498819B1 (en) Integrated multi-mode bandpass sigma-delta receiver subsystem with interference mitigation and method of using same
KR20100096324A (ko) 무선통신 시스템에서 디지털 알에프 수신기 구조 및 동작 방법
US5602847A (en) Segregated spectrum RF downconverter for digitization systems
KR100514289B1 (ko) 재구성 가능한 디지털 중간주파수 수신기
US20040152418A1 (en) Unified digital front end for IEEE 802.11g WLAN system
EP3032755A1 (en) System and method for a direct conversion multi-carrier processor
US9602144B2 (en) Method and apparatus for processing multiple wireless communication services
KR100459549B1 (ko) 이동 통신 시스템에서 다중 표준 규격들을 지원하는 직접변환 수신기
JP2007513560A (ja) ワイヤレス通信のための新しい受信機アーキテクチャ
EP0813770A1 (en) Radio frequency signal reception using frequency shifting by discrete-time sub-sampling down-conversion
US8139684B2 (en) Apparatus and method for processing multi-channel signals and multi-channel receiver using the same
CN101217719B (zh) 用于双模基站的接收机实现方法
US20080214137A1 (en) Receiver For Wireless Communications
JP2007534220A (ja) マルチモードレシーバー
EP2434651A1 (en) Apparatus and method for receiving dual band RF signals simultaneously
US20100093301A1 (en) Heterodyne receiver using analog discrete-time signal processing and signal receiving method thereof
US20100029324A1 (en) Versatile system for multimode, wireless communication receiver with ZIF and near-ZIF operations
EP1442531A1 (en) Noise reduction filtering in a wireless communication system
MX2007002265A (es) Metodo y aparato para procesar servicios de comunicacion inalambrica multiple.
WO2008082536A1 (en) Interferer diversity
KR100599200B1 (ko) 재구성 가능한 디지털 중간주파수 송신기 및 이를 이용한송신 장치
KR100768446B1 (ko) 방송 수신기
US20020085124A1 (en) Receiver circuit for a communications terminal and method for processing signals in a receiver circuit
US20030067997A1 (en) Intermediate frequency signal amplitude equalizer for multichannel applications
Wang et al. A feasible rf bandpass sampling architecture of single-channel software-defined radio receiver

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080901

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee