KR101292666B1

KR101292666B1 - Ｄｃ 오프셋 제거 회로

Info

Publication number: KR101292666B1
Application number: KR1020100026184A
Authority: KR
Inventors: 이영재; 이상성; 이상국
Original assignee: 한국전자통신연구원
Priority date: 2009-11-20
Filing date: 2010-03-24
Publication date: 2013-08-02
Also published as: KR20110056196A

Abstract

본 발명은 DC 오프셋 제거 회로에 관한 것으로, DC 오프셋량에 상응하는 펄스폭을 가지는 i(i는 자연수)개의 펄스신호들을 생성하는 제어신호 생성부; 서로 상이한 전류비를 가지는 i개의 전류들을 공급하는 전류원; 상기 i개의 펄스신호들 각각의 펄스폭에 따라 상기 i개의 전류들 각각의 도통량을 조절하여 피드백 캐패시터에 공급되는 전류량을 결정하는 스위칭부; 및 상기 피드백 캐패시터를 통해 상기 스위칭부로부터 공급되는 전류에 상응하는 DC 오프셋 전하를 충전하고 회전 캐패시터를 통해 상기 피드백 캐패시터에 충전된 DC 오프셋 전하를 샘플링 캐패시터에 전달함으로써, 상기 샘플링 캐패시터가 DC 오프셋 전하를 1차 저장한 후 입력신호에 상응하는 전하를 2차 저장하도록 하는 전하량 조정부를 포함할 수 있다.

Description

ＤＣ 오프셋 제거 회로{DC offset cancellation circuit}

본 발명은 DC 오프셋 제거 회로에 관한 것으로, 더욱 상세하게는 보다 세밀한 DC 오프셋 조절이 가능하며, DC 오프셋 조절 범위도 확장해줄 수 있는 이산 시간 수신기용 DC 오프셋 제거 회로에 관한 것이다.

본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-F-008-02, 과제명: 차세대 무선 융합 단말용 Advanced Digital RF 기술 개발].

이산 시간 필터는 LO 누설(leakage)와 스위치와 캐패시터로 구성된 회로 특성상 DC 오프셋이 쉽게 발생하기 때문에, 이를 제거하는 DC 오프셋 제거 회로와 같은 부가 회로가 반드시 필요하며, 이러한 부가 회로가 필터의 주 동작에 영향을 주지 않도록 동작하는 것도 매우 중요하다.

도1은 종래의 제1 형태에 따른 DC 오프셋 제거 회로를 도시한 도면으로, 도1의 DC 오프셋 제거 회로는 믹서(12)와 전류원(14) 모두가 직접 연결된 샘플링 캐패시터(Ch1, Ch2)를 구비함을 알 수 있다.

이에 도1의 샘플링 캐패시터(Ch1, Ch2)는 믹서(12)의 출력신호와 전류원(14)의 전류를 직접 공급받게 되는 데, 이러한 경우 전류원(14)에서 발생된 잡음이 믹서(12)의 출력신호에 직접적으로 더해져, 믹서(12)의 잡음 성능이 나빠지게 된다.

또한 믹서(12)의 스위치(SWlop, SWlom)가 온(on)된 경우, 믹서(12)의 트랜스컨덕턴스(trans-conductance)단과 전류원(14)이 동시에 동작하게 되어, 두 회로 사이의 아이솔레이션(isolation)이 사라지게 되어 믹서(12)의 트랜스컨덕턴스단과 전류원(14)의 성능이 모두 나빠지게 된다.

전달 스위치쌍((SWd11, SWdb11)은 전달 신호(D1,

)에 의해 샘플링 캐패시터(Cf1, Cf2)에 충전된 전하를 회전 캐패시터(Cr1, Cr2)에 전달하여, IIR(Infinite Impulse Response) 필터를 형성하게 된다.

이와 같은 잡음 증가의 단점을 극복하기 위하여, 도 2와 같이 믹서(12) 이후의 부분을 수정한 DC 오프셋 제거 회로가 제안되었다.

도2의 DC 오프셋 제거 회로는 피드백 캐패시터쌍(Cf1, Cf2)를 추가로 구비하고, 상기 피드백 캐패시터(Cf1, Cf2)에 전류원(14)이 연결되도록 한다.

그리고 피드백 캐패시터(Cf1, Cf2)가 전류원(14)의 전류를 인가받아 DC 오프셋 전하를 1차 저장하도록 한 후, 회전 캐패시터(Cr21, Cr22)가 이를 샘플링 캐패시터(Ch1, Ch2)에 전달하도록 한다.

이러한 경우, 회전 캐패시터(Cr21, Cr22)는 피드백 캐패시터(Cf1, Cf2)에 충전된 DC 오프셋 전하를 샘플링 캐패시터(Ch1, Ch2)로 전달하기 위해, 전하 공유(charge sharting) 과정을 수행해야 하는 데, 이때 회전 캐패시터(Cr21, Cr22)에는 IIR 필터링 기능이 발생하게 된다. 그 결과, 전류원(14)의 잡음은 필터링되고 샘플링 캐패시터(Ch1, Ch2)에는 DC 오프셋 전하만이 전달되게 된다.

또한 도2의 DC 오프셋 제거 회로에서는 샘플링 캐패시터(Ch1, Ch2)와 회전 캐패시터(Cr21, Cr22)와 무관하게 피드백 캐패시터(Cf1, Cf2)의 값을 임의로 정할 수 있게 되어, 전류원(14)의 잡음을 필터링하는 IIR 필터의 대역폭 및 컷 오프(cut-off) 주파수를 설계자의 목적에 맞게 조절할 수 있는 장점이 있다.

또한 앞서 설명한 바와 같이, DC 오프셋 전하가 피드백 캐패시터(Cf1, Cf2)와 회전 캐패시터(Cr21, Cr22)을 통해 샘플링 캐패시터(Ch1, Ch2)로 전달되므로, 믹서(12)의 트랜스컨덕턴스단과 전류원(14)단 사이의 아이솔레이션도 안정적으로 보장할 수 있게 된다.

그러나 도2의 DC 오프셋 제거 회로에서 DC 오프셋 전하를 얻기 위해서는주로 전류 타입 디지털-아날로그 변환기(current DAC)로 구현되는 전류원(14)에서 나오는 전류를 일정시간 동안 피드백 캐패시터(Cf1, Cf2)에 충전해야 되는데, 이러한 경우 DC 오프셋 전하를 보다 세밀하게 조절하기 위해서는 전류 타입 디지털-아날로그 변환기의 해상도(resolution)을 높여주어야 하는데, 이는 설계를 복잡하고 힘들게 하는 요인이 된다.

이에 도3과 같이 도2와 같은 구조에서 전류원 부분을 시그마-델타 변환기(31)와 두 개의 정 전압 소스(VDD, GND)를 이용하여 대체하는 방법도 제안되었다.

도3의 DC 오프셋 제거 회로는, 시그마-델타 변환기(31)를 이용하여 DC 오프셋 전하의 보다 미세한 간격으로 만들어 낼 수 있고 시그마-델타 변환기(31)가 가지는 잡음 천이(noise shaping) 특성으로 인해 잡음 특성을 보다 더 향상시킬 수 있다는 장점을 가진다.

그러나 이러한 경우에도, 높은 해상도와 충분한 잡음 천이 특성을 얻기 위해서는 시그마-델타 변환기(31)가 매우 높은 주파수를 가지는 클럭(CLK)를 입력받아야 한다.

결국, 종래의 기술에 따라 DC 오프셋을 보다 세밀하게 조절하기 위해서는 높은 해상도를 가지는 전류 타입 디지털-아날로그 변환기 또는 높은 주파수의 클럭을 이용하는 시그마-델타 변환기를 구비해야 되고, 이에 따라 DC 오프셋 제거 회로의 설계가 복잡해지고 힘들어 짐을 알 수 있다.

따라서 본 발명에서는 상기와 같은 문제점을 해결하기 위해 높은 해상도를 가지는 전류 타입 디지털-아날로그 변환기 또는 높은 주파수의 클럭을 이용하는 시그마-델타 변환기 없이도, 보다 세밀한 DC 오프셋 조절이 가능하도록 하는 DC 오프셋 제거 회로를 제공하고자 한다.

또한, DC 오프셋 조절 범위도 보다 확장해줄 수 있는 DC 오프셋 제거 회로를 제공하고자 한다.

또한, 저잡음 특성을 가지는 DC 오프셋 제거 회로를 제공하고자 한다.

상술한 본 발명의 목적을 달성하기 위한 DC 오프셋 제거 회로는, DC 오프셋량에 상응하는 펄스폭을 가지는 i(i는 자연수)개의 펄스신호들을 생성하는 제어신호 생성부; 서로 상이한 전류비를 가지는 i개의 전류들을 공급하는 전류원; 상기 i개의 펄스신호들 각각의 펄스폭에 따라 상기 i개의 전류들 각각의 도통량을 조절하여 피드백 캐패시터에 공급되는 전류량을 결정하는 스위칭부; 및 상기 피드백 캐패시터를 통해 상기 스위칭부로부터 공급되는 전류에 상응하는 DC 오프셋 전하를 충전하고 회전 캐패시터를 통해 상기 피드백 캐패시터에 충전된 DC 오프셋 전하를 샘플링 캐패시터에 전달함으로써, 상기 샘플링 캐패시터가 DC 오프셋 전하를 1차 저장한 후 입력신호에 상응하는 전하를 2차 저장하도록 하는 전하량 조정부를 포함할 수 있다.

상기 제어신호 생성부는 DC 오프셋의 극성에 상응하는 값을 가지는 극성 선택신호와 DC 오프셋의 양에 상응하는 비트값을 가지는 i개의 지연량 선택신호들을 생성하는 제어값 결정부; 기준 클럭으로부터 서로 상이한 지연량을 가지는 n(n는 자연수)개의 지연신호들을 생성하는 지연 체인; 상기 n개의 지연신호들 중에서 상기 i개의 지연량 선택신호들 각각의 비트값에 상응하는 지연량을 가지는 i개의 지연신호들을 선택하여 출력하는 지연량 선택부; 및 상기 i개의 지연신호들 각각의 지연량에 따라 상기 기준 클럭의 펄스폭을 각각 조절하여, i개의 펄스신호들을 생성하는 펄스신호 생성부를 포함할 수 있다.

상기 제어값 결정부는 DC 오프셋 감지 회로로부터 DC 오프셋의 양 및 극성을 알려주는 업신호와 다운신호를 수신하고 카운팅하여, 상기 극성 선택신호와 상기 i개의 지연량 선택신호들을 생성하는 업/다운 카운터로 구현될 수 있다.

상기 지연 체인은 직렬 연결된 다수개의 지연셀들을 포함할 수 있다.

상기 지연량 선택부는 상기 n개의 지연신호들과 상기 i개의 지연량 선택신호들 중 하나를 입력받고, 상기 입력받은 지연량 선택신호에 따라 상기 n개의 지연신호들 중에서 하나만을 선택하여 출력하는 i개의 먹스들을 구비할 수 있다.

상기 스위칭부는 상기 i개의 펄스신호들 각각의 펄스폭에 따라 상기 i개의 전류들 각각의 도통량을 조절하여 상기 피드백 캐패시터에 공급되는 전류량을 결정하는 i개의 스위치들; 및 상기 i개의 스위치들을 통해 도통되는 전류를 합하여 상기 극성 선택신호에 상응하는 극성을 가지는 피드백 캐패시터에 공급하는 극성 선택 스위치를 포함할 수 있다.

상기 전하량 조정부는 상기 극성 선택 스위치를 통해 전류를 공급받아 + 또는 - 극성의 DC 오프셋 전하를 충전하는 피드백 캐패시터쌍을 구비하는 DC 오프셋 조정 회로; 상기 피드백 캐패시터쌍 중에서 + 극성의 DC 오프셋 전하를 충전하는 하나의 캐패시터와 연결된 제1 스위치 캐패시터 필터 회로; 및 상기 피드백 캐패시터쌍 중에서 - 극성의 DC 오프셋 전하를 충전하는 나머지 캐패시터와 연결된 제2 스위치 캐패시터 필터 회로를 포함할 수 있다.

상기 제1 및 제2 스위치 캐패시터 필터 회로 각각은 프리차지 동작시에 상기 피드백 캐패시터에 충전된 DC 오프셋 전하를 전달받아 1차 저장한 후, 입력신호에 상응하는 전하를 2차 저장하는 샘플링 캐패시터; 상기 피드백 캐패시터와 상기 샘플링 캐패시터 사이에 연결되어, 프리차지 동작시에는 상기 피드백 캐패시터에 충전된 DC 오프셋 전하를 상기 샘플링 캐패시터에 전달하고, 리드아웃 동작시에는 상기 샘플링 캐패시터에 충전된 전하를 외부로 전달하는 회전 캐패시터; 프리차지 동작시에 상기 피드백 캐패시터와 상기 회전 캐패시터간을 연결시키는 프리차지 스위치; 리셋 동작시에 상기 회전 캐패시터를 접지에 연결시키는 리셋 스위치; 및 리드아웃 동작시에 상기 회전 캐패시터를 통해 전달되는 상기 샘플링 캐패시터의 전하를 외부로 출력하는 리드아웃 스위치를 포함할 수 있다.

또한, 상기 제1 및 제2 스위치 캐패시터 필터 회로 각각은 리드아웃 동작, 리셋 동작, 및 프리차지 동작을 순차적으로 수행할 수 있다.

상기 DC 오프셋 제거 회로는 상기 입력신호를 전압신호에서 전류신호로 변환하는 전류 변환기; 및 상기 전류 변환기의 출력을 국부 발진신호와 믹싱하여 상기 샘플링 캐패시터에 인가하는 믹서를 더 포함할 수 있다.

이와 같이, 본 발명의 DC 오프셋 제거 회로은 n 단계로 조정가능 펄스폭을 가지는 다수개의 펄스신호를 생성하고, 이들을 이용하여 전류원에서 피드백 캐패시터에 공급되는 전류량이 2ⅹn 단계로 조정할 수 있도록 함으로써, 높은 해상도를 가지는 전류 타입 디지털-아날로그 변환기 또는 높은 주파수의 클럭을 이용하는 시그마-델타 변환기 없이도 보다 세밀한 DC 오프셋 조절이 가능해지도록 한다.

또한, 전류원이 서로 상이한 전류비를 가지는 다수개의 전류를 공급하도록 함으로써, 변경 가능한 전류 범위도 보다 넓혀주고 있음을 알 수 있다.

뿐만 아니라, 회전 캐패시터를 통해 피드백 캐패시터의 DC 오프셋 전하가 샘플링 캐패시터로 전달해줌으로써, IIR 필터링 기능이 회전 캐패시터에서 발생되어 샘플링 캐패시터에 저장된 대역내(in-band)신호에 더해지는 전류원의 잡음도 필터링할 수 있다.

도1은 종래의 제1 형태에 따른 DC 오프셋 제거 회로를 도시한 도면이다.
도2는 종래의 제2 형태에 따른 DC 오프셋 제거 회로를 도시한 도면이다.
도3은 종래의 제3 형태에 따른 DC 오프셋 제거 회로를 도시한 도면이다.
도4은 본 발명의 바람직한 일 실시예에 따른 DC 오프셋 제거 회로를 도시한 도면이다.
도5는 본 발명의 바람직한 일 실시예에 따른 제어신호 생성부를 보다 구체적으로 설명하기 위한 도면이다.
도6은 본 발명의 바람직한 일 실시예에 따른 스위칭부, 전하량 조정부의 구성을 보다 구체적으로 설명하기 위한 도면이다.
도7은 본 발명의 바람직한 일 실시예에 따라 데시메이션비가 2인 경우, DC 오프셋 제거 회로의 제어신호 타이밍도를 도시한 도면이다.
도8은 본 발명의 바람직한 다른 실시예에 따라 데시메이션비가 3인 경우, DC 오프셋 제거 회로의 제어신호 타이밍도를 도시한 도면이다.
도9은 본 발명의 바람직한 일 실시예에 따라 생성되는 제1 및 제2 펄스신호의 예를 도시한 도면이다.
도10은 본 발명의 바람직한 일 실시예에 따른 DC 오프셋 제거 회로의 시뮬레이션 결과를 도시한 도면이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.

그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도4은 본 발명의 바람직한 일 실시예에 따른 DC 오프셋 제거 회로를 도시한 도면이다.

도4을 참조하면, 본 발명의 DC 오프셋 제거 회로는 제어신호 생성부(110), 전류원(120), 스위칭부(130) 및 전하량 조정부(140), 전류 변환기(150) 및 믹서(160)를 포함하여 구성되며, DC 오프셋을 감지 및 통보하는 DC 오프셋 감지회로(미도시)로부터 제공되는 업신호 및 다운신호를 이용하여 현재 입력된신호(RFin)에 포함된 DC 오프셋의 양 및 극성을 파악한다.

참고로, 일반적으로 DC 오프셋 감지회로는 현재 입력된신호(RFin)의 전압과 기준 전압을 서로 비교하여 입력신호(RFin)에 포함된 DC 오프셋의 양 및 극성을 감지하고, 이에 상응하는 값을 가지는 업신호 및 다운신호를 제공해준다.

제어신호 생성부(110)는 상기 DC 오프셋 감지회로로부터 DC 오프셋의 양 및 극성을 알려주는 제어 신호를 제공받고, 이에 응답하여 DC 오프셋량에 상응하는 펄스폭을 가지는 제1 및 제2 펄스신호(pulse1, pulse2)와 DC 오프셋의 극성에 상응하는 값을 가지는 극성 선택신호(polarity)를 생성하여 출력한다.

전류원(120)는 서로 상이한 전류비를 가지는 2 개의 전류(I1, I2)를 공급한다. 예를 들어, 전류원(120)는 I의 전류값을 가지는 제1 전류(I1)와 M(M은 자연수)ⅹI의 전류값을 가지는 제2 전류(I2)를 공급할 수 있다. 이와 같이 전류원(120)이 서로 상이한 전류비를 가지는 2 개의 전류(I1, I2)을 공급하는 것은, 공급 가능한 전류 범위를 "0~ (M+1) ⅹI"로 확장하고 이에 따라 DC 오프셋 제거 회로의 DC 오프셋 조절 범위 또한 "0~ (M+1) ⅹI"으로 확장시켜 주기 위함이다.

스위칭부(130)는 제1 및 제2 펄스신호(pulse1, pulse2) 각각의 펄스폭에 따라 제1 및 제2 전류(I1, I2) 각각의 도통량을 조정하여 피드백 캐패시터에 공급되는 전류량(Idac= I1'+I2')를 결정한다.

만약, 제어신호 생성부(110)로부터 제공되는 제1 및 제2 펄스신호(pulse1, pulse2) 각각의 펄스폭이 n(n은 자연수) 단계로 조정 가능하다면, 피드백 캐패시터에 공급되는 전류량(Idac= I1'+I2')은 "0~ (M+1) ⅹI"의 범위내에서 2ⅹn 단계로 조정될 수 있다. 즉, 스위칭부(130)는 제1 및 제2 펄스신호(pulse1, pulse2) 각각의 펄스폭에 따라 피드백 캐패시터에 공급될 전류(Idac= I1'+I2')의 전류량을 보다 세밀하게 조정할 수 있게 된다.

또한, 스위칭부(130)는 조정된 전류량을 가지는 전류(Idac= I1'+I2')을 극성 선택신호(polarity)에 따라 DC 오프셋 전하의 극성을 선택한다. 예를 들어, 극성 선택신호(polarity)가 DC 오프셋의 극성이 + 임을 통보하면 + 극성을 가지는 DC 오프셋 전하를 충전하는 피드백 캐패시터에 전류(Idac)을 제공하고, 극성 선택신호(polarity)가 DC 오프셋의 극성이 - 임을 통보하면 - 극성을 가지는 DC 오프셋 전하를 충전하는 피드백 캐패시터에 전류(Idac)을 제공할 수 있다.

전하량 조정부(140)는 피드백 캐패시터를 통해 스위칭부(130)로부터 공급되는 전류(Idac)에 상응하는 DC 오프셋 전하를 충전하고 회전 캐패시터를 통해 상기 피드백 캐패시터에 충전된 DC 오프셋 전하를 샘플링 캐패시터에 전달함으로써, 상기 샘플링 캐패시터가 DC 오프셋 전하를 1차 저장한 후 입력신호에 상응하는 전하를 2차 저장하도록 한다. 그리고 샘플링 캐패시터에 충전된 전하는 다시 회전 캐패시터를 통해 외부 회로(예를 들어, 아날로그-디지털 변환기)로 출력해준다.

전류 변환기(150)는 종래와 같이 입력신호(RFin)의 형태를 전압신호에서 전류신호로 변환하고, 믹서(160)도 종래와 같이 믹서 제어신호(LO)에 응답하여 전류 변환기(150)의 출력을 국부 발진신호(LO)와 믹싱하여 상기 샘플링 캐패시터에 인가한다.

뿐만 아니라, 회전 캐패시터를 통해 피드백 캐패시터의 DC 오프셋 전하가 샘플링 캐패시터로 전달해줌으로써, IIR 필터링 기능이 회전 캐패시터에서 발생되어 샘플링 캐패시터에 저장된 대역내(in-band)신호에 더해지는 전류원의 잡음이 필터링됨을 알 수 있다.

도5는 본 발명의 바람직한 일 실시예에 따른 제어신호 생성부를 보다 구체적으로 설명하기 위한 도면이다.

도5를 참조하면, 제어신호 생성부(110)는 제어값 결정부(111), 지연 체인(112), 지연량 선택부(113), 및 펄스신호 생성부(114)를 포함하여 구성된다.

제어값 결정부(111)는 DC 오프셋 감지 회로(미도시)로부터 제공되는 DC 오프셋의 양 및 극성을 통보하는 업신호(UP_signal)과 다운신호(DN_signal)를 카운팅하여, DC 오프셋의 극성에 상응하는 값을 가지는 극성 선택신호(polarity)와 DC 오프셋에 상응하는 비트값을 가지는 제1 및 제2 지연량 선택신호(sel1, sel2)를 생성하여 출력한다.

이때, 극성 선택신호(polarity)는 1 비트신호로써, DC 오프셋이 + 극성을 가지면(즉, DC 오프셋이 증가되어야 하는 경우에는) "1"의 값을 가지며 DC 오프셋이 - 극성을 가지면(즉, DC 오프셋이 감소되어야 하는 경우에는) "0"의 값을 가질 수 있고, 제1 및 제2 지연량 선택신호(sel1, sel2)는 j(j은 자연수)비트로 구성되는신호로써, DC 오프셋에 상응하는 비트값을 가질 수 있다.

덧붙여, 제어값 결정부(111)는 업신호(UP_signal)과 다운신호(DN_signal)의 카운팅하여 k(k는 자연수)비트의 카운팅 결과신호를 출력하는 업/다운 카운터로 구현될 수 있으며, k 비트의 카운팅 결과 신호 중 최상위 1비트는 극성 선택신호(polarity)로, 다음 상위 (k-1)/2비트는 제1 지연량 선택신호(sel1)로, 나머지 하위 (k-1)/2비트는 제2 지연량 선택신호(sel2)로 각각 활용할 수 있을 것이다.

지연 체인(112)는 지연 성분을 가지는 다수개의 지연셀(D)들을 직렬 연결하고, 기준클럭 발생기(200)를 통해 생성되는 기준 클럭(REF)을 다수개의 지연셀(D)들 각각을 통해 각각 지연시켜 서로 상이한 지연량을 가지는 다수개의 지연신호들(delay0~delay(n-1))을 생성하여 출력한다.

지연량 선택부(113)는 제1 또는 제2 지연량 선택신호(sel1 또는 sel2)에 따라 다수개의 지연신호들(delay0~delay(n-1)) 중 하나를 선택하여 출력하는 2 개의 먹스(MUX1, MUX2)를 구비하고, 이들을 통해 제1 및 제2 지연량 선택신호(sel1, sel2) 각각의 비트값에 상응하는 지연량을 가지는 2 개의 지연신호들을 선택하여 출력한다.

이하의 표1은 지연량 선택부(113)의 동작예를 도시한 것으로, 표1에서는 지연량 선택신호(sel1 또는 sel2)가 3비트의신호로 구현되고 지연신호의 개수가 8개인 경우, 지연량 선택부(113)가 지연량 선택신호(sel1, sel2)의 비트값에 따라 선택되는 지연신호와 지연량의 예를 나타낸다.

지연량 선택신호 (이진코드)	선택된 지연신호	선택된 지연량(ps)
000	delay0(REF)	0
001	delay1	140
010	delay2	314
011	delay3	487
100	delay4	660
101	delay5	834
110	delay6	1010
111	delay7	1180

즉, 지연량 선택부(113)에 포함된 먹스(MUX1, MUX2)는 지연량 선택신호(sel1, sel2)의 비트값에 상응하는 지연량을 가지는 지연신호를 선택하여 출력한다.

펄스신호 생성부(114)는 지연량 선택부(113)를 통해 선택된 2개의 지연신호들과 기준 클럭(REF)을 수신하고, 2개의 지연신호들 각각의 지연량에 따라 기준 클럭(REF)의 펄스폭을 각각 조절하여, 상기 2개의 지연신호들 각각의 지연량에 상응하는 펄스폭을 가지는 2개의 펄스신호(pulse1, pulse2)를 생성한다.

다시 말하면, 펄스신호 생성부(114)는 제1 및 제2 펄스신호(pulse1, pulse2) 각각의 펄스폭을 지연신호들의 개수(n개)만큼 세분화하여 조절할 수 있으며, 이러한 제1 및 제2 펄스신호(pulse1, pulse2)의 펄스폭에 따라 피드백 캐패시터에 공급되는 전류(Idac= I1'+I2')의 전류량 또한 세분화될 수 있다. 그 결과, DC 오프셋 조정 회로(141)의 피드백 캐패시터는 DC 오프셋 전화를 세분화하여 충전할 수 있게 된다.

이하, 도5를 참조하여 제어신호 생성부(110)의 동작을 설명하면 다음과 같다.

먼저, 제어신호 생성부(110)는 지연 체인(112)를 통해 서로 상이한 지연량을 가지는 다수개의 지연신호들(delay0~delay(n-1))을 생성하고, 제어값 결정부(111)는 DC 오프셋 극성에 상응하는 값을 가지는 극성 선택신호(polarity)와 DC 오프셋량에 상응하는 비트 값을 가지는 제1 및 제2 지연량 선택신호(sel1, sel2)를 생성하여 출력한다.

그러면, 지연량 선택부(113)에 구비되는 제1 먹스(MUX1)는 다수개의 지연신호들(delay0~delay(n-1))와 제1 지연량 선택신호(sel1)을 수신한 후, 다수개의 지연신호들(delay0~delay(n-1)) 중에서 제1 지연량 선택신호(sel1)의 비트값에 상응하는 지연량을 가지는 하나의 지연신호를 선택하여 출력한다. 이와 동시에 제2 먹스(MUX2)도 다수개의 지연신호들(delay0~delay(n-1))와 제2 지연량 선택신호(sel2)을 수신한 후, 다수개의 지연신호들(delay0~delay(n-1)) 중에서 제2 지연량 선택신호(sel2)의 비트값에 상응하는 지연량을 가지는 하나의 지연신호를 선택하여 출력한다.

즉, 지연량 선택부(113)에 구비된 2개의 먹스(MUX1, MUX2)은 제1 및 제2 지연량 선택신호(sel1, sel2)에 상응하는 지연량을 가지는 지연신호들을 선택하여 출력한다.

그러면, 펄스신호 생성부(114)는 제1 먹스(MUX1)의 출력 신호에 따라 기준 클럭(REF)의 펄스폭을 조정하여 제1 펄스신호(pulse1)를 생성하고, 제2 먹스(MUX2)의 출력 신호에 따라 기준 클럭(REF)의 펄스폭을 조정하여 제2 펄스신호(pulse2)를 생성한다.

이에, 펄스신호 생성부(114)에 의해 생성된 제1 및 제2 펄스신호(pulse1, pulse2)는 제1 및 제2 지연량 선택신호(sel1, sel2)에 의해 선택된 지연량에 상응하는 펄스폭을 가지게 된다.

참고로, 지연셀(D)이 제공하는 최소 지연 시간은 회로 소자 제조 공정의 기술이 발달함에 따라 점차로 작아지고 있으므로, 2개의 펄스신호(pulse1, pulse2)의 펄스폭은 보다 세분화되어 조절될 수 있다.

이에 본 발명은 2개의 펄스신호(pulse1, pulse2)의 펄스폭을 이용하여 DC 오프셋 조정 회로(141)의 피드백 캐패시터에 제공되는 전류량을 조절함으로써, 최종적으로는 피드백 캐패시터에 충전되는 DC 오프셋 전하까지도 보다 세밀하게 조절할 수 있도록 한다.

도6은 본 발명의 바람직한 실시예에 따른 스위칭부, 전하량 조정부의 구성을 보다 구체적으로 설명하기 위한 도면이다.

도6을 참조하면, 스위칭부(130)는 제1 펄스신호(pulse1)의 펄스폭에 따라 제1 전류(I1)의 도통량을 가변하는(즉, 제1 펄스신호(pulse1)의 펄스폭에 따라 턴온시간(또는 전류 도통 시간)을 가변하는) 제1 스위치(SW1), 제2 펄스신호(pulse2)의 펄스폭에 따라 제2 전류(I2)의 도통량을 가변하는(즉, 제2 펄스신호(pulse2)의 펄스폭에 따라 턴온시간을 가변하는) 제2 스위치(SW2), 및 제1 및 제2 스위치(SW1, SW2)을 통해 도통되는 전류(Idac=I1'+I2')를 합하여 극성 선택신호(polarity)에 상응하는 극성을 가지는 피드백 캐패시터에 공급하는 극성 선택 스위치(SWpol)를 포함한다.

전하량 조정부(140)는 피드백 캐패시터쌍(Cf1, Cf2)을 구비하는 DC 오프셋 조정 회로(141), 피드백 캐패시터쌍 중 하나(Cf1)와 연결된 제1 스위치 캐패시터 필터회로(142-1), 및 피드백 캐패시터쌍 중 나머지 하나(Cf2) 제2 스위치 캐패시터 필터회로(142-2)를 포함한다.

이때, 피드백 캐패시터쌍 중 하나(Cf1)를 통해서는 + 극성을 가지는 DC 오프셋 전하를 충전하고, 피드백 캐패시터쌍 중 나머지 하나(Cf2)를 통해서는 - 극성을 가지는 DC 오프셋 전하를 충전한다.

제1 및 제2 스위치 캐패시터 필터회로(142-1, 142-2) 각각은 믹서 스위치(SWlop 또는 SWlom)에 연결되며 프리차지 동작시에 피드백 캐패시터(Cf1, Cf2)에 충전된 전하를 전달받아 1차 저장한 후, 믹서 스위치(SWlop, SWlom)를 통해 전달되는 입력신호(RFin)에 상응하는 전하를 2차 저장하는 샘플링 캐패시터(Ch1, Ch2), 샘플링 캐패시터(Ch1, Ch2)와 피드백 캐패시터(Cf1, Cf2) 사이에 연결되어, 프리차지 동작시에는 피드백 캐패시터(Cf1, Cf2)에 충전된 전하를 샘플링 캐패시터(Ch)에 전달하고 리드아웃 동작시에는 샘플링 캐패시터(Ch)에 충전된 전하를 버퍼 캐패시터(Cb1, Cb2)로 전달하는 회전 캐패시터(Cr11/Cr12, Cr21/Cr22), 리드아웃 동작시에는 회전 캐패시터(Cr11/Cr12, Cr21/Cr22)로 전달되는 전하를 충전하여 외부의 회로로 출력하는 버퍼 캐패시터(Cb1, Cb2)를 포함한다.

뿐 만 아니라, 프리차지 동작시에 피드백 캐패시터(Cf)에 충전된 전하를 회전 캐패시터(Cr11/Cr12, Cr21/Cr22)에 전달하는 프리차지 스위치(SWpre1, SWpre2), 리셋 동작시에 리드아웃 동작을 수행한 회전 캐패시터(Cr11/Cr12, Cr21/Cr22)를 접지에 연결시키는 리셋 스위치(SWres1, SWres2), 리드 아웃 동작시 회전 캐패시터(Cr11/Cr12, Cr21/Cr22)를 통해 전달되는 샘플링 캐패시터(Ch1, Ch2)의 전하를 버퍼 캐패시터(Cb1, Cb2)로 전달하는 리드아웃 스위치(SWt1, SWt2)를 더 구비할 수 있다.

또한, 샘플링 캐패시터(Ch)와 회전 캐패시터(Cr11/Cr12, Cr21/Cr22) 사이와 회전 캐패시터(Cr11/Cr12, Cr21/Cr22)와 프리차지 스위치(SWpre1, SWpre2) 사이에 각각 연결되어 전달 신호쌍(D1,

)에 따라 샘플링 캐패시터(Ch)와 회전 캐패시터(Cr11/Cr12, Cr21/Cr22)간을 연결하거나, 회전 캐패시터(Cr11/Cr12, Cr21/Cr22)와 프리차지 스위치(SWpre1, SWpre2)을 연결하는 전달 스위치쌍((SWd11/SWdb11, SWd12/SWdb12), (SWd21/SWdb21, SWd22/SWdb22))를 더 포함할 수도 있다.

이와 같이 구성되는 제1 및 제2 스위치 캐패시터 필터회로(142-1, 142-2)는 리드아웃 동작, 리셋 동작, 및 프리차지 동작을 순차적으로 수행하는 것이 바람직하다.

이와 같은 구성되는 본 발명의 일실시예에 따른 스위칭부, 전하량 조정부는 데시메이션비(decimation ratio)가 2와 3인 경우를 기준으로 설계되었으며, 각 경우에 대한 제어신호 타이밍도를 도7 및 도8에 나타내었다.

도7 및 도8의 경우, 데시메이션비가 서로 상이하기는 하나, 이에 따른 스위칭부, 전하량 조정부의 동작 원리는 서로 동일하므로, 본 발명에서는 데시메이션비가 2인 경우에 대해서만 살펴보기로 한다.

계속하여 도6 및 도7를 참조하여, 데시메이션비(decimation ratio)가 2인 경우, 스위칭부, 전하량 조정부의 동작을 설명하면 다음과 같다.

먼저 도7를 참조하면, 데시메이션비가 2인 경우, 먹스 제어신호(LO)의 2 주기동안 DC 오프셋 제거 루프가 동작됨을 알 수 있다. 그리고 전달 신호쌍(D1,

)는 먹스 제어신호(LO)에 비해 2 배 큰 주기를 가지며, 리드아웃신호(T), 리셋신호(reset), 및 프리차지신호(prechsarge)이 순차적으로 클럭킹됨을 알 수 있다.

이에 전달 신호쌍(D1,

)의 상태가 제1 상태가 되면 (즉, 비반전 전달 신호(D1)가 하이레벨의 값을 가지고, 반전 전달 신호(

)가 로우레벨의 값을 가지게 되면), 샘플링 캐패시터(Ch1, Ch2)에 충전된 전하는 회전 캐패시터쌍(Cr11/Cr12, Cr21/Cr22) 중 하나의 회전 캐패시터(예를 들어, Cr11, Cr21)에 전달된다(샘플링 동작).

이러한 상태에서 리드아웃신호(T)가 하이레벨로 천이되면, 회전 캐패시터쌍(Cr11/Cr12, Cr21/Cr22) 중 나머지 회전 캐패시터(Cr12, Cr22)는 이전의 샘플링 동작을 통해 제공된 샘플링 캐패시터(Ch)의 전하를 버퍼 캐패시터(Cb1, Cb2)로 전달하고, 버퍼 캐패시터(Cb1, Cb2)는 이를 다시 아날로그-디지털 변환기와 같은 외부 회로로 출력한다(리드 아웃 동작).

이어서 리셋신호(reset)가 하이레벨로 천이되면, 상기 나머지 회전 캐패시터(Cr12, Cr22)는 접지에 연결되어 리셋된다. 즉, 리드 아웃 동작을 수행한 회전 캐패시터(Cr12, Cr22)는 리셋된다(리셋 동작).

한편, 상기 동작들이 수행되는 수행되는 동안, 스위칭부(130)는 제1 및 제2 펄스신호(pulse1, pulse2)의 펄스폭에 따라 피드백 캐패시터에 공급되는 전류(Idac= I1'+I2')의 전류량을 가변한 후, 이를 극성 선택신호(polarity)에 따라 피드백 캐패시터쌍(Cf1, Cf2) 중 하나에 인가하여, 피드백 캐패시터쌍(Cf1, Cf2) 중 하나에 DC 오프셋 전하가 충전되도록 한다(DC 오프셋 전하 충전 동작).

이어서, 리셋 동작이 완료되고 프리차지 동작이 활성화되어 리셋신호(reset)가 로우레벨로 천이되고 프리차지신호(precharge)가 하이레벨로 천이되면, 피드백 캐패시터쌍(Cf1, Cf2) 중 하나에 충전된 DC 오프셋 전하를 상기 나머지 회전 캐패시터(Cr12, Cr22)로 전달한다(즉, 피드백 캐패시터쌍(Cf1, Cf2) 중 하나에 충전된 DC 오프셋 전하를 리셋 동작을 수행한 회전 캐패시터에 전달한다).

그리고 나서, 전달 신호쌍(D1,

)의 상태가 제2 상태로 변경되면(즉, 비반전 전달 신호(D1)가 로우레벨의 값을 가지고, 반전 전달 신호(

)가 하이레벨의 값을 가지게 되면), 샘플링 캐패시터(Ch1, Ch2)는 상기 나머지 회전 캐패시터(Cr12, Cr22)를 통해 DC 오프셋 전하를 전달받아 이를 1차 저장하고, 믹서 스위치(SWlop, SWlom)를 통해 전송되는 입력신호에 상응하는 전하를 2차 저장해준다.

이후 동작은 앞서 설명한 바와 동일하게 수행되므로, 이에 대한 설명은 생략하기로 한다.

이와 같이 구성 및 동작되는 본 발명의 DC 오프셋 제거 회로는 다수개의 펄스신호 각각의 펄스폭에 따라 DC 오프셋을 보다 세밀하게 조절할 수 있을 뿐 만 아니라 회전 캐패시터를 통해 피드백 캐패시터의 DC 오프셋 전하가 샘플링 캐패시터로 전달되도록 함으로써, 믹서의 트랜스컨덕턴스단과 전류원 사이의 아이솔레이션을 안정적으로 확보하고, 샘플링 캐패시터에 저장된 대역내(in-band)신호에 더해지는 전류원의 잡음도 필터링할 수 있다.

또한, 샘플링 캐패시터와 회전 캐패시터와 무관하게 피드백 캐패시터의 값을 설정할 수 있도록 하여, 필터의 주파수 대역폭 및 컷 오프 주파수를 설계자의 목적에 맞게 임의로 조절할 수 있다.

도9은 본 발명의 바람직한 일 실시예에 따라 생성되는 제1 및 제2 펄스신호의 예를 도시한 도면으로, 도9를 참조하면 제1 및 제2 지연량 선택신호(sel1, sel2) 각각의 코드값에 따라 제1 및 제2 펄스신호(pulse1, pulse2) 각각의 펄스폭이 조절됨을 알 수 있다. 즉, 상기의 표1에서와 같이 제1 및 제2 지연량 선택신호(sel1, sel2)에 따라 제1 및 제2 펄스신호(pulse1, pulse2)의 펄스폭이 조절됨을 알 수 있다

도10은 본 발명의 바람직한 일 실시예에 따른 DC 오프셋 제거 회로의 시뮬레이션 결과를 도시한 도면으로, 도11을 참조하면, 전류원(120)의 충전 시간이 변화되는 구간에서 약간의 오차가 발생하였지만, 제1 및 제2 지연량 선택신호(sel1, sel2)의 코드값에 따라 피드백 캐패시터(Cf)에 충전되는 전하량이 음(-)의 극성에서 양(+)의 극성으로 변화되면서 선형적으로 변화됨을 알 수 있다.

상기의 설명에서는 2개와 펄스 신호, 2개의 전류를 이용하여 피드백 캐패시터에 공급하는 전류량을 가변해주었지만, 실제의 적용시에는 본 발명의 DC 오프셋 제거 회로가 적용되는 회로의 종류 및 특성에 따라 펄스 신호 및 전류의 개수를 다양하게 변경해 줄 수 있음은 물론 당연하다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 제어신호 생성부 120: 전류원
130: 스위칭부 140: 전하량 조정부
141 : DC 오프셋 조정 회로
142-1: 제1 스위치 캐패시터 필터 회로
142-2: 제2 스위치 캐패시터 필터 회로
150: 전류 변환기 160: 믹서
111: 제어값 결정부 112: 지연 체인
113: 지연량 선택부 114: 펄스신호 생성부
Cf1, Cf2: 피드백 캐패시터 Ch1, Ch2: 샘플링 캐패시터
Cb1, Cb2: 버퍼 캐패시터
Cr11, Cr12, Cr21, Cr22: 회전 캐패시터
SWpre1, SWpre2: 프리차지 스위치
SWres1, SWres2: 리셋 스위치
SWt1, SWt2: 리드 아웃 스위치
SWd11, SWdb11, SWd12, SWdb12; 전달 스위치

Claims

DC 오프셋량에 상응하는 펄스폭을 가지는 i(i는 자연수)개의 펄스신호들을 생성하는 제어신호 생성부;
서로 상이한 전류비를 가지는 i개의 전류들을 공급하는 전류원;
상기 i개의 펄스신호들 각각의 펄스폭에 따라 상기 i개의 전류들 각각의 도통량을 조절하여 피드백 캐패시터에 공급되는 전류량을 결정하는 스위칭부; 및
상기 피드백 캐패시터를 통해 상기 스위칭부로부터 공급되는 전류에 상응하는 DC 오프셋 전하를 충전하고 회전 캐패시터를 통해 상기 피드백 캐패시터에 충전된 DC 오프셋 전하를 샘플링 캐패시터에 전달함으로써, 상기 샘플링 캐패시터가 DC 오프셋 전하를 1차 저장한 후 입력신호에 상응하는 전하를 2차 저장하도록 하는 전하량 조정부를 포함하는 DC 오프셋 제거 회로.
제1항에 있어서, 상기 제어신호 생성부는
DC 오프셋의 극성에 상응하는 값을 가지는 극성 선택신호와 DC 오프셋의 양에 상응하는 비트값을 가지는 i개의 지연량 선택신호들을 생성하는 제어값 결정부;
기준 클럭으로부터 서로 상이한 지연량을 가지는 n(n는 자연수)개의 지연신호들을 생성하는 지연 체인;
상기 n개의 지연신호들 중에서 상기 i개의 지연량 선택신호들 각각의 비트값에 상응하는 지연량을 가지는 i개의 지연신호들을 선택하여 출력하는 지연량 선택부; 및
상기 i개의 지연신호들 각각의 지연량에 따라 상기 기준 클럭의 펄스폭을 각각 조절하여, i개의 펄스신호들을 생성하는 펄스신호 생성부를 포함하는 것을 특징으로 하는 DC 오프셋 제거 회로.
제2항에 있어서, 상기 제어값 결정부는
DC 오프셋 감지 회로로부터 DC 오프셋의 양 및 극성을 알려주는 업신호와 다운신호를 수신하고 카운팅하여, 상기 극성 선택신호와 상기 i개의 지연량 선택신호들을 생성하는 업/다운 카운터로 구현될 수 있는 것을 특징으로 하는 DC 오프셋 제거 회로.
제2항에 있어서, 상기 지연 체인은
직렬 연결된 다수개의 지연셀들을 포함하는 것을 특징으로 하는 DC 오프셋 제거 회로.
제2항에 있어서, 상기 지연량 선택부는
상기 n개의 지연신호들과 상기 i개의 지연량 선택신호들 중 하나를 입력받고, 상기 입력받은 지연량 선택신호에 따라 상기 n개의 지연신호들 중에서 하나만을 선택하여 출력하는 i개의 먹스들을 구비하는 것을 특징으로 하는 DC 오프셋 제거 회로.
제2항에 있어서, 상기 스위칭부는
상기 i개의 펄스신호들 각각의 펄스폭에 따라 상기 i개의 전류들 각각의 도통량을 조절하여 상기 피드백 캐패시터에 공급되는 전류량을 결정하는 i개의 스위치들; 및
상기 i개의 스위치들을 통해 도통되는 전류를 합하여 상기 극성 선택신호에 상응하는 극성을 가지는 피드백 캐패시터에 공급하는 극성 선택 스위치를 포함하는 것을 특징으로 하는 DC 오프셋 제거 회로.
제6항에 있어서, 상기 전하량 조정부는
상기 극성 선택 스위치를 통해 전류를 공급받아 + 또는 - 극성의 DC 오프셋 전하를 충전하는 피드백 캐패시터쌍을 구비하는 DC 오프셋 조정 회로;
상기 피드백 캐패시터쌍 중에서 + 극성의 DC 오프셋 전하를 충전하는 하나의 캐패시터와 연결된 제1 스위치 캐패시터 필터 회로; 및
상기 피드백 캐패시터쌍 중에서 - 극성의 DC 오프셋 전하를 충전하는 나머지 캐패시터와 연결된 제2 스위치 캐패시터 필터 회로를 포함하는 DC 오프셋 제거 회로.
제7항에 있어서, 상기 제1 및 제2 스위치 캐패시터 필터 회로 각각은
프리차지 동작시에 상기 피드백 캐패시터에 충전된 DC 오프셋 전하를 전달받아 1차 저장한 후, 입력신호에 상응하는 전하를 2차 저장하는 샘플링 캐패시터; 및
상기 피드백 캐패시터와 상기 샘플링 캐패시터 사이에 연결되어, 프리차지 동작시에는 상기 피드백 캐패시터에 충전된 DC 오프셋 전하를 상기 샘플링 캐패시터에 전달하고, 리드아웃 동작시에는 상기 샘플링 캐패시터에 충전된 전하를 외부로 전달하는 회전 캐패시터를 포함하는 것을 특징으로 하는 DC 오프셋 제거 회로.
제8항에 있어서, 상기 제1 및 제2 스위치 캐패시터 필터 회로 각각은
프리차지 동작시에 상기 피드백 캐패시터와 상기 회전 캐패시터간을 연결시키는 프리차지 스위치;
리셋 동작시에 상기 회전 캐패시터를 접지에 연결시키는 리셋 스위치; 및
리드아웃 동작시에 상기 회전 캐패시터를 통해 전달되는 상기 샘플링 캐패시터의 전하를 외부로 출력하는 리드아웃 스위치를 더 포함하는 것을 특징으로 하는 DC 오프셋 제거 회로.
제8항에 있어서, 상기 제1 및 제2 스위치 캐패시터 필터 회로 각각은
리드아웃 동작, 리셋 동작, 및 프리차지 동작을 순차적으로 수행하는 것을 특징으로 하는 DC 오프셋 제거 회로.
제1 항에 있어서,
상기 입력신호를 전압신호에서 전류신호로 변환하는 전류 변환기; 및
상기 전류 변환기의 출력을 국부 발진신호와 믹싱하여 상기 샘플링 캐패시터에 인가하는 믹서를 더 포함하는 것을 특징으로 하는 DC 오프셋 제거 회로.