CN103944574A - 连续时间输入级 - Google Patents

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Abstract

一种连续时间输入级，其包括：第一数模转换器(DAC)，其包括第一DAC代码输入端；第二DAC，其包括第二DAC代码输入端；第一组开关，其耦合到所述第一DAC的输出端；第二组开关，其耦合到所述第二DAC的输出端；以及放大器，其被配置来接收所述第一DAC或所述第二DAC中任一个的输出。

Description

连续时间输入级
背景
在常规连续时间ΣΔ(CTSD)模数转换器(ADC)中，反馈DAC中的代码转换毛刺(code transition glitch)以及符号间干扰(ISI)可以使准确性严重降低。一种使连续时间ΣΔADC对ISI和DAC毛刺稳健的方案已在美国专利号7,095,345中进行描述，所述美国专利以引用的方式整体并入本文。根据所述方案，用于CTSD ADC的输入级可在每个时钟周期的一个时间段内将输入电阻器和反馈DAC与积分器断开连接。在这段时间期间，可以用新的DAC输入代码对DAC进行更新。通过这种方式，来自于DAC的误差不会传播到积分器。另外，在这段时间期间将DAC断开连接可以有效实现归零DAC，这可减少ISI。然而，通过这种方式将DAC断开连接也可以大大减少混叠抑制(alias rejection)，混叠抑制是常规连续时间ADC的期望特征。
如图1所例示，常规连续时间ΣΔADC100可以包括求和电路110、连续时间积分器120、积分器130、模数转换器(ADC)140以及DAC160。求和电路110可以接受模拟输入105。求和电路110的输出端可连接到连续时间积分器120的输入端。连续时间积分器120的输出端可连接到积分器130的输入端，所述积分器可以是一个或多个积分器。其它积分器可用于后续级中，并且这些其它积分器可以是连续时间积分器，或在混合式实现方案中，可以部分是连续时间积分器并且部分是开关电容器积分器。积分器130的输出端可连接到ADC140的输入端，所述ADC可以是充当量化器的一位或多位ADC。ADC140的输出形成输出150，并且还可以输入到DAC160中。DAC160的输出端可连接到求和电路110的负输入端。图1内所例示的方案可能遭受缺点。例如，ΣΔADC100可能遭受由DAC操作中的毛刺所导致的不良线性度并且可能包括ISI，这可能使性能降低。
图2例示出一种连续时间积分方案，其与上文所提及的美国专利号7,095,345中所公开的方案类似。具有连续时间输入级200的ΣΔ调制器可以包括DAC205、输入电阻器217和219、开关225、230和235、电容器245和250以及放大器240。在所例示的方案中，在更新输入DAC代码210前，使用开关225和235将DAC205断开连接。DAC205仅在被更新为新的代码时才被重新连接。当DAC205断开连接时，也可以将输入端断开连接。这种方案可以提供增大的抖动容差、较小的电容大小(cap size)以及较大的调谐范围。这种方案的主要缺陷是抗混叠性降低。
图3例示出与图2相关联的时序图300。时序图300例示出主时钟(MCLK)310、INT_CLK320、INT_CLKB330以及DAC代码340。如所例示，当INT_CLK320在时间段T1350期间为高时，INT_CLKB330为低。在时间段T2360期间，可以输入新的DAC代码。
如在上文所讨论，图2和图3内所例示的方案可以导致抗混叠性降低。众所周知，标准连续时间ΣΔADC在多倍时钟频率下抑制信号带宽的混叠，其中超过70dB的混叠抑制是可能的。将输入端断开连接可等效于将其乘以方波，所述方波可以是零或一中的任一个。方波可以处于时钟频率并且可以包含其全部谐波。在时域中相乘对应于在频域中混合。因此，图2内所例示的方案可以在时钟频率的全部谐波处降频转换信号，从而失去大多数的连续时间抗混叠益处。
图4示出在时钟频率下、在两倍时钟频率下以及在三倍时钟频率下，图2上述方案的混叠抑制和其降低。相对于输入端保持断开连接的间隔与调制器时钟周期的比率d来绘出混叠抑制，例如，参照图3，所述比率可对应于T2/(T1+T2)。
附图说明
图1例示出具有连续时间输入级的常规ΣΔ调制器。
图2例示出连续时间ΣΔ调制器的输入积分级。
图3例示出用于连续时间ΣΔ调制器ADC的输入级的时序图。
图4是例示出连续时间ΣΔ调制器ADC的抗混叠性降低的图。
图5例示出根据本发明的实施方案的连续时间ΣΔ调制器ADC的输入级。
图6例示出用于具有根据本发明的实施方案的连续时间输入级的ΣΔ调制器的时序图。
图7例示出根据本发明的实施方案的连续时间ΣΔ调制器ADC的输入级。
图8例示出根据本发明的实施方案的连续时间ΣΔ调制器ADC的输入级。
图9例示出用于具有根据本发明的实施方案的连续时间输入级的ΣΔ调制器的时序图。
图10是例示出具有根据本发明的实施方案的连续时间输入级的ΣΔ调制器的抗混叠效果的图。
具体实施方式
本发明涉及改进的连续时间输入级，其可与ΣΔ模数转换器一起使用。连续时间输入级可使ISI最小化或免受ISI。另外，连续时间输入级可大约在多倍时钟频率下维持对输入混叠的抑制。在本发明的实施方案中，连续时间输入级可包括斩波机制，所述斩波机制可以抑制运算跨导放大器(OTA)的偏移和1/f噪声。
本发明的实施方案提供具有连续时间输入级的ΣΔ调制器。连续时间输入级可使用一对交替的DAC和输入电阻器，这可以保持输入端始终连接到积分器。通过这种方式，可避免混合输入并且抗混叠性可以遭受很少的降低或不会降低。
图5例示出本发明的实施方案。具有连续时间输入级500的ΣΔ调制器可以包括DAC505和540。DAC505可以具有DAC代码输入端515，并且DAC540具有DAC代码输入端550。输入电阻器511、513、547和549可以分别接在输入端510、520、545和555后面。可以使用一系列开关525、530和535来将DAC505连接并且断开连接。可以使用一系列开关560、565和570来将DAC540连接并且断开连接。通过开关525和535，可以将DAC505的输出端连接到放大器575的输入端。通过开关560和570，可以将DAC540的输出端连接到放大器575的输入端。放大器575可以是OTA，其输出可以通向输出端590和595并且还可以向电容器580和585提供输入。
图5内所例示的方案可以用来避免上文关于图2所讨论的抗混叠性降低。如所例示，所述方案分别使用在交替相中工作的一对DAC505和540以及输入电阻器511、513和547、549。尽管例如一个DAC505连接到积分器，但另一个DAC540可从代码输入端550更新为新的代码。同样，当DAC540连接到积分器时，DAC505可从代码输入端515更新为新的代码。因此，输入端可始终连接到积分器，由此可以避免输入混合并且可以不降低抗混叠性。同时，可以防止反馈DAC转换毛刺破坏存储在积分电容器585和580上的电荷，这是因为对每个DAC来说，毛刺可在DAC与积分器断开连接时发生，且毛刺可以通过开关565或开关530中任一个短接。最后，可以避免ISI，这是因为每个DAC有效实现归零操作。
图6例示出用于具有根据本发明的实施方案的连续时间输入级的ΣΔ调制器的时序图。如所例示，时序图600包括主时钟610、CLK620、CLKB630、DAC代码640以及DAC代码650。例如，当CLK620为高并且CLKB630为低时，可以连接DAC540并且可通过DAC代码输入端515来用新的DAC代码对DAC505进行更新。例如，当CLK620为低并且CLKB630为高时，可以连接DAC505并且可通过DAC代码输入端550来用新的DAC代码对DAC540进行更新。通过这种方式，使输入端始终连接到积分器，同时可以使用新的DAC代码。因此，可以避免输入混合并且可以不降低抗混叠性。
图7例示出本发明的实施方案。具有连续时间输入级的ΣΔ调制器700可以包括DAC701和731。DAC701可以具有DAC代码输入端705，并且DAC731具有DAC代码输入端735。输入电阻器709、711、739和745可以分别接在输入端703、707、733和737后面。可以使用一系列开关713至721来将DAC701连接并且断开连接。可以使用一系列开关743至751来将DAC731连接并且断开连接。通过开关745至751，可以将DAC731的输出端702、704连接到电容器端子723和729以及放大器771的输入端725和727。通过开关715至721，可以将DAC701的输出端706、708连接到电容器端子723和729以及放大器771的输入端725和727。放大器771可以是OTA，其输出可以通向输出端783和785并且可向电容器769和773提供输入。放大器771的输出端可以按斩波方案来配置，以使得开关775至781控制放大器771的输出端。
图6内所例示的时序图也可适于具有根据图7内所例示的实施方案的连续时间输入级的ΣΔ调制器如所例示，时序图600包括主时钟610、CLK620、CLKB630、DAC代码640以及DAC代码650。例如，CLK620可以对应于如DAC731的一个DAC，并且CLKB可以对应于如DAC701的另一个DAC。例如，当CLK620为高并且CLKB630为低时，可以连接DAC731并且可以通过DAC代码输入端705来用新的DAC代码对DAC701进行更新。例如，当CLK620为低并且CLKB630为高时，可以连接DAC701并且可以通过DAC代码输入端735来用新的DAC代码对DAC731进行更新。通过这种方式，使输入端始终连接到积分器，同时可以使用新的DAC代码。因此，可以避免输入混合并且可以不降低抗混叠性。
在图7内所例示的方案中，用来将DAC与相关联的输入电阻器连接起来的开关可以用来按主CLK速率对积分器OTA进行斩波。在图7中，将开关示出为根据CLKB高相(CLK低相)来接通或者断开。当CLKB为高时，OTA输出端op和om分别可连接到积分器输出端outp和outm。OTA输入端ip和im分别可连接到正输入电阻器711和负输入电阻器709。它们还可连接到DAC701以及反馈电容器769和773。当CLK为高并且CLKB为低时，OTA输出端op和om分别可连接到积分器输出端outm和outp。OTA输入端ip和im分别可连接到负输入电阻器739和正输入电阻器745。它们还可连接到DAC731以及反馈电容器769和773。因此，OTA输入端和输出端可以按MCLK速率进行交换，从而导致按MCLK速率对OTA偏移进行斩波。
如图7内所例示，输出斩波开关可以连接在OTA的输出端与积分器输出端之间。然而，在替代实施方案中，输出斩波开关可以移入OTA内。也就是说，如果OTA由若干级构成，那么仅仅可对OTA的第一级进行斩波。
图7内所例示的方案可以允许OTA斩波在MCLK周期=CLK周期=CLKB周期上发生。可能希望按较低速率进行斩波。按较低速率进行斩波可以通过另外的输入开关完成。如图8中所例示，开关801和开关803中的每一个内的一组另外的输入开关允许按较低速率完成斩波，如图9的时序图900内所例示。例如，图9例示出对应于图8的时序图，其中按2倍MCLK周期对OTA进行斩波。
图10是例示出在10MHz下进行采样的标准连续时间2阶ΣΔ调制器的抗混叠效果的图。示出的是，范围从10MHz-400kHz至10MHz+400kHz的混频可以衰减70dB或更多。使用根据本发明的实施方案的连续时间输入级，可以实现这种混叠抑制。同时，可以避免由ISI和DAC毛刺所导致的线性度降低。
本领域的技术人员从以上描述中可以了解，本发明可以用多种形式来实现，并且各种实施方案可以单独或以组合来实现。因此，尽管本发明的实施方案已经结合其特定实施例进行描述，但本发明的实施方案和/或方法的真实范围不应受此限制，因为本领域的技术人员在研究附图、说明书和所附权利要求书之后,将会了解其它修改。

Claims (22)

1.一种连续时间输入级，其包括： 
第一数模转换器(DAC)，其包括第一DAC代码输入端； 
第二DAC，其包括第二DAC代码输入端； 
第一组开关，其耦合到所述第一DAC的输出端； 
第二组开关，其耦合到所述第二DAC的输出端；以及 
放大器，其被配置来接收所述第一DAC或所述第二DAC中任一个的输出。 
2.如权利要求1所述的连续时间输入级，其中所述第一DAC的所述输出端是基于所述第一组开关的配置被连接到所述放大器的输入端。 
3.如权利要求1所述的连续时间输入级，其中所述第二DAC的所述输出端是基于所述第二组开关的配置被连接到所述放大器的所述输入端。 
4.如权利要求1所述的连续时间输入级，其中所述第一DAC被配置成当所述第二DAC的所述输出端连接到所述放大器时接收新的DAC代码。 
5.如权利要求1所述的连续时间输入级，其中所述第二DAC被配置成当所述第一DAC的所述输出端连接到所述放大器时接收新的DAC代码。 
6.如权利要求1所述的连续时间输入级，其中所述第一组开关响应于第一时钟的状态，并且所述第二组开关响应于第二时钟的状 态。 
7.如权利要求6所述的连续时间输入级，其中所述第一组开关被配置成当所述第一时钟处于高状态中并且所述第二时钟处于低状态中时将所述第一DAC的所述输出端连接到所述放大器。 
8.如权利要求6所述的连续时间输入级，其中所述第二组开关被配置成当所述第一时钟处于低状态中并且所述第二时钟处于高状态中时将所述第二DAC的所述输出端连接到所述放大器。 
9.一种连续时间输入级，其包括： 
第一数模转换器(DAC)，其包括第一DAC代码输入端； 
第二DAC，其包括第二DAC代码输入端； 
第一对输入端，其各自耦合到输入电阻器； 
第二对输入端，其各自耦合到输入电阻器； 
第一组开关，其耦合到所述第一DAC的输出端； 
第二组开关，其耦合到所述第二DAC的输出端；以及 
放大器，其被配置来接收所述第一DAC或所述第二DAC中任一个的输出；以及 
第三组开关，其被配置来将所述放大器的输出端与积分器输出端连接起来。 
10.如权利要求9所述的连续时间输入级，其中所述第三组开关位于所述放大器的所述输出端与所述积分器输出端之间。 
11.如权利要求9所述的连续时间输入级，其中所述第三组开关位于所述放大器中。 
12.如权利要求9所述的连续时间输入级，其中所述第一DAC的所述输出端是基于所述第一组开关的配置被连接到所述放大器的输入端。 
13.如权利要求9所述的连续时间输入级，其中所述第二DAC的所述输出端是基于所述第二组开关的配置被连接到所述放大器的所述输入端。 
14.如权利要求9所述的连续时间输入级，其中所述第一DAC被配置成当所述第二DAC的所述输出端连接到所述放大器时接收新的DAC代码。 
15.如权利要求9所述的连续时间输入级，其中所述第二DAC被配置成当所述第一DAC的所述输出端连接到所述放大器时接收新的DAC代码。 
16.如权利要求9所述的连续时间输入级，其中所述第一组开关响应于第一时钟的状态，所述第二组开关响应于第二时钟的状态，所述第三组开关的第一子集响应于所述第一时钟的所述状态，并且所述第三组开关的第二子集响应于所述第二时钟的所述状态。 
17.如权利要求16所述的连续时间输入级，其中所述第一组开关被配置成当所述第一时钟处于高状态中并且所述第二时钟处于低状态中时将所述第一DAC的所述输出端连接到所述放大器。 
18.如权利要求16所述的连续时间输入级，其中所述第二组开关被配置成当所述第一时钟处于低状态中并且所述第二时钟处于高状态中时将所述第二DAC的所述输出端连接到所述放大器。 
19.如权利要求16所述的连续时间输入级，其中所述第三组开关被配置成基于所述第一时钟和所述第二时钟的所述状态来将所述放大器的所述输出端与所述积分器输出端连接起来。 
20.一种用于连续时间输入的方法，所述方法包括： 
确定来自时钟的第一时钟信号是处于高状态中； 
基于对所述第一时钟信号处于高状态中的确定，启用第一组开关； 
当所述第一组开关被启用时，在第一DAC处接收新的DAC代码； 
确定来自所述时钟的第二时钟信号是处于高状态中； 
基于对所述第二时钟信号处于高状态中的确定，启用第二组开关；以及 
当所述第二组开关被启用时，在第二DAC处接收新的DAC代码。 
21.如权利要求20所述的方法，其进一步包括： 
基于第三组开关的状态来使用所述第三组开关对放大器的输入和输出进行斩波，所述斩波的发生速率是所述时钟的频率的多倍。 
22.如权利要求20所述的方法，其进一步包括： 
基于所述第三组开关的状态来使用所述第三组开关对放大器的输入和输出进行斩波，所述斩波的发生速率比所述时钟的频率要低。 
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