JP6179334B2

JP6179334B2 - 受信装置およびデータ補間方法

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Publication number: JP6179334B2
Application number: JP2013213143A
Authority: JP
Inventors: 三六塚本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-10-10
Filing date: 2013-10-10
Publication date: 2017-08-16
Anticipated expiration: 2033-10-10
Also published as: JP2015076811A; US9100036B2; US20150103962A1

Description

本技術は、受信装置およびデータ補間方法に関する。

サーバ等のチップ間やボード間でのワイヤライン（wire line）通信では、送受信のデータレートが高くなりつつある。
このような高速データを受信する受信回路では、入力データの位相に同期してサンプリングする同期型サンプリングよりも、入力データの位相に同期しないでサンプリングする非同期型サンプリングが有効である。

非同期型サンプリングの受信回路は、非同期でサンプリングしたデータを補間して受信データを生成する。
従来技術として、非同期サンプリングの後にアナログ線形補間処理を行い、低分解能のＡ／Ｄコンバータによって、データの“１”、“０”を判定する技術が提案されている。

Y. Doi, et.al, "32Gb/s Data-Interpolator Receiver with 2-Tap DFE in 28nm CMOS", IEEE International Solid-State Circuits Conference, Feb. 2013

非同期型サンプリング受信回路では、例えば、非同期でサンプリングした２つのデータから、補間比にもとづいて、１つの理想タイミング相当の仮想データを生成する。
しかし、従来の非同期型サンプリングの受信回路では、補間比を切り替える際のタイミングにおいて、サイクルスリップ（特定のサイクルに対して、他のサイクルで稼働している動作が正常に機能しなくなること）が生じてデータが欠落するという問題がある。

１つの案では、受信装置が提供される。受信装置は、入力データを非同期にサンプリングしたサンプリング値を補間比にもとづき補間処理して、入力データに同期した、時間列に連続するサンプリングデータを生成する複数のユニット回路を含む補間処理部を備え、入力データ上における第（ｎ−１）のサンプリング値と第ｎのサンプリング値との間の第ｎのサンプリング区間で補間比の切り替えが行われる場合、第ｎのサンプリング区間の前段の第（ｎ−１）のサンプリング区間に対して、ユニット回路が並列に設けられている。

１態様によれば、サイクルスリップによるデータ欠落を防止することが可能になる。

受信装置の構成例を示す図である。データ補間処理を説明するための図である。データ補間処理を実現する回路を説明するための図である。データ補間処理を実現する回路を説明するための図である。データ補間処理を実現するための回路構成例を示す図である。補間比の設定動作を説明するための図である。補間比の設定動作を説明するための図である。サイクルスリップが生じてデータが欠落する現象を説明するための図である。受信装置の動作状態を示す図である。受信装置の動作状態を示す図である。受信装置の動作状態を示す図である。受信装置の動作状態を示す図である。受信装置の動作状態を示す図である。受信装置の動作状態を示す図である。受信装置の動作状態を示す図である。データ補間ユニットアレイの回路構成を示す図である。タイムチャートを示す図である。データ補間ユニットアレイの回路構成を示す図である。

以下、本発明の実施の形態を図面を参照して説明する。図１は受信装置の構成例を示す図である。受信装置１は、補間処理部１０を備える。補間処理部１０は、ユニット回路１１−（ｎ−２）、１１−（ｎ−１）、１１−（ｎ）、１１−（ｎ＋１）、・・・を含む（総称する場合は、ユニット回路１１とする）。

ユニット回路１１は、入力データｄ０を非同期にサンプリングしたサンプリング値を補間比にもとづいて補間処理（データ補間処理：Data Interpolation）して、入力データｄ０に同期した、時間列に連続するサンプリングデータをチャネル毎に生成する。また、補間比の切り替えが行われるチャネルの前段のチャネルに対してユニット回路１１を並列に設ける。

図１において、時刻ｔ以前では、入力データｄ０に対して、チャネル毎に補間比Ａで非同期サンプリングが行われ、時刻ｔ以後では、チャネル毎に補間比Ｂで非同期サンプリングが行われるとする。

ユニット回路１１−（ｎ−２）は、補間比Ａにもとづいて、入力データｄ０を非同期サンプリングしたサンプリング値Ｖｒ_n-2を補間処理して、入力データｄ０に同期したチャネルＣＨ（ｎ−２）のサンプリングデータＳ_n-2を生成する。

ユニット回路１１−（ｎ−１）は、補間比Ａにもとづいて、入力データｄ０を非同期サンプリングしたサンプリング値Ｖｒ_n-1を補間処理して、入力データｄ０に同期したチャネルＣＨ（ｎ−１）のサンプリングデータＳ_n-1を生成する。

ユニット回路１１−（ｎ＋１）は、補間比Ｂにもとづいて、入力データｄ０を非同期サンプリングしたサンプリング値Ｖｒ_n、Ｖｒ_n+1を補間処理して、入力データｄ０に同期したチャネルＣＨ（ｎ＋１）のサンプリングデータＳ_n+1を生成する。

ここで、時系列サンプリングを実行している途中で、時刻ｔに位置するチャネルＣＨ（ｎ）で補間比が補間比Ａから補間比Ｂへ切り替わるような場合、サイクルスリップが生じて、入力データｄ０に同期したサンプリングデータＳ_nが欠落する可能性がある。

これに対し、受信装置１では、補間比の切り替えが行われるチャネルＣＨ（ｎ）の前段のチャネルＣＨ（ｎ−１）に対しては、ユニット回路１１を並列構成とする。この例では、ユニット回路１１−（ｎ−１）とユニット回路１１−（ｎ）が並列に設けられている。

この場合、ユニット回路１１−（ｎ）では、補間比Ｂにもとづいて、入力データｄ０を非同期サンプリングしたサンプリング値Ｖｒ_n-1、Ｖｒ_nを補間処理して、入力データｄ０に同期したチャネルＣＨ（ｎ）のサンプリングデータＳ_nを生成する。このように、補間比切替タイミングに位置するチャネルにおいても、サンプリングデータＳ_nを生成することができる。

このように、受信装置１では、補間比切替チャネルのユニット回路１１を並列構成にして、入力データの非同期サンプリング値を補間比にもとづき補間処理し、入力データに同期したデータをチャネル毎に生成する。これにより、サイクルスリップによるデータ欠落を防止することが可能になる。

次にデータ補間処理および従来の課題について図２〜図８を用いて説明する。図２はデータ補間処理を説明するための図である。縦軸は電圧、横軸は時間である。なお、入力データｄ０の実線と点線は互いに逆の極性状態を示している。

データ補間処理では、まず、入力データｄ０に同期していないタイミングで、入力データｄ０をサンプリングして（実サンプリング）、実サンプリングデータを取得する（実サンプリングデータの電圧値を取得する）。

その後、２点の実サンプリングデータを用いて、入力データｄ０に同期した理想のタイミングでサンプリングしたデータに相当するデータ（仮想サンプリングデータ）を、補間処理によって合成して生成する。すなわち、仮想サンプリングデータの電圧値を取得する。

図２の場合、入力データｄ０に同期したサンプリングタイミングを、理想サンプリングタイミングＴｉ_n-1、Ｔｉ_n、Ｔｉ_n+1、Ｔｉ_n+2、Ｔｉ_n+3、・・・とする。
また、入力データｄ０に非同期であって実際にサンプリングするタイミングを、実サンプリングタイミングＴｒ_n-1、Ｔｒ_n、Ｔｒ_n+1、Ｔｒ_n+2、Ｔｒ_n+3、・・・とする。

一方、１チャネルの実サンプリングタイミングのサンプリング周期をｍ（＞０）とする。このとき、例えば、理想サンプリングタイミングＴｉ_nと実サンプリングタイミングＴｒ_nとの時間間隔をｋとすれば（０≦ｋ≦ｍ）、実サンプリングタイミングＴｒ_n-1と、理想サンプリングタイミングＴｉ_nとの時間間隔は（ｍ−ｋ）となる。

また、実線で示す極性側の入力データｄ０に対して、実サンプリングタイミングＴｒ_n-1のときの値（電圧値）をＶｒ_n-1、実サンプリングタイミングＴｒ_nのときの値をＶｒ_nとする。

このとき、実サンプリングタイミングＴｒ_n-1、Ｔｒ_nの間に位置する理想サンプリングタイミングＴｉ_nにおける、入力データｄ０の仮想サンプリングデータＳ_nは（Ｓ_nの電圧値は）、以下の式（１）で求められる。

Ｓ_n＝（ｋ・Ｖｒ_n-1＋（ｍ−ｋ）・Ｖｒ_n）／ｍ・・・（１）
同様にして、実サンプリングタイミングＴｒ_n、Ｔｒ_n+1の間に位置する理想サンプリングタイミングＴｉ_n+1における、入力データｄ０の仮想サンプリングデータＳ_n+1は、以下の式（１−１）で求められる。

Ｓ_n+1＝（ｋ・Ｖｒ_n＋（ｍ−ｋ）・Ｖｒ_n+1）／ｍ・・・（１−１）
仮想サンプリングデータＳ_n+2、Ｓ_n+3、・・・についても、以降同様にして求められる。

このように、２点の実サンプリングデータから、１点の理想サンプリングデータが得られるような適切な補間比（上記の例では、ｋ：（ｍ−ｋ））を設定する。そして、式（１）、（１−１）のように、補間比の補間係数ｋおよび補間係数（ｍ−ｋ）を用いて補間演算を行う。

これにより、入力データｄ０に対する非同期のサンプリングデータから、入力データｄ０に同期したタイミングでサンプリングしたデータに相当する仮想サンプリングデータを取得することができる。

次に上記のデータ補間処理を実現するための回路構成について図３〜図５を用いて説明する。図３、図４はデータ補間処理を実現する回路を説明するための図である。
図３の回路において、コンデンサｃ１の一端には、実サンプリングタイミングＴｒ_n-1のときの入力データｄ０のサンプリング電圧値Ｖｒ_n-1が印加される。また、コンデンサｃ２の一端には、実サンプリングタイミングＴｒ_nのときの入力データｄ０のサンプリング電圧値Ｖｒ_nが印加される。

また、コンデンサｃ１、ｃ２の他端はＧＮＤに接続される。なお、コンデンサｃ１の容量をｋ・Ｃとし、コンデンサｃ２の容量を（ｍ−ｋ）・Ｃとする。
ここで、コンデンサの電荷Ｑ、容量Ｃおよび電圧Ｖには、Ｑ＝Ｃ・Ｖの関係があるから、コンデンサｃ１の電荷Ｑ１は、Ｑ１＝ｋ・Ｃ・Ｖｒ_n-1となり、コンデンサｃ２の電荷Ｑ２は、Ｑ２＝（ｍ−ｋ）・Ｃ・Ｖｒ_nとなる。

図４の回路において、コンデンサｃ１、ｃ２の一端は、互いに接続して、電源Ｖｄｄにプルアップされている。また、コンデンサｃ１、ｃ２の他端は、互いに接続してＶｏｕｔ端子に接続されている。

コンデンサｃ１、ｃ２は、並列接続なので、コンデンサｃ１、ｃ２の合成容量は、ｋ・Ｃ＋（ｍ−ｋ）・Ｃ＝ｍ・Ｃとなる。また、電圧降下は（Ｖｄｄ−Ｖｏｕｔ）であるから、コンデンサｃ１、ｃ２の合成電荷Ｑｔは、Ｑｔ＝ｍ・Ｃ・（Ｖｄｄ−Ｖｏｕｔ）となる。

ここで、電荷保存則により、図３の回路におけるコンデンサｃ１の電荷Ｑ１およびコンデンサｃ２の電荷Ｑ２の総和と、図４の回路におけるコンデンサｃ１、ｃ２の合成電荷Ｑｔとは等しく、Ｑｔ＝Ｑ１＋Ｑ２となる。Ｑｔ＝Ｑ１＋Ｑ２を展開すると、以下の式（１ａ）となる。

Ｖｄｄ−Ｖｏｕｔ＝（ｋ・Ｖｒ_n-1＋（ｍ−ｋ）・Ｖｒ_n）／ｍ
・・・（１ａ）
したがって、左辺の（Ｖｄｄ−Ｖｏｕｔ）をＳ_nとおけば、上記の式（１）と同じ式となり、コンデンサ容量を利用して、アナログ線形補間処理を実行できることがわかる。

図５はデータ補間処理を実現するための回路構成例を示す図である。データ補間処理回路１００は、補間回路１０１−１〜１０１−ｎ、スイッチｓｗ０およびコンパレータＣｍを備える。

補間回路１０１−１は、スイッチｓｗ１〜ｓｗ３とコンデンサｃ０を含む。スイッチｓｗ１とスイッチｓｗ２のコモン端子は、スイッチｓｗ３のコモン端子とコンデンサｃ０の一端と接続する。

また、スイッチｓｗ１がＯＮすると、スイッチｓｗ１のスイッチ端子は、データ入力端子ａ１と接続し、スイッチｓｗ２がＯＮすると、スイッチｓｗ２のスイッチ端子は、データ入力端子ａ２と接続する。さらに、スイッチｓｗ３がＯＮすると、スイッチｓｗ３のスイッチ端子は、電源Ｖｄｄに接続する。

コンデンサｃ０の他端は、スイッチｓｗ０がＯＦＦの場合は、他補間回路に実装されているコンデンサと、コンパレータＣｍの入力端子と接続する。また、スイッチｓｗ０がＯＮの場合は、コンデンサｃ０の他端は、他補間回路に実装されているコンデンサと、コンパレータＣｍの入力端子と、ＧＮＤとに接続する。

補間回路１０１−２〜１０１−ｎも同様な構成である。ここで、ｎ＝３２で補間回路が３２個あれば、３２階調の仮想サンプリングを行うことができる。なお、コンパレータＣｍは、内部で基準電圧を発生し、基準電圧と仮想サンプリングデータの電圧値とを比較することで、“１”、“０”の判別処理を行う。コンパレータＣｍは、例えば、低分解能のＡ／Ｄコンバータで実現できる。

図６、図７は補間比の設定動作を説明するための図である。図中、入力データｄ０の下段に、データ補間処理回路を模式化した、４つのコンデンサ（コンデンサｃ１〜ｃ４）を含む容量アレイと、コンパレータとを含むデータ補間処理ユニットを示している（図中、スイッチは省略している）。なお、容量アレイのコンデンサｃ１〜ｃ４の容量はすべて１とする。

実サンプリングタイミングＴｒ_n-1、Ｔｒ_nそれぞれにおける、入力データｄ０のデータ値Ｖｒ_n-1、Ｖｒ_nの間の区間（チャネル）において、理想サンプリングデータを求めるとする。

図６は、ｍ＝４で補正比を１：３（ｍ＝４、ｋ＝１）に設定したときの補間状態（スイッチング状態）を示している。コンデンサｃ１の電荷を電荷Ｑ_c1、コンデンサｃ２〜ｃ４の合成電荷をＱ_c2-c4とする。

このとき、コンデンサｃ１に電圧Ｖｒ_n-1が印加するので、Ｑ_c1＝１・Ｖｒ_n-1である。また、コンデンサｃ２〜ｃ４に電圧Ｖｒ_nが印加するので、Ｑ_c2-c4＝３・Ｖｒ_nである。したがって、仮想サンプリングデータＳ_nは、Ｓ_n＝（１・Ｖｒ_n-1＋３・Ｖｒ_n）／４で算出される。

なお、コンパレータＣｍ_nは、仮想サンプリングデータＳ_nの電圧値と、内部の基準電圧とを比較して“１”、“０”の判別処理を行い、データＤ_nを出力する。
図７は、ｍ＝４で補正比を４：０（ｍ＝４、ｋ＝０）に設定したときのデータ補間状態を示している。コンデンサｃ１〜ｃ４の合成電荷をＱ_c1-c4とする。

このとき、コンデンサｃ１〜ｃ４に電圧Ｖｒ_n-1が印加するので、Ｑ_c1-c4＝４・Ｖｒ_n-1である。したがって、仮想サンプリングデータＳ_n-1は、Ｓ_n-1＝（４・Ｖｒ_n-1）／４＝Ｖｒ_n-1となり、仮想サンプリングデータＳ_n-1は、実サンプリングデータＶｒ_n-1と同じ値となる。

また、コンパレータＣｍ_n-1は、仮想サンプリングデータＳ_n-1の電圧値と、内部の基準電圧とを比較して、“１”、“０”の判別処理を行い、データＤ_n-1を出力する。
次にサイクルスリップが生じてデータが欠落する場合について説明する。上記のように、データ補間処理は、補間比にもとづいて、非同期でサンプリングしたデータから仮想サンプリングデータを生成するものであり、その後に、仮想サンプリングデータの“１”、“０”の識別判定処理が行われる。

この場合、仮想サンプリングデータを理想のサンプリングデータに近づけるためには、システム運用中の入力データの周波数の変動に合わせて、補間比を適切な比率に設定して、実サンプリング周波数を可変させることになる。しかし、従来のデータ補間処理では、補間比を切り替える際のタイミングで、サイクルスリップが生じてデータが欠落する場合がある。

図８はサイクルスリップが生じてデータが欠落する現象を説明するための図である。システム運用中に、入力データｄ０の周波数ｆ_extが変動し、周波数ｆ_extが、それまで入力データｄ０をサンプリングしていたサンプリング周波数ｆ_intよりも早くなったため（ｆ_ext＞ｆ_int）、補間比が変更されるものとする。

この場合、時刻ｔ０以前の区間＃１では、補間比４：０（ｍ＝４、ｋ＝０）の実サンプリングが行われるとする。また、時刻ｔ０以降で変更後の補間比が設定され、時刻ｔ０以降の区間＃２では、補間比１：３（ｍ＝４、ｋ＝１）の実サンプリングが行われるとする。

区間＃１では、補間比が４：０である。したがって、チャネルＣＨ１４、ＣＨ１５、ＣＨ１６では、図７に示したように、各チャネルの容量アレイの４つのコンデンサの合成電荷にもとづいて、実サンプリングデータと仮想サンプリングデータとが同じ値になる。

すなわち、実サンプリングデータＶｒ_n-3、Ｖｒ_n-2、Ｖｒ_n-1それぞれは、仮想サンプリングデータＳ_n-3、Ｓ_n-2、Ｓ_n-1と一致する。
区間＃２では、補間比が１：３である。したがって、チャネルＣＨ１、ＣＨ２、ＣＨ３では、図６に示したように、各チャネルの容量アレイの１つのコンデンサの電荷と、３つのコンデンサの合成電荷とにもとづいて、２点の実サンプリングデータから１点の仮想サンプリングデータが求められる。

すなわち、仮想サンプリングＳ_n+1は、Ｓ_n+1＝（１・Ｖｒ_n＋３・Ｖｒ_n+1）／４である。同様にして、仮想サンプリングＳ_n+2は、Ｓ_n+2＝（１・Ｖｒ_n+1＋３・Ｖｒ_n+2）／４であり、仮想サンプリングＳ_n+3は、Ｓ_n+3＝（１・Ｖｒ_n+2＋３・Ｖｒ_n+3）／４である。

ここで、区間＃１では、仮想サンプリングデータＳ_n-1を求めるために、チャネルＣＨ１６用の容量アレイの４つのコンデンサすべてが使用されている。また、区間＃２では、仮想サンプリングデータＳ_n+1を求めるために、チャネルＣＨ１用の容量アレイの４つのコンデンサすべてが使用されている。

このため、理想サンプリングデータＳ_nを合成するために使用できるコンデンサ容量が存在しないので、補間比の切り替わりタイミングでサイクルスリップが生じて、仮想サンプリングデータＳ_nが欠落することになる。このように、従来の非同期型サンプリング受信回路のデータ補間処理では、補間比を切り替える際のタイミングで、サイクルスリップが生じてデータが欠落してしまう。

次に本技術の受信装置１について以降説明する。受信装置１の第１の実施の形態では、補間比を変更する箇所に、１チャネル分のデータ補間ユニット（図１のユニット回路１１）のレプリカを並列に設けておくものである。

図９は受信装置の動作状態を示す図である。補間比変更時における動作状態を示している。補間比の変更を行うタイミングに位置するチャネルをチャネルＣＨ０とした場合、チャネルＣＨ０１つ手前のチャネルＣＨ１６のデータ補間ユニットに並行して、チャネルＣＨ０のデータ補間ユニットが配置されている。

ここで、チャネルＣＨ１６の仮想サンプリングデータＳ_n-1を生成する場合、チャネルＣＨ１６のデータ補間ユニットの４つのコンデンサの全容量と、チャネルＣＨ０のデータ補間ユニットの１つのコンデンサの容量との計５容量にてサンプリングを行う。

また、チャネルＣＨ０の仮想サンプリングデータＳ_nを生成する場合は、チャネルＣＨ０のデータ補間ユニットの残りの３つのコンデンサの容量と、チャネルＣＨ１のデータ補間ユニットの１つのコンデンサの容量の計４容量にてサンプリングを行う。

これにより、チャネルＣＨ０においても、補間比がＳ_n-1：Ｓ_n＝１：３の補間出力が得られるため、サイクルスリップによるデータの欠落は発生しない。このため、補間比を切り替える際のタイミングにおいて、サイクルスリップによるデータ欠落を防止することが可能になる。

なお、この手法では仮想サンプリングデータＳ_n-1を生成するときのコンデンサ容量は全部で５個となり、コンデンサ容量の負荷条件が他チャネルとは異なることになるが、わずかな誤差であり実用上問題ない。

図１０は受信装置の動作状態を示す図である。補間比の変更がないときの動作状態であり、補間比が１：３での運用状態を示している。補間比を変更しない場合は、チャネルＣＨ０のデータ補間ユニットは不要となる。

したがって、チャネルＣＨ０のデータ補間ユニットは、チャネルＣＨ１〜ＣＨ１６のデータ補間ユニットアレイから切り離した状態となり、チャネルＣＨ１〜ＣＨ１６のデータ補間ユニットで入力データのデータ補間処理が行われる。

図１１は受信装置の動作状態を示す図である。非サイクルスリップの補間比変更時の動作状態を示している。チャネルＣＨ１４、ＣＨ１５の補間比は１：３、チャネルＣＨ１６（＝チャネルＣＨ０）の補間比は１：２、チャネルＣＨ１、ＣＨ２、ＣＨ３、・・・の補間比は２：２となっている。

このようにサイクルスリップが生じない補間比の変更時において、チャネルＣＨ０のデータ補間ユニットは不要となる。このため、チャネルＣＨ０のデータ補間ユニットは、チャネルＣＨ１〜ＣＨ１６のデータ補間ユニットアレイから切り離した状態となって、チャネルＣＨ１〜ＣＨ１６のデータ補間処理が行われる。

なお、図１１では、チャネルＣＨ１６の１容量はサンプリング動作を行わず、フローティング状態で動作することになり、補間比は１：３から一旦１：２となった後に２：２に移行することになる。このような補間比の変更では、補間比の乗り換えがスムーズに行われる。

次に受信装置１の第２の実施の形態について説明する。第２の実施の形態では、補間比を変更する箇所に、１チャネル分のデータ補間処理ユニットを設け、さらに各チャネルにフローティング状態のダミー容量を少なくとも１個追加するものである。

図１２は受信装置の動作状態を示す図である。サイクルスリップが発生する補間比変更時の動作状態を示している。チャネルＣＨ１４、ＣＨ１５の補間比は３：０であり、チャネルＣＨ０、ＣＨ１、ＣＨ２、ＣＨ３、・・・の補間比は、１：２となっている。

図１２の場合では、チャネルＣＨ１４、ＣＨ１５、チャネルＣＨ１、ＣＨ２、ＣＨ３のデータ補間ユニットには、ダミー容量ｃｄ１４、ｃｄ１５、ｃｄ１、ｃｄ２、ｃｄ３が追加されている。また、チャネルＣＨ１６とチャネルＣＨ０それぞれのデータ補間ユニットでは、２チャネルで１個のダミー容量ｃｄ０が割当てられている。

このような構成により、各チャネルのデータ補間ユニットは、３個のコンデンサ容量と１個のダミー容量とでデータ補間処理を行う。これにより、容量を駆動する回路側からは、全チャネルで等しい負荷とすることができるので、コンデンサ容量の負荷の不均一性を改善することが可能になる。

ここで、電流モードで動作させる場合、Ｑ＝ＣＶ＝Ｉ・ｔ（Ｑ：電荷、Ｃ：:容量値、Ｖ：電圧、Ｉ：電流値、ｔ:時間）の関係が成立し、本技術の動作は。時間ｔを一定として入力電圧をアンプにて電流に変換し、それを容量に流し込むことによって電荷を容量に蓄える。

すなわち、Ｑ＝Ｉ・ｔの電荷が容量に蓄えられる。これは同時にＱ＝ＣＶの関係によってＶ＝Ｑ／Ｃの電圧となって現れる。したがって、容量値が異なると現れる電圧もそれに比例して変わるため、負荷となる容量を各チャネル間で均等にしておくことが好ましい。

図１３は受信装置の動作状態を示す図である。補間比の変更がないときの動作状態であり、補間比が１：２での運用状態を示している。補間比を変更しない場合は、チャネルＣＨ０のデータ補間ユニットの３個のコンデンサｃ１〜ｃ３は入力がＯＦＦとなる。

このような構成により、各チャネルのデータ補間ユニットは、３個のコンデンサ容量と１個のダミー容量とでデータ補間処理を行う。これにより、容量を駆動する回路側からは、全チャネルで等しい負荷とすることができるので、コンデンサ容量の負荷の負均一性を改善することが可能になる。

図１４は受信装置の動作状態を示す図である。非サイクルスリップの補間比変更時の動作状態を示している。チャネルＣＨ１４、ＣＨ１５、ＣＨ１６の補間比は１：２、チャネルＣＨ１、ＣＨ２、ＣＨ３、・・・の補間比は２：１となっている。

なお、図１４の構成では、チャネルＣＨ１４、ＣＨ１５、ＣＨ２、ＣＨ３、・・・のデータ補間ユニットは、３個のコンデンサ容量と１個のダミー容量とでデータ補間処理を行う。また、チャネルＣＨ１６とチャネルＣＨ１それぞれのデータ補間ユニットは、サンプリング時にはダミーが介在しないため、このような構成の場合のみ負荷は不均一となるが、チャネル数が多い場合は誤差が小さく実用上問題ない。

次に受信装置１の第３の実施の形態について説明する。第３の実施の形態では、補間比を変更する箇所に、１チャネル分のデータ補間処理ユニットを設けて、各チャネルにダミー容量を少なくとも１個追加し、さらにダミー容量の出力側ノードをサンプリング時に接地させるものである。

図１５は受信装置の動作状態を示す図である。非サイクルスリップの補間比変更時の動作状態を示している。チャネルＣＨ１４、ＣＨ１５、ＣＨ１６の補間比は１：２、チャネルＣＨ１、ＣＨ２、ＣＨ３、・・・の補間比は２：１となっている。なお、ダミー容量ｃｄ１４、ｃｄ１５、ｃｄ０、ｃｄ１、ｃｄ２、ｃｄ３、・・・の出力側ノードは、サンプリング時にＧＮＤに接続する。

このように、図１５では、第２の実施の形態ではフローティングとしていたダミーの容量の出力側ノードを他の容量と同様にサンプリング時に接地させ、各チャネルのデータ補間ユニットで、３個のコンデンサ容量と１個のダミー容量とでデータ補間処理を行う。これにより、容量を駆動する回路側からは、全チャネルで等しい負荷とすることができるので、コンデンサ容量の負荷の負均一性を改善することが可能になる。

次にデータ補間ユニットアレイについて図１６、図１７を用いて説明する。図１６はデータ補間ユニットアレイの回路構成を示す図である。図１７はタイムチャートを示す図である。なお、基本的な回路要素の接続構成は、図５で上述したので、接続構成の説明は省略する。

送信されたデータＩｎは、ｇｍアンプによって電圧から電流に変換される。各チャネルはスイッチトキャパシタによって構成されるユニットセルを複数個、更に後段のＡＤＣ（アナログ／デジタル変換器）に接続されないダミーセルによってチャネルが構成される。ＡＤＣはアナログによる補間処理によって低分解能でも元データの読み取りが可能である。

各チャネルは、ΦrとΦhをオンさせることによってリセット状態となり、容量の電荷はリセットされる。
また、Φsによって補間比が設定される。実際のサンプリング動作はΦr=0によってプルアップスイッチをオフさせ、続いてΦ3=１にてスイッチをオンさせて、Ｖｄｄにプルアップされた容量から電荷を引き抜く。

以下、図１６中央に位置するチャネルＣＨ４について動作を説明する。Φ3＝０でスイッチがオフとなる期間だけ、Φ3のスイッチに接続される容量（チャネルＣＨ３とＣＨ４）から電荷が引き抜かれることになる。

また、Φ3と重なるタイミングでΦ4=1となり、同様にチャネルＣＨ４とＣＨ５の容量から電荷が引き抜かれる。このとき、Φ3＝1とΦ4=1の期間が重なるが、アンプが独立しているため、互いのチャネルに干渉は発生しない。その後、Φ3=0、Φ4=0となってサンプリングが終了した後にΦh04＝0とし、続いてΦr04=1とする。

これによって容量の出力側（＝ＡＤＣ側）ノードはＧＮＤレベルからＶｄｄサンプリング電圧分だけシフトし、ＡＤＣによって判定が行われる。判定が完了するとΦh04＝1となり容量はリセットされ、次のサンプリングに備える。

上記のような構成を本実施の形態では、１６チャネルのタイムインターリーブ動作の例で示している。サイクルスリップ時にはチャネルＣＨ１６と並行してチャネルＣＨ０が動作することになる。ダミーセルは、主回路の相当スイッチと同期してダミー動作を行う。

なお、図１８に、図１５に示した第３の実施の形態を実現する場合の回路構成を示す。チャネルＣＨ０、ＣＨ１には、ダミー容量Ｃを含ませずにチャネルＣＨ０、ＣＨ１で共用とする設定として動作させる。Φ0は、サイクルスリップ時のみΦ15、Φ16に同期してＯＮ／ＯＦＦの動作をさせる。共用ダミーＣはｆｅｘｔ＞ｆｉｎｔの切り替え時以外はＯＮで動作させる。

以上説明したように、本技術によれば、複数個の容量素子、容量素子にサンプリング動作をさせるためのスイッチによって構成され、補間比を切り替えるために特定のチャネルに対して１ｃｈだけ並列して余分にチャネルを配置する構成とした。これによって、回路規模の増大を抑制しつつ、サイクルスリップによるデータ欠落を防止する。

また、本技術では、さらに各チャネル中に少なくとも１個のダミー容量を配置する構成とした。これにより、負荷容量の不均等を改善することが可能になる。
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。

１受信装置
１０補間処理部
１１−（ｎ−２）、１１−（ｎ−１）、１１−（ｎ）、１１−（ｎ＋１）ユニット回路
ｄ０入力データ
ｔ補間比切替タイミング
ＣＨ（ｎ−２）、ＣＨ（ｎ−１）、ＣＨ（ｎ）、ＣＨ（ｎ＋１）チャネル
Ｖｒ_n-2、Ｖｒ_n-1、Ｖｒ_n、Ｖｒ_n+1、Ｖｒ_n+2 非同期サンプリング値
Ｓ_n-2、Ｓ_n-1、Ｓ_n、Ｓ_n+1、Ｓ_n+2 サンプリングデータ

Claims

入力データを非同期にサンプリングしたサンプリング値を補間比にもとづき補間処理して、前記入力データに同期した、時間列に連続するサンプリングデータを生成する複数のユニット回路を含む補間処理部を備え、
前記入力データ上における第（ｎ−１）のサンプリング値と第ｎのサンプリング値との間の第ｎのサンプリング区間で前記補間比の切り替えが行われる場合、前記第ｎのサンプリング区間の前段の第（ｎ−１）のサンプリング区間に対して、ユニット回路が並列に設けられている、
ことを特徴とする受信装置。
前記ユニット回路は、
複数の容量素子と、複数のスイッチとを備え、前記スイッチにより、非同期サンプリングタイミング時に前記容量素子へ前記入力データを供給し、前記容量素子により、前記補間比にもとづく容量比で前記入力データの前記サンプリング値を蓄電し、前記容量素子の電荷を合成して、前記サンプリングデータを生成することを特徴とする請求項１記載の受信装置。
前記ユニット回路は、少なくとも１つ以上のダミーの容量素子を備えることを特徴とする請求項２記載の受信装置。
前記ユニット回路内の前記スイッチは、前記ダミーの容量素子の出力側ノードをサンプリング時に接地させることを特徴とする請求項３記載の受信装置。
入力データを非同期にサンプリングしたサンプリング値を補間比にもとづき補間処理して、前記入力データに同期した、時間列に連続するサンプリングデータを生成する複数のユニット回路を配置し、
前記入力データ上における第（ｎ−１）のサンプリング値と第ｎのサンプリング値との間の第ｎのサンプリング区間で前記補間比の切り替えが行われる場合、前記第ｎのサンプリング区間の前段の第（ｎ−１）のサンプリング区間に対して、ユニット回路を並列構成とし、並列構成にするため追加したユニット回路で、前記補間比の切り替えを実行させる、
ことを特徴とするデータ補間方法。
並列に設けられている第１のユニット回路と、第２のユニット回路とに対し、
前記第１のユニット回路は、前記第（ｎ−１）のサンプリング区間の第１の補間比にもとづいて、前記第（ｎ−１）のサンプリング値を補間処理して、第１のサンプリングデータを生成し、
前記第２のユニット回路は、前記第ｎのサンプリング区間の第２の補間比にもとづいて、前記第（ｎ−１）のサンプリング値と前記第ｎのサンプリング値とを補間処理して、第２のサンプリングデータを生成することを特徴とする請求項１記載の受信装置。