JP2855915B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2855915B2 JP2855915B2 JP3250731A JP25073191A JP2855915B2 JP 2855915 B2 JP2855915 B2 JP 2855915B2 JP 3250731 A JP3250731 A JP 3250731A JP 25073191 A JP25073191 A JP 25073191A JP 2855915 B2 JP2855915 B2 JP 2855915B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路に関する。
【０００２】
【従来の技術】従来の位相同期回路（以下ＰＬＬ回路と
いう）は図４に示すように、１はミキサ、２はローパス
フィルタ（ＬＰＦ）、３は電圧制御発振器（ＶＣＯ）か
ら構成され、ＶＣＯ３の出力はミキサ１に帰還されて、
位相同期ループを形成している。
いう）は図４に示すように、１はミキサ、２はローパス
フィルタ（ＬＰＦ）、３は電圧制御発振器（ＶＣＯ）か
ら構成され、ＶＣＯ３の出力はミキサ１に帰還されて、
位相同期ループを形成している。
【０００３】次に図４の従来例の動作を式を用いて説明
する。今入力信号をνｉ（ｔ）、ＶＣＯ３の出力νｏ
（ｔ）をそれぞれ（１）式、（２）式で表す。
する。今入力信号をνｉ（ｔ）、ＶＣＯ３の出力νｏ
（ｔ）をそれぞれ（１）式、（２）式で表す。
【０００４】 νｉ（ｔ）＝ｓｉｎ（ωｉｔ＋θｉ） ・・・（１） νｏ（ｔ）＝ｃｏｓ（ωｏｔ＋θｏ） ・・・（２） ミキサ１の出力νｅ（ｔ）は（３）式で表される。
【０００５】 νｅ（ｔ）＝νｉ（ｔ）・νｏ（ｔ）＝ｓｉｎ（ωｅｔ＋θｅ）・・・（３） ここでωｅ＝ωｉ−ωｏ、θｅ＝θｉ−θｏである。
今、ミキサ１の機能は位相誤差θｅを検出する事にある
ので、同期状態ではωｅ＝０、θｅがほぼ０となり、
（３）式は（４）式で表される。
今、ミキサ１の機能は位相誤差θｅを検出する事にある
ので、同期状態ではωｅ＝０、θｅがほぼ０となり、
（３）式は（４）式で表される。
【０００６】 νｅ（ｔ）＝ｓｉｎθｅ≒θｅ ・・・（４） 非同期時には（４）式がそのままの状態であり、、位相
誤差ωｅｔ＋θｅを正しく検出する事ができない。従っ
て従来のＰＬＬ回路は、同期時と非同期時の動作が全く
異り、同期時には入力信号νｉ（ｔ）の位相に対して追
随性を有するが、非同期時には、同期状態に移行するの
に時間がかかるのみならず、初期周波数誤差がいわゆる
ＰＬＬの引き込み周波数範囲外にあると、同期引き込み
が起こらない。この引き込み周波数範囲を広くするには
ＬＰＦ２を広帯域にして、ＰＬＬループの等価周波数帯
域幅を広くする方法があるが、一般に入力νｉ（ｔ）の
熱雑音が増加するので限度があった。
誤差ωｅｔ＋θｅを正しく検出する事ができない。従っ
て従来のＰＬＬ回路は、同期時と非同期時の動作が全く
異り、同期時には入力信号νｉ（ｔ）の位相に対して追
随性を有するが、非同期時には、同期状態に移行するの
に時間がかかるのみならず、初期周波数誤差がいわゆる
ＰＬＬの引き込み周波数範囲外にあると、同期引き込み
が起こらない。この引き込み周波数範囲を広くするには
ＬＰＦ２を広帯域にして、ＰＬＬループの等価周波数帯
域幅を広くする方法があるが、一般に入力νｉ（ｔ）の
熱雑音が増加するので限度があった。
【０００７】
【発明が解決しようとする課題】上述した従来のＰＬＬ
回路は、特に移動体衛星通信のような極めて低いＣ／Ｎ
条件の下で動作し、かつ頻繁な受信信号の瞬断に対して
迅速、かつ確実な同期引き込みが要求される場合に、位
相同期ループの帯域を狭帯域のままで確実な同期引き込
みができない欠点がある。
回路は、特に移動体衛星通信のような極めて低いＣ／Ｎ
条件の下で動作し、かつ頻繁な受信信号の瞬断に対して
迅速、かつ確実な同期引き込みが要求される場合に、位
相同期ループの帯域を狭帯域のままで確実な同期引き込
みができない欠点がある。
【０００８】
【課題を解決するための手段】本発明の位相同期回路は
入力される複素スペクトル成分を含む複素線信号サンプ
ル列の絶対値を一定値振幅１にする第１のリミターと、
この第１のリミター出力信号と付属端子Ａから入力され
る複素信号サンプル列の複素共役値Ａとの複素乗算を行
う第１の複素乗算器と、この第１の複素乗算器の２分岐
された出力の一方を受けその位相を１／Ｎ（Ｎは２以上
の整数）にする第１の位相分周器と、前記第１の複素乗
算器の２分岐された他方の信号を入力し、付属端子Ｂか
ら入力される複素信号サンプル列との複素乗算を行う第
２の複素乗算器と、この第２の複素乗算器の出力の振幅
を１にする第２のリミターと、この第２のリミターの出
力を１サンプル遅延し前記複素サンプル列を生成して前
記付属端子Ｂに帰還する第１の遅延器と、前記第２のリ
ミターの出力を受け、その位相を１／Ｍ（Ｍは２以上の
整数）にする第２の位相分周器と、この第２の位相分周
器の出力と前記第１の位相分周器の出力との複素乗算を
行う第３の複素乗算器と、この第３の複素乗算器の出力
を入力し、付属端子Ｃから入力される複素信号サンプル
列との複素乗算を行う第４の複素乗算器と、この第４の
複素乗算器の出力の絶対値を１にする第３のリミター
と、この第３のリミターの出力を１サンプル遅延し前記
複素サンプル列を生成して前記付属端子Ｃに帰還する第
２の遅延器とを有し、前記第３のリミターの出力を前記
第１の複素乗算器の付属端子Ａに帰還すると共にこの第
３のリミターの出力信号を該位相同期回路の最終出力と
する。
入力される複素スペクトル成分を含む複素線信号サンプ
ル列の絶対値を一定値振幅１にする第１のリミターと、
この第１のリミター出力信号と付属端子Ａから入力され
る複素信号サンプル列の複素共役値Ａとの複素乗算を行
う第１の複素乗算器と、この第１の複素乗算器の２分岐
された出力の一方を受けその位相を１／Ｎ（Ｎは２以上
の整数）にする第１の位相分周器と、前記第１の複素乗
算器の２分岐された他方の信号を入力し、付属端子Ｂか
ら入力される複素信号サンプル列との複素乗算を行う第
２の複素乗算器と、この第２の複素乗算器の出力の振幅
を１にする第２のリミターと、この第２のリミターの出
力を１サンプル遅延し前記複素サンプル列を生成して前
記付属端子Ｂに帰還する第１の遅延器と、前記第２のリ
ミターの出力を受け、その位相を１／Ｍ（Ｍは２以上の
整数）にする第２の位相分周器と、この第２の位相分周
器の出力と前記第１の位相分周器の出力との複素乗算を
行う第３の複素乗算器と、この第３の複素乗算器の出力
を入力し、付属端子Ｃから入力される複素信号サンプル
列との複素乗算を行う第４の複素乗算器と、この第４の
複素乗算器の出力の絶対値を１にする第３のリミター
と、この第３のリミターの出力を１サンプル遅延し前記
複素サンプル列を生成して前記付属端子Ｃに帰還する第
２の遅延器とを有し、前記第３のリミターの出力を前記
第１の複素乗算器の付属端子Ａに帰還すると共にこの第
３のリミターの出力信号を該位相同期回路の最終出力と
する。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の構成図、図２は本実施例
の位相分周器の構成図である。図１において、１０，１
８，２０はリミター、１１，１３，１６，１７は複素乗
算器、Ａ，Ｂ，Ｃは複素乗算器１１，１３，１７の帰還
入力である付属端子、１４，１９は１サンプル遅延器、
１２，１５は位相分周器である。図２の位相分周器１
２，１５において、２４，２１は複素乗算器、２５はリ
ミター、２２は１サンプル遅延器、２３はＮてい倍器
（Ｎ乗複素乗算器）である。本実施例のＰＬＬ回路をｍ
相ｐｓｋ変調信号の同期検波復調回路への適用例を図３
に示す。図３において、３０は入力ＩＦ信号の搬送波と
ほぼ等しい周波数の局部発振器、３１はπ／２移相器、
３２−１，２はミキサ、３３はＡ／Ｄ変換器、３４はサ
ンプルタイミング発生器、３５は遅延器、３６はｍ乗算
器（ｍてい倍器）、３７は本発明になるＰＬＬ回路、３
８はｍてい降器、３９は復調用複素乗算器である。ま
た、復調用複素乗算器３９に帰還される入力信号３９Ａ
は、その複素入力の複素共役値の複素乗算を行う事を意
味する。リミター１０の機能は入力複素信号の絶対値を
１にする事である。
る。図１は本発明の一実施例の構成図、図２は本実施例
の位相分周器の構成図である。図１において、１０，１
８，２０はリミター、１１，１３，１６，１７は複素乗
算器、Ａ，Ｂ，Ｃは複素乗算器１１，１３，１７の帰還
入力である付属端子、１４，１９は１サンプル遅延器、
１２，１５は位相分周器である。図２の位相分周器１
２，１５において、２４，２１は複素乗算器、２５はリ
ミター、２２は１サンプル遅延器、２３はＮてい倍器
（Ｎ乗複素乗算器）である。本実施例のＰＬＬ回路をｍ
相ｐｓｋ変調信号の同期検波復調回路への適用例を図３
に示す。図３において、３０は入力ＩＦ信号の搬送波と
ほぼ等しい周波数の局部発振器、３１はπ／２移相器、
３２−１，２はミキサ、３３はＡ／Ｄ変換器、３４はサ
ンプルタイミング発生器、３５は遅延器、３６はｍ乗算
器（ｍてい倍器）、３７は本発明になるＰＬＬ回路、３
８はｍてい降器、３９は復調用複素乗算器である。ま
た、復調用複素乗算器３９に帰還される入力信号３９Ａ
は、その複素入力の複素共役値の複素乗算を行う事を意
味する。リミター１０の機能は入力複素信号の絶対値を
１にする事である。
【００１０】一般に複素数Ｗ（ｔ）は（５）式で表さ
れ、振幅を１にすると（７）式となる。
れ、振幅を１にすると（７）式となる。
【００１１】
【００１２】
【００１３】この様に一旦振幅を１にすると複素乗算は
（７）式で表される。
（７）式で表される。
【００１４】
【００１５】（７）式に示すように位相についての加算
に他ならない。図１の説明にもどり複素乗算器１７，リ
ミター１８，遅延器２２の動作は、（８）式で表され、
Ｚ変換で表すと（９），（１０）式の伝達特性で表され
る。
に他ならない。図１の説明にもどり複素乗算器１７，リ
ミター１８，遅延器２２の動作は、（８）式で表され、
Ｚ変換で表すと（９），（１０）式の伝達特性で表され
る。
【００１６】
【００１７】
【００１８】
【００１９】従って図２のＮ分周の動作は図６の機能図
に示すものとなり、伝達関数Ｔ（ｚ）は（１１）式とな
る。
に示すものとなり、伝達関数Ｔ（ｚ）は（１１）式とな
る。
【００２０】
【００２１】一般に入力信号の位相θｉ（ｎ）は（１
２）式で表される。
２）式で表される。
【００２２】
【００２３】入力のＺ変換は（１３）式となる。
【００２４】
【００２５】また、出力位相のＺ変換は（１４）式とな
る。
る。
【００２６】
【００２７】時刻ｔ＝ｍＴにおける出力位相θｏ（ｍ）
は（１５）式となる。
は（１５）式となる。
【００２８】
【００２９】（１５）式より位相のＮ分周が行われる事
が分る。
が分る。
【００３０】同様にして図５の機能図を参照して本発明
のＰＬＬ回路の動作を式から求める事ができる。開ルー
プ伝達関数Ｇｏ（ｚ）は（１６）式となる。ただしＦ
（ｚ）は（１７）式とする。
のＰＬＬ回路の動作を式から求める事ができる。開ルー
プ伝達関数Ｇｏ（ｚ）は（１６）式となる。ただしＦ
（ｚ）は（１７）式とする。
【００３１】
【００３２】
【００３３】閉ループ伝達関数Ｈ（ｚ）は（１８）式と
なる。
なる。
【００３４】
【００３５】ここでサンプル周波数を十分高くとればル
ープの動作は連続型ＰＬＬと同様になり（１９）式で表
される。ただしＴはサンプル周期である。
ープの動作は連続型ＰＬＬと同様になり（１９）式で表
される。ただしＴはサンプル周期である。
【００３６】
【００３７】準連続近似での伝達関数Ｈ（ｓ）は（２
０）式となる。
０）式となる。
【００３８】
【００３９】これは標準形式では（２１）式で表され
る。
る。
【００４０】
【００４１】たたしωｎは自然角周波数、ζは減衰定数
であり、（２２）式、（２３）式で表される。
であり、（２２）式、（２３）式で表される。
【００４２】
【００４３】
【００４４】以上述べた様に本発明の動作は、複素信号
処理の採用によって、複素乗算器１１においてＰＬＬが
非同期状態にある場合でも、正しく位相比較動作が行わ
れるので、初期周波数誤差が大きい場合にも正しく周期
引き込みが達成される。従って同期検波復調回路の搬送
波再生回路への適用にも最適である。
処理の採用によって、複素乗算器１１においてＰＬＬが
非同期状態にある場合でも、正しく位相比較動作が行わ
れるので、初期周波数誤差が大きい場合にも正しく周期
引き込みが達成される。従って同期検波復調回路の搬送
波再生回路への適用にも最適である。
【００４５】
【発明の効果】以上説明したように本発明はリミター、
複素乗算器、１サンプル遅延器、位相分周器を備えるこ
とにより、次の効果を実現できる。
複素乗算器、１サンプル遅延器、位相分周器を備えるこ
とにより、次の効果を実現できる。
【００４６】（１）引き込みが確実なＰＬＬが実現でき
る （２）移動体衛星通信の様に、極めて低いＣ／Ｎ条件で
動作するものに対して必要な狭帯域でも引き込みの確実
なキャリア再生回路が可能となる。
る （２）移動体衛星通信の様に、極めて低いＣ／Ｎ条件で
動作するものに対して必要な狭帯域でも引き込みの確実
なキャリア再生回路が可能となる。
【００４７】（３）受信の瞬断いわゆるブロッキングの
多い困難な伝搬路においても確実に動作する同期検波復
調回路が実現できる。
多い困難な伝搬路においても確実に動作する同期検波復
調回路が実現できる。
【図１】本発明の一実施例の構成図である。
【図２】本実施例の要部の位相分周器の構成図である。
【図３】本実施例の適用例の構成図である。
【図４】従来の位相同期回路の構成図である。
【図５】本実施例を説明する機能図である。
【図６】本実施例の位相分周器の機能図である。
１０，１８，２０，２５ リミター １１，１３，１６，１７ 複素乗算器 １２，１５ 位相分周器 １４，１９ １サンプル遅延器 ２１，２４ 複素乗算器 ２２ １サンプル遅延器 ２３ Ｎてい倍器（Ｎ乗複素乗算器） ３０ ローカル発振器 ３１ π／２移相器 ３２−１，２ ミキサ ３３ Ａ／Ｄ変換器 ３４ サンプルタイミング発生器 ３５ 遅延器 ３６ ｍてい倍器 ３７ ＰＬＬ回路 ３８ ｍてい降器 ３９ 復調用複素乗算器
Claims (1)
- 【請求項１】 入力される複素線スペクトル成分を含む
複素信号サンプル列の絶対値を一定値振幅１にする第１
のリミターと、この第１のリミター出力信号と付属端子
Ａから入力される複素信号サンプル列の複素共役値Ａと
の複素乗算を行う第１の複素乗算器と、この第１の複素
乗算器の２分岐された出力の一方を受けその位相を１／
Ｎ（Ｎは２以上の整数）にする第１の位相分周器と、前
記第１の複素乗算器の２分岐された他方の信号を入力
し、付属端子Ｂから入力される複素信号サンプル列との
複素乗算を行う第２の複素乗算器と、この第２の複素乗
算器の出力の振幅を１にする第２のリミターと、この第
２のリミターの出力を１サンプル遅延し前記複素サンプ
ル列を生成して前記付属端子Ｂに帰還する第１の遅延器
と、前記第２のリミターの出力を受け、その位相を１／
Ｍ（Ｍは２以上の整数）にする第２の位相分周器と、こ
の第２の位相分周器の出力と前記第１の位相分周器の出
力との複素乗算を行う第３の複素乗算器と、この第３の
複素乗算器の出力を入力し、付属端子Ｃから入力される
複素信号サンプル列との複素乗算を行う第４の複素乗算
器と、この第４の複素乗算器の出力の絶対値を１にする
第３のリミターと、この第３のリミターの出力を１サン
プル遅延し前記複素サンプル列を生成して前記付属端子
Ｃに帰還する第２の遅延器とを有し、前記第３のリミタ
ーの出力を前記第１の複素乗算器の付属端子Ａに帰還す
ると共にこの第３のリミターの出力信号を該位相同期回
路の最終出力とする事を特徴とする位相同期回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250731A JP2855915B2 (ja) | 1991-09-30 | 1991-09-30 | 位相同期回路 |
| EP92116637A EP0535591B1 (en) | 1991-09-30 | 1992-09-29 | Phase-locked circuit capable of being quickly put in a phase locked state |
| DE69216972T DE69216972T2 (de) | 1991-09-30 | 1992-09-29 | Phasenregelschaltung die schnell in einem synchronisierten Zustand gebracht werden kann |
| CA002079422A CA2079422C (en) | 1991-09-30 | 1992-09-29 | Phase-locked circuit capable of being quickly put in a phase-locked state |
| AU26098/92A AU656101B2 (en) | 1991-09-30 | 1992-09-30 | Phase-locked circuit capable of being quickly put in a phase-locked state |
| US07/954,656 US5291144A (en) | 1991-09-30 | 1992-09-30 | Phase-locked circuit capable of being quickly put in a phase-locked state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250731A JP2855915B2 (ja) | 1991-09-30 | 1991-09-30 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590959A JPH0590959A (ja) | 1993-04-09 |
| JP2855915B2 true JP2855915B2 (ja) | 1999-02-10 |
Family
ID=17212206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250731A Expired - Fee Related JP2855915B2 (ja) | 1991-09-30 | 1991-09-30 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855915B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007053795A1 (de) * | 2007-11-12 | 2009-05-14 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren und Vorrichtung zur Vermeidung von Schwankungen eines digital erzeugten Ausgabetakts |
-
1991
- 1991-09-30 JP JP3250731A patent/JP2855915B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590959A (ja) | 1993-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981027 |
|
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