JPH04207883A - クロック同期方式 - Google Patents
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- JPH04207883A JPH04207883A JP2340118A JP34011890A JPH04207883A JP H04207883 A JPH04207883 A JP H04207883A JP 2340118 A JP2340118 A JP 2340118A JP 34011890 A JP34011890 A JP 34011890A JP H04207883 A JPH04207883 A JP H04207883A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
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- H04N21/4342—Demultiplexing isochronously with video sync, e.g. according to bit-parallel or bit-serial interface formats, as SDI
-
- H—ELECTRICITY
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- H04N21/23602—Multiplexing isochronously with the video sync, e.g. according to bit-parallel or bit-serial interface formats, as SDI
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- H04N7/00—Television systems
- H04N7/24—Systems for the transmission of television signals using pulse code modulation
- H04N7/52—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal
- H04N7/54—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal the signals being synchronous
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
映像伝送システムで使用されるクロック同期方式に関し
、 簡単な回路により受信側装置で送信側と同し周波数のサ
ンプリングクロックを再生するクロック同期方式を提供
することを目的とし、 （１）送信装置で入力映像信号をサンプリングするため
に用いるサンプリングクロックに、受信装置で用いるサ
ンプリンタクロックを同期させる伝送システムのクロッ
ク同期方式において、送信装置で用いるサンプリングク
ロックの周波数を所定の周波数に分周した信号、又は、
入力映像信号に含まれる水平同期信号を分離して入力し
、伝送路フレームの基準位相に対する上記入力信号の変
化点の位相を求めてリファレンス信号として出力するリ
ファレンス信号生成部を送信装置に設け、このリファレ
ンス信号を受信装置に伝送し、受信装置でリファレンス
信号によりサンプリングクロツタを再生するように構成
する、又（２）上記リファレンス信号に誤り訂正符号を
付加して受信装置に伝送し、前記リファレンス信号が変
化することによる受信装置での誤動作を防ぐように構成
する。
、 簡単な回路により受信側装置で送信側と同し周波数のサ
ンプリングクロックを再生するクロック同期方式を提供
することを目的とし、 （１）送信装置で入力映像信号をサンプリングするため
に用いるサンプリングクロックに、受信装置で用いるサ
ンプリンタクロックを同期させる伝送システムのクロッ
ク同期方式において、送信装置で用いるサンプリングク
ロックの周波数を所定の周波数に分周した信号、又は、
入力映像信号に含まれる水平同期信号を分離して入力し
、伝送路フレームの基準位相に対する上記入力信号の変
化点の位相を求めてリファレンス信号として出力するリ
ファレンス信号生成部を送信装置に設け、このリファレ
ンス信号を受信装置に伝送し、受信装置でリファレンス
信号によりサンプリングクロツタを再生するように構成
する、又（２）上記リファレンス信号に誤り訂正符号を
付加して受信装置に伝送し、前記リファレンス信号が変
化することによる受信装置での誤動作を防ぐように構成
する。
本発明は、映像伝送システムで使用されるクロック同期
方式の改良に関するものである。
方式の改良に関するものである。
映像伝送装置等では、受信側装置でサンプリングクロッ
ク周波数を送信側と合わせる必要があり、従来よりスタ
ッフ技術による同期方式やクロック情報を伝送する方式
が用いられている。本発明はクロック情報を伝送する方
式に関するものである。
ク周波数を送信側と合わせる必要があり、従来よりスタ
ッフ技術による同期方式やクロック情報を伝送する方式
が用いられている。本発明はクロック情報を伝送する方
式に関するものである。
この場合、簡単な回路により受信側装置で送信側と同じ
周波数のサンプリングクロックを再生できるクロック同
期方式が要望されている。
周波数のサンプリングクロックを再生できるクロック同
期方式が要望されている。
第６図は従来例の装置の構成を示すブロック図である。
第６図（ａ）に示す送信側の伝送装置において、入力映
像信号から水平同期信号（Ｈｌその周波数は１５、７５
ＫＨｚ）を分離して、位相同期ループ（以下ＰＬＬと称
する）５内の位相比較器（以下ＰＣと称する）１の一方
の入力端子に加える。Ｐｃｔの他方の入力端子には、電
圧制御発振器（以下ＶＣＯと称する）３の出力の信号（
サンプリングクロックであり、その周波数は色副搬送波
周波数ｆｓｃ（３，５８ＭＨｚ）の４倍、即ち４ ｆ
ｓｃ＝ ４ ｘ３．５８ＭＨｚ）を分周回路４てｌ／（
４５５Ｘ２）に分周した周波数の信号（その周波数は上
記水平同期信号（Ｈ）の周波数（１５，７５ＫＨｚ）に
等しＣつを加える。 ＰＣＩで２つの入力信号の位相差
を求め、位相差に対応する出力電圧を低域通過フィルタ
（以下ＬＰＦと称する）２に加えて、得られる直流電圧
成分をＶＣＯ３に出力する。ＶＣＯ３で上記入力の直流
電圧成分に応じて発振周波数を調整して出力する。この
ＶＣＯ３の出力を前述した分周回路４に加えるとともに
、カウンタ８の一方の入力端子に加える。カウンタ８の
他方の入力端子には、クロック発生器６て発生した伝送
路クロックｆＬ（その周波数は３２．０６４ＭＨｚ）を
分周回路７て一定の周波数に分周し、たクロックを加え
る。
像信号から水平同期信号（Ｈｌその周波数は１５、７５
ＫＨｚ）を分離して、位相同期ループ（以下ＰＬＬと称
する）５内の位相比較器（以下ＰＣと称する）１の一方
の入力端子に加える。Ｐｃｔの他方の入力端子には、電
圧制御発振器（以下ＶＣＯと称する）３の出力の信号（
サンプリングクロックであり、その周波数は色副搬送波
周波数ｆｓｃ（３，５８ＭＨｚ）の４倍、即ち４ ｆ
ｓｃ＝ ４ ｘ３．５８ＭＨｚ）を分周回路４てｌ／（
４５５Ｘ２）に分周した周波数の信号（その周波数は上
記水平同期信号（Ｈ）の周波数（１５，７５ＫＨｚ）に
等しＣつを加える。 ＰＣＩで２つの入力信号の位相差
を求め、位相差に対応する出力電圧を低域通過フィルタ
（以下ＬＰＦと称する）２に加えて、得られる直流電圧
成分をＶＣＯ３に出力する。ＶＣＯ３で上記入力の直流
電圧成分に応じて発振周波数を調整して出力する。この
ＶＣＯ３の出力を前述した分周回路４に加えるとともに
、カウンタ８の一方の入力端子に加える。カウンタ８の
他方の入力端子には、クロック発生器６て発生した伝送
路クロックｆＬ（その周波数は３２．０６４ＭＨｚ）を
分周回路７て一定の周波数に分周し、たクロックを加え
る。
カウンタ８で、上記伝送路クロックを一定の周波数に分
周したクロックの時間間隔の中に存在するサンプリング
クロック４ｆｓｃの数をカウントする。そしてこのカウ
ント値（ΔＳｓとする）を多重化部（以下ＭＵＸと称す
る）９に加え、ＭＵＸ９でフレームフォーマットの中の
例えば制御ビットに挿入し、主信号データとともに多重
化して伝送路に送出する。
周したクロックの時間間隔の中に存在するサンプリング
クロック４ｆｓｃの数をカウントする。そしてこのカウ
ント値（ΔＳｓとする）を多重化部（以下ＭＵＸと称す
る）９に加え、ＭＵＸ９でフレームフォーマットの中の
例えば制御ビットに挿入し、主信号データとともに多重
化して伝送路に送出する。
一方、第６図（ｂ）に示す受信側の伝送装置において、
伝送路から入力したデータを多重分離部（以下ＤＭＵＸ
と称する）２１に加え主信号データと制御ビットを分離
し、制御ビットに挿入されたカウント値（ΔＳｓ）をＰ
ＬＬ２８内のＰＣ２２の一方の入力端子に加える。又、
ＤＭＵＸ２］において伝送路から入力したデータから伝
送路クロックｆｔ、（その周波数は３２．０６４ＭＨｚ
）を抽出して分周回路２９に加え、分周回路で一定の周
波数に分周して送信側と同じ時間間隔の信号出力を得る
。この分周回路２９の信号出力をカウンタ２７に加える
。カウンタ２７の他方の入力端子にはＶＣＯ２６の出力
信号（その周波数は４ｆｓｃ）を加え、上記分周回路２
９の出力のクロックの一定の時間間隔の中に存在する受
信側のサンプリングクロック（４ｆｓｃ）の数をカウン
トする。
伝送路から入力したデータを多重分離部（以下ＤＭＵＸ
と称する）２１に加え主信号データと制御ビットを分離
し、制御ビットに挿入されたカウント値（ΔＳｓ）をＰ
ＬＬ２８内のＰＣ２２の一方の入力端子に加える。又、
ＤＭＵＸ２］において伝送路から入力したデータから伝
送路クロックｆｔ、（その周波数は３２．０６４ＭＨｚ
）を抽出して分周回路２９に加え、分周回路で一定の周
波数に分周して送信側と同じ時間間隔の信号出力を得る
。この分周回路２９の信号出力をカウンタ２７に加える
。カウンタ２７の他方の入力端子にはＶＣＯ２６の出力
信号（その周波数は４ｆｓｃ）を加え、上記分周回路２
９の出力のクロックの一定の時間間隔の中に存在する受
信側のサンプリングクロック（４ｆｓｃ）の数をカウン
トする。
カウンタ２７の出力のカウント値（ΔＳＲ）をＰＣ２２
の他方の入力端子に加え、伝送路から入力した送信側の
カウント値（△Ｓｓ）との位相差を求め、対応する出力
電圧を、加算回路２３とフリップフロップ（以下ＦＦと
称する）２４との直列接続により構成される積分回路に
入力する。ＰＣ２２の出力電圧がＯＶの時にはＦＦ２４
からはＯＶを、又ＰＣ２２の出力がＯＶ以外の時にはＦ
Ｆ２４からは積分された値を出力し、この出力をディジ
タル／アナログ変換回路（以下Ｄ／Ａと称する）２５に
加える。
の他方の入力端子に加え、伝送路から入力した送信側の
カウント値（△Ｓｓ）との位相差を求め、対応する出力
電圧を、加算回路２３とフリップフロップ（以下ＦＦと
称する）２４との直列接続により構成される積分回路に
入力する。ＰＣ２２の出力電圧がＯＶの時にはＦＦ２４
からはＯＶを、又ＰＣ２２の出力がＯＶ以外の時にはＦ
Ｆ２４からは積分された値を出力し、この出力をディジ
タル／アナログ変換回路（以下Ｄ／Ａと称する）２５に
加える。
Ｄ／Ａ２５でアナログ値に変換した後、出力をＶ Ｃ０
２６に加えＶＣＯ２６で出力サンブリンククロックの周
波数（４ｆｓｃ）の調整を行う。
２６に加えＶＣＯ２６で出力サンブリンククロックの周
波数（４ｆｓｃ）の調整を行う。
このようにして、受信側のカウント値（ΔＳＲ）と送信
側から伝送されてきたカウント値（ΔＳＳ）が一致する
ように受信側のサンプリングクロック（４ｆｓｃ）を制
御することにより、受信側サンプリングクロックの周波
数を送信側と一致させるようにしていた。
側から伝送されてきたカウント値（ΔＳＳ）が一致する
ように受信側のサンプリングクロック（４ｆｓｃ）を制
御することにより、受信側サンプリングクロックの周波
数を送信側と一致させるようにしていた。
しかしながら、上述の受信側の装置にはＰＬＬ内にＤ／
Ａが必要になり、この結果、回路が大型化し装置の小型
化を妨げているという問題点があった。
Ａが必要になり、この結果、回路が大型化し装置の小型
化を妨げているという問題点があった。
したがって本発明の目的は、簡単な回路により受信側装
置で送信側と同じ周波数のサンプリンタクロックを再生
するクロック同期方式を提供することにある。
置で送信側と同じ周波数のサンプリンタクロックを再生
するクロック同期方式を提供することにある。
上記問題点は第１図及び第２図に示す装置の構成により
解決される。
解決される。
即ち（１）第１図において、送信装置で入力映像信号を
サンプリングするために用いるサンプリングクロックに
、受信装置で用いるサンプリングクロックを同期させる
伝送システムのクロック同期方式において、 ４００は送信装置で用いるサンプリングクロックの周波
数を所定の周波数に分周した信号を生成する分周部であ
る。１５０は分周部４００の出力信号を入力して、伝送
路フレームの基準位相に対する入力信号の変化点の位相
を求めて第１のリファレンス信号として出力する第１の
リファレンス信号生成部である。上記１５０．４００を
送信装置に設ける。
サンプリングするために用いるサンプリングクロックに
、受信装置で用いるサンプリングクロックを同期させる
伝送システムのクロック同期方式において、 ４００は送信装置で用いるサンプリングクロックの周波
数を所定の周波数に分周した信号を生成する分周部であ
る。１５０は分周部４００の出力信号を入力して、伝送
路フレームの基準位相に対する入力信号の変化点の位相
を求めて第１のリファレンス信号として出力する第１の
リファレンス信号生成部である。上記１５０．４００を
送信装置に設ける。
そして、第１のリファレンス信号を受信装置に伝送し、
受信装置で第１のリファレンス信号によりサンプリング
クロックを再生するように構成する。
受信装置で第１のリファレンス信号によりサンプリング
クロックを再生するように構成する。
又、上記第１のリファレンス信号に誤り訂正符号を付加
して受信装置に伝送し、上記第１のリファレンス信号が
変化することによる受信装置での誤動作を防ぐように構
成する。
して受信装置に伝送し、上記第１のリファレンス信号が
変化することによる受信装置での誤動作を防ぐように構
成する。
又、（２）第２図において、送信装置で入力映像信号を
サンプリングするために用いるサンプリングクロックに
、受信装置で用いるサンプリングクロックを同期させる
伝送システムのクロック同期方式において、 １５１は送信装置に設けられ、入力映像信号に含まれる
水平同期信号を分離して入力して、伝送路フレームの基
準位相に対する水平同期信号入力の変化点の位相を求め
て、第２のリファレンス信号として出力する第２のリフ
ァレンス信号生成部である。
サンプリングするために用いるサンプリングクロックに
、受信装置で用いるサンプリングクロックを同期させる
伝送システムのクロック同期方式において、 １５１は送信装置に設けられ、入力映像信号に含まれる
水平同期信号を分離して入力して、伝送路フレームの基
準位相に対する水平同期信号入力の変化点の位相を求め
て、第２のリファレンス信号として出力する第２のリフ
ァレンス信号生成部である。
そして、第２のリファレンス信号を受信装置に伝送し、
受信装置で第２のリファレンス信号によりサンプリング
クロックを再生するように構成する。
受信装置で第２のリファレンス信号によりサンプリング
クロックを再生するように構成する。
又、上記第２のリファレンス信号に誤り訂正符号を付加
して受信装置に伝送し、上記第２のりフ７レンス信号が
変化する二とによる受信装置での誤動作を防ぐように構
成する。
して受信装置に伝送し、上記第２のりフ７レンス信号が
変化する二とによる受信装置での誤動作を防ぐように構
成する。
（１）第１図において、送信装置に設けた分周部４００
に送信装置で用いるサンプリングクロックを入力し、分
周部４００でサンプリングクロックの周波数（４ｆｓｃ
）を所定の周波数に分周した信号を生成する。この分周
部４００の出力を第１のリファレンス信号生成部１５０
に入力して、第１のリファレンス信号生成部１５０で、
伝送路フレームの基準位相に対する分周部４００からの
入力信号の変化点の位相、例えば伝送路フレームの基準
位相（例えば伝送フレームの先頭など）から数えて分周
部４００からの入力信号の変化点が何個目の伝送りロッ
ク位置にあるかを求めて、第１のリファレンス信号とし
て出力する。この第１のリファレンス信号を制御ビット
等に挿入して受信装置に伝送する。
に送信装置で用いるサンプリングクロックを入力し、分
周部４００でサンプリングクロックの周波数（４ｆｓｃ
）を所定の周波数に分周した信号を生成する。この分周
部４００の出力を第１のリファレンス信号生成部１５０
に入力して、第１のリファレンス信号生成部１５０で、
伝送路フレームの基準位相に対する分周部４００からの
入力信号の変化点の位相、例えば伝送路フレームの基準
位相（例えば伝送フレームの先頭など）から数えて分周
部４００からの入力信号の変化点が何個目の伝送りロッ
ク位置にあるかを求めて、第１のリファレンス信号とし
て出力する。この第１のリファレンス信号を制御ビット
等に挿入して受信装置に伝送する。
一方、受信装置で上記第１のリファレンス信号を解読す
ることにより、サンプリングクロックを再生する。
ることにより、サンプリングクロックを再生する。
又、（３）上記第１のリファレンス信号に誤り訂正符号
を付加して受信装置に伝送し、前記第１のリファレンス
信号が伝送路誤りにより変化する結果、受信装置で再生
クロックが乱れ、より大きな劣化になることを防ぐよう
にする。
を付加して受信装置に伝送し、前記第１のリファレンス
信号が伝送路誤りにより変化する結果、受信装置で再生
クロックが乱れ、より大きな劣化になることを防ぐよう
にする。
又、（２）第２図において、送信装置に設けた第２のリ
ファレンス信号生成部１５１に、映像信号に含まれる水
平同期信号を分離して入力し、第２のリファレンス信号
生成部１５１て、伝送路フレームの基準位相に対する水
平同期信号入力の変化点の位相、例えば伝送路フレーム
の基準位相（例えば伝送フレームの先頭など）から数え
て水平同期信号入力の変化点が何個目の伝送りロック位
置にあるかを求めて、第２のリファレンス信号として出
力する。この第２のリファレンス信号を制御ビット等に
挿入して受信装置に伝送する。
ファレンス信号生成部１５１に、映像信号に含まれる水
平同期信号を分離して入力し、第２のリファレンス信号
生成部１５１て、伝送路フレームの基準位相に対する水
平同期信号入力の変化点の位相、例えば伝送路フレーム
の基準位相（例えば伝送フレームの先頭など）から数え
て水平同期信号入力の変化点が何個目の伝送りロック位
置にあるかを求めて、第２のリファレンス信号として出
力する。この第２のリファレンス信号を制御ビット等に
挿入して受信装置に伝送する。
一方、受信装置で上記第２のリファレンス信号を解読す
ることにより、サンプリングクロックを再生する。
ることにより、サンプリングクロックを再生する。
又、（４）上記第２のリファレンス信号に誤り訂正符号
を付加して受信装置に伝送し、前記第２のリファレンス
信号が伝送路誤りにより変化する結果、受信装置で再生
クロックが乱れ、より大きな劣化になることを防ぐよう
にする。
を付加して受信装置に伝送し、前記第２のリファレンス
信号が伝送路誤りにより変化する結果、受信装置で再生
クロックが乱れ、より大きな劣化になることを防ぐよう
にする。
この結果、簡単な回路により受信側のサンプリングクロ
ックを送信側と同期させることが可能となる。
ックを送信側と同期させることが可能となる。
第３図は請求項（１）の発明の実施例の装置の構成を示
すブロック図である。
すブロック図である。
第４図は実施例の動作を説明するタイムチャートである
。
。
第５図は請求項（２）の発明の実施例の装置の構成を示
すブロック図である。
すブロック図である。
全図を通じて同一符号は同一対象物を示す。
ここては、ＮＴＳＣの映像信号を伝送する伝送装置を例
にして説明する。第３図（ａ）に示す送信側の伝送装置
において、ＮＴＳＣのアナログ映像信号を入力すると、
これを分岐してアナログ／ディジタル変換回路（以下Ａ
／Ｄと称する） １０に加えるとともに同期分離回路１
２に加える。Ａ／ＤＩＯで、サンプリングクロック（４
ｆｓｃ）によりアナログ映像信号をディジタルの映像信
号データに変換して、出力を映像符号化回路１１に加え
る。映像符号化回路１１で一定の符号化を行った後、出
力をＭＵＸ９’に加える。
にして説明する。第３図（ａ）に示す送信側の伝送装置
において、ＮＴＳＣのアナログ映像信号を入力すると、
これを分岐してアナログ／ディジタル変換回路（以下Ａ
／Ｄと称する） １０に加えるとともに同期分離回路１
２に加える。Ａ／ＤＩＯで、サンプリングクロック（４
ｆｓｃ）によりアナログ映像信号をディジタルの映像信
号データに変換して、出力を映像符号化回路１１に加え
る。映像符号化回路１１で一定の符号化を行った後、出
力をＭＵＸ９’に加える。
一方、同期分離化回路１２て、入力の映像信号から水平
同期信号（Ｈ）（その周波数は１５．７５ＫＨ２）を分
離して、ＰＬＬ ５“内のＰ Ｃ，ｌの一方の入力端子
に加える。Ｐｃｔの他方の入力端子には、後述するＶＣ
Ｏ３の出力のサンプリングクロック（その周波数は４
ｆ ｓｃ＝ ４ ｘ ３．５８ＭＨｚ）を分周回路４−
１及び４−２でそれぞれ１ ／４５５及び１／２に分周
した周波数（約１５ＫＨｚ）の信号を加える。そして、
ＰＣＩで両者の位相を比較して位相差に対応する電圧を
出力する。この出力電圧をＬＰＦ２を介して得られる直
流電圧成分をＶＣＯ３に加える。ＶＣＯ３で、ＬＰＦ２
の出力の位相差に対応する直流電圧成分によりその出力
周波数（４ｆｓＣ）を調整する。
同期信号（Ｈ）（その周波数は１５．７５ＫＨ２）を分
離して、ＰＬＬ ５“内のＰ Ｃ，ｌの一方の入力端子
に加える。Ｐｃｔの他方の入力端子には、後述するＶＣ
Ｏ３の出力のサンプリングクロック（その周波数は４
ｆ ｓｃ＝ ４ ｘ ３．５８ＭＨｚ）を分周回路４−
１及び４−２でそれぞれ１ ／４５５及び１／２に分周
した周波数（約１５ＫＨｚ）の信号を加える。そして、
ＰＣＩで両者の位相を比較して位相差に対応する電圧を
出力する。この出力電圧をＬＰＦ２を介して得られる直
流電圧成分をＶＣＯ３に加える。ＶＣＯ３で、ＬＰＦ２
の出力の位相差に対応する直流電圧成分によりその出力
周波数（４ｆｓＣ）を調整する。
次に、上記ＰＬＬ５°内の分周回路４−１の出力信号（
その周波数は４ ｆ ｓｃ／４５５ ＝３１．５ＫＨｚ
）をＦＦ１３のＤ端子に加える。ＦＦ１３のＣ端子には
、クロック発生器６の出力の伝送路クロック（その周波
数ｆ１は３２．０６４ＭＨｚ）を加える。この結果、ク
ロック発生器６の出力の伝送路クロックに同期した周波
数３１．５ＫＨｚのクロックがＦＦ１３のＣ端子から出
力される。このＦＦ１３のＣ端子出力をＦＦ１４のＤ端
子に加える。ＦＦ１４のＣ端子には、ＦＦ１３の場合と
同様にクロック発生器６の出力の伝送路クロックを加え
る。この結果、クロック発生器６の出力の伝送路クロッ
クに同期した周波数３１．５ＫＨｚのクロックが、ＦＦ
１４のＣ端子から出力される。このＦＦ１４のＣ端子出
力をＦ Ｆ １５−１〜１５−１０のＣ端子に加える。
その周波数は４ ｆ ｓｃ／４５５ ＝３１．５ＫＨｚ
）をＦＦ１３のＤ端子に加える。ＦＦ１３のＣ端子には
、クロック発生器６の出力の伝送路クロック（その周波
数ｆ１は３２．０６４ＭＨｚ）を加える。この結果、ク
ロック発生器６の出力の伝送路クロックに同期した周波
数３１．５ＫＨｚのクロックがＦＦ１３のＣ端子から出
力される。このＦＦ１３のＣ端子出力をＦＦ１４のＤ端
子に加える。ＦＦ１４のＣ端子には、ＦＦ１３の場合と
同様にクロック発生器６の出力の伝送路クロックを加え
る。この結果、クロック発生器６の出力の伝送路クロッ
クに同期した周波数３１．５ＫＨｚのクロックが、ＦＦ
１４のＣ端子から出力される。このＦＦ１４のＣ端子出
力をＦ Ｆ １５−１〜１５−１０のＣ端子に加える。
一方、カウンタ８′には、クロック発生器６の出力の伝
送路クロック（その周波数ｆ１は３２．０６４ＭＨｚ）
、及びこの伝送路クロックを分周回路７て１／１００
２に分周したクロック（その周波数は３２ＫＨｚ）を加
える。又、分周回路７の出力のクロック（３２ＫＨｚ）
をＭＵＸ９’ にも加え、〜ＩＵＸ９””ｒこのクロッ
ク（３２ＫＨｚ）を周期として伝送フレームを組む。カ
ウンタ８“て、このフレーム単位のクロック（３２ＫＨ
２）を入力するごとにカウンタ８゛を初期化して、伝送
路クロック（その周波数ｆ１は３２．０６４ＭＨｚ）の
数をカウントする。そしてこの出力のカウント数を例え
ばｌＯピット（１０本）の信号線を介してＦ Ｆ １５
−１〜１５−１０のＤ端子に加える。
送路クロック（その周波数ｆ１は３２．０６４ＭＨｚ）
、及びこの伝送路クロックを分周回路７て１／１００
２に分周したクロック（その周波数は３２ＫＨｚ）を加
える。又、分周回路７の出力のクロック（３２ＫＨｚ）
をＭＵＸ９’ にも加え、〜ＩＵＸ９””ｒこのクロッ
ク（３２ＫＨｚ）を周期として伝送フレームを組む。カ
ウンタ８“て、このフレーム単位のクロック（３２ＫＨ
２）を入力するごとにカウンタ８゛を初期化して、伝送
路クロック（その周波数ｆ１は３２．０６４ＭＨｚ）の
数をカウントする。そしてこの出力のカウント数を例え
ばｌＯピット（１０本）の信号線を介してＦ Ｆ １５
−１〜１５−１０のＤ端子に加える。
Ｆ Ｆ １５−１〜１５−１０のＣ端子には、前述した
ＦＦ１４のＣ端子の出力、即ち水平同期信号（Ｈ）の２
倍の周波数の信号（その周波数は３１．５ＫＨｚ）を加
える。この結果、Ｆ Ｆ １５−１−１５（０のＣ端子
に加えた水平同期信号（Ｈ）の２倍の周波数のタイミン
グで、カウンタ８′から入力したカウント数値がリファ
レンス情報（ＳＲＦ）としてＦ Ｆ １５−１〜１５−
１０のＣ端子から出力される。この様子を第４図に示す
。同図の場合、最初のフレームヒツト（Ｆ）から１０番
目のビットで、又次のフレームビット（Ｆ）から５番目
のピ゛ットで、Ｆ Ｆ １５−１〜１５−１０のＣ端子
からリファレンス情報（ＳＲＦ）が出力されることを示
している。
ＦＦ１４のＣ端子の出力、即ち水平同期信号（Ｈ）の２
倍の周波数の信号（その周波数は３１．５ＫＨｚ）を加
える。この結果、Ｆ Ｆ １５−１−１５（０のＣ端子
に加えた水平同期信号（Ｈ）の２倍の周波数のタイミン
グで、カウンタ８′から入力したカウント数値がリファ
レンス情報（ＳＲＦ）としてＦ Ｆ １５−１〜１５−
１０のＣ端子から出力される。この様子を第４図に示す
。同図の場合、最初のフレームヒツト（Ｆ）から１０番
目のビットで、又次のフレームビット（Ｆ）から５番目
のピ゛ットで、Ｆ Ｆ １５−１〜１５−１０のＣ端子
からリファレンス情報（ＳＲＦ）が出力されることを示
している。
上記Ｆ Ｆ １５−１〜１５−１０のＣ端子出力（ＳＲ
Ｆ）をＭＵＸ９’ に加え、ＭＵＸ９°でその値（今の
場合、１０）をフレームフォーマットの制御ビットに挿
入し、映像符号化回路１１の出力の符号化した映像信号
データとともに１フレームが３２ＫＨｚの周期で多重化
を行い、伝送路クロックの周波数（ｆ。
Ｆ）をＭＵＸ９’ に加え、ＭＵＸ９°でその値（今の
場合、１０）をフレームフォーマットの制御ビットに挿
入し、映像符号化回路１１の出力の符号化した映像信号
データとともに１フレームが３２ＫＨｚの周期で多重化
を行い、伝送路クロックの周波数（ｆ。
＝ ３２．０６４Ｍ Ｈｚ）で伝送路に送出する。
一方、第３図（ｂ）に示す受信側の伝送装置では、受信
データを分岐してＤＭＵＸ２１’ に加えるとともに伝
送りロック再生回路３０に加える。伝送りロック再生回
路３０で受信データから伝送路クロック（その周波数ｆ
１は３２．０６４ＭＨｚ）を再生し、出力をＤＭＵＸ２
１’及びカウンタ３１の一方の入力端子に加える。
データを分岐してＤＭＵＸ２１’ に加えるとともに伝
送りロック再生回路３０に加える。伝送りロック再生回
路３０で受信データから伝送路クロック（その周波数ｆ
１は３２．０６４ＭＨｚ）を再生し、出力をＤＭＵＸ２
１’及びカウンタ３１の一方の入力端子に加える。
ＤＭＵＸ２１’ で受信データを映像信号データとフレ
ーム信号（Ｆ）及び制御ビットのリファレンス信号（Ｓ
ＲＦ）に分離して、フレーム信号（Ｆ）（その周波数は
３２ＫＨｚ）をカウンタ３１の他方の入力端子に加え、
又リファレンス信号（ＳＲＦ）を−数構出回路３２の一
方の入力端子に加える。
ーム信号（Ｆ）及び制御ビットのリファレンス信号（Ｓ
ＲＦ）に分離して、フレーム信号（Ｆ）（その周波数は
３２ＫＨｚ）をカウンタ３１の他方の入力端子に加え、
又リファレンス信号（ＳＲＦ）を−数構出回路３２の一
方の入力端子に加える。
カウンタ３１て、ＤＭＵＸ２１”から入力したフレーム
信号（Ｆ）を基準位相にして他方の入力端子に入力した
伝送路クロック（その周波数はｆ１＝３２．０６４ＭＨ
ｚ）の数をカウントして、カウント値を一致検出回路３
２の他方の入力端子に加える。−数構出回路３２で、Ｄ
ＭＵＸ２１’ から入力したリファレンス信号（ＳＲＦ
）（今の場合、前述した送信側の伝送装置から転送され
てきた値１０）とカウンタ３１から入力したカウント値
とを比較する。そして、両者が一致した時（カウント値
が１０の時）、−数構出回路３２からパルスを出力する
（このパルスの周期は、送信側の伝送装置のＰＬＬ ５
’ で作った水平同期信号（Ｈ）の周波数の２倍の周波
数（３１，５ＫＨｚ）になっている）。
信号（Ｆ）を基準位相にして他方の入力端子に入力した
伝送路クロック（その周波数はｆ１＝３２．０６４ＭＨ
ｚ）の数をカウントして、カウント値を一致検出回路３
２の他方の入力端子に加える。−数構出回路３２で、Ｄ
ＭＵＸ２１’ から入力したリファレンス信号（ＳＲＦ
）（今の場合、前述した送信側の伝送装置から転送され
てきた値１０）とカウンタ３１から入力したカウント値
とを比較する。そして、両者が一致した時（カウント値
が１０の時）、−数構出回路３２からパルスを出力する
（このパルスの周期は、送信側の伝送装置のＰＬＬ ５
’ で作った水平同期信号（Ｈ）の周波数の２倍の周波
数（３１，５ＫＨｚ）になっている）。
この−数構出回路３２の出力パルスをＰ Ｌ Ｌ ２８
’内のＰＣ２２の一方の入力端子に加える。ＰＣ２２の
他方の入力端子には、Ｐ Ｌ Ｌ ２８’ 内のＶＣＯ
２６の出力信号（その周波数は４ｆｓｃ）を分周回路３
４で１／４５５に分周した周波数（３１，５ＫＨｚ）の
信号を加える。ＰＣ２２で両者の位相を比較して、その
位相差に対応する電圧をＬＰＦ３３を介して得られる直
流電圧成分をＶＣＯ２６に加える。この位相差に対応し
た直流電圧成分によりＶＣＯ２６の出力周波数を調整す
る。このようにして受信側のＶＣＯ２６を制御して、送
信側と同じ周波数（４ｆｓｃ）のサンプリングクロツタ
を再生する。
’内のＰＣ２２の一方の入力端子に加える。ＰＣ２２の
他方の入力端子には、Ｐ Ｌ Ｌ ２８’ 内のＶＣＯ
２６の出力信号（その周波数は４ｆｓｃ）を分周回路３
４で１／４５５に分周した周波数（３１，５ＫＨｚ）の
信号を加える。ＰＣ２２で両者の位相を比較して、その
位相差に対応する電圧をＬＰＦ３３を介して得られる直
流電圧成分をＶＣＯ２６に加える。この位相差に対応し
た直流電圧成分によりＶＣＯ２６の出力周波数を調整す
る。このようにして受信側のＶＣＯ２６を制御して、送
信側と同じ周波数（４ｆｓｃ）のサンプリングクロツタ
を再生する。
この結果、簡単な回路により受信側のサンプリングクロ
ックを送信側のサンプリングクロックと同期させること
ができる。
ックを送信側のサンプリングクロックと同期させること
ができる。
又、上述したクロック同期方式において、伝送路誤りに
よりリファレンス信号（ＳＲＦ）の変化点の情報が変化
することにより受信側の伝送装置の再生クロックが乱れ
、より大きな劣化が生じる場合がある。このため、送信
側の伝送装置において、リファレンス信号（ＳＲＦ）に
周知の誤り訂正符号を付加して伝送する。これを受信側
の伝送装置で受信して解読することにより、上記再生ク
ロックの乱れによる劣化を防止することができる。
よりリファレンス信号（ＳＲＦ）の変化点の情報が変化
することにより受信側の伝送装置の再生クロックが乱れ
、より大きな劣化が生じる場合がある。このため、送信
側の伝送装置において、リファレンス信号（ＳＲＦ）に
周知の誤り訂正符号を付加して伝送する。これを受信側
の伝送装置で受信して解読することにより、上記再生ク
ロックの乱れによる劣化を防止することができる。
次に請求項（２）の実施例を第５図を用いて説明する。
即ち、第５図（ａ）に示すように送信側の伝送装置で、
水平同期信号（Ｈ）（その周波数は１５．７５ＫＨｚ）
をリファレンス信号（ＳＲＦ）として使用する。（第５
図（ｂ）に受信側の伝送装置の構成を示す。
水平同期信号（Ｈ）（その周波数は１５．７５ＫＨｚ）
をリファレンス信号（ＳＲＦ）として使用する。（第５
図（ｂ）に受信側の伝送装置の構成を示す。
）具体的な伝送装置の動作については前述した第３図（
ａ）、（ｂ）に示した伝送装置の動作と同様にして説明
できるため、その説明を省略する。
ａ）、（ｂ）に示した伝送装置の動作と同様にして説明
できるため、その説明を省略する。
この結果、簡単な回路により受信側のサンプリングクロ
ックを送信側のサンプリングクロックと同期させること
ができる。
ックを送信側のサンプリングクロックと同期させること
ができる。
〔発明の効果〕゛
以上説明したように本発明によれば、簡単な回路により
受信側のサンプリングクロックを送信側と同期させるこ
とが可能となる。
受信側のサンプリングクロックを送信側と同期させるこ
とが可能となる。
第１図は請求項（１）の発÷尋発明の原理図、第２図は
請求項（２）の発碍専発明の原理図、第３図は請求項（
１）の発明の実施例の装置の構成を示すブロック図、 第４図は実施例の動作を説明するタイムチャート、 第５図は請求項（２）の発明の実施例の装置の構成を示
すブロック図、 第６図は従来例の装置の構成を示すブロック図である。 図において １５０は第１のリファレンス信号生成部、１５１は第２
のリファレンス信号生成部、４００は分周部 を示す。 フ （えメーヂ蕗イ麓１） 請求項（１）Ｌ発明ｆ）脅理図 第 １ 図 （ｊり敷イ言イｐ・）） 瀉青求項（２）９発 日月／′）源 チ里 バク郊 ２
図 型〈 ゛型
請求項（２）の発碍専発明の原理図、第３図は請求項（
１）の発明の実施例の装置の構成を示すブロック図、 第４図は実施例の動作を説明するタイムチャート、 第５図は請求項（２）の発明の実施例の装置の構成を示
すブロック図、 第６図は従来例の装置の構成を示すブロック図である。 図において １５０は第１のリファレンス信号生成部、１５１は第２
のリファレンス信号生成部、４００は分周部 を示す。 フ （えメーヂ蕗イ麓１） 請求項（１）Ｌ発明ｆ）脅理図 第 １ 図 （ｊり敷イ言イｐ・）） 瀉青求項（２）９発 日月／′）源 チ里 バク郊 ２
図 型〈 ゛型
Claims (4)
- （１）送信装置で入力映像信号をサンプリングするため
に用いるサンプリングクロックに、受信装置で用いるサ
ンプリングクロックを同期させる伝送システムのクロッ
ク同期方式において、 該送信装置で用いるサンプリングクロックの周波数を所
定の周波数に分周した信号を生成する分周部（４００）
と、 該分周部（４００）の出力信号を入力して、伝送路フレ
ームの基準位相に対する該入力信号の変化点の位相を求
めて第１のリファレンス信号として出力する第１のリフ
ァレンス信号生成部（１５０）とを該送信装置に設け、 該第１のリファレンス信号を該受信装置に伝送し、該受
信装置で該第１のリファレンス信号によりサンプリング
クロックを再生することを特徴とするクロック同期方式
。 - （２）送信装置で入力映像信号をサンプリングするため
に用いるサンプリングクロックに、受信装置で用いるサ
ンプリングクロックを同期させる伝送システムのクロッ
ク同期方式において、 入力映像信号に含まれる水平同期信号を分離して入力し
て、伝送路フレームの基準位相に対する該水平同期信号
入力の変化点の位相を求め、第２のリファレンス信号と
して出力する第２のリファレンス信号生成部（１５１）
を該送信装置に設け、該第２のリファレンス信号を該受
信装置に伝送し、該受信装置で該第２のリファレンス信
号によりサンプリングクロックを再生することを特徴と
するクロック同期方式。 - （３）前記第１のリファレンス信号に誤り訂正符号を付
加して該受信装置に伝送し、前記第１のリファレンス信
号が変化することによる該受信装置での誤動作を防ぐよ
うにしたことを特徴とする請求項（１）記載のクロック
同期方式。 - （４）前記第２のリファレンス信号に誤り訂正符号を付
加して該受信装置に伝送し、前記第２のリファレンス信
号が変化することによる該受信装置での誤動作を防ぐよ
うにしたことを特徴とする請求項（２）記載のクロック
同期方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340118A JPH04207883A (ja) | 1990-11-30 | 1990-11-30 | クロック同期方式 |
| US07/791,870 US5289508A (en) | 1990-11-30 | 1991-11-13 | Clock information transmitting device and clock information receiving device |
| CA 2055823 CA2055823C (en) | 1990-11-30 | 1991-11-19 | Clock information transmitting device and clock information receiving device |
| DE69118487T DE69118487D1 (de) | 1990-11-30 | 1991-11-27 | Schaltungsanordnung zur Übertragung von Taktsignalen und Taktsignalenempfanganordnung |
| EP19910120286 EP0488225B1 (en) | 1990-11-30 | 1991-11-27 | Clock information transmitting device and clock information receiving device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340118A JPH04207883A (ja) | 1990-11-30 | 1990-11-30 | クロック同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207883A true JPH04207883A (ja) | 1992-07-29 |
Family
ID=18333894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340118A Pending JPH04207883A (ja) | 1990-11-30 | 1990-11-30 | クロック同期方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5289508A (ja) |
| EP (1) | EP0488225B1 (ja) |
| JP (1) | JPH04207883A (ja) |
| CA (1) | CA2055823C (ja) |
| DE (1) | DE69118487D1 (ja) |
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| JP2006254041A (ja) * | 2005-03-10 | 2006-09-21 | Ikegami Tsushinki Co Ltd | クロック再生情報生成回路及びクロック再生回路 |
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| DE10121335A1 (de) * | 2001-05-02 | 2002-11-14 | Tenovis Gmbh & Co Kg | Verfahren zur Realisierung einer Systemzeit und Telekommunikationssystem |
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| CN114124283B (zh) * | 2021-12-01 | 2023-11-03 | 岱昆半导体(上海)有限公司 | 一种基于频率编码的单线通信方法 |
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| JPS5451305A (en) * | 1977-09-29 | 1979-04-23 | Nec Corp | Synchronizer for sampling frequency |
| JPS59178034A (ja) * | 1983-03-29 | 1984-10-09 | Fujitsu Ltd | デ−タ伝送方式 |
| JPS60205867A (ja) * | 1984-03-30 | 1985-10-17 | Pioneer Electronic Corp | 再生装置 |
| JP2523601B2 (ja) * | 1987-03-16 | 1996-08-14 | パイオニア株式会社 | ビデオフオ−マツト信号処理方式 |
| US4956707A (en) * | 1989-07-27 | 1990-09-11 | Megatek Corporation | Adaptive graphics video standards format converter user-interface |
-
1990
- 1990-11-30 JP JP2340118A patent/JPH04207883A/ja active Pending
-
1991
- 1991-11-13 US US07/791,870 patent/US5289508A/en not_active Expired - Fee Related
- 1991-11-19 CA CA 2055823 patent/CA2055823C/en not_active Expired - Fee Related
- 1991-11-27 EP EP19910120286 patent/EP0488225B1/en not_active Expired - Lifetime
- 1991-11-27 DE DE69118487T patent/DE69118487D1/de not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006254041A (ja) * | 2005-03-10 | 2006-09-21 | Ikegami Tsushinki Co Ltd | クロック再生情報生成回路及びクロック再生回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| CA2055823A1 (en) | 1992-05-31 |
| DE69118487D1 (de) | 1996-05-09 |
| EP0488225A3 (en) | 1992-12-09 |
| US5289508A (en) | 1994-02-22 |
| EP0488225A2 (en) | 1992-06-03 |
| CA2055823C (en) | 1995-07-11 |
| EP0488225B1 (en) | 1996-04-03 |
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