CN1295901C - 多信道串行联机装置及方法 - Google Patents

Abstract

本发明涉及一种多信道串行联机装置及方法，其包括共享时钟脉冲发生器与多个收发组件。共享时钟脉冲发生器用以产生至少一传输时钟脉冲及多个接收时钟脉冲。各收发组件用以根据传输时钟脉冲将欲传输的传输数据串化后，输出一第一传输差动信号与一第二传输差动信号；并且根据这些接收时钟脉冲将接收的一第一接收差动信号与一第二接收差动信号解串化后，输出接收数据。

Description

多信道串行联机装置及方法

技术领域

本发明是涉及一种串行联机(serial link)装置及方法，特别是涉及一种多信道(multi-lanes)串行联机装置及方法。

背景技术

目前，由于对数据传输有着愈来愈高速的需求，从而使得现有的并列传输架构，例如PCI架构，已逐渐变得不易适用。并列传输架构是使用多条连接线，而且需要控制每条连接线的时钟脉冲维持同步。但是在高速的数据传输过程中，非常难以实现对多条连接线的时钟脉冲同步。

通常，现有的高速传输是采用串行传输，例如是通用串行总线(UniversalSerial Bus，USB)。以USB 2.0规格的总线为例，它是以480Mbits/s的速率进行传输，采用的时钟脉冲为240MHz。若需进行更高速率的传输，例如大于1GHz时，则需采用串化/解串化(serialize/de-serialize，SERDES)收发组件(transceiver)。其中串化/解串化收发组件例如可以是应用于PCI高速架构(PCI Express architecture)的组件。

图1是现有技术中已知的串化/解串化收发组件的示决性框图。串化/解串化收发组件100包括传输单元120及接收单元140，用以分别进行传输信号及接收信号。上述串化/解串化收发组件100对于传输信号及接收信号的运作是以差动对(differentially driven pair)的形式进行，如图1中所示，上述的差动对分别可以是传输对信号(transmit pair)TxP及TxN，和接收对信号(receive pair)RxP及RxN。

其中，传输单元120由传输时钟脉冲发生器122及传输器124构成。传输时钟脉冲发生器122产生传输时钟脉冲tCLK，并输出到传输器124。外部所输入的数据tData，例如是计算机中的以并列形式的数据。当传输器124接收到传输时钟脉冲tCLK和并列的数据tData后，对并列的数据tData进行串化处理，然后产生传输对信号TxP和TxN，而后再进行输出的动作。

至于，接收单元140由接收器142及时钟脉冲数据恢复器(Clock DataRecovery Unit，CDR)144构成。当接收器142接到接收对信号RxP与RxN后，对接收对信号RxP与RxN进行解串化处理，再输出至时钟脉冲数据恢复器144。时钟脉冲数据恢复器144接收到解串化后的信号后及内部的一时钟脉冲发生器146所产生的时钟脉冲信号后对其进行相关处理，例如使用相位跟踪(Phase-tracking)方式来恢复所接收信号的时钟脉冲及数据，而后再输出接收数据rData。

由于以串行联机的PCI高速架构与周边装置连接，往往需使用多信道结构，即具有多个串行联机的信道方式同时使用，来达到周边装置所需的收发速率。然而，在图1所示的一个信道所需的串化/解串化收发组件的说明中，须具有两组时钟脉冲发生器，因此对于一个多信道的串行联机则需有更多个时钟脉冲发生器，由此将占据相当大的芯片面积，而且非常耗电而不经济。

发明内容

基于上述原因，本发明的目的在于提供一种可以共享时钟脉冲发生器的多信道(multi-lanes)串行联机装置及方法。

根据本发明的目的，提出一种多信道(multi-lanes)串行联机装置，其包括共享时钟脉冲发生器和多个串化/解串化收发组件。共享时钟脉冲发生器用以产生至少一传输时钟脉冲及多个接收时钟脉冲。各收发组件用以根据传输时钟脉冲，将欲传输之传输数据串化处理后，输出传输对信号；并且根据这些接收时钟脉冲，将接到的接收对信号进行解串化处理后，输出接收数据。

本发明还提供了一种多信道串行联机方法，由一共享时钟脉冲发生器控制，其包括下列步骤：首先，提供至少一传输时钟脉冲及多个接收时钟脉冲，其中传输时钟脉冲和这些接收时钟脉冲都由所述的共享时钟脉冲发生器产生；接着，对传输一传输数据，以该传输时钟脉冲作用来进行串化处理后，产生一传输对信号，并将接收的一接收对信号，以这些接收时钟脉冲作用来进行解串化处理后，产生一接收数据。

上述接收时钟脉冲数目是这些传输时钟脉冲数目的整数倍，由此使得接收时钟脉冲对传输对信号的一个位区间进行多重取样。而该传输时钟脉冲及多个接收时钟脉冲对该传输数据与该接收对信号作用，分别由一第一使能信号与一第二致能信号控制，以达到省电的作用。

为了使本发明的上述发明目的、特征、和优点能更显易于理解，下面例举一较佳实施例，并结合附图，作进一步的详细说明：

附图说明

图1是现有技术中已知的串化/解串化收发组件示意性框图。

图2表示按照本发明的一个较佳实施例的一种多信道(multi-lanes)串行联机装置框图。

图式标号说明

100：串化/解串化收发组件

120：传输单元

122：传输时钟脉冲发生器

124：传输器

140：接收单元

142：接收器

144：时钟脉冲数据恢复器

146：时钟脉冲发生器

200：多信道串行联机装置

220：串化/解串化(SERDES)收发组件

231：使能单元

241：传输器

251：接收器

253：时钟脉冲数据恢复器

具体实施方式

PCI高速架构(PCI express architecture)通过串行联机(serail link)与周边装置连接。每个串行联机包括至少一信道(lane)，每个信道即由前述的串化/解串化收发组件所控制。根据周边装置所需的收发速率而可以增加信道数。

参见图2，其表示按照本发明的一个较佳实施例的一种多信道串行联机装置框图。一个串行联机装置可以设计具有多个信道用以增加对周边装置传输速率，例如有16个信道的串行联机装置即要比具有一个信道的串行联机装置快16倍的传输速率。如图2所示，多信道串行联机装置200包括一个共享时钟脉冲发生器210及多个串化/解串化(serailizer/de-serializer，SERDES)收发组件220。图2是以两个信道的串行联机装置为例所做的说明，然而并不限于仅有两个信道。共享时钟脉冲发生器210产生传输时钟脉冲tCLK1-m及接收时钟脉冲rCLK1-n，其中m与n为至少等于或大于1的整数，以提供给各个SERDES收发组件220。各SERDES收发组件220用以根据传输时钟脉冲tCLK1-m，将欲传输的并列数据tData进行串化处理后，输出传输对信号TxP与TxN。各SERDES收发组件220还根据接收时钟脉冲rCLK1-n，将接收的差动对信号RxP与RxN进行解串化处理后，输出数据rData。

各SERDES收发组件220包括使能单元231、传输器241、接收器251及时钟脉冲数据恢复器253。使能单元231分别根据传输使能信号ENt及接收致能信号Enr的控制，决定是否接收传输时钟脉冲tCLK1-m及接收时钟脉冲rCLK1-n。因此，若SERDES收发组件220在无任何收或发的动作时，则可利用传输使能信号ENt及接收致能信号Enr来达到暂停供给时钟脉冲从而节省电源。其中，使能单元231可简单设计成由与门(AND gate)A1与A2构成。与门A1根据接收致能信号ENr决定是否让接收时钟脉冲rCLK1-n输出至时钟脉冲数据恢复器253。与门A2根据传输使能信号ENt决定是否让传输时钟脉冲tCLK1-m输出。由于使能单元231可以控制时钟脉冲的输出，因此可以有效地节省电源。

传输器241接收传输时钟脉冲tCLK1-m和传输的并列数据tData，在进行串化处理后，产生传输对信号TxP与TxN输出。接收器251接到接收对信号RxP及RxN后，将他们转为并列数据，再输出给时钟脉冲数据恢复器253。时钟脉冲数据恢复器253，在此内部并不需要具有时钟脉冲发生器，因为其利用共享时钟脉冲发生器210所输出的接收时钟脉冲rCLK1-n，在配合使能单元231控制所传送过来的接收时钟脉冲rCLK1-n和接收器251传送过来的并列数据，并进行相关处理以恢复所接收信号的时钟脉冲及数据，而后输出接收数据rData。由于时钟脉冲数据恢复器253内部不具有时钟脉冲发生器，因此可以有效地降低在芯片上的面积。

时钟脉冲数据恢复器253采用多重取样(over-sampling)的技术，因此需要多种相位的接收时钟脉冲rCLK1-n，也就是在操作时，在一个位区间中进行多次取样，然后据此以决定此位的内容为1或0。由于过取样技术为数字式，因此可以很方便以较小的面积设计于芯片中，并且具有较佳的准确性。此外，共享时钟脉冲发生器210产生传输时钟脉冲tCLK1-m及接收时钟脉冲rCLK1-n例如是可以产生多种相位时钟脉冲的锁相回路(multi-phase phase lockloop)，可以同时产生至少30-40个不同相位的时钟脉冲。配合时钟脉冲数据恢复器253是采用多重取样的技术，因此需要多种相位的接收时钟脉冲rCLk，例如在此我们可以设定n＝3m，表示共享时钟脉冲发生器210产生一个传输时钟脉冲tCLK1，则同时有3个对应不同的接收时钟脉冲rCLK1-3产生，使得时钟脉冲数据恢复器253内部会对一个位区间中进行三次取样。

本发明上述实施例所公开的多信道串行联机装置具有以下优点：

一、所述的这些信道的收发组件共享一个共享时钟脉冲发生器，从而可以简化电路，易于设计，并缩小芯片面积。

二、各信道具有使能单元用以控制时钟脉冲的输入，因此可以省电。

三、利用多重取样技术的时钟脉冲数据恢复器，是通过数字技术实现的，因此不但可以省电且可有效减小面积。

综上所述，虽然上文中例举了本发明的一个较佳实施例，然而，其并非用以限定本发明，任何本技术领域内的普通技术人员，在不脱离本发明的精神和保护范围的情况下，可以作出各种变化和修饰，因此本发明的保护范围是以本申请专利要求书中所界定的内容来确定。

Claims (11)

1.一种多信道串行联机装置，包括：

一共享时钟脉冲发生器，产生至少一传输时钟脉冲及多个接收时钟脉冲；和

多个串化/解串化收发组件，所述的各串化/解串化收发组件用以根据任一所述的传输时钟脉冲，将欲传输的一传输数据串化处理后，输出一传输对信号，并且根据接收时钟脉冲将接收的一接收对信号解串化处理后，输出一接收数据。

2.按照权利要求1所述的装置，其特征在于，所述的串化/解串化收发组件包括：

一使能单元，分别根据一传输使能信号和一接收使能信号，决定是否输出所述的传输时钟脉冲和接收时钟脉冲；

一传输单元，根据所述的使能单元输出的传输时钟脉冲，将传输数据串化处理后，输出传输对信号；

一接收单元，根据接收的接收对信号和接收时钟脉冲，来输出接收数据。

3.按照权利要求2所述的装置，其特征在于，所述的使能单元包括：

一第一与门，根据所述的接收使能信号来决定是否输出接收时钟脉冲。

4.按照权利要求2所述的装置，其特征在于，所述的使能单元包括：

一第二与门，其根据传输使能信号来决定是否输出传输时钟脉冲。

5.按照权利要求2所述的装置，其特征在于，所述的接收单元包括：

一接收器，用以接收所述的接收对信号，并将其解串化处理后，输出一并列数据；

一时钟脉冲数据恢复器，其根据所述的并列数据和使能单元输出所述的接收时钟脉冲，而输出接收数据。

6.按照权利要求5所述的装置，其特征在于，所述的时钟脉冲数据恢复器采用多重取样的技术。

7.按照权利要求1所述的装置，其特征在于，所述的共享时钟脉冲发生器是多相的锁相回路。

8.一种多信道串行联机方法，由一个共享时钟脉冲发生器控制，包括下列步骤：

提供至少一传输时钟脉冲及多个接收时钟脉冲，所述的传输时钟脉冲和接收时钟脉冲都由所述的一个共享时钟脉冲发生器产生；和

对传输的一传输数据，根据任一所述的传输时钟脉冲作用来进行串化处理后，产生一传输对信号，并将接收的一接收对信号，由所述的接收时钟脉冲的作用来进行解串化处理后，产生一接收数据。

9.按照权利要求8所述的方法，其特征在于，所述的接收时钟脉冲数目为所述的传输时钟脉冲数目的整数倍。

10.按照权利要求9所述的方法，其特征在于，所述的接收时钟脉冲对接收信号的一个位区间进行多重取样。

11.按照权利要求8所述的方法，其特征在于，所述的传输时钟脉冲和多个接收时钟脉冲对所述的传输数据和所述的接收对信号的作用，分别由一第一使能信号与一第二使能信号控制。

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