CN1466185A - 一种高速信元传输的实现方法 - Google Patents

Abstract

本发明公开了一种高速信元传输的实现方法，该方法包括：在数字芯片之间进行高速信元传输时，在发送端将帧同步信号(Frame)、信元同步信号(Soc)和奇偶校验信号(Prty)编码在一根复合信号指示线中传输，且编码的顺序与普通高速数据线的编码顺序相同。接收端从复合信号指示线中恢复Frame信号、Soc信号和Prty信号，Frame信号的状态或者是恒定的1，或者是恒定的0，这两种状态分别对应两种解码状态，接收端可以很容易地根据Frame信号的指示从高速串行数据中恢复出并行数据。采用该方法可简化电路设计，提高数据传输率，而且也减少了信号线的数量。

Description

一种高速信元传输的实现方法

技术领域

本发明涉及高速信元传输技术，特别是指一种在数字芯片之间进行高速信元传输的实现方法。

背景技术

在数字电子技术向大规模、高速度的发展过程中，数字器件中管脚(PIN)数量的增长速度慢于内部逻辑门数的增长速度，PIN的数据吞吐量成为系统数据处理速度的瓶颈。

针对提高芯片管脚的数据传输速度问题，目前业界存在多种解决方案，较常见的有下面几种：

1、在芯片内集成串行器/解串行器(SerDes)的方案。

这种方案的原理如图1所示，在芯片A内部有一个并行/串行转换器(P/S)11和一个时钟倍频电路12，在芯片B内部有一个串行/并行转换器(S/P)13和一个时钟恢复电路14，在芯片A和芯片B之间由一根高速串行数据线连接。芯片A和芯片B在进行数据传输时，芯片A首先将内部的并行数据经并行/串行转换器11转换为串行数据后传输至芯片B，随后芯片B将接收到的串行数据经串行/并行转换器13转换后恢复为并行数据。时钟倍频电路和时钟恢复电路用于提供时钟并保证时钟同步。

这种方案被应用在很多现场可编程门阵列(FPGA)或专用集成电路(ASIC)的设计上。它的优点在于能够用非常少的PIN实现很高的数据吞吐量，而且在传输数据时，可以采用特定的编码方式，使时钟信号可以在接收端被提取出来，无需单独传递时钟信号。缺点是需要专门的时钟倍频电路和时钟提取电路，工艺要求高，而且还需要使用特殊的便于提取时钟和同步信号的数据编码。

2、使用2倍数据传输速率的输入输出缓冲(DDR IOB)方式传输数据的方案。

这种方案的原理如图2所示，在芯片A和芯片B内部分别有一个2倍数据传输速率的输入输出缓冲器(DDR IOB)21和22，芯片A和芯片B之间通过一根DDR数据线和一根数据随路时钟线连接。数据的具体传输过程如下所述：芯片A内部的2路并行数据经过DDR IOB21编码后形成一路串行数据传输至芯片B，串行数据传输速率相当于原并行数据传输率的2倍，芯片B接收到的串行数据再经过一个DDR IOB22解码后恢复为2路并行数据。在这种方案中，芯片A和芯片B之间通过一根数据随路时钟线保持时钟同步。

这种做法的优点是电路简单，因为很多芯片都支持DDR IOB，所以只要求芯片具有DDR IOB即可，无需时钟倍频和恢复电路；缺点是数据传输速率低，同样的管脚数目，只能将数据传输速率提高1倍，同时还需要额外的随路时钟信号线。图2中的DDR数据线可以不止一根，例如，如果需要传输32bit的并行数据，可以使用16根DDR数据线和1根数据随路时钟信号线。

3、扩展到4倍数据传输速率的DDR IOB方式传输数据的方案。

这种方案的原理如图3所示，芯片A和芯片B之间通过一根高速串行数据线、一根数据随路时钟线和一根Frame指示信号线连接。在芯片A内部有两个P/S31、一个DDR IOB32和一个时钟倍频器33，在芯片B内部有两个S/P35、一个DDR IOB34和一个时钟分频器36。在芯片A内部，并行数据先经两个P/S31两两复用，再进入DDR IOB32编码后进行传输。芯片B将接收到的串行数据先经过DDR IOB34解码，再经两个S/P35解复用就恢复为并行数据。

这种方案的电路比第2种稍稍复杂，需要将并行数据两两复用后再经过DDR IOB编码进行传输，并且芯片A和B之间传输串行数据所需的时钟频率为系统时钟频率的2倍，但优点是数据传输速度比第2种方案提高了一倍。为了能够在并行/串行转换(P/S)电路中保持数据复用的顺序，以及在串行/并行转换(S/P)电路中按照复用的相反顺序解复用，需要额外传递一根Frame指示信号线。图3中的高速串行数据线可以不止一根，例如，如果需要传输32bit的并行数据，可以使用8根高速数据线，1根Frame指示信号线和1根数据随路时钟线。

这种方案的缺点是需要额外的Frame指示信号线，当需要传输信元的Soc、Prty等信号时，增加的信号线比较多。例如，当传递32位的信元时，需要8根信元线，一根Soc信号线，一根Prt信号线，一根Frame指示信号线，一根时钟信号线，共计12根信号线。另外，Frame指示信号线不经过DDRIOB，所以它的生成方式与数据线不一致，难以保证Frame指示信号线与数据线的时序的一致性，有时需要单独调整Frame指示信号线的延时。

发明内容

有鉴于此，本发明的主要目的在于提供一种在数字芯片之间进行高速信元传输的实现方法，以简化电路设计，提高数据传输率，而且减少了信号线的数量。

为达到上述目的，本发明的技术方案是这样实现的：

一种高速信元传输的实现方法，当数字芯片之间进行高速信元传输时，在发送端将一个以上的控制信号编码于一根复合信号指示线中传输，接收端从复合信号指示线中恢复出所有的控制信号，并根据控制信号的指示从高速串行数据线中恢复出并行数据。

其中，所述的控制信号至少包括帧同步信号(Frame)、信元同步信号(Soc)和奇偶校验信号(Prty)。设定该帧同步信号由两比特位表示，且其中1位取0，1位取1。

在上述方法中，发送端进行控制信号编码时，帧同步信号的两个比特位间隔出现。而且，发送端进行控制信号编码时，控制信号的编码顺序与高速串行数据线上数据位的编码顺序是一一对应的。

在接收端，帧同步信号只输出两个比特位中的一位，该输出值为恒定的1，或为恒定的0。

接收端根据帧同步信号的输出值恢复并行数据和控制信号，当帧同步信号输出1时，数据位顺序发生交叉；当帧同步信号输出0时，数据位顺序正常。

由于本发明技术方案将帧同步信号(Frame)、信元同步信号(Soc)和奇偶校验信号(Prty)编码在一根复合信号指示线中传输，且编码的顺序与普通高速数据线上数据位的编码顺序相同，那么，与现有技术方案1相比，省去了时钟倍频电路和时钟恢复电路；与现有技术方案2相比，提高了数据的传输速率；与现有技术方案3相比，既减少了信号线的数量，又容易保证Frame信号线与高速数据线的时序的一致性，无需单独调整Frame信号线的延时即可工作。

附图说明

图1为采用SerDes在芯片间实现高速数据传输的原理图。

图2为采用DDR IOB在芯片间实现高速数据传输的原理图。

图3为扩展到4倍数据速率的DDR IOB传输系统的原理图。

图4为本发明中采用复合指示信号线的多路高速数据传输原理图。

图5为本发明中复合指示信号和数据随路时钟之间的时序关系原理图。

图6为本发明中采用复合指示信号线的单路高速数据传输原理图。

具体实施方式

参见图4，图4示出采用本发明技术方案而设计的多路数据传输系统原理。芯片A内部包括：n+1个用于数据信号的多路复用器41，一个用于控制信号的多路复用器46和一个时钟倍频器42。芯片B内部包括：n+1个用于数据信号的解复用器43，一个用于控制信号的多路解复用器47，n+1个用于数据信号的数据调整器44，一个用于控制信号的数据调整器48，一个时钟分频器45。芯片A和芯片B之间共有n+1根数据线，一共可以传输(n+1)*4bit的数据。

对于芯片A，它将待传输的数据以4bit为单位分成一组，然后将每组4bit数据经过多路复用器41编码后在一根数据线上串行传输。同时芯片A将Frame信号、Soc信号和Prty信号经多路复用器46编码在一根复合指示信号线上串行传输，编码的顺序和数据线上数据位编码的顺序相同。为了编码方便，在本实施例中，Frame信号的值用两位表示，即Frame[0]和Frame[1]，且Frame[0]和Frame[1]中1位取值为0，1位取值为1。芯片B将复合指示信号线的信号经解复用器47解复用后恢复出Frame信号，该Frame信号的两个比特位分别对应芯片的两个管脚，为了判别方便，只固定输出该芯片这两个管脚中一个指定管脚的值作为恢复信号顺序指示，因此Frame信号的输出值为恒定的1或是恒定的0，可预先规定输出1表示数据位发生交叉，输出0表示数据位顺序正常。在Frame信号的指示下，数据调整器48恢复出Soc信号和Prty信号，同时芯片B将接收到的(n+1)路串行传输数据分别经过(n+1)个解复用器43的解复用，以及(n+1)个数据调整器44进行数据顺序调整后输出(n+1)*4位并行数据，从而正确地将数据解码。在芯片A和芯片B的内部分别有一个时钟倍频器42和时钟分频器45，时钟倍频器42将芯片A的工作时钟倍频后作为芯片A和芯片B之间的数据随路时钟，时钟分频器45将数据随路时钟分频后作为芯片B的工作时钟。

参见图5，图5示出采用上述技术方案的时序关系。由图可见，复合指示信号线中Frame信号、Soc信号和Prty信号的编码顺序和普通数据线上数据位的编码顺序相同。例如，当普通数据线上数据位按照bit3，bit1，bit2，bit0的顺序编码时，则复合指示线的编码顺序应该是Soc，1，Prty，0。另外，从图中可以看出数据随路时钟频率为芯片A工作时钟频率的2倍。

图6为本发明的一具体实施例，是基于图4所示技术方案的一个具体运用，采用复合指示信号线的单路高速数据传输，下面详细介绍其工作原理。

如图6所示，芯片A内部有2个多路复用器61和62、一个时钟倍频器63，芯片B内部有2个解复用器64和65、2个数据调整器66和67、1个时钟调整器68、一个时钟分频器69。另外，芯片A和芯片B之间通过1根高速串行数据线、1根复合指示信号线、1根数据随路时钟信号线相互连接。

当芯片A和芯片B之间传输数据时，在芯片A内部，4bit并行数据经过多路复用器61编码后在1根高速串行数据线上传输，同时芯片A将Frame信号、Soc信号和Prty信号经多路复用器62编码在一根复合指示信号线内串行传输，本实施例中，Frame[0]和Frame[1]信号的值1或0相互间隔出现。如果数据线按照bit3，bit1，bit2，bit0的顺序编码，则复合指示线的编码顺序是Soc，1，Prty，0。

芯片B先将复合指示信号经解复用器65解复用后恢复出Frame信号，Frame信号对应芯片的两个管脚，指定输出这两个管脚中一个管脚的值，该值为恒定的1或是恒定的0。在Frame信号的指示下，数据调整器67恢复出Soc信号和Prty信号，同时芯片B将接收到的串行传输数据经解复用器64解复用和数据调整器66进行数据顺序调整后，输出4位并行数据，从而正确地将数据解码。由于规定输出1时表示数据位发生交叉，输出0时表示数据位顺序正常。因此，当Frame信号的输出值为1时，说明芯片B内部的数据位发生交叉，也就是说，如果复用前并行数据的顺序为bit0、bit1、bit2、bit3时，由于发生数据为交叉，当前经解复用后得到的并行数据应该为bit1、bit0、bit3、bit2，串行复合指示信号经解复用后形成的并行数据为Soc、Prty，它们分别再经过数据调整单元调整后输出的并行数据为bit0、bit1、bit2、bit3和Prty、Soc。这里需要指明的是，在以4bit为一组编码时，是先将bit0和bit1组成一组，bit2和bit3组成一组分别进行复用编码，然后将这两组编码后的数据再编码，所以如果数据位发生交叉，则只能是bit0和bit1发生交叉，bit2和bit3发生交叉。当Frame信号的输出值为0时，说明芯片B内部的数据位顺序正常，也就是说，如果复用前并行数据的顺序为bit0、bit1、bit2、bit3时，当前经解复用后得到的并行数据也应为bit0、bit1、bit2、bit3，串行复合指示信号经解复用后得到的并行数据为Prty、Soc，它们分别再经数据调整单元调整后输出的并行数据仍为bit0、bit1、bit2、bit3和Prty、Soc。

时钟倍频器63将芯片A的工作时钟倍频后作为芯片A和芯片B之间的数据随路时钟，芯片B将接收到的数据随路时钟经时钟调整器68调整和时钟分频器69分频后作为芯片B的工作时钟。

可见，本发明所采用的技术方案将Frame指示信号、Soc信号和Prty信号编码在一根复合指示信号线内传输，采用与数据编码相同的编码方式，既减少了信号线的数量，又容易保证复合指示信号线与高速数据线的一致性，无需调整即可工作。

总之，以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (7)

1、一种高速信元传输的实现方法，其特征在于：当数字芯片之间进行高速信元传输时，在发送端将一个以上的控制信号编码于一根复合信号指示线中传输，接收端从复合信号指示线中恢复出所有的控制信号，并根据控制信号的指示从高速串行数据线中恢复出并行数据。

2、根据权利要求1所述的高速信元传输方法，其特征在于：所述的控制信号至少包括帧同步信号(Frame)、信元同步信号(Soc)和奇偶校验信号(Prty)。

3、根据权利要求2所述的高速信元传输方法，其特征在于：设定帧同步信号由两比特位表示，且其中1位取0，1位取1。

4、根据权利要求1或3所述的高速信元传输方法，其特征在于：在发送端进行控制信号编码时，帧同步信号的两个比特位间隔出现。

5、根据权利要求1所述的高速信元传输方法，其特征在于：在发送端进行控制信号编码时，控制信号的编码顺序与高速串行数据线上数据位的编码顺序一一对应。

6、根据权利要求3所述的高速信元传输方法，其特征在于：在接收端帧同步信号只输出两个比特位中的一位，该输出值为恒定的1，或为恒定的0。

7、根据权利要求1或6所述的高速信元传输方法，其特征在于该方法进一步包括：接收端根据帧同步信号的输出值恢复并行数据和控制信号，当帧同步信号输出1时，数据位顺序发生交叉；当帧同步信号输出0时，数据位顺序正常。

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