KR101045085B1 - 병-직렬 변환회로 - Google Patents

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Abstract

본 발명은 병렬 데이터를 직렬 데이터로 정렬하는 병-직렬 변환회로에 관한 것으로, 본 발명에 따른 병-직렬 변환회로는, 서로 활성화 구간이 겹치지 않는 다수의 병렬 데이터들을 직렬로 정렬하는 병-직렬 변환회로에 있어서, 상기 다수의 병렬 데이터들 중 제1그룹에 속하는 병렬 데이터들을 입력받아 직렬로 정렬해 출력하는 제1정렬부; 상기 다수의 병렬 데이터들 중 제2그룹에 속하는 병렬 데이터들을 입력받아 직렬로 정렬해 출력하는 제2정렬부; 및 상기 제1정렬부와 상기 제2정렬부의 출력 데이터를 직렬로 정렬해 출력하는 제3정렬부를 포함하고, 상기 제1정렬부와 상기 제2정렬부는 자신이 입력받은 데이터들 중 활성화된 데이터에 응답하여 자신의 출력노드를 구동하는 것을 특징으로 한다.
Figure R1020090058999
병-직렬 변환회로, 데이터, 메모리장치

Description

병-직렬 변환회로{PARALLEL TO SERIAL CONVERTING CIRCUIT}
본 발명은 병렬로 입력된 데이터를 직렬로 변환하여 출력하는 병-직렬 변환회로에 관한 것이다.
반도체 메모리장치의 고속화에 대한 요구는 점점 커지고 있지만, 반도체 메모리장치 내의 코어 영역(메모리 셀 어레이 영역)의 엑세스 타임에는 물리적인 한계가 있다. 따라서 반도체 메모리장치는 내부적으로는 데이터를 병렬로 처리하고, 데이터의 입/출력시에는 데이터를 직렬화하여 고속으로 입/출력하는 방식을 사용함으로써, 코어 영역의 물리적인 한계를 극복하고 있다. 따라서 반도체 메모리장치에서는 내부적으로 병렬로 처리된 데이터를 직렬로 변환하여 칩 외부로 출력하기 위한 병-직렬 변환회로가 사용된다.
도 1과 도 2는 종래의 병-직렬 변환회로의 구성도이다.
도 1에는 4:1로 데이터를 변환하는 회로를 도시하였으며, 도 2에는 8:1로 데 이터를 변환하는 회로를 도시하였다.
도면에 도시된 바와 같이, 종래의 병-직렬 변환회로는, 풀업 구동수단(110, 210)과, 다수의 풀다운 구동수단(121~124, 221~228)을 포함하여 구성된다.
풀업 구동수단(110, 210)은 인에이블 신호(ENABLE)가 '로우'로 활성화된 동안에는 항상 A노드를 풀업 구동한다. 인에이블 신호(ENABLE)는 병-직렬 변환회로의 동작 중에는 항상 '로우'상태를 유지하는 신호이므로, 풀업 구동수단(110, 210)은 항상 A노드를 풀업 구동한다고 생각할 수 있다.
풀다운 구동수단(121~124, 221~228)은 데이터(DATA<0:3>, DATA<0:7>)에 응답하여 A노드를 풀다운 구동한다. 데이터(DATA<0:3>, DATA<0:7>)가 '하이'값을 가지는 경우에 풀다운 구동수단(121~124, 221~228)은 A노드를 풀다운 구동하고, 데이터가 '로우'값을 가지는 경우에 풀다운 구동수단(121~124, 221~228)은 A노드를 풀다운 구동하지 않는다. 데이터들(DATA<0:3>, DATA<0:7>)은 모두 서로 겹치지 않는 각자의 활성화 구간을 갖는데, 활성화 구간에는 데이터의 논리값에 따라 '하이' 또는 '로우'의 값을 갖지만, 활성화 구간이 아닌 구간에는 데이터의 논리값에 상관없이 항상 '로우'값을 갖는다. 따라서 데이터(DATA<0:3>, DATA<0:7>)가 활성화되어 있는 구간 동안에는 데이터의 논리값에 따라 풀다운 구동수단(121~124, 221~228)의 구동 여부가 결정되지만, 데이터(DATA<0:3>, DATA<0:7>)가 비활성화 되어 있는 구간 동안에는 데이터의 논리값에 상관없이 풀다운 구동수단은 구동되지 않는다.
풀업 구동수단(110, 210)은 항상 구동되고, 풀다운 구동수단(121~124, 221~228)은 활성화된 데이터(DATA<0:7>)의 논리값에 따라 구동의 여부가 결정되는 데, 풀업 구동수단(110, 210)만이 구동되는 구간에는 A노드의 논리 레벨이 '하이'가 되며, 풀업 구동수단(110, 210)과 풀다운 구동수단(121~124, 221~228)이 동시에 구동되는 구간에서는 A노드의 논리 레벨이 '로우'가 된다.
도 3은 도 2의 동작을 나타낸 타이밍도이다.
8개의 데이터(DATA>0:7>)는 각각 자신의 활성화 구간을 가지며, 활성화 구간 동안에만 데이터(DATA<0:7>)의 논리 레벨에 따라 '하이' 또는 '로우'레벨을 가지며, 비활성화 구간 동안에는 '로우'레벨로 고정된다. 따라서 풀다운 구동수단(221~228)은 각각 서로 다른 구간 동안 구동되며 A노드를 구동하고, 그에 따라 병-직렬 변환회로의 출력노드(MUX_OUT)로는 8개의 데이터(DATA<0:7>)가 직렬로 변환되어 출력된다.
상술한 병-직렬 변환회로에서 A노드의 신호는 논리레벨 '하이'일 때에는 VDD의 레벨을 갖고 논리레벨 '로우'일 때에는 Vth-α(Vth는 턴온전압)의 레벨을 가지며 스윙된다. 보다 많은 병렬 데이터(DATA)를 직렬로 정렬할수록 A노드에 연결된 트랜지스터의 갯수가 늘어나는 구조를 가지고 있기 때문에 A노드의 라인 로딩(line loading) 및 정션 캐패시터(junction capacitor) 성분이 커지며, 이에 의해 A노드의 신호 및 출력노드(MUX_OUT)의 신호가 VDD~Vth-α로 완전히 스윙(fully swing)하지 못하는 문제가 발생된다. 게다가 이러한 문제는 5Gbps와 같은 고속동작시에는 더욱 심각해진다. 따라서 고속동작시 지터(jitter)를 최소화하고 안정적으로 데이 터를 출력하는 병-직렬 변환회로가 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 라인로딩과 정션 캐패시터 성분을 줄여 안정적으로 고속동작이 가능한 병-직렬 변환회로를 제공하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 병-직렬 변환회로는, 서로 활성화 구간이 겹치지 않는 다수의 병렬 데이터들을 직렬로 정렬하는 병-직렬 변환회로에 있어서, 상기 다수의 병렬 데이터들 중 제1그룹에 속하는 병렬 데이터들을 입력받아 직렬로 정렬해 출력하는 제1정렬부; 상기 다수의 병렬 데이터들 중 제2그룹에 속하는 병렬 데이터들을 입력받아 직렬로 정렬해 출력하는 제2정렬부; 및 상기 제1정렬부와 상기 제2정렬부의 출력 데이터를 직렬로 정렬해 출력하는 제3정렬부를 포함하고, 상기 제1정렬부와 상기 제2정렬부는 자신이 입력받은 데이터들 중 활성화된 데이터에 응답하여 자신의 출력노드를 구동하는 것을 특징으로 할 수 있다.
상기 다수의 병렬 데이터들은, 자신의 활성화 구간이 아닌 구간 동안에는 데이터의 논리값과 상관 없이 소정 논리값으로 고정되는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 병-직렬 변환회로는, 제1그룹에 속하는 병렬 데이터들을 서로 다른 구간에 활성화되는 다수의 클럭을 이용하여 직렬로 정렬해 출력하는 제1정렬부; 제2그룹에 속하는 병렬 데이터들을 서로 다른 구간에 활성화되는 다수 의 클럭을 이용하여 직렬로 정렬해 출력하는 제2정렬부; 및 상기 제1정렬부와 상기 제2정렬부의 출력 데이터를 직렬로 정렬해 출력하는 제3정렬부를 포함할 수 있다.
상기 제1그룹과 상기 제2그룹에 속하는 병렬 데이터들과 상기 다수의 클럭은 각각 일대일로 대응되고, 상기 제1정렬부와 상기 제2정렬부 각각은, 자신이 입력받은 병렬 데이터들 중 활성화된 클럭에 대응되는 데이터에 응답하여 자신의 출력노드를 구동하는 것을 특징으로 할 수 있다.
본 발명의 병-직렬 변환회로는, 병렬 데이터를 직렬로 변환하는 동작을 다단계로 나누어 수행함으로써, 출력노드에 발생하는 라인 로딩(line loading) 및 정션 캐패시터(junction capacitor) 성분을 줄여준다. 따라서 고속동작시에도 병-직렬 변환동작을 안정적으로 수행할 수 있다는 장점이 있다.
또한, 듀얼 스택드(dual stacked) 낸드게이트 또는 듀얼 스택드 노아게이트를 사용함으로써, 고속 데이터의 지터(jitter) 성분을 제거할 수 있다는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 병-직렬 변환회로의 제1실시예 구성도이다.
도 4에 도시된 바와 같이, 다수의 병렬 데이터들(DATA<0:3>) 중 제1그룹에 속하는 병렬 데이터들(DATA<0>,<2>)을 입력받아 직렬로 정렬해 출력하는 제1정렬부(410); 다수의 병렬 데이터들(DATA<0:3>) 중 제2그룹에 속하는 병렬 데이터들(DATA<1>,<3>)을 입력받아 직렬로 정렬해 출력하는 제2정렬부(420); 및 제1정렬부(410)와 제2정렬부(420)의 출력 데이터(A,B)를 직렬로 정렬해 출력하는 제3정렬부(430)를 포함하고, 제1정렬부(410)와 제2정렬부(420)는 자신이 입력받은 데이터들 중 활성화된 데이터에 응답하여 자신의 출력노드(A,B)를 구동하는 것을 특징으로 한다.
병렬 데이터들(DATA<0:3>)은 데이터의 활성화 구간이 서로 겹치지 않으며, 자신의 활성화 구간이 아닌 구간 동안에는 데이터의 논리값과 상관 없이 소정 논리값으로 고정된다. 즉, 자신의 활성화 구간 동안에는 자신의 논리값에 따른 값을 갖지만, 비활성화 구간 동안에는 '로우'값으로 고정된 값을 갖는다. 이러한 병렬 데이터들(DATA<0:3>)은 후술하는 도 7의 구간조절부에 의해 생성될 수 있다.
제1정렬부(410)는 입력받은 데이터(DATA<0>, DATA<2>) 중 활성화된 데이터에 응답하여 자신의 출력노드(A)를 구동한다. 이러한 제1정렬부(410)는 출력노드(A)를 풀업 구동하는 풀업 구동수단(411)과, 입력된 데이터(DATA<0>, DARA<2>)에 응답하여 출력노드(A)를 풀다운 구동하는 풀다운 구동수단(412, 413)을 포함하여 구성될 수 있다. 풀업 구동수단(411)은 병-직렬 변환회로가 동작하는 동안에는 항상 출력노드(A)를 풀업 구동한다(ENABLE 신호는 병-직렬 변환회로가 동작하는 동안에는 항 상 '로우'레벨 유지). 따라서 풀다운 구동수단(412, 413)이 구동되지 않는 경우에 출력노드(A)는 항상 논리레벨 '하이'를 유지한다. 그러나 풀다운 구동수단(411, 412)이 구동되는 구간 동안에는 출력노드(A)의 논리레벨은 '로우'가 된다. 데이터(DATA<0>)의 활성화 구간 동안에는 데이터(DATA<0>)의 논리값에 따라 풀다운 구동수단(412)의 구동여부가 결정된다. 따라서 데이터(DATA<0>)의 활성화 구간동안에는 출력노드(A)의 논리레벨이 데이터(DATA<0>)의 논리값에 따라 결정된다. 마찬가지로 데이터(DATA<2>)의 활성화 구간 동안에는 데이터(DATA<2>)의 논리값에 따라 풀다운 구동수단(413)의 구동여부가 결정된다. 따라서 데이터(DATA<2>)의 활성화 구간동안에는 출력노드(A)의 논리레벨이 데이터(DATA<2>)의 논리값에 따라 결정된다. 데이터(DATA<0>)와 데이터(DATA<2>)의 활성화구간이 아닌 동안에는 풀다운 구동수단(412, 413)이 구동되지 않으므로 출력노드(A)는 논리레벨 '하이'를 유지하게 된다. 제1정렬부(410)의 출력노드(A)에는 결국 데이터(DATA<0>, DATA<2>)가 직렬로 정렬되어 출력된다.
제2정렬부(420)는 입력받는 데이터(DATA<1>, DATA<3>)만이 다를 뿐 제1정렬부(410)와 동일하게 구성된다. 따라서 출력노드(B)의 논리레벨은 데이터(DATA<1>)의 활성화 구간 동안에는 데이터(DATA<1>)의 논리레벨에 따라 결정되고, 데이터(DATA<3>)의 활성화 구간 동안에는 데이터(DATA<3>)의 논리레벨에 따라 결정된다. 데이터(DATA<1>)와 데이터(DATA<3>)의 활성화구간이 아닌 동안에는 풀다운 구동수단(422, 423)이 구동되지 않으므로 출력노드(B)는 논리레벨 '하이'를 유지하게 된다. 제1정렬부(420)의 출력노드(B)에는 결국 데이터(DATA<1>, DATA<3>)가 직렬로 정렬되어 출력된다.
제3정렬부(430)는 제1정렬부(410)와 제2정렬부(420)로부터 출력되는 데이터(A, B)를 다시 직렬로 정렬해 출력한다. 이러한 제3정렬부(430)는 낸드게이트 또는 노아게이트를 포함하여 구성될 수 있는데, 이에 대한 보다 상세한 설명은 도 5와 도 6에서 후술하기로 한다.
본 발명의 병-직렬 변환회로는 다수의 데이터(DATA<0:3>)를 직렬로 정렬하는데 있어서, 여러 단계로 나누어서 변환 동작을 수행한다. 제1정렬부(410)와 제2정렬부(420)를 이용해 각각 2개씩의 데이터(DATA<0>,DATA<2> 및 DATA<1>,DATA<3>)를 2:1로 직렬로 변환하며, 다시 제3정렬부(430)를 이용해 제1정렬부(410)와 제2정렬부(420)를 통해 변환된 데이터(A, B)를 다시 직렬로 변환한다. 따라서 병-직렬 변환회로의 라인 로딩과 정션 캐패시터 성분이 분산되며, 데이터가 완전히 스윙하지 못하는 문제를 방지할 수 있다.
도 4에 도시된 실시예에서는, 제1정렬부(410)와 제2정렬부(420)는 각각 2개씩의 데이터(DATA<0>,DATA<2> 및 DATA<1>,DATA<3>)를 직렬로 변환하고 제3정렬부(430)는 제1정렬부(410)와 제2정렬부(420)로부터 출력되는 데이터(A,B)를 직렬로 변환하는 경우를 도시하였다. 그러나 제1정렬부(410)와 제2정렬부(420)가 직렬로 변환하는 데이터의 갯수가 2이상이 될 수도 있으며, 제3정렬부(430)가 2개의 정렬부(410, 420)가 아니라 더 많은 정렬부의 출력데이터를 직렬로 변환하게 설계될 수 있음은 당연하다.
또한, 제3정렬부(430)의 후단에는 로우 패스 필터(low pass filter)가 더 포 함될 수 있는데, 이러한 경우에는 제1~3정렬부(410,420,430)에서 데이터 변환과정 중 데이터(DATA<0:3>)의 활성화 구간이 겹침으로서 발생하는 글리치(glitch)를 제거할 수 있게 된다.
도 5는 제3정렬부(430)의 제1실시예 구성도이다.
도 5에 도시된 바와 같이, 제3정렬부(430)는 스택드(stacked) NMOS트랜지스터(N51,N52 및 N53,N54)가 듀얼로 구성된 듀얼 스택드(dual stacked) 낸드게이트를 포함하여 구성될 수 있다. 듀얼 스택드 낸드게이트가 아닌 일반적인 낸드게이트를 사용할 경우에는 드레인 쪽 NMOS트랜지스터와 소스 쪽 NMOS트랜지스터 구동시의 파형이 서로 달라지기 때문에, 고속 동작시 출력데이터(MUX_OUT)에 지터 성분이 증가할 수 있다.
제1정렬부(410)와 제2정렬부(420)에서 출력되는 데이터(A,B)는 활성화 구간 동안에는 데이터(DATA<0:3>)에 따른 논리값을 갖지만 비활성화 구간 동안에는 '하이'레벨로 고정된다. 제1정렬부(410)의 출력(A)은 데이터(DATA<0>, DATA<2>)의 활성화 구간 동안에만 데이터(DATA<0>, DATA<2>)에 따른 논리값을 가지고, 데이터(DATA<0>, DATA<2>)의 비활성화 구간 동안에는 '하이'레벨로 고정된다. 마찬가지로 제2정렬부(420)의 출력은 데이터(DATA<1>, DATA<3>)의 활성화 구간 동안에만 데이터(DATA<1>, DATA<3>)에 따는 논리값을 가지고, 데이터(DATA<1>, DATA<3>)의 비활성화 구간 동안에는 '하이'레벨로 고정된다.
데이터(DATA<0:3>)의 활성화 구간은 서로 겹치지 않으므로, 제1정렬부(410) 와 제2정렬부(420)의 출력(A, B)도 활성화 구간이 서로 겹치지 아니한다. 따라서 낸드게이트에 제1정렬부(410)와 제2정렬부(420)의 출력(A, B)을 입력시키면, 제1정렬부(410)와 제2정렬부(420)의 출력(A,B) 중 활성화된 출력값에 따라 낸드게이트의 출력값(MUX_OUT)이 결정된다.
이러한 동작을 통해 제3정렬부(430)는 제1정렬부(410)와 제2정렬부(420)의 출력을 직렬로 변환하게 된다.
도 6은 제3정렬부(430)의 제2실시예 구성도이다.
도 6에 도시된 바와 같이, 제3정렬부(430)는 스택드 PMOS트랜지스터(P61,P62 및 P63,P64)가 듀얼로 구성된 듀얼 스택드 노아게이트(610)를 포함하여 구성될 수 있다.
앞서 설명한 바와 같이 제1정렬부(410)와 제2정렬부(420)의 출력(A, B)은 비활성화 구간 동안에는 '하이'레벨로 고정된다. 따라서 노아게이트(610)만을 사용해서는 병-직렬 변환이 제대로 이루어질 수 없는데, 이러한 이유로 인버터(I61, I62, I63)가 추가된다. 인버터(I61, I62)의 추가로 인하여 노아게이트(610)로 입력되는 데이터(A, B)는 비활성화 구간 동안에 '로우'레벨을 유지할 수 있게 되며, 이는 노아게이트(610)의 출력값(MUX_OUT)이 제1정렬부(410)와 제2정렬부(420)의 출력(A, B) 중 활성화된 출력에 의해서만 변동될 수 있음을 의미한다.
이러한 동작을 통해 제3정렬부(430)는 제1정렬부(410)와 제2정렬부(420)의 출력(A, B)을 직렬로 변환하게 된다.
만약에, 제1정렬부(410)와 제2정렬부(420)의 출력(A, B)이 비활성화 구간 동안에 '하이'레벨이 아니라 '로우'레벨을 유지하도록 설계되는 경우에는, 도 6에서 인버터(I61, I62, I63)를 제거하고 실시하면 된다. 이 경우에는 오히려 도 5의 제3정렬부(430)에 인버터가 사용되어야 할 것이다.
도 7은 데이터가 활성화 구간을 갖도록 만들어 주는 구간조절부의 일실시예 도면이다.
도 7에 도시된 바와 같이, 구간조절부는 트랜지스터(P71, P72, N71, N72)와 인버터(I71)를 포함하여 구성된다. 클럭신호(CLK<N>)가 '하이'로 활성화된 구간 동안에는 데이터(DIN<N>)를 그대로 출력하지만(DIN<N>=DATA<N>), 클럭신호(CLK<N>)가 '로우'로 비활성화된 구간 동안에는 자신의 출력값(DATA<N>) '로우'로 유지시킨다. 따라서 출력데이터(DATA<N>)는 클럭신호(CLK<N>)가 활성화된 구간 동안에만, 활성화된 구간을 갖는다.
도 7의 우측에는 클럭신호(CLK<0:3>)를 도시하였는데, 도면을 보면 클럭신호(CLK<0:3>)의 활성화 구간이 서로 겹치지 않는 것을 확인할 수 있다. 출력데이터(DATA<0:3>)는 모두 다른 클럭신호(CLK<0:3>)를 이용하여 만들어지므로, 출력데이터(DATA<0:3>)도 서로 활성화 구간이 겹치지 않게 된다.
도 8은 도 4의 병-직렬 변환회로의 전체 동작을 도시한 타이밍도이다.
서로 활성화 구간이 다른 두 데이터(DATA<0>, DATA<2>)는 제1정렬부(410)에 의하여 직렬로 변환된다. 직렬로 변환된 데이터(A)는 데이터(DATA<0>, DATA<2>)의 활성화 구간이 아닐 때에는 '하이'레벨을 갖는다.
또한, 서로 활성화 구간이 다른 두 데이터(DATA<1>, DATA<3>)는 제2정렬부(420)에 의하여 직렬로 변환된다. 직렬로 변환된 데이터(B)는 데이터(DATA<1>, DATA<3>)의 활성화 구간이 아닐 때에는 '하이'레벨을 갖는다.
제3정렬부(430)는 제1정렬부(410)와 제2정렬부(420)의 출력데이터(A, B)를 다시 직렬로 변환하고, 그 결과 4개의 데이터(DATA<0:3>)가 모두 직렬로 변환되어 제3정렬부(430)의 출력단(MUX_OUT)을 통해 출력된다.
도 9는 본 발명에 따른 병-직렬 변환회로의 제2실시예 구성도이다.
도 9에 도시된 바와 같이, 병-직렬 변환회로는, 제1그룹에 속하는 병렬 데이터들(DATA<0>,<2>)을 서로 다른 구간에 활성화되는 다수의 클럭(CLK<0>,<2>)을 이용하여 직렬로 정렬해 출력하는 제1정렬부(910); 제2그룹에 속하는 병렬 데이터들(DATA<1>,<3>)을 서로 다른 구간에 활성화되는 다수의 클럭(CLK<1>,<3>)을 이용하여 직렬로 정렬해 출력하는 제2정렬부(920); 및 제1정렬부(910)와 제2정렬부(920)의 출력 데이터(A,B)를 직렬로 정렬해 출력하는 제3정렬부(930)를 포함한다.
도 9의 제2실시예는 도 4의 제1실시예와는 제1정렬부(910)와 제2정렬부(920)가 다르게 구성된다. 제1실시예에서는 제1정렬부(410)와 제2정렬부(420)에 데이터가 활성화 구간을 가지고 입력되는 경우를 예시하였지만, 제2실시예에서는 제1정렬 부(910)와 제2정렬부(920)에 입력되는 데이터(DATA<0:3>)가 활성화 구간을 가지고 있을 필요가 없다. 즉, 제2실시예의 제1정렬부(910)와 제2정렬부(920)는 제1실시예에서의 제1정렬부(410)와 제2정렬부(420) 및 구간조절부(도 7)가 수행하는 역할을 모두 수행한다.
제1정렬부(910)로 입력되는 데이터(DATA<0>, DATA<2>)와 클럭신호(CLK<0>, CLK<2>)는 각각 일대일로 대응되며, 제1정렬부(910)는 데이터(DATA<0>, DATA<2>) 중 활성화된 클럭신호(CLK<0>, CLK<2>)에 대응되는 데이터에 응답하여 자신의 출력노드(A)를 구동한다. 제1정렬부(910)는 출력노드를 풀업 구동하는 풀업 구동수단(911)과 병렬 데이터(DATA<0>, DATA<2>) 중 하나와 그에 대응되는 클럭신호(CLK<0>, CLK<2>)에 응답하여 출력노드(A)를 풀다운 구동하는 다수의 풀다운 구동수단(912, 913)을 포함하여 구성된다. 풀다운 구동수단(912, 913)은 데이터(DATA<0>, DATA<2>)에 응답하여 온/오프되는 트랜지스터와, 데이터(DATA<0>, DATA<2>)에 대응되는 클럭(CLK<0>, CLK<2>)에 응답하여 온/오프되는 트랜지스터를 포함하여 구성된다. 두 트랜지스터는 직렬로 연결되기 때문에 두 트랜지스터가 모두 턴온된 경우에 풀다운 구동수단(912, 913)이 출력노드(A)를 구동하게 된다.
제2정렬부(920)는 입력받는 데이터(DATA<1>, DATA<3>)와 클럭신호(CLK<1>, CLK<3>)만이 다를 뿐 제1정렬부(910)와 동일하게 구성된다. 물론 데이터(DATA<1>, DATA<3>)와 클럭신호(CLK<1>, CLK<3>)는 일대일로 대응된다.
제2실시예에 따른 병-직렬 변환회로는, 제1정렬부(910, 920)가 다르게 구성되었을 뿐 기본적으로 제1실시예에 따른 병-직렬 변환회로(도 4)와 동일하게 동작 하므로, 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
도 10은 본 발명에 따른 병-직렬 변환회로의 제3실시예 구성도이다.
도 10에 도시된 바와 같이, 병-직렬 변환회로는, 제1실시예(도 4) 또는 제2실시예(도 9)의 병-직렬 변환회로 2개의 출력데이터(MUX_L, MUX_R))를 다시 직렬로 변환하는 제3정렬부(1010)를 더 포함하여 구성될 수 있다.
도 10의 (도 4 또는 도 9)라 명명된 블록은 제1실시예(도 4) 또는 제2실시예(도 9)에서 설명한 병-직렬 변환회로를 나타낸다.
정렬부(1010)는 앞서 설명한 정렬부(430)와 마찬가지로 낸드게이트(도 5참조) 또는 노아게이트(도 6참조)를 포함하여 구성될 수 있다.
로우 패스 필터(1020)는 병-직렬 변환회로의 최종 출력 신호(MUX_OUT)가 출력되기 전에 제3정렬부(1010)의 출력을 필터링하여, 병-직렬 변환 동작 중 데이터(DATA<0:7>)의 활성화 구간이 겹침으로 인해 발생하는 글리치를 제거하도록 해준다.
비록, 도 10에는 8개의 병렬 데이터가 병-직렬 변환회로를 통해 직렬로 정렬되는 예를 도시하였지만, 병-직렬 변환회로가 병-직렬 변환하는 데이터의 갯수는 이보다 많아질 수도 있음은 당연하다.
도 11은 도 10의 병-직렬 변환회로의 전체 동작을 도시한 타이밍도이다.
도면을 참조하면, 각각 4개의 데이터(DATA<0>,DATA<2>,DATA<4>,DATA<6> 및 DATA<1>,DATA<3>,DATA<5>,DATA<7>)가 직렬로 변환되어 MUX_L 및 MUX_R로 출력되며, 이를 제3정렬부(1010)가 다시 직렬로 변환하여 병-직렬 변환회로의 최종 출력데이터(MUX_OUT)가 출력되는 것을 확인할 수 있다.
도 12는 본 발명에 따른 병-직렬 변환회로의 제4실시예 구성도이다.
도 12에서는, 병-직렬 변환동작을 4단계로 나누어 하는 병직렬 변환회로가 도시된다.
도면을 보면, 정렬부(1010_1, 1010_2)의 출력 데이터(MUX_OUT0, MUX_OUT1)를 정렬부(1210)를 이용하여 다시 직렬로 정렬하는 형태로 병-직렬 변환회로가 구성되는 것을 확인할 수 있다.
정렬부(1210)도 정렬부(430) 및 제3정렬부(1010)와 마찬가지로 낸드게이트(도 5참조) 또는 노아게이트(도 6참조)를 포함하여 구성될 수 있다.
상기 제1 내지 제4실시예에서 도시한 바와 같이, 본 발명에 따른 병-직렬 변환회로는 직렬로 변환할 데이터의 갯수 등에 따라 자유롭게 여러단으로 구성하는 것이 가능하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기 술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1과 도 2는 종래의 병-직렬 변환회로의 구성도.
도 3은 도 2의 동작을 나타낸 타이밍도.
도 4는 본 발명에 따른 병-직렬 변환회로의 제1실시예 구성도.
도 5는 제3정렬부(430)의 제1실시예 구성도.
도 6은 제3정렬부(430)의 제2실시예 구성도.
도 7은 데이터가 활성화 구간을 갖도록 만들어 주는 구간조절부의 일실시예 도면.
도 8은 도 4의 병-직렬 변환회로의 전체 동작을 도시한 타이밍도.
도 9는 본 발명에 따른 병-직렬 변환회로의 제2실시예 구성도.
도 10은 본 발명에 따른 병-직렬 변환회로의 제3실시예 구성도.
도 11은 도 10의 병-직렬 변환회로의 전체 동작을 도시한 타이밍도.
도 12는 본 발명에 따른 병-직렬 변환회로의 제4실시예 구성도.

Claims (15)

  1. 서로 활성화 구간이 겹치지 않으며, 자신의 활성화 구간이 아닌 구간 동안에는 데이터의 논리값과 상관없이 소정 논리값으로 고정되는 다수의 병렬 데이터들을 직렬로 정렬하는 병-직렬 변환회로에 있어서,
    상기 다수의 병렬 데이터들 중 제1그룹에 속하는 병렬 데이터들을 입력받아 직렬로 정렬해 출력하는 제1정렬부;
    상기 다수의 병렬 데이터들 중 제2그룹에 속하는 병렬 데이터들을 입력받아 직렬로 정렬해 출력하는 제2정렬부; 및
    상기 제1정렬부와 상기 제2정렬부의 출력 데이터를 직렬로 정렬해 출력하는 제3정렬부를 포함하고,
    상기 제1정렬부와 상기 제2정렬부는 자신이 입력받은 데이터들 중 활성화된 데이터에 응답하여 자신의 출력노드를 구동하는 것을 특징으로 하는 병-직렬 변환회로.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1정렬부와 상기 제2정렬부 각각은,
    출력노드를 풀업 구동하는 풀업 구동수단;
    입력된 데이터들 각각에 응답하여 상기 출력노드를 풀다운 구동하는 다수의 풀다운 구동수단
    을 포함하는 것을 특징으로 하는 병-직렬 변환회로.
  4. 제 1항에 있어서,
    상기 제3정렬부는,
    상기 제1정렬부와 상기 제2정렬부의 출력노드의 신호를 입력받아 출력데이터를 출력하는 낸드게이트
    를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
  5. 제 4항에 있어서,
    상기 낸드게이트는,
    듀얼 스택드 낸드게이트인 것을 특징으로 하는 병-직렬 변환회로.
  6. 제 1항에 있어서,
    상기 제3정렬부는,
    상기 제1정렬부와 상기 제2정렬부의 출력노드의 신호를 입력받아 출력데이터를 출력하는 노아게이트
    를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
  7. 제 6항에 있어서,
    상기 노아게이트는,
    듀얼 스택드 노아게이트인 것을 특징으로 하는 병-직렬 변환회로.
  8. 제1그룹에 속하는 병렬 데이터들을 이들 각각에 대응되며 서로 다른 구간에 활성화되는 다수의 제1클럭을 이용하여 직렬로 정렬해, 제1정렬 데이터를 생성하는 제1정렬부;
    제2그룹에 속하는 병렬 데이터들을 이들 각각에 대응되며 서로 다른 구간에 활성화되는 다수의 제2클럭을 이용하여 직렬로 정렬해, 제2정렬 데이터를 생성하는 제2정렬부; 및
    상기 제1정렬 데이터와 상기 제2정렬 데이터를 직렬로 정렬해 출력하는 제3정렬부를 포함하고,
    상기 제1정렬 데이터는 상기 다수의 제1클럭 중 어느 것도 활성화되지 않은 구간에는 상기 제1그룹에 속하는 병렬 데이터들의 논리값과 상관없이 소정 논리값으로 고정되고,
    상기 제2정렬 데이터는 상기 다수의 제2클럭 중 어느 것도 활성화되지 않은 구간에는 상기 제2그룹에 속하는 병렬 데이터들의 논리값과 상관없이 소정 논리값으로 고정되는 것을 특징으로 하는
    병-직렬 변환회로.
  9. 제 8항에 있어서,
    상기 제1정렬부는
    상기 제1정렬 데이터를 풀업 구동하기 위한 제1풀업 구동수단; 및
    상기 제1그룹에 속하는 병렬 데이터들 중 하나의 데이터와 그에 대응되는 제1클럭에 응답하여 상기 제1정렬 데이터를 풀다운 구동하는 다수의 제1풀다운 구동수단을 포함하는
    것을 특징으로 하는 병-직렬 변환회로.
  10. 제 9항에 있어서,
    상기 제2정렬부는
    상기 제2정렬 데이터를 풀업 구동하기 위한 제2풀업 구동수단; 및
    상기 제2그룹에 속하는 병렬 데이터들 중 하나의 데이터와 그에 대응되는 제2클럭에 응답하여 상기 제2정렬 데이터를 풀다운 구동하는 다수의 제2풀다운 구동수단을 포함하는
    것을 특징으로 하는 병-직렬 변환회로.
  11. 제 10항에 있어서,
    상기 다수의 제1풀다운 구동수단 각각은
    상기 제1그룹에 속하는 병렬 데이터들 중 하나의 데이터에 응답하여 온/오프되는 제1트랜지스터; 및
    상기 제1트랜지스터를 제어하는 하나의 데이터에 대응되는 제1클럭에 응답하여 온/오프되는 제2트랜지스터를 포함하고, 상기 제1트랜지스터와 상기 제2트랜지스터가 서로 직렬로 연결되어 상기 제1정렬 데이터를 풀다운 구동하고,
    상기 다수의 제2풀다운 구동수단 각각은
    상기 제2그룹에 속하는 병렬 데이터들 중 하나의 데이터에 응답하여 온/오프되는 제3트랜지스터; 및
    상기 제3트랜지스터를 제어하는 하나의 데이터에 대응되는 제2클럭에 응답하여 온/오프되는 제4트랜지스터를 포함하고, 상기 제3트랜지스터와 상기 제4트랜지스터가 서로 직렬로 연결되어 상기 제2정렬 데이터를 풀다운 구동하는
    것을 특징으로 하는 병-직렬 변환회로.
  12. 제 8항에 있어서,
    상기 제3정렬부는,
    상기 제1정렬 데이터와 상기 제2정렬 데이터를 입력받아 출력데이터를 출력하는 낸드게이트
    를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
  13. 제 12항에 있어서,
    상기 낸드게이트는,
    듀얼 스택드 낸드게이트인 것을 특징으로 하는 병-직렬 변환회로.
  14. 제 8항에 있어서,
    상기 제3정렬부는,
    상기 제1정렬 데이터와 상기 제2정렬 데이터를 입력받아 출력데이터를 출력하는 노아게이트
    를 포함하는 것을 특징으로 하는 병-직렬 변환회로.
  15. 제 14항에 있어서,
    상기 노아게이트는,
    듀얼 스택드 노아게이트인 것을 특징으로 하는 병-직렬 변환회로.
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