JP6735095B2 - 信号多重化装置 - Google Patents
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- (M+1)個の入力信号I0〜IMおよび(M+1)個の制御信号C0〜CMを入力し、前記(M+1)個の制御信号C0〜CMそれぞれのレベルに応じて前記(M+1)個の入力信号I0〜IMのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、
前記(M+1)個の制御信号C 0 〜C M のうち制御信号C 0 が非有意レベルであるとき、M個の制御信号C 1 〜C M のうち2以上の制御信号が同時に有意レベルになることはなく、M個の制御信号C 1 〜C M が順次に繰り返し有意レベルになり、
(M+1)個の前段バッファ部B0〜BMと、これら(M+1)個の前段バッファ部B0〜BMそれぞれの出力端に接続された出力バッファ部Boutと、を備え、
前段バッファ部B0は、前記(M+1)個の入力信号I0〜IMのうちの入力信号I0を入力するとともに、前記(M+1)個の制御信号C0〜CMのうちの制御信号C0を入力して、前記制御信号C0が有意レベルであるときに前記入力信号I0に応じた信号を出力し、前記制御信号C0が非有意レベルであるときにハイインピーダンス出力状態となり、
M個の前段バッファ部B1〜BMのうちの各前段バッファ部Bmは、前記(M+1)個の入力信号I0〜IMのうちの入力信号Imを入力するとともに、前記(M+1)個の制御信号C0〜CMのうちの制御信号C0および制御信号Cmを入力して、前記制御信号C0が非有意レベルかつ前記制御信号Cmが有意レベルであるときに前記入力信号Imに応じた信号を出力し、前記制御信号C0が有意レベルまたは前記制御信号Cmが非有意レベルであるときにハイインピーダンス出力状態となり、
前記出力バッファ部Boutは、(M+1)個の前段バッファ部B0〜BMから出力された信号を入力して、この入力した信号に応じた信号を出力する、
信号多重化装置(ただし、Mは2以上の整数、mは1以上M以下の各整数)。 - M個の前段バッファ部B1〜BMのうちの各前段バッファ部Bmは、
前記入力信号Imおよび前記制御信号C0を入力して、前記制御信号C0が有意レベルであるときにハイインピーダンス出力状態となり、前記制御信号C0が非有意レベルであるときに前記入力信号Imに応じた信号を出力する三状態バッファと、
この三状態バッファの出力端と前記出力バッファ部Boutの入力端との間に設けられ、前記制御信号Cmが有意レベルであるときに閉状態となり、前記制御信号Cmが非有意レベルであるときに開状態となるスイッチと、
を含む、
請求項1に記載の信号多重化装置。 - 前記三状態バッファは、
前記入力信号Imと前記制御信号C0の論理反転信号との否定論理積を表す信号を出力する第1ゲート回路と、
前記入力信号Imと前記制御信号C0との否定論理和を表す信号を出力する第2ゲート回路と、
直列的に接続されたPMOSトランジスタおよびNMOSトランジスタと、
を含み、
前記PMOSトランジスタのゲートが前記第1ゲート回路の出力端と接続され、
前記NMOSトランジスタのゲートが前記第2ゲート回路の出力端と接続され、
前記PMOSトランジスタと前記NMOSトランジスタとの接続点が前記スイッチと接続されている、
請求項2に記載の信号多重化装置。 - M個の前段バッファ部B1〜BMのうちの各前段バッファ部Bmは、
前記入力信号Imと前記制御信号C0の論理反転信号との否定論理積を表す信号を出力する第1ゲート回路と、
前記入力信号Imと前記制御信号C0との否定論理和を表す信号を出力する第2ゲート回路と、
直列的に順に接続された第1スイッチ、PMOSトランジスタ、NMOSトランジスタおよび第2スイッチと、
を含み、
前記第1スイッチおよび前記第2スイッチそれぞれが、前記制御信号Cmが有意レベルであるときに閉状態となり、前記制御信号Cmが非有意レベルであるときに開状態となり、
前記PMOSトランジスタのゲートが前記第1ゲート回路の出力端と接続され、
前記NMOSトランジスタのゲートが前記第2ゲート回路の出力端と接続され、
前記PMOSトランジスタと前記NMOSトランジスタとの接続点が前記出力バッファ部Boutの入力端に接続されている、
請求項1に記載の信号多重化装置。 - M個の前段バッファ部B1〜BMのうちの各前段バッファ部Bmは、
前記入力信号Imと前記制御信号C0の論理反転信号との否定論理積を表す信号を出力する第1ゲート回路と、
前記入力信号Imと前記制御信号C0との否定論理和を表す信号を出力する第2ゲート回路と、
直列的に順に接続されたPMOSトランジスタ、第1スイッチ、第2スイッチおよびNMOSトランジスタと、
を含み、
前記第1スイッチおよび前記第2スイッチそれぞれが、前記制御信号Cmが有意レベルであるときに閉状態となり、前記制御信号Cmが非有意レベルであるときに開状態となり、
前記PMOSトランジスタのゲートが前記第1ゲート回路の出力端と接続され、
前記NMOSトランジスタのゲートが前記第2ゲート回路の出力端と接続され、
前記第1スイッチと前記第2スイッチとの接続点が前記出力バッファ部Boutの入力端に接続されている、
請求項1に記載の信号多重化装置。 - M個の前段バッファ部B1〜BMのうちの各前段バッファ部Bmは、
前記PMOSトランジスタと並列的に設けられ、前記PMOSトランジスタと前記第1スイッチとの接続点の電位をリフレッシュする第1リフレッシュ回路と、
前記NMOSトランジスタと並列的に設けられ、前記NMOSトランジスタと前記第2スイッチとの接続点の電位をリフレッシュする第2リフレッシュ回路と、
を更に含む、
請求項5に記載の信号多重化装置。 - 前段バッファ部B0は、
前記入力信号I0に応じた信号を出力するバッファと、
このバッファの出力端と前記出力バッファ部Boutの入力端との間に設けられ、前記制御信号C0が有意レベルであるときに閉状態となり、前記制御信号C0が非有意レベルであるときに開状態となるスイッチと、
を含む、
請求項1〜6の何れか1項に記載の信号多重化装置。 - 前段バッファ部B0は、
直列的に順に接続された第1スイッチ、PMOSトランジスタ、NMOSトランジスタおよび第2スイッチを含み、
前記第1スイッチおよび前記第2スイッチそれぞれが、前記制御信号C0が有意レベルであるときに閉状態となり、前記制御信号C0が非有意レベルであるときに開状態となり、
前記PMOSトランジスタおよび前記NMOSトランジスタそれぞれのゲートに前記入力信号I0が入力され、
前記PMOSトランジスタと前記NMOSトランジスタとの接続点が前記出力バッファ部Boutの入力端に接続されている、
請求項1〜6の何れか1項に記載の信号多重化装置。 - 前段バッファ部B0は、
直列的に順に接続されたPMOSトランジスタ、第1スイッチ、第2スイッチおよびNMOSトランジスタを含み、
前記第1スイッチおよび前記第2スイッチそれぞれが、前記制御信号C0が有意レベルであるときに閉状態となり、前記制御信号C0が非有意レベルであるときに開状態となり、
前記PMOSトランジスタおよび前記NMOSトランジスタそれぞれのゲートに前記入力信号I0が入力され、
前記第1スイッチと前記第2スイッチとの接続点が前記出力バッファ部Boutの入力端に接続されている、
請求項1〜6の何れか1項に記載の信号多重化装置。 - 前段バッファ部B0は、
前記PMOSトランジスタと並列的に設けられ、前記PMOSトランジスタと前記第1スイッチとの接続点の電位をリフレッシュする第1リフレッシュ回路と、
前記NMOSトランジスタと並列的に設けられ、前記NMOSトランジスタと前記第2スイッチとの接続点の電位をリフレッシュする第2リフレッシュ回路と、
を更に含む、
請求項9に記載の信号多重化装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015253548A JP6735095B2 (ja) | 2015-12-25 | 2015-12-25 | 信号多重化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2015253548A JP6735095B2 (ja) | 2015-12-25 | 2015-12-25 | 信号多重化装置 |
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Publication Number | Publication Date |
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JP2017118401A JP2017118401A (ja) | 2017-06-29 |
JP6735095B2 true JP6735095B2 (ja) | 2020-08-05 |
Family
ID=59232206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015253548A Active JP6735095B2 (ja) | 2015-12-25 | 2015-12-25 | 信号多重化装置 |
Country Status (1)
Country | Link |
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JP (1) | JP6735095B2 (ja) |
-
2015
- 2015-12-25 JP JP2015253548A patent/JP6735095B2/ja active Active
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Publication number | Publication date |
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JP2017118401A (ja) | 2017-06-29 |
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