JPH0758769B2 - イメージセンサ - Google Patents

イメージセンサ

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JPH0758769B2
JPH0758769B2 JP2217092A JP21709290A JPH0758769B2 JP H0758769 B2 JPH0758769 B2 JP H0758769B2 JP 2217092 A JP2217092 A JP 2217092A JP 21709290 A JP21709290 A JP 21709290A JP H0758769 B2 JPH0758769 B2 JP H0758769B2
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    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はファクシミリやスキャナ等に用いられるイメー
ジセンサに係り、特に配線相互間における電気的影響を
小さくした配線構造を有するイメージセンサに関する。
（従来の技術） 従来のイメージセンサで、特に密着型イメージセンサ
は、原稿等の画像情報を１対１に投影し、電気信号に変
換するものがある。この場合、投影した画像を多数の画
素（受光素子）に分割し、各受光素子で発生した電荷を
薄膜トランジスタスイッチ素子（TFT）を使って特定の
ブロック単位で配線間の容量に一時蓄積して、電気信号
として数百KHZから数MHZまでの速度で時系列的に順次読
み出すTFT駆動型イメージセンサがある。このTFT駆動型
イメージセンサは、TFTの動作により単一の駆動用ICで
読み取りが可能となるので、イメージセンサを駆動する
駆動用ICの個数を少なくするものである。
TFT駆動型イメージセンサは、例えば、その等価回路図
を第８図に示すように、原稿幅と略同じ長さのライン状
の受光素子アレイ51と、各受光素子51″に1:1に対応す
る複数個の薄膜トランジスタTi,j（ｉ＝１〜N,j＝１〜
ｎ）から成る電荷転送部52と、マトリックス状の多層配
線53とから構成されている。
前記受光素子アレイ51は、Ｎ個のブロックの受光素子群
に分割され、一つの受光素子群を形成するｎ個の受光素
子51″は、フォトダイオードPi,j（ｉ＝１〜N,j＝１〜
ｎ）により等価的に表すことができる。各受光素子51″
は各薄膜トランジスタTi,jのドレイン電極にそれぞれ接
続されている。
そして、薄膜トランジスタTi,jのソース電極は、マトリ
ックス状に接続された多層配線53を介して受光素子群に
ｎ本の共通信号線54にそれぞれ接続され、更に共通信号
線54は駆動用IC55に接続されている。
各薄膜トランジスタTi,jのゲート電極には、ブロック毎
に導通するようにゲートパルス発生回路56に接続されて
いる。各受光素子51″で発生する光電荷は一定時間受光
素子の寄生容量と薄膜トランジスタのドレイン・ゲート
間のオーバーラップ容量に蓄積された後、薄膜トランジ
スタTi,jを電荷転送用のスイッチとして用いてブロック
毎に順次多層配線53の配線容量Ci（ｉ＝１〜ｎ）に転送
蓄積される。
すなわち、ゲートパルス発生回路56からゲート信号線Gi
（ｉ＝１〜ｎ）を経由して伝達されたゲートパルスφG1
が、第１のブロックの薄膜トランジスタT1,1〜T1,nをオ
ンにし、第１のブロックの各受光素子51″で発生した電
荷が各配線容量Ciに転送蓄積される。そして、各配線容
量Ciに蓄積された電荷により各共通信号線54の電位が変
化し、この電圧値を駆動用IC55内のアナログスイッチSW
i（ｉ＝１〜ｎ）を順次オンして時系列的に出力線57に
抽出する。
そして、ゲートパルスφG2〜φGnにより第２〜第Ｎのブ
ロックの薄膜トランジスタT2,1〜T2,nからTN,1〜TN,nま
でがそれぞれオンすることによりブロック毎に受光素子
側の電荷が転送され、順次読み出すことにより原稿の主
走査方向の１ラインの画像信号を得、ローラ等の原稿送
り手段（図示せず）により原稿を移動させて前記動作を
繰り返し、原稿全体の画像信号を得るものである（特開
昭63−9358号公報参照）。
上記マトリックス状の多層配線53の構成は、その平面説
明図を第９図に、第９図のＣ−Ｃ′部分の断面説明図を
第10図に示すように、多層配線53は、基板21上に下層信
号線31、絶縁層33、上層信号線32を順次形成して構成さ
れている。下層信号線31と上層信号線32とは、互いに直
交するように配列され、上下の信号線相互間を接続する
ためにコンタクトホール34が設けられている。
（発明が解決しようとする課題） しかしながら、上記のようなイメージセンサの構成で
は、多層配線部分がマトリックス状となっており、第10
図の多層配線の断面説明図に示すように、上下層の信号
線が絶縁層33を介して交差するようになるため、下層信
号線31と上層信号線32の交差部分にカップリング容量
（結合容量）が存在し、その結果、信号線同士の交差部
分において、一方の信号線からの出力が他の信号線から
の出力との電位差によって影響を受けてクロストークが
発生し、正確な電荷が検出できず、イメージセンサにお
ける階調の再現性を悪くするという問題点があった。
そのため、複数の受光素子を１ブロックとして複数ブロ
ックを主走査方向にライン状に配列して成る受光素子ア
レイと、前記受光素子で発生した電荷をブロック毎に転
送する複数のスイッチング素子と、前記電荷を画像信号
として出力する駆動用ICとを有するイメージセンサにお
いて、前記受光素子アレイにおけるブロック内のスイッ
チング素子と隣接するブロック内のスイッチング素子と
をそれぞれ距離の近い順に配線で接続して信号線とし、
前記ブロック内のスイッチング素子から両隣りのブロッ
ク内のスイッチング素子への信号線の配線は前記受光素
子アレイの主走査方向に対して互いに反対側に位置する
ように接続し、前記接続された信号線は配線の長さの短
い順に前記受光素子アレイに近い順で配置したことを特
徴とするイメージセンサが考えられている。
このイメージセンサは、従来受光素子アレイの主走査方
向に対して受光素子アレイの片側にのみ配線構造を設け
ていたものを、受光素子アレイの両側に配線構造を設け
ることとし、そして受光素子アレイ内の複数の受光素子
を分割して１ブロックとし、受光素子アレイにおけるブ
ロック内の受光素子にそれぞれ接続するスイッチング素
子と隣接するブロック内のスイッチング素子とを接続す
る信号線の配線は前記ブロック内のスイッチング素子と
隣接するブロック内のスイッチング素子との距離の近い
順に接続し、更にブロック内のスイッチング素子と隣接
するブロック内のスイッチング素子とを接続する信号線
の接続はブロック単位に受光素子アレイの主走査方向に
対して交互に配線を配置するようにし、接続した信号線
は配線距離の短い配線を受光素子アレイ側に順に配置す
るようにしているので、信号線同士が交差することがな
く、そのため信号線が相互に影響し合うことがなく、信
号線の配線容量に蓄積された電荷を正確に読み出すこと
ができるものである。
但し、上記のイメージセンサの構成にすると、受光素子
アレイを縫うようにｎ本の信号線が並行して長く走るよ
うになるため、並行して配置された信号線間にカップリ
ング容量（結合容量）が存在し、その結果、一方の信号
線からの出力が他の信号線からの出力との電位差によっ
て影響を受けてクロストークが発生し、正確な電位が検
出できず、イメージセンサにおける階調の再現性を悪く
するという問題点があった。
また、上記イメージセンサにおいて、センサの配線部分
に負荷容量を形成する場合には、各信号線から正確な電
荷を読み取るためには各信号線における負荷容量を均一
にする必要があり、しかもセンサを小型化するために負
荷容量の面積を小さくしなければならないとの問題点が
あった。
更に、上記イメージセンサにおいて、配線構造内部にお
ける信号線は、電荷転送によって電位が変化して相互に
電気的影響を受けることになるが、受光素子アレイから
最も遠く外側に配置された信号線は、内側の信号線から
の電気的影響を受けるが、外側には信号線が配置されて
いないため、内側の他の信号線と同様の電気的影響を受
ける環境になく、信号線からの出力にばらつきが生じで
しまうとの問題点があった。
本発明は上記実情に鑑みてなされたもので、イメージセ
ンサにおいて、信号線相互間の電気的影響を小さくし、
信号線からの電荷を正確に出力できるイメージセンサを
提供することを目的とする。
（課題を解決するための手段） 上記従来例の問題点を解決するための請求項１記載の発
明は、複数の受光素子を１ブロックとして複数ブロック
を主走査方向にライン状に配列して成る受光素子アレイ
と、前記受光素子で発生した電荷をブロック毎に転送す
る前記複数の受光素子にそれぞれ接続する複数のスイッ
チング素子と、前記電荷を画像号として出力する駆動用
ICとを有するイメージセンサにおいて、前記受光素子ア
レイ内におけるブロック内のスイッチング素子と隣接す
るブロック内のスイッチング素子とをそれぞれ距離の近
い順に配線で接続して信号線とし、前記受光素子アレイ
におけるブロック内のスイッチング素子から隣接する両
方のブロック内のスイッチング素子への信号線の配線は
前記受光素子アレイの主走査方向に対して互いに反対側
に位置するように接続し、前記接続された信号線の長さ
の短い順に前記信号線を前記受光素子アレイに近い順で
配置し、前記信号線と隣接する信号線の間に一定電位の
配線を設け、前記受光素子アレイから最も外側に配置さ
れた前記信号線の外側に一定電位の配線を設け、前記受
光素子アレイから最も外側に設けられた一定電位の前記
配線の更に外側に前記信号線の電圧波形に同期して同極
性の電圧波形を発生させるダミー配線を設けたことを特
徴としている。
上記従来例の問題点を解決するための請求項２記載の発
明は、複数の受光素子を１ブロックとして複数ブロック
を主走査方向にライン状に配列して成る受光素子アレイ
と、前記受光素子で発生した電荷をブロック毎に転送す
る前記複数の受光素子にそれぞれ接続する複数のスイッ
チング素子と、前記電荷を画像信号として出力する駆動
用ICとを有するイメージセンサにおいて、前記受光素子
アレイにおけるブロック内のスイッチング素子と隣接す
るブロック内のスイッチング素子とをそれぞれ距離の近
い順に配線で接続して信号線とし、前記受光素子アレイ
におけるブロック内のスイッチング素子から隣接する両
方のブロック内のスイッチング素子への信号線の配線は
前記受光素子アレイの主走査方向に対して互いに反対側
に位置するように接続し、前記接続された信号線の長さ
の短い順に前記信号線を前記受光素子アレイに近い順で
配置し、前記信号線と隣接する信号線の間に一定電位の
配線を設け、前記受光素子アレイから最も外側に配置さ
れた前記信号線の外側に一定電位の配線を設け、前記受
光素子アレイから最も外側に設けられた一定電位の前記
配線の更に外側に前記信号線の電圧波形に同期して同極
性の電圧波形を発生させるダミー配線を設け、前記ダミ
ー配線の更に外側に一定電位の配線を設けたことを特徴
としている。
（作用） 請求項１記載の発明によれば、受光素子アレイ内の複数
の受光素子を分割して１ブロックとし、受光素子アレイ
におけるブロック内の受光素子にそれぞれ接続するスイ
ッチング素子と隣接するブロック内のスイッチング素子
とを接続する信号線の配線は前記ブロック内のスイッチ
ング素子と隣接するブロック内のスイッチング素子との
距離の近い順に接続し、更にブロック内のスイッチング
素子と隣接するブロック内のスイッチング素子とを接続
する信号線の配線の接続はブロック単位に受光素子アレ
イの主走査方向に対して交互に配線を配置するように
し、接続した信号は短い方の配線を受光素子アレイ側に
順に配置し、そして信号線の間に一定電位の配線を設
け、受光素子アレイから最も遠く外側に配置された信号
線の更に外側に一定電位の配線を設け、該一定電位の配
線の外側に信号線の電圧波形に同期して同極性の電圧波
形を発生させるダミー配線を設けるようにしているの
で、信号線同士が交差することがなく、そして並行に配
置された信号線間に設けられた一定電位の配線が信号線
間のクロストークを防止し、また受光素子アレイから最
も遠く外側に配置された信号先の更に外側に設けられた
一定電位の配線とダミー配線によって一番外側の信号線
に内側の信号線と同様の電気的環境が形成されているこ
とになり、信号線の容量に蓄積された電荷を正確に読み
出すことができる。
請求項２記載の発明によれば、受光素子アレイ内の複数
の受光素子を分割して１ブロックとし、受光素子アレイ
におけるブロック内の受光素子にそれぞれ接続するスイ
ッチング素子と隣接するブロック内のスイッチング素子
とを接続する信号線の配線は前記ブロック内のスイッチ
ング素子と隣接するブロック内のスイッチング素子との
距離の近い順に接続し、更にブロック内のスイッチング
素子と隣接するブロック内のスイッチング素子とを接続
する信号線の配線の接続はブロック単位に受光素子アレ
イの主走査方向に対して交互に配線を配置するように
し、接続した信号線は短い方の配線を受光素子アレイ側
に順に配置し、そして信号線の間に一定電位の配線を設
け、受光素子アレイから最も遠く外側に配置された信号
線の更に外側に一定電位の配線を設け、該一定電位の配
線の外側に信号線の電圧波形に同期して同極性の電圧波
形を発生させるダミー配線を設け、更にダミー配線の外
側に一定電位の配線を設けるようにしているので、信号
線同士が交差することがなく、そして並行に配置された
信号線間に設けられた一定電位の配線が信号線間のクロ
ストークを防止し、また受光素子アレイから最も遠く外
側に配置された信号線の更に外側に設けられた一定電位
の配線とダミー配線とその外側の一定電位の配線によっ
て、一番外側の信号線に内側の信号線と同様の電気的環
境が形成されることになり、信号線の容量に蓄積された
電荷を正確に読み出すことができる。
（実施例） 本発明の一実施例について図面を参照しながら説明す
る。
第１図は、本発明の一実施例に係るイメージセンサの等
価回路図、第２図は、本発明の一実施例に係るイメージ
センサの受光素子、電荷転送部、それに配線構造の一部
の平面説明図である。
本実施例におけるイメージセンサは、第１図に示すよう
に、ガラス等の絶縁性の基板上に並設されたｎ個のサン
ドイッチ型の受光素子（フォトダイオードＰ）11″を１
ブロックとし、このブロックをＮ個有してなる受光素子
アレイ11（P1,1〜PN,n）と、各受光素子11″にそれぞれ
接続された薄膜トランジスタT1,1〜TN,nの電荷転送部12
と、隣接するブロック内の電荷転送部12相互を接続する
配線群13と、電荷転送部12から配線群13を介してブロッ
ク内の受光素子群毎に対応するｎ本の共通信号線14と、
共通信号線14が接続する駆動用IC15と、駆動用IC15内で
ｎ本の共通信号線14の電位を出力線17（COM）に時系列
的に抽出するためのアナログスイッチSW1〜SWnとから構
成されている。
受光素子11″は、第２図及び第２図のＡ−Ａ′部分の断
面説明図である第３図に示すように、ガラス等の基板21
上に窒化シリコン（SiNx）の絶縁層26、水素化アモルフ
ァスシリコン（ａ−Si:H）層、n+水素化アモルファスシ
リコン（n+a−Si:H）層が形成され、その上に受光素子1
1″の下部の共通電極となるクロム（Cr2）等による帯状
の金属電極22と、各受光素子11″毎（ビット毎）に分割
形成された水素化アモルファスシリコン（ａ−Si:H）か
ら成る光導電層23と、同様に分割形成された酸化インジ
ウム・スズ（ITO）から成る上部の透明電極24とが順次
積層するサンドイッチ型を構成している。
尚、ここでは下部の金属電極22は主走査方向に帯状に形
成され、金属電極22の上に光導電層23が離散的に分割し
て形成され、上部の透明電極24も同様に離散的に分割し
て個別電極となるよう形成されることにより、光導電層
23を金属電極22と透明電極24とで挟んだ部分が各受光素
子11″を構成し、その集まりが受光素子アレイ11を形成
している。そして、金属電極22には、一定の電圧ＶBが
印加されている。
また、離散的に分割形成された透明電極24の一端にはア
ルミニウム等の配線30aの一方が接続され、その配線30a
の他方が電荷転送部12の薄膜トランジスタTi,j（ｉ＝１
〜N,i＝１〜ｎ）のドレイン電極41の引き出し部41′に
接続されている。また、受光素子11″において、水素化
アモルファスシリコンの代わりに、CdSe（カドミウムセ
レン）等を光導電層とすることも可能である。このよう
に、光導電層23と透明電極24を個別化したのは、ａ−S
i:Hの光導電層23が共通層であると、特定の受光素子1
1″で起こる光電変換作用が隣接する受光素子11″に対
して干渉を引き起こすことがあるので、この干渉を少な
くするためである。
また、電荷転送部12を構成する薄膜トランジスタTi,j
は、第２図及び第２図のＢ−Ｂ′部分の断面説明図であ
る第４図に示すように、前記基板21上にゲート電極25と
してのクロム層（Cr1）、ゲート絶縁膜としての絶縁層2
6の窒化シリコン（SiNx）膜、半導体活性層27としての
水素化アモルファスシリコン（ａ−Si:H）層、ゲート電
極25に対向するよう設けられたトップ絶縁層29としての
窒化シリコン（SiNx）膜、オーミックコンタクト層28と
してのn+水素化アモルファスシリコン（n+a−Si:H）
層、ドレイン電極41とソース電極42としてのクロム層
（Cr2）を順次積層し、その上にポリイミド等の絶縁層
を介してアルミニウム層30が接続される逆スタガ構造の
トランジスタとなっている。
ここで、オーミックコンタクト層28は、ドレイン電極41
に接触する部分28a層とソース電極42に接触する部分28b
層とに分離されて形成され、その上のクロム層（Cr2）
もドレイン電極41とソース電極42とに分離して形成され
ている。そして、ドレイン電極41から引き出された引き
出し部41′に受光素子11″の透明電極24からのアルミニ
ウムの配線30aが接続され、ソース電極42には配線群13
のアルミニウムの共通信号線14が接続されている構成と
なっている。
本実施例においては、配線30aをドレイン電極41上まで
引き延ばしてドレイン電極41にコンタクトするのではな
く、ドレイン電極41のクロム部分を受光素子11″側に引
き出して引き出し部41′を形成し、その引き出し部41′
に配線30aをコンタクトするようにする。このような構
成とすることで、薄膜トランジスタ自体の幅を小さくす
ることができ、本実施例のように薄膜トランジスタと隣
接する薄膜トランジスタとが接近してるような場合にス
ペースを有効に活用できる。
更に、第１図から第５図を参照しながら配線群13の構成
を詳細に説明する。但し、第５図においては、説明を簡
略化するために受光素子11″と電荷転送部12をまとめ
て、ブロック毎に１〜ｎまでのボックス形状で表すこと
にする。
配線群13の構成は、例えば第１図に示すように、第１ブ
ロックの下側に位置する駆動用IC15aから共通信号線14
（信号線１′〜ｎ′）が導き出され、当該信号線１′〜
ｎ′には途中第１ブロックの薄膜トランジスタT1,1〜T
1,nのソース電極42がそれぞれ接続し、第２図の受光素
子と薄膜トランジスタ、それに配線群の一部の平面説明
図に示すように、受光素子11″と隣接する受光素子11″
の間をポリイミド等の絶縁層を介して、その上に形成し
たアルミニウム（Al）の金属配線で信号線１′〜ｎ′を
通過させ、そして受光素子アレイ11の上側を第２ブロッ
ク方向に信号線１′〜ｎ′が延び、更に再び受光素子1
1″の間をポリイミド等の絶縁層を介して、その上に形
成したAlの金属配線で信号線１′〜ｎ′を通過させ、途
中第２ブロックの薄膜トランジスタT2,n〜T2,1のソース
電極42がそれぞれ接続するようになっている。
具体的には、信号線１′には第１ブロックの薄膜トラン
ジスタT1,1のソース電極42が接続し、そして第２ブロッ
クの薄膜トランジスタT2,nのソース電極42が接続し、ま
た信号線２′には第１ブロックの薄膜トランジスタT1,2
のソース電極42が接続し、第２ブロックの薄膜トランジ
スタT2,n−１のソース電極42が接続するように、隣接す
るブロックにおいて遠い順に薄膜トランジスタＴのソー
ス電極42同士が信号線を経由して接続し、そして信号線
ｎ′には第１ブロックの薄膜トランジスタT1,nのソース
電極42が接続し、第２ブロックの薄膜トランジスタT2,1
のソース電極42が接続することとなる。逆に言えば、隣
接するブロックにおいて距離の近い薄膜トランジスタＴ
のソース電極42同士が信号線で順次接続するようになっ
ている。
上記第１ブロックと第２ブロックとの間の配線群13の信
号線について、第５図に示すように、接続した信号線の
配線は、その距離が短い順に受光素子アレイ11に沿って
（主走査方向に）、受光素子アレイ11に近づけて受光素
子アレイ11の上側に配置するようにする。つまり第１ブ
ロックと第２ブロックの間の配線は、最も近い信号線
ｎ′が受光素子アレイ11に最も近くに配置され、次に信
号線ｎ′−１が受光素子アレイ11に２番目に近く配置さ
れ、このようにして最も長い信号線１′が信号線の内で
一番外側に配置されることになる。以上のような構成に
なっているので、第１ブロックと第２ブロックの間には
信号線同士が交差することがなく、クロストークの心配
がない。
次に、第２ブロックと第３ブロックとの間の配線群13の
具体的構成を説明する。第２ブロックの薄膜トランジス
タT2,1〜T2,nのそれぞれのソース電極42と、第３ブロッ
クの薄膜トランジスタT3,n〜T3,1のそれぞれのソース電
極42とは受光素子アレイ11の下側に配置された信号線
ｎ′〜１′によってそれぞれ接続されている。
具体的には、信号線ｎ′には第２ブロックの薄膜トラン
ジスタT2,1のソース電極42が接続し、第３ブロックの薄
膜トランジスタT3,nのソース電極42が接続し、また信号
線ｎ′−１には第２ブロックの薄膜トランジスタT2,2の
ソース電極42が接続し、第３ブロックの薄膜トランジス
タT3,n−１のソース電極42が接続するように隣接するブ
ロックにおいて遠い順に薄膜トランジスタＴのソース電
極42同士を信号線で接続し、そして、第２ブロックの薄
膜トランジスタT2,nのソース電極42と第３ブロックの薄
膜トランジスタT3,1のソース電極42とは信号線１′によ
って接続されることになる。逆に言えば、隣接するブロ
ックにおいて距離の近い薄膜トランジスタＴのソース電
極42同士を信号線で順次接続するようになっている。
上記第２ブロックと第３ブロックとの間の配線群13の信
号線について、第５図に示すように、接続した信号線の
配線は、その距離が短い順に受光素子アレイ11に沿って
（主走査方向に）、受光素子アレイ11に近づけて受光素
子アレイ11の下側に配置するようにする。つまり、第２
ブロックと第３ブロックの間の配線は、最も短い信号線
１′が受光素子アレイ11に最も近くに配置され、次に信
号線２′が受光素子アレイ11に２番目に近く配置され、
このようにして最も長い信号線ｎ′が信号線の内で一番
外側に配置されることになる。以上のような構成になっ
ているので、第２ブロックと第３ブロックの間には信号
線同士が交差することがなく、クロストークの心配がな
い。
全体の様子を第５図の概略図を示すと、奇数ブロックか
ら偶数ブロックへと配線群13で接続する場合は、受光素
子アレイ11の上側に配置され、偶数ブロックから奇数ブ
ロックへと配線群13で接続する場合は、受光素子アレイ
11の下側に配置される。そのため、奇数ブロックから偶
数ブロックへと接続する配線群13の複数の信号線と、偶
数ブロックから奇数ブロックへと接続する配線群13の複
数の信号線とが交差することがなく、全体として共通信
号線14が相互に交差しないため、クロストークの心配が
ない。
本実施例においては、第Ｎブロックを偶数ブロックであ
るとすると、第１ブロックの下側に駆動用IC15aを設け
たのと同様に、偶数ブロックの第Ｎブロックの下側に駆
動用IC15bを設けることとする。
ここで、駆動用IC15a内のアナログスイッチSW1〜SWnに
は、信号線１′〜ｎ′の順で接続されている。そして、
第Ｎブロックの薄膜トランジスタTN,1〜TN,nのソース電
極がそれぞれ接続する信号線は駆動用IC15bに接続され
るが、駆動用IC15b内のアナログスイッチSW1〜SWnに
は、駆動用IC15aから続いている信号線が信号線ｎ′〜
１′の順でそれぞれ接続されることになる。
駆動用IC15a、15bのアナログスイッチSW1〜SWnに接続す
るｎ本の共通信号線14は、配線群13から引き出され、こ
の配線群13内の信号線の配線容量に蓄積された電荷によ
って共通信号線14の電位が変化し、この電位値をアナロ
グスイッチの動作により出力線17（COM1、２）に抽出す
るようになっている。ここで、駆動用IC15a、15bにおい
ては、アナログスイッチはSW1〜SWnの順で信号線の電位
値を読み出すこととなっている。
次に、上記信号線間に設けられた一定電位の配線につい
て、第２図と第５図を使って説明する。
信号線間に設けられた一定電位の配線とは、例えば、ア
ースに接続（接地）されたグランド線が考えられる。第
５図に示すように、受光素子アレイ11を縫うように形成
された複数の信号線について、並行に配置された信号線
と隣接する信号線の間にグランド線43をそれぞれ信号線
と同一金属層のアルミニウムで形成する。ここで、信号
線とグランド線43の配線のピッチは、等しくした方が設
計上都合が良い。
本実施例では、それぞれのグランド線43を受光素子アレ
イ11の上側と下側に設けられたアースに接続（接地）す
るクロム（Cr1）で形成された配線44に接続する構成と
なっている。また、駆動用IC15a、15bに共通信号線14が
接続する部分についても、共通信号線14間にグランド線
43を配置するようにし、駆動用IC15a、15bの直前でアー
スに接続する配線44を設けて、この配線44にグランド線
43を接続する構成としている。
グランド線43の受光素子11″、電荷転送部12の薄膜トラ
ンジスタ、それに受光素子アレイ11近辺における具体的
構成について、第２図を使って説明する。受光素子アレ
イ11上側のグランド線43は共通信号線14の間に配置さ
れ、共通信号線14がブロック間を接続するようにグラン
ド線43も共通信号線14に沿ってブロック間を接続するよ
うに形成されている。グランド線43の端部は、受光素子
アレイ11の上側近くに主走査方向に設けられたアース線
に接続（接地）するクロム（Cr1）で形成された配線44
にコンタクトホールによって接続されるようになってい
る。
また、受光素子アレイ11の下側のグランド線43は、共通
信号線14の間に配置されるが、薄膜トランジスタのａ−
Si:H層を遮光するために形成された遮光用金属層のアル
ミニウム層30を受光素子アレイ11の下側に引き出すよう
にしてグランド線43を形成し、共通信号線14がブロック
間を接続するようにグランド線43も共通信号線14に沿っ
てブロック間を接続するように形成されている。
つまり、遮光用金属層のアルミニウム層30からグランド
線43が延びて、隣接するブロックの遮光用金属層のアル
ミニウム層30に接続するようになっている。グランド線
43は、受光素子アレイ11の下側近くに主走査方向に設け
られたアースに接続（接地）するクロム（Cr1）で形成
された配線44にコンタクトホールによって接続されるよ
うになっている。
更に、本実施例は第５図の配線群の概略図に示すよう
に、受光素子アレイ11から最も外側に配置された信号線
（信号線１′又は信号線ｎ′）の外側にグランド線43と
ダミー配線45が形成され、ダミー配線45の更に外側にグ
ランド線43が形成される構成となっている。
受光素子アレイ11から最も外側に配置された信号線は、
配線群13の内側の信号線と比較すると、内側の信号線が
その両側に設けられたグランド線43により負荷容量を形
成するが、一番外側の信号線は片側のグランド線43のみ
によって負荷容量を形成することになるため、負荷容量
の均一化が図れない。そこで、内側の信号線と同様の状
態にするために、一番外側の信号線の更に外側にグラン
ド線43を設けることとして、負荷容量の均一化を図り、
正確な電荷を出力できるようにしている。
また、ダミー配線45は、電荷転送部12を構成しない別の
薄膜トランジスタスイッチ素子（TFT）のソース電極に
接続し、更に当該TFTのドレイン電極をダミーのフォト
ダイオードに接続する構成となっている。このダミー配
線45が接続するTFT部とダミーのフォトダイオード部が
ダミー駆動部46を形成し、ダミー駆動部46は、ダミー用
ゲートパルス発生回路47に接続し、また、ダミー配線45
の別の個所には、ダミー用リセット回路48が接続されて
いる。
第５図に示すように、受光素子アレイ11の上側における
ダミー配線45が接続するダミー駆動部46aは、第Ｎブロ
ックの第ｎ番目のフォトダイオード及び薄膜トランジス
タ列の横に、つまり受光素子アレイ11の端部に設けるよ
うにし、受光素子アレイ11の下側におけるダミー配線45
が接続するダミー駆動部46bは、配線群13の空きスペー
スに設けるようにする。
第５図では、配線群13の総配線長を短くするために、配
線群13の形状を縦配線、横配線、それに斜め配線を使っ
て形成している。従って、配線群13の斜め配線部分に空
きスペースが生じるので、ここにダミー駆動部46bを設
けることにする。
このように、ダミー駆動部46bを受光素子アレイ11の端
部に形成しなかったのは、受光素子アレイ11の下側のダ
ミー配線45とダミー駆動部46bを接続しようとすると、
ダミー配線45の共通信号線14が交差することになるの
で、このような構成を避けるためである。
そして、ダミー用ゲートパルス発生回路47及びダミー用
リセット回路48を基板21の外に設け、ワイヤボンディン
グ等で接続する。尚、このダミー用ゲートパルス発生回
路47及びダミー用リセット回路48を駆動用IC15内に集積
しても構わない。
次に、本発明に係る一実施例のイメージセンサの製造方
法について説明する。
まず、検査、洗浄されたガラス等の基板21上に、ゲート
電極25となる第１のクロム（Cr1）層と、配線群13のア
ースに接続し、受光素子アレイ11の両側と駆動用IC15直
前に形成される配線44となる第１のクロム（Cr1）層をD
Cスパッタ法により750Åの厚さで着膜する。
次に、このCr1をフォトリソ工程とエッチング工程によ
りパターニングする。そしてBHF処理およびアルカリ洗
浄を行い、ゲート電極25のCr1のパターン上に薄膜トラ
ンジスタ（TFT）部の絶縁層26と、その上の半導体活性
層27と、またその上の絶縁層29を形成するために、窒化
シリコン膜（SiNx）を3000Å程度の厚さで、水素化アモ
ルファスシリコン（ａ−Si:H）を500Å程度の厚さで、
窒化シリコン膜（SiNx）を1500Å程度の厚さで順に真空
を破らずにプラズマCVD（Ｐ−CVD）により着膜する。
ここで、TFTにおける下層のゲート絶縁層26をbottom−S
iNx（ｂ−SiNx）とし、上層のトップ絶縁層29をtop−Si
Nx（ｔ−SiNx）とする。このように真空を破らずに連続
的に着膜することでそれぞれの界面の汚染を防ぐことが
でき、S/N比の向上を図ることができる。
ｂ−SiNx膜をＰ−CVDで形成する条件は、基板温度が300
〜400℃で、SiH4とNH3のガス圧力が0.1〜0.5Torrで、Si
H4ガス流量が10〜50sccmで、NH3のガス流量が100〜300s
ccmで、RFパワーが50〜200Wである。
ａ−Si:H膜をＰ−CVDで形成する条件は、基板温度が200
〜300℃で、SiH4のガス圧力が0.1〜0.5Torrで、SiH4ガ
ス流量が100〜300sccmで、RWFパワーが50〜200Wであ
る。
ｔ−SiNx膜をＰ−CVDで形成する条件は、基板温度が200
〜300℃で、SiH4とNH3のガス圧力が0.1〜0.5Torrで、Si
H4ガス流量が10〜50sccmで、NH3のガス流量が100〜300s
ccmで、RFパワーが50〜200Wである。
次に、ゲート電極25に対応するような形状でトップ絶縁
層29を形成させるために、トップ絶縁層29の上にレジス
トを塗布し、そして基板21の裏方向からゲート電極25の
形状パターンをマスクとして用いて露面露光を行い、現
像して、レジスト剥離を行ってトップ絶縁層29とパター
ンを形成する。
さらにBHF処理を行い、その上にオーミックコンタクト
層28としてn+型のａ−Si:HをＰ−CVDにより1000Å程度
の厚さで着膜する。
次に、TFTとドレイン電極41とソース電極42および受光
素子11″の下部の金属電極22となる第２のクロム（Cr
2）をDCマグネトロンスパッタにより1500Åの厚さで着
膜し、受光素子11″の光導電層23となるａ−Si:HをＰ−
CVDにより13000Å程度の厚さで着膜し、受光素子11′の
透明電極24となるITOをDCマグネトロンスパッタにより6
00Å程度の厚さで着膜する。この時、それぞれの着膜を
前にアルカリ洗浄を行う。
この後、受光素子11″の透明電極24の個別電極を形成す
るために、ITOをフォトリソ工程とエッチング工程でパ
ターニングする。次に同一のレジストパターンにより光
導電層23のａ−Si:Hをドライエッチングによりパターニ
ングする。ここで金属電極22のクロム（Cr2）層は、ａ
−Si:Hのドライエッチング時にストッパーとしての役割
を果たし、パターニングされずに残ることになる。この
ドライエッチング時において、光導電層23のａ−Si:H層
には、サイドエッチが大きく入るため、レジストを剥離
するまえに再度ITOのエッチングを行う。そうすると、I
TOの周辺裏側からさらにエッチングされて光導電層23の
ａ−Si:H層と同じサイズのITOが形成される。
上記のａ−Si:H膜をＰ−CVDで形成する条件は、基板温
度が170〜250℃℃で、SiH4のガス圧力が0.3〜0.7Torr
で、siH4のガス流量が150〜300sccmで、RFパワーが100
〜200Wである。
また、上記のITOをDCスパッタで形成する条件は、基板
温度が室温で、ArとO2のガス圧力が1.5×10-3Torrで、A
rガス流量が100〜150sccmで、O2ガス流量が１〜2sccm
で、DCパワーが200〜400Wである。
次に、受光素子11″の金属電極22のクロム層とTFTのド
レイン電極41とソース電極42のクロム層となるCr2をフ
ォトリソ工程とエッチング工程でパターニングし、同一
レジストパターニングを用いて受光素子11″の金属電極
22″のクロム層の下層となるn+型のａ−Si:H層とTFTの
オーミックコンタクト層28のn+型のａ−Si:H層をエッチ
ングする。
次に、TFTのゲート絶縁層26のパターンを形成するため
に、ｂ−SiNxをフォトリソエッチング工程によりパター
ニングする。そして、イメージセンサを覆うように絶縁
層のポリイミドを11500Å程度の厚さで塗布し、プリベ
ークを行って、各コンタクト部分を形成するためにフォ
トリソエッチング工程を行い、再度ベーキングする。こ
れにより、受光素子11″においては金属電極22に電源を
供給するコンタクト部分と透明電極24から電荷を取り出
す部分、TFTにおいては受光素子11″で生じた電荷を転
送する配線30aが接続するコンタクト部分と信号線へと
電荷を導き出すコンタクト部分、配線群13においてグラ
ンド線43がアースに接続する配線44へと接続するコンタ
クト部分とが形成される。この後に、コンタクト部分等
に残ったポリイミドを完全に除去するために、O2でプラ
ズマにさらすDescumを行う。
次に、アルミニウム（Al）をDCマグネトロンスパッタに
よりイメージセンサ全体を覆うように15000Å程度の厚
さで着膜し、所望のパターンを得るためにフォトリソエ
ッチング工程でパターニングする。これにより、受光素
子11″においては、共通電極の金属電極22に電源を供給
する配線部分と、透明電極24から電荷を取り出し、TFT
のドレイン電極41の引き出し部41′に接続する配線30a
部分と、配線群13においては、TFTのソース電極42に接
続するような構成の共通信号線14のパターンと、グラン
ド線43のパターンと、ダミー線45のパターンとが形成さ
れる。
最後に、パシベーション層（図示せず）となるポリイミ
ドを塗布し、プリベークを行った後にフォトリソエッチ
ング工程でパターニングを行い、さらにベーキングして
パシベーション層を形成する。この後、Descumを行い、
不要に残っているポリイミドを取り除く。
その後、駆動用IC15a、15b、それにダミー用ゲートパル
ス発生回路47及びダミー用リセット回路48等を実装し、
ワイヤボンディング、組み立てが為され、イメージセン
サが完成する。
上記共通信号線14は、TFTのソース電極42に接続する構
成で、受光素子アレイ11又は受光素子アレイ列を蛇行す
るパターンにて全体をアルミニウム（Al）で形成してい
るため、共通信号線14全体の抵抗値を下げることが可能
となっている。
次に、本発明に係る一実施例のイメージセンサの駆動方
法について説明する。
受光素子アレイ11上に配置された原稿（図示せず）に光
源（図示せず）からの光が照射されると、その反射光が
受光素子（フォトダイオードＰ）に照射し、原稿の濃淡
に応じた電荷を発生させ、受光素子11″の寄生容量等に
蓄積される。ゲートパルス発生回路（図示せず）からゲ
ート信号線Giを経由して伝達されたゲートパルスφGに
基づき薄膜トランジスタＴがオンの状態になると、フォ
トダイオードＰと共通信号線14側を接続して受光素子1
1″の寄生容量等に蓄積された電荷を配線群13における
共通信号線14の配線容量に転送蓄積される。
そして交互に、駆動用IC15aにて偶数ブロックの受光素
子11″から共通信号線14に転送された電荷を出力し、駆
動用IC15bにて奇数ブロックの受光素子11″から共通信
号線14に転送された電荷を出力するように制御して、そ
して駆動用IC15aの出力線COM1と駆動用IC15bの出力線CO
M2とを結合して、出力線COMから各ブロック毎に時系列
的に出力するようになっている。
ここで、ダミー配線45の具体的動作について、第６図及
び第７図を使って説明する。
第６図は、各ブロックに対してゲート信号線Ｇから与え
られるゲートパルスの波形及びダミー駆動部46の薄膜ト
ランジスタのゲート電極に与えられるゲートパルスの波
形を表した図である。
受光素子アレイ11内のブロックへ与えられるゲートパル
スは、ゲート信号線G1〜ＧNの順に一つのゲートパルス
発生回路からゲートパルスφG1〜φGnとして与えられる
が、ダミー駆動部46の薄膜トランジスタのゲート電極に
与えられるゲートパルスは、全てのゲート信号線G1〜Ｇ
Nに同期するタイミングで、ダミー用ゲートパルス発生
回路47からダミー駆動部46に接続するゲート信号線ＧCO
Mに与えられるものである。
このように、ダミー用ゲートパルス発生回路47からゲー
トパルスが与えられることにより、ダミー配線45の電圧
波形ＤCOMが信号線１′〜ｎ′の電圧波形D1〜Dnに同期
したものとなる。この共通信号線の電圧波形とダミー配
線の電圧波形を表した図が第７図である。
共通信号線の電圧波形D1〜Dnは、ゲート信号線からのゲ
ートパルスにより瞬間的に電位が上昇し、受光素子側に
電荷が蓄積されていれば電荷転送が為されて、更に電位
が上昇し、この後共通信号線の電位を読み取って、リセ
ットされ、次のゲート信号線からゲートパルスが与えら
れて、同様の動作が繰り返すされ、第７図に示す電圧波
形が形成される。但し、ダミーのフォトダイオードでは
受光しないため、ダミー配線の電圧波形ＤCOMにおいて
は、ゲートパルスの強い電圧によって瞬間的に電位が上
昇するフィードスルーの影響が現れるのみで、電荷転送
による電位上昇は現れない。
これにより、ダミー配線45に信号線と同様のフィードス
ルーによる電位変化を発生させることができるので、受
光素子アレイ11から最も遠く外側に配置された信号線に
も、配線群13の内部の信号線と同様の電気的環境を形成
できる。
本実施例によれば、複数の受光素子11″を１ブロックと
し、ブロック内の各受光素子11″に接続する薄膜トラン
ジスタのソース電極42と隣接するブロック内の各受光素
子11″に接続する薄膜トランジスタのソース電極42との
間の共通信号線14の配線が、ブロック内の薄膜トランジ
スタのソース電極42と隣接するブロック内の薄膜トラン
ジスタのソース電極42との距離の近い順に接続し、更に
ブロック内の薄膜トランジスタのソース電極42と隣接す
るブロック内の薄膜トランジスタのソース電極42との間
の共通信号線14の配線がブロック単位に受光素子アレイ
11の主走査方向に対して交互に配線を配置するように
し、接続した共通信号線14は短い方の配線を受光素子ア
レイ11側に順に配置し、共通信号線14の間にグランド線
43を設け、受光素子アレイ11から最も遠く外側に配置さ
れた信号線（信号線１′又は信号線ｎ′）の外側にグラ
ンド線43を設け、該グランド線43の外側に信号線に発生
する電圧波形に同期して同極性の電圧波形を発生させる
ダミー配線45を設け、更にダミー配線45の外側にグラン
ド線43を設けるようにしているので、信号線同士が交差
することがなく、そして並行に配置された共通信号線14
間に設けられたグランド線43が共通信号線14間のクロス
トークを防止し、また受光素子アレイ11から最も遠く外
側に配置された信号線の更に外側に設けられたグランド
線43とダミー配線45とその外側のグランド線43によっ
て、一番外側の信号線に内側の信号線と同様の電気的環
境が形成されることになり、配線群13における共通信号
線14の配線容量に蓄積された電荷を正確に読み出すこと
ができ、イメージセンサの階調の再現性を向上させる効
果がある。
また、共通信号線14間にグランド線43を配置すること
で、小さな面積で負荷容量の形成ができ、イメージセン
サの小型化が図れる効果がある。
更に、本実施例では、一般の信号線がゲートパルスによ
って瞬間的に電位が上昇するフィードスルー現象をこの
ダミー線45にも起るように電位を変動させることで、受
光素子アレイ11から最も遠くに配置された信号線に対し
ても、配線群13の内側の信号線と同じ電気的環境を形成
することができるため、電位の出力のばらつきがなくな
る効果がある。
（発明の効果） 請求項１記載の発明によれば、TFT駆動型のイメージセ
ンサにおいて、受光素子アレイの主走査方向に対して両
側に配線構造を設けることとし、そして受光素子アレイ
内の複数の受光素子を分割して１ブロックとし、受光素
子アレイにおけるブロック内の受光素子にそれぞれ接続
するスイッチング素子と隣接するブロック内のスイッチ
ング素子とを接続する信号線の配線は前記ブロック内の
スイッチング素子と隣接するブロック内のスイッチング
素子との距離の近い順に接続し、更にブロック内のスイ
ッチング素子と隣接するブロック内のスイッチング素子
とを接続する信号線の配線の接続はブロック単位に受光
素子アレイの主走査方向に対して交互に配線を配置する
ようにし、接続した信号線は短い方の配線を受光素子ア
レイ側に順に配置し、そして信号線の間に一定電位の配
線を設け、受光素子アレイから最も遠く外側に配置され
た信号線の更に外側に一定電位の配線を設け、該一定電
位の配線の外側に信号線の電圧波形に同期して同極性の
電圧波形を発生させるダミー配線を設けるようにしてい
るので、信号線同士が交差することがなく、そして並行
に配置された信号線間に設けられた一定電位の配線が信
号線間のクロストークを防止し、また受光素子アレイか
ら最も遠く外側に配置された信号線の更に外側に設けら
れた一定電位の配線とダミー配線によって、一番外側の
信号線に内側の信号線と同様の電気的環境が形成される
ことになり、信号線の容量に蓄積された電荷を正確に読
み出すことができ、イメージセンサの階調の再現性を向
上させる効果がある。
請求項２記載の発明によれば、TFT駆動型のイメージセ
ンサにおいて、受光素子アレイの主走査方向に対して両
側に配線構造を設けることとし、そして受光素子アレイ
内の数の受光素子を分割して１ブロックとし、受光素子
アレイにおけるブロック内の受光素子にそれぞれ接続す
るスイッチング素子と隣接するブロック内のスイッチン
グ素子とを接続する信号線の配線は前記ブロック内のス
イッチング素子と隣接するブロック内のスイッチング素
子との距離の近い順に接続し、更にブロック内のスイッ
チング素子と隣接するブロック内のスイッチング素子と
を接続する信号線の配線の接続はブロック単位に受光素
子アレイの主走査方向に対して交互に配線を配置するよ
うにし、接続した信号線は短い方の配線を受光素子アレ
イ側に順に配置し、そして信号線の間に一定電位の配線
を設け、受光素子アレイから最も遠く外側に配置された
信号線の更に外側に一定電位の配線を設け、該一定電位
の配線の外側に信号線の電圧波形に同期して同極性の電
圧波形を発生させるダミー配線を設け、更にダミー配線
の外側に一定電位の配線を設けるようにしているので、
信号線同士が交差することがなく、そして並行に配置さ
れた信号線間に設けられた一定電位の配線が信号線間の
クロストークを防止し、また受光素子アレイから最も遠
く外側に配置された信号線の更に外側に設けられた一定
電位の配線とダミー配線とその外側の一定電位の配線に
よって、一番外側の信号線に内側の信号線と同様の電気
的環境が形成されることになり、信号線の容量に蓄積さ
れた電荷を正確に読み出すことができ、イメージセンサ
の階調の再現性を向上させる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例に係るイメージセンサの等価
回路図、第２図は本発明の一実施例に係るイメージセン
サの受光素子、電荷転送部と配線群の一部の平面説明
図、第３図は第２図のＡ−Ａ′部分の断面説明図、第４
図は第２図のＢ−Ｂ′部分の断面説明図、第５図は本発
明の一実施例に係るイメージセンサの配線群の概略図、
第６図は本実施例のゲートパルス波形及びダミー駆動部
に与えられるゲートパルス波形を表した図、第７図は本
実施例の信号線の電圧波形及びダミー配線の電圧波形を
表した図、第８図は従来のイメージセンサの等価回路
図、第９図は従来の多層配線構造の平面説明図、第10図
は第９図のＣ−Ｃ′部分の断面説明図である。 11、51……受光素子アレイ 12、52……電荷転送部 13……配線群 14、54……共通信号線 15、55……駆動用IC 17、57……出力線 21……基板 22……金属電極 23……光導電層 24……透明電極 25……ゲート電極 26……絶縁層 27……半導体活性層 28……オーミックコンタクト層 29……トップ絶縁層 30……アルミニウム層 31……下層信号線 32……上層信号線 33……絶縁層 34……コンタクトホール 41……ドレイン電極 42……ソース電極 43……グランド線 44……アース接続の配線 45……ダミー配線 46……ダミー駆動部 47……ダミー用ゲートパルス発生回路 48……ダミー用リセット回路 53……多層配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/335 Ｆ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数の受光素子を１ブロックとして複数ブ
    ロックを主走査方向にライン状に配列して成る受光素子
    アレイと、前記受光素子で発生した電荷をブロック毎に
    転送する前記複数の受光素子にそれぞれ接続する複数の
    スイッチング素子と、前記電荷を画像信号として出力す
    る駆動用ICとを有するイメージセンサにおいて、 前記受光素子アレイにおけるブロック内のスイッチング
    素子と隣接するブロック内のスイッチング素子とをそれ
    ぞれ距離の近い順に配線で接続して信号線とし、前記受
    光素子アレイにおけるブロック内のスイッチング素子か
    ら隣接する両方のブロック内のスイッチング素子への信
    号線の配線は前記受光素子アレイの主走査方向に対して
    互いに反対側に位置するように接続し、前記接続された
    信号線の長さの短い順に前記信号線を前記受光素子アレ
    イに近い順で配置し、前記信号線と隣接する信号線の間
    に一定電位の配線を設け、前記受光素子アレイから最も
    外側に配置された前記信号線の外側に一定電位の配線を
    設け、前記受光素子アレイから最も外側に設けられた一
    定電位の前記配線の更に外側に前記信号線の電圧波形に
    同期して同極性の電圧波形を発生させるダミー配線を設
    けたことを特徴とするイメージセンサ。
  2. 【請求項２】複数の受光素子を１ブロックとして複数ブ
    ロックを主走査方向にライン状に配列して成る受光素子
    アレイと、前記受光素子で発生した電荷をブロック毎に
    転送する前記複数の受光素子にそれぞれ接続する複数の
    スイッチング素子と、前記電荷を画像信号として出力す
    る駆動用ICとを有するイメージセンサにおいて、 前記受光素子アレイにおけるブロック内のスイッチング
    素子と隣接するブロック内のスイッチング素子とをそれ
    ぞれ距離の近い順に配線で接続して信号線とし、前記受
    光素子アレイにおけるブロック内のスイッチング素子か
    ら隣接する両方のブロック内のスイッチング素子への信
    号線の配線は前記受光素子アレイの主走査方向に対して
    互いに反対側に位置するように接続し、前記接続された
    信号線の長さの短い順に前記信号線を前記受光素子アレ
    イに近い順で配置し、前記信号線と隣接する信号線の間
    に一定電位の配線を設け、前記受光素子アレイから最も
    外側に配置された前記信号線の外側に一定電位の配線を
    設け、前記受光素子アレイから最も外側に設けられた一
    定電位の前記配線の更に外側に前記信号線の電圧波形に
    同期して同極性の電圧波形を発生させるダミー配線を設
    け、前記ダミー配線の更に外側に一定電位の配線を設け
    たことを特徴とするイメージセンサ。
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