JP2864693B2 - イメージセンサ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はファクシミリやスキャナ等に用いられるイメ
ージセンサに係り、特に配線相互間における電気的影響
を小さくした配線構造を有するイメージセンサに関す
る。

（従来の技術） 従来のイメージセンサで、特に密着型イメージセンサ
は、原稿等の画像情報を１対１に投影し、電気信号に変
換するものがある。この場合、投影した画像を多数の画
素（受光素子）に分割し、各受光素子で発生した電荷を
薄膜トランジスタスイッチ素子（TFT）を使って特定の
ブロック単位で配線間の容量に一時蓄積して、電気信号
として数百KHZから数MHZまでの速度で時系列的に順次読
み出すTFT駆動型イメージセンサがある。このTFT駆動型
イメージセンサは、TFTの動作により単一の駆動用ICで
読み取りが可能となるので、イメージセンサを駆動する
駆動ICの個数を少なくするものである。

TFT駆動型イメージセンサは、例えば、その等価回路
図を第７図に示すように、原稿幅と略同じ長さのライン
状の受光素子アレイ51と、各受光素子51″に1:1に対応
する複数個の薄膜トランジスタ（Ti,j,i＝１〜N,j＝１
〜ｎ）から成る電荷転送部52と、マトリックス状の多層
配線53とから構成されている。

前記受光素子アレイ51は、Ｎ個のブロックの受光素子
群に分割され、一つの受光素子群を形成するｎ個の受光
素子は51″は、フォトダイオード（Pi,j,i＝１〜N,j＝
１〜ｎ）により等価的に表すことができる。各受光素子
51″は各薄膜トランジスタTi,jのドレイン電極にそれぞ
れ接続されている。そして、薄膜トランジスタTi,jのソ
ース電極は、マトリックス状に接続された多層配線53を
介して受光素子群毎にｎ本の共通信号線54にそれぞれ接
続され、更に共通信号線54は駆動用IC55に接続されてい
る。

各薄膜トランジスタTi,jのゲート電極には、ブロック
毎に導通するようにゲートパルス発生回路56に接続され
ている。各受光素子51″で発生する光電荷は一定時間受
光素子の寄生容量と薄膜トランジスタのドレイン・ゲー
ト間のオーバーラップ容量に蓄積された後、薄膜トラン
ジスタTi,jを電荷転送用のスイッチとして用いてブロッ
ク毎に順次多層配線53の配線容量Ci（ｉ＝１〜ｎ）に転
送蓄積される。

すなわち、ゲートパルス発生回路56からゲート線Gi
（ｉ＝１〜ｎ）を経由して先ずはゲートパルスφG1が伝
達され、第１のブロックの薄膜トランジスタT1,1〜T1,n
をオンにし、第１のブロックの各受光素子51″で発生し
た電荷が各配線容量Ciに転送蓄積される。そして、各配
線容量Ciに蓄積された電荷により各共通信号線54の電位
が変化し、この電圧値を駆動用IC55内のアナログスイッ
チSWi（ｉ＝１〜ｎ）を順次オンして時系列的に出力線5
7に抽出する。

そして、ゲートパルスφG2〜φGnにより第２〜第Ｎの
ブロックの薄膜トランジスタT2,1〜T2,nからTN,1〜TN,n
までがそれぞれオンすることによりブロック毎に受光素
子側の電荷が転送され、順次読み出すことにより原稿の
主走査方向の１ラインの画像信号を得、ローラ等の原稿
送り手段（図示せず）により原稿を移動させて前記動作
を繰り返し、原稿全体の画像信号を得るものである（特
開昭63−9358号公報参照）。

そして、上記マトリックス状の多層配線53部分の具体
的構成は、その部分的回路図を第８図に示すように、薄
膜トランジスタのソース電極から副走査方向に引き出さ
れた信号線を下部配線とし、主走査方向に複数本配置さ
れた共通信号線を上部配線として、マトリックス状に下
部配線と上部配線を交差させ、上下配線の接続すべき箇
所をコンタクトホールで接続し、更に１ブロック単位に
ループ状のゲート線20が形成され、ブロック内の各薄膜
トランジスタのゲート電極にそれぞれ接続するようにな
っている。

このように、ゲート線20をループ状にしたのは、ブロ
ック内の各薄膜トランジスタに対してゲート線20からの
ゲートパルスの遅延を少なくするためである。

（発明が解決しようとする課題） しかしながら、上記従来のイメージセンサの構成で
は、多層配線部分がマトリックス状となっており、上下
配線が絶縁層を介して交差するようになるため、下部配
線と上部配線の交差部分にカップリング容量（結合容
量）が存在し、その結果、信号線同士の交差部分におい
て、一方の信号線からの出力が他の信号線との電位差の
変化によって影響を受けてクロストークが発生し、正確
な電位を読み取ることができず、イメージセンサにおけ
る階調の再現性を悪くするという問題点があった。

また、上記従来のイメージセンサの配線構造では、信
号線とループ状のゲート線とが交差する箇所は横方向の
上部配線でそれぞれ２箇所で、縦方向の下部配線でそれ
ぞれ１箇所と、交差箇所が多いため、大きな負荷容量を
形成することになり、大きな電圧のゲートパルスによっ
て信号線の電位が瞬間的に引っ張られて上昇するフィー
ドスルーの影響が大きくなってしまうとの問題点もあっ
た。

本発明は上記実情に鑑みてなされたもので、イメージ
センサにおいて、信号線同士を交差させない配線構造と
して信号線間に生じるクロストーク等の問題を解決し、
更に信号線とゲート線の交差部を最小限にすることによ
り、フィードスルーの影響を最小にすることができ、信
号線の電位を正確に出力することができるイメージセン
サを提供することを目的とする。

（課題を解決するための手段） 上記従来例の問題点を解決するため請求項１記載の発
明は、複数の受光素子を１ブロックとして複数ブロック
を主走査方向にライン状に配列した受光素子アレイと、
前記受光素子で発生した電荷をブロック毎に転送する前
記複数の受光素子にそれぞれ接続する複数のスイッチン
グ素子と、前記電荷の転送タイミングをブロック単位に
供給する前記スイッチング素子に接続するゲート線と、
前記電荷を画像信号として出力する駆動用ICとを有する
イメージセンサにおいて、前記受光素子アレイにおける
ブロック内のスイッチング素子と隣接するブロック内の
スイッチング素子とをそれぞれ距離の近い順に配線で接
続し、前記受光素子アレイにおけるブロック内のスイッ
チング素子から隣接する両方のブロック内のスイッチン
グ素子への配線は前記受光素子アレイの主走査方向に互
いに反対側に位置するように接続し、前記接続された配
線の長さの短い順に前記配線を前記受光素子アレイに近
い順で配置し、前記ゲート線はブロック間のスイッチン
グ素子を接続する前記配線が配置されていない側の副走
査方向から引き延ばしてブロック内のスイッチング素子
へ接続したことを特徴としている。

上記従来例の問題点を解決するため請求項２記載の発
明は、複数の受光素子を１ブロックとして複数ブロック
を主走査方向にライン状に配列した受光素子アレイと、
前記受光素子で発生した電荷をブロック毎に転送する前
記複数の受光素子にそれぞれ接続する複数のスイッチン
グ素子と、前記電荷の転送タイミングをブロック単位に
供給する前記スイッチング素子に接続するゲート線と、
前記電荷を画像信号として出力する駆動用ICとを有する
イメージセンサにおいて、前記受光素子アレイにおける
ブロック内のスイッチング素子と隣接するブロック内の
スイッチング素子とをそれぞれ距離の近い順に配線で接
続し、前記受光素子アレイにおけるブロック内のスイッ
チング素子から隣接する両方のブロック内のスイッチン
グ素子への配線は前記受光素子アレイの主走査方向に互
いに反対側に位置するように接続し、前記接続された配
線の長さの短い順に前記配線を前記受光素子アレイに近
い順で配置し、前記ゲート線はブロック間のスイッチン
グ素子を接続する前記配線が配置されていない側の副走
査方向から引き延ばしてブロック内のスイッチング素子
へ接続し、前記ゲート線が前記配線と均等に交差するよ
うにしたことを特徴としている。

（作用） 請求項１記載の発明によれば、受光素子アレイの両側
に配線構造を設けることとし、そして複数の受光素子を
分割して１ブロックとし、受光素子アレイにおけるブロ
ック内の受光素子にそれぞれ接続するスイッチング素子
と隣接するブロック内のスイッチング素子とを接続する
信号線の配線は前記ブロック内のスイッチング素子と隣
接するブロック内のスイッチング素子との距離の近い順
に接続し、更にブロック内のスイッチング素子と隣接す
るブロック内のスイッチング素子とを接続する信号線の
配線はブロック単位に受光素子アレイの主走査方向に対
して交互に配線を配置するようにし、接続した配線は短
い方の配線を受光素子アレイ側に順に配置し、更にブロ
ック単位にスイッチオンのタイミングを与えるゲート線
をブロック間のスイッチング素子を接続する信号線が配
置されていない副走査方向から引き延ばしてブロック内
のスイッチング素子に接続するようにしているので、信
号線同士が交差することがなく、そのため信号線が相互
に影響し合うことがなく、また信号線とゲート線の交差
を最小にしているので、ゲート線からのフィードスルー
の影響が少なくなり、信号線の電位を正確に読み出すこ
とができる。

請求項２記載の発明によれば、受光素子アレイの両側
に配線構造を設けることとし、そして複数の受光素子を
分割して１ブロックとし、受光素子アレイにおけるブロ
ック内の受光素子にそれぞれ接続するスイッチング素子
と隣接するブロック内のスイッチング素子とを接続する
信号線の配線は前記ブロック内のスイッチング素子と隣
接するブロック内のスイッチング素子との距離の近い順
に接続し、更にブロック内のスイッチング素子と隣接す
るブロック内のスイッチング素子とを接続する信号線の
配線はブロック単位に受光素子アレイの主走査方向に対
して交互に配線を配置するようにし、接続した配線は短
い方の配線を受光素子アレイ側に順に配置し、更にブロ
ック単位にスイッチオンのタイミングを与えるゲート線
をブロック間のスイッチング素子を接続する信号線が配
置されていない副走査方向から引き延ばしてブロック内
のスイッチング素子に接続し、そしてゲート線がブロッ
ク内の信号線と均等に交差するようにしているので、信
号線同士が交差することがなく、そのため信号線が相互
に影響し合うことがなく、また信号線とゲート線の交差
を最小に且つ均等にしているので、ゲート線からのフィ
ードスルーの影響が少なくなり、その影響も均一になる
ので、信号線の電位を正確に読み出すことができる。

（実施例） 本発明の一実施例について図面を参照しながら説明す
る。

第１図は、本発明の一実施例に係るイメージセンサの
等価回路図、第２図は、本発明の一実施例に係るイメー
ジセンサの受光素子、電荷転送部、それに配線構造の一
部の平面説明図である。

イメージセンサは、ガラス等の絶縁性の基板上に並設
されたｎ個のサンドイッチ型の受光素子（フォトダイオ
ードＰ）11″を１ブロックとし、このブロックをＮ個有
してなる受光素子アレイ11（P1,1〜PN,n）と、各受光素
子11″にそれぞれ接続された薄膜トランジスタT1,1〜T
N,nの電荷転送部12と、隣接するブロック内の電荷転送
部12相互を接続する配線群13と、電荷転送部12から配線
群13を介してブロック内の受光素子群毎に対応するｎ本
の共通信号線14と、共通信号線14の両端部分が接続する
駆動用IC15a、15bと、駆動用IC15a、15b内でｎ本の共通
信号線14の電位を２本の出力線17（COM1とCOM2）に時系
列的に抽出するためのアナログスイッチSW1〜SWnとから
構成されている。

受光素子11″は、第２図及び第２図のＡ−Ａ′部分の
断面説明図である第３図に示すように、ガラス等の基板
21上に窒化シリコン（SiNx）の絶縁層26、水素化アモル
ファスシリコン（ａ−Si:H）層、n⁺水素化アモルファス
シリコン（n⁺a−Si:H）層が形成され、その上に受光素
子11″の下部の共通電極となるクロム（Cr2）等による
帯状の金属電極22と、各受光素子11″毎（ビット毎）に
分割形成された水素化アモルファスシリコン（ａ−Si:
H）から成る光導電層23と、同様に分割形成された酸化
インジウム・スズ（ITO）から成る上部の透明電極24と
が順次積層するサンドイッチ型を構成している。

尚、ここでは下部の金属電極22は主走査方向に帯状に
形成され、金属電極22の上に光導電層23が離散的に分割
して形成され、上部の透明電極24も同様に離散的に分割
して個別電極となるよう形成されることにより、光導電
層23を金属電極22と透明電極24とで挟んだ部分が各受光
素子11″を構成し、その集まりが受光素子アレイ11を形
成している。そして、金属電極22には、一定の電圧VBが
印加されている。

また、離散的に分割形成された透明電極24の一端には
アルミニウム等の配線30aの一方が接続され、その配線3
0aの他方が電荷転送部12の薄膜トランジスタTi,jのドレ
イン電極41の引き出し部41′に接続されている。

また、受光素子11″において、水素化アモルファスシ
リコンの代わりに、CdSe（カドミウムセレン）等を光導
電層とすることも可能である。このように、光導電層23
と透明電極24を個別化したのは、ａ−Si−:Hの光導電層
23が共通層であると、特定の受光素子11″で起こる光電
変換作用が隣接する受光素子11″に対して干渉を起こす
ことがあるので、この干渉を少なくするためである。

また、電荷転送部12を構成する薄膜トランジスタTi,j
は、第２図及び第２図のＢ−Ｂ′部分の断面説明図であ
る第４図に示すように、前記基板21上にゲート電極25と
してのクロム層（Cr1）、ゲート絶縁膜としての絶縁層2
6の窒化シリコン（SiNx）膜、半導体活性層27としての
水素化アモルファスシリコン（ａ−Si:H）層、ゲート電
極25に対向するよう設けられたトップ絶縁層29としての
窒化シリコン（SiNx）膜、オーミックコンタクト層28と
してのn⁺水素化アモルファスシリコン（n⁺a−Si:H）
層、ドレイン電極41とソース電極42としてのクロム層
（Cr2）を順次積層し、その上にポリイミド等の絶縁層
を介してアルミニウム層の配線30が接続される逆スタガ
構造のトランジスタである。

ここで、オーミックコンタクト層28は、ドレイン電極
41に接触する部分28a層とソース電極42に接触する部分2
8層ｂとに分離されて形成され、その上のクロム層（Cr
2）もドレイン電極41とソース電極42とに分離されて形
成されている。そしてドレイン電極41から引き出された
引き出し部41′に受光素子11″の透明電極24からのアル
ミニウムの配線30aが接続されている構成となってい
る。

本実施例においては、配線30aをドレイン電極41の上
部まで引き延ばしてドレイン電極41にコンタクトするの
ではなく、ドレイン電極41のクロム部分を受光素子11″
側に引き出して引き出し部41′を形成し、その引き出し
部41′に配線30aをコンタクトするようにする。これに
より、本実施例のように薄膜トランジスタと隣接する薄
膜トランジスタの間隔が狭い場合にスペースを有効に活
用できる。

尚、第２図では、イメージセンサの受光素子、電荷転
送部及び配線構造の一部に加えて、共通信号線14間にシ
ールド線43を設けた構成の図となっている。受光素子ア
レイ11の上側において共通信号線14間に設けられたシー
ルド線43は、アースに接続する配線43に接続するように
なっており、受光素子アレイ11の下側においてもシール
ド線43は、アースに接続する配線43に接続し、更に薄膜
トランジスタの遮光用のアルミニウム層の配線30にも接
続する構成となっている。

次に、第１図から第５図を参照しながら配線群13の構
成を詳細に説明する。但し、第５図においては、説明を
簡単にするために、受光素子11″と電荷転送部12をまと
めてブロック毎に１〜ｎまでのボックス形状で表すこと
にする。

配線群13の構成は、例えば第１図に示すように、第１
ブロックの下側に位置する駆動用IC15aから共通信号線1
4（信号線１′〜ｎ′）が導き出され、当該信号線１′
〜ｎ′には途中第１ブロックの薄膜トランジスタT1,1〜
T1,nのソース電極42がそれぞれ接続し、第２図の受光素
子と薄膜トランジスタ、それに配線群の一部の平面説明
図に示すように、受光素子11″と隣接する受光素子11″
の間をポリイミド等の絶縁層を介して、その上に形成し
たアルミニウム（Al）の金属配線で信号線１′〜ｎ′を
通過させ、そして受光素子アレイの上側を第２ブロック
方向に信号線１′〜ｎ′が延び、更に再び受光素子11″
の間をポリイミド等の絶縁層を介して、その上に形成し
たAlの金属配線で信号線１′〜ｎ′を通過させ、途中第
２ブロックの薄膜トランジスタT2,n〜T2,1のソース電極
42がそれぞれ接続するようになっている。

具体的には、信号線１′には第１ブロックの薄膜トラ
ンジスタT1,1のソース電極42が接続し、そして第２ブロ
ックの薄膜トランジスタT2,nのソース電極42が接続し、
また信号線２′には第１ブロックの薄膜トランジスタT
1,2のソース電極42が接続し、第２ブロックの薄膜トラ
ンジスタT2,n−１のソース電極42が接続するように、隣
接するブロックにおいて遠い順に薄膜トランジスタＴの
ソース電極42同士が信号線を経由して接続し、そして信
号線ｎ′には第１ブロックの薄膜トランジスタT1,nのソ
ース電極42が接続し、第２ブロックの薄膜トランジスタ
T2,1のソース電極42が接続することとなる。逆に言え
ば、隣接するブロックにおいて距離の近い薄膜トランジ
スタＴのソース電極42同士が信号線で順次接続されるよ
うになっている。

この場合、第５図に示すように、第１ブロックと第２
ブロックの間で接続した信号線の配線は、その距離が短
い順に受光素子アレイ11に沿って（主走査方向に）、受
光素子アレイ11に近づけて受光素子アレイ11の上側に配
置するようにする。具体的に説明すると、最も距離の短
い信号線ｎ′が受光素子アレイ11に最も近くに配置さ
れ、次に信号線ｎ′−１が受光素子アレイ11に２番目に
近く配置され、このようにして最も距離の長い信号線
１′が信号線１′〜ｎ′の内で一番外側に配置されるこ
とになる。以上のような構成になっているので、第１ブ
ロックと第２ブロックの間には信号線同士が交差するこ
とがなく、クロストークの心配がない。

次に、第２ブロックと第３ブロックとの間の配線群13
の具体的構成を説明する。第２ブロックの薄膜トランジ
スタT2,1〜T2,nのそれぞれのソース電極42と、第３ブロ
ックの薄膜トランジスタT3,n〜T3,1のそれぞれのソース
電極42とは受光素子アレイの下側に配置された信号線
ｎ′〜１′によってそれぞれ接続されている。具体的に
は、信号線ｎ′には第２ブロックの薄膜トランジスタT
2,1のソース電極42が接続し、第３ブロックの薄膜トラ
ンジスタT3,nのソース電極42が接続し、また信号線ｎ′
−１には第２ブロックの薄膜トランジスタT2,2のソース
電極42が接続し、第３ブロックの薄膜トランジスタT3,n
−１のソース電極42が接続する。

このように隣接するブロックにおいて遠い順に薄膜ト
ランジスタＴのソース電極42同士を信号線で接続し、そ
して第２ブロックの薄膜トランジスタT2,nのソース電極
42と第３ブロックの薄膜トランジスタT3,1のソース電極
42とは信号線１′によって接続されることになる。逆に
言えば、隣接するブロックにおいて距離の近い薄膜トラ
ンジスタＴのソース電極42同士を信号線で順次接続する
ようになっている。

この場合、第５図に示すように、第２ブロックと第３
ブロックの間で接続した信号線の配置は、その距離が短
い順に受光素子アレイ11に沿って（主走査方向に）、受
光素子アレイ11に近づけて受光素子アレイ11の下側に配
置するようにする。具体的に説明すると、最も距離の短
い信号線１′が受光素子アレイ11に最も近くに配置さ
れ、次に信号線２′が受光素子アレイ11に２番目に近く
配置され、このようにして最も距離の長い信号線ｎ′が
信号線１′〜ｎ′の内で一番外側に配置されることにな
る。以上のような構成になっているので、第２ブロック
と第３ブロックの間には信号線同士が交差することがな
く、クロストークの心配がない。

全体の様子を第５図の概略図を示すと、奇数ブロック
から偶数ブロックへと配線群13で接続する場合は、受光
素子アレイ11の上側に配置され、偶数ブロックから奇数
ブロックへと配線群13で接続する場合は、受光素子アレ
イ11の下側に配置される。そのため、奇数ブロックから
偶数ブロックへの配線群13と偶数ブロックから奇数ブロ
ックへの配線群13とが交差することがなく、クロストー
クの心配がない。

本実施例においては、第Ｎブロックを偶数ブロックで
あるとすると、第１ブロックの下側に駆動用IC15aを設
けたのと同様に、偶数ブロックの第Ｎブロックの下側に
駆動用IC15bを設ける。ここで、駆動用IC15a内のアナロ
グスイッチSW1〜SWnには、信号線１′〜ｎ′の順で接続
されている。そして、第Ｎブロックの薄膜トランジスタ
TN,1〜TN,nのソース電極42がそれぞれ接続する信号線は
駆動用IC15bに接続されるが、駆動用IC15b内のアナログ
スイッチSW1〜SWnには、駆動用IC15aから続いている信
号線が信号線ｎ′〜１′の順でそれぞれ接続されること
になる。

駆動用IC15a、15b内のアナログスイッチSW1〜SWnに接
続されるｎ本の共通信号線14は、配線群13から引き出さ
れ、この配線群13の信号線の配線中に蓄積された電荷に
よって共通信号線14の電位が変化し、この電位値をアナ
ログスイッチの動作により出力線17（COM1、２）に抽出
するようになっている。ここで、駆動用IC15a、15bにお
いては、アナログスイッチSW1〜SWnの順で信号線の電位
値を読み出すこととなっている。

次に、ブロック内の薄膜トランジスタTi,jにスイッチ
ングオンのタイミングを与えるゲート線の配線状態につ
いて、第１図、第２図及び第６図を使って説明する。第
６図は、イメージセンサの部分的回路図である。

第６図に示すように、本実施例では、駆動用IC15a、1
5bが存在する受光素子アレイ11の下側からゲート線20を
引き延ばして、ブロック間を接続する信号線が配置され
ていないブロック間の境目から受光素子アレイ11に接近
させるようにする。つまり、奇数ブロックから偶数ブロ
ック方向へと接続する信号線１′〜ｎ′は受光素子アレ
イ11の上側に配置されているので、奇数ブロックから偶
数ブロックの方向であって両ブロックの境目において受
光素子アレイ11の下側からゲート線20を引き延ばしてブ
ロック内の薄膜トランジスタTi,jに接近させ、受光素子
アレイ11の下側であって受光素子アレイ11に並行にゲー
ト線20を引き延ばしてブロック単位に薄膜トランジスタ
Ti,jのゲート電極25に接続する。

この場合、第６図に示すように、奇数ブロックから偶
数ブロックの方向であって両ブロックの境目に２本のゲ
ート線20が引き込まれて左右反対方向に受光素子アレイ
11に沿って延びるようになっている。つまり、奇数ブロ
ック内の薄膜トランジスタTi,jに対して図右方向にゲー
ト線20が延び、偶数ブロック内の薄膜トランジスタTi,j
に対して図左方向にゲート線20が延びるようになってい
る。

これにより、信号線１′〜ｎ′とゲート線20とが交差
する箇所がブロック内においてそれぞれ１箇所ずつと最
小になり、信号線とゲート線20との間に形成される結合
容量が最小となるため、信号線の電位を性格に読み出す
ことが可能となる。

また、受光素子アレイ11の左右反対方向に延びるゲー
ト線20は、ブロック内を通過する信号線と交差すること
になるが、ゲート線20が引き込まれた部分から反対側の
端部では信号線と交差する必要がなくなるが、ゲート線
20から与えられる強い電圧の影響を均等に信号線に与え
るためには、第６図に示すようにゲート線20が等しく信
号線と交差するような構成とする必要がある。特に、第
６図においては、偶数ブロックの端部の信号線１′とゲ
ート線20は本来、交差させる必要のない構成であるが、
ゲート線20の影響を均一にするために、敢て信号線１′
とゲート線20を交差させる構成とする。

これにより、ゲート線20から与えられる強い電圧（パ
ルス）によって信号線の電位が瞬間的に上昇するフィー
ドスルーの影響が全ての信号線に現れ、電位読取りにば
らつきが生じなくなる。

上記配線群13の製造方法は、基板21上にクロム（Cr
1）を着膜し、電荷転送部12の薄膜トランジスタのゲー
ト電極25のパターンを形成する際に、ゲート線20の受光
素子アレイ11に並行な横方向の配線部分をもフォトリソ
エッチングでパターンを形成する。この上に絶縁層26を
着膜して形成し、絶縁層26の上にａ−Si:H層、n⁺a−Si:
H層を形成し、そして受光素子部分として金属電極22、
光導電層23、透明電極24が形成され、絶縁層26の上に薄
膜トランジスタ部分としてａ−Si:H層の半導体活性層2
7、トップ絶縁層29、n⁺a−Si:H層のオーミックコンタク
ト層28、クロム（Cr2）のドレイン電極41とソース電極4
2とが形成され、その上に絶縁層を介してアルミニウム
で共通信号線14とゲート線20の縦方向の配線部分が形成
される。ゲート線20の横方向の配線部分と縦方向の配線
部分とはコンタクトホールにて接続されるようになって
いる。

このように、ゲート線20の縦方向の配線部分をAlで形
成したのは、Alのシート抵抗は35mΩ／□で、Crのシー
ト抵抗は10Ω／□であるので、Al配線を用いることによ
り、シート抵抗を低くすることができ、これによってゲ
ートパルスの遅延を小さくすることができる。

次に、本発明に係る一実施例のイメージセンサの駆動
方法について説明する。

受光素子アレイ11上に配置された原稿（図示せず）に
光源（図示せず）からの光が照射されると、その反射光
が受光素子（フォトダイオードＰ）に照射し、原稿の濃
淡に応じた電荷を発生させ、受光素子11″の寄生容量等
に蓄積される。ゲートパルス発生回路（図示せず）から
ゲート線20を経由して伝達されたゲートパルスφＧに基
づき薄膜トランジスタＴがオンの状態になると、フォト
ダイオードＰと共通信号線14側を接続して受光素子11″
の寄生容量等に蓄積された電荷を配線群13の配線容量に
転送蓄積される。

そして交互に、駆動用IC15aにて偶数ブロックの受光
素子11″から共通信号線14に転送された電荷を出力し、
駆動用IC15bにて奇数ブロックの受光素子11″から共通
信号線14に転送された電荷を出力するようになってい
る。

本実施例によれば、複数の受光素子11″を１ブロック
とし、隣接するブロック単位に主走査方向に対して交互
に信号線を接続するようにし、更にブロック内の各受光
素子11″に接続する薄膜トランジスタのソース電極42と
隣接するブロック内の各受光素子11″に接続する薄膜ト
ランジスタのソース電極42との間の信号線が、ブロック
内の薄膜トランジスタのソース電極42と隣接するブロッ
ク内の薄膜トランジスタのソース電極42との距離の近い
順に接続し、接続した信号線は短い方の配線を受光素子
アレイ11側に順に配置するようにしているので、信号線
同士が交差することがなく、信号線が相互に影響し合う
ことがなく、共通信号線14の配線容量に蓄積された電荷
を正確に読み出すことができ、クロストーク等の発生を
防止して、イメージセンサの階調の再現性を向上させる
効果がある。

更に、ゲート線20を信号線が配置されていない方向か
ら受光素子アレイ11に接近させ、共通信号線14に均等に
交差させるようにして薄膜トラジスタに接続しているの
で、ゲート線20と信号線との交差箇所が最小であって均
等になるため、ゲート線20のフィードスルーの影響が均
一に信号線に現れるので、出力のばらつきが少なくなる
効果がある。

更に、以上の構成に加えて、第２図に示しているよう
に、各々の信号線の間にシールド線を平行に配線する
ば、並列する信号線同士のクロストークの影響もなくす
ことができる。

（発明の効果） 請求項１記載の発明によれば、受光素子アレイの両側
に配線構造を設けることとし、そして複数の受光素子を
分割して１ブロックとし、受光素子アレイにおけるブロ
ック内の受光素子にそれぞれ接続するスイッチング素子
と隣接するブロック内のスイッチング素子とを接続する
信号線の配線は前記ブロック内のスイッチング素子と隣
接するブロック内のスイッチング素子との距離の近い順
に接続し、更にブロック内のスイッチング素子と隣接す
るブロック内のスイッチング素子とを接続する信号線の
配線はブロック単位に受光素子アレイの主走査方向に対
して交互に配線を配置するようにし、接続した配線は短
い方の配線を受光素子アレイ側に順に配置し、更にブロ
ック単位にスイッチオンのタイミングを与えるゲート線
をブロック間のスイッチング素子を接続する信号線が配
置されていない副走査方向から引き延ばしてブロック内
のスイッチング素子に接続するようにしているので、信
号線同士が交差することがなく、そのため信号線が相互
に影響し合うことがなく、クロストーク等の発生を防止
することができ、また信号線とゲート線の交差を最小に
しているので、ゲート線からのフィードスルーの影響が
少なくなり、信号線の電位を正確に読み出すことがで
き、イメージセンサの階調の再現性を向上させる効果が
ある。

請求項２記載の発明によれば、受光素子アレイの両側
に配線構造を設けることとし、そして複数の受光素子を
分割して１ブロックとし、受光素子アレイにおけるブロ
ック内の受光素子にそれぞれ接続するスイッチング素子
と隣接するブロック内のスイッチング素子とを接続する
信号線の配線は前記ブロック内のスイッチング素子と隣
接するブロック内のスイッチング素子との距離の近い順
に接続し、更にブロック内のスイッチング素子と隣接す
るブロック内のスイッチング素子とを接続する信号線の
配線はブロック単位に受光素子アレイの主走査方向に対
して交互に配線を配置するようにし、接続した配線は短
い方の配線を受光素子アレイ側に順に配置し、更にブロ
ック単位にスイッチオンのタイミングを与えるゲート線
をブロック間のスイッチング素子を接続する信号線が配
置されていない副走査方向から引き延ばしてブロック内
のスイッチング素子に接続し、そしてゲート線がブロッ
ク内の信号線と均等に交差するようにしているので、信
号線同士が交差することがなく、そのため信号線が相互
に影響し合うことがなく、クロストーク等の発生を防止
することができ、また信号線とゲート線の交差を最小に
且つ均等にしているので、ゲート線からのフィードスル
ーの影響が少なくなり、その影響も均一になるので、信
号線の電位を正確に読み出すことができ、イメージセン
サの階調の再現性を向上させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るイメージセンサの等価
回路図、第２図は本発明の一実施例に係るイメージセン
サの受光素子、電荷転送部と配線群の一部の平面説明
図、第３図は第２図のＡ−Ａ′の断面説明図、第４図は
第２図のＢ−Ｂ′の断面説明図、第５図は本発明の一実
施例に係るイメージセンサの配線群の概略図、第６図は
本発明の一実施例に係るイメージセンサの部分的回路
図、第７図は従来のイメージセンサの等価回路図、第８
図は従来のイメージセンサの部分的回路図である。 11、51……受光素子アレイ 12、52……電荷転送部 13、……配線群 14、54……共通信号線 15、55……駆動用IC 17、57……出力線 20……ゲート線 21……基板 22……金属電極 23……光導電層 24……透明電極 25……ゲート電極 26……絶縁層 27……半導体活性層 28……オーミックコンタクト層 29……トップ絶縁層 41……ドレイン電極 42……ソース電極 53……多層配線

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数の受光素子を１ブロックとして複数ブ
   ロックを主走査方向にライン状に配列した受光素子アレ
   イと、前記受光素子で発生した電荷をブロック毎に転送
   する前記複数の受光素子にそれぞれ接続する複数のスイ
   ッチング素子と、前記電荷の転送タイミングをブロック
   単位に供給する前記スイッチング素子に接続するゲート
   線と、前記電荷を画像信号として出力する駆動用ICとを
   有するイメージセンサにおいて、 前記受光素子アレイにおけるブロック内のスイッチング
   素子と隣接するブロック内のスイッチング素子とをそれ
   ぞれ距離の近い順に配線で接続し、前記受光素子アレイ
   におけるブロック内のスイッチング素子から隣接する両
   方のブロック内のスイッチング素子への配線は前記受光
   素子アレイの主走査方向に互いに反対側に位置するよう
   に接続し、前記接続された配線の長さの短い順に前記配
   線を前記受光素子アレイに近い順で配置し、前記ゲート
   線はブロック間のスイッチング素子を接続する前記配線
   が配置されていない側の副走査方向から引き延ばしてブ
   ロック内のスイッチング素子へ接続したことを特徴とす
   るイメージセンサ。
2. 【請求項２】複数の受光素子を１ブロックとして複数ブ
   ロックを主走査方向にライン状に配列した受光素子アレ
   イと、前記受光素子で発生した電荷をブロック毎に転送
   する前記複数の受光素子にそれぞれ接続する複数のスイ
   ッチング素子と、前記電荷の転送タイミングをブロック
   単位に供給する前記スイッチング素子に接続するゲート
   線と、前記電荷を画像信号として出力する駆動用ICとを
   有するイメージセンサにおいて、 前記受光素子アレイにおけるブロック内のスイッチング
   素子と隣接するブロック内のスイッチング素子とをそれ
   ぞれ距離の近い順に配線で接続し、前記受光素子アレイ
   におけるブロック内のスイッチング素子から隣接する両
   方のブロック内のスイッチング素子への配線は前記受光
   素子アレイの主走査方向に互いに反対側に位置するよう
   に接続し、前記接続された配線の長さの短い順に前記配
   線を前記受光素子アレイに近い順で配置し、前記ゲート
   線はブロック間のスイッチング素子を接続する前記配線
   が配置されていない側の副走査方向から引き延ばしてブ
   ロック内のスイッチング素子へ接続し、前記ゲート線が
   前記配線と均等に交差するようにしたことを特徴とする
   イメージセンサ。