JPH0728018B2 - イメージセンサ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はファクシミリやスキャナ等に用いられるイメー
ジセンサに係り、特に配線相互間における電気的影響を
小さくした配線構造を有するイメージセンサに関する。

（従来の技術） 従来のイメージセンサで、特に密着型イメージセンサ
は、原稿等の画像情報を１対１に投影し、電気信号に変
換するものがある。この場合、投影した画像を多数の画
素（受光素子）に分割し、各受光素子で発生した電荷を
薄膜トランジスタスイッチ素子（TFT）を使って特定の
ブロック単位で配線間の容量に一時蓄積して、電気信号
として数百KHZから数MHZまでの速度で時系列的に順次読
み出すTFT駆動型イメージセンサがある。このTFT駆動型
イメージセンサは、TFTの動作により単一の駆動用ICで
読み取りが可能となるので、イメージセンサを駆動する
駆動用ICの個数を少なくするものである。

TFT駆動型イメージセンサは、例えば、その等価回路図
を第11図に示すように、原稿幅と略同じ長さのライン状
の受光素子アレイ51と、各受光素子51″に1:1に対応す
る複数個の薄膜トランジスタTi,j（ｉ＝１〜N,j＝１〜
ｎ）から成る電荷転送部52と、マトリックス状の多層配
線53とから構成されている。

前記受光素子アレイ51は、Ｎ個のブロックの受光素子群
に分割され、一つの受光素子群を形成するｎ個の受光素
子51″は、フォトダイオードPi,j（ｉ＝１〜N,j＝１〜
ｎ）により等価的に表すことができる。各受光素子51″
は各薄膜トランジスタTi,jのドレイン電極にそれぞれ接
続されている。そして、薄膜トランジスタTi,jのソース
電極は、マトリックス状に接続された多層配線53を介し
て受光素子群毎にｎ本の共通信号線54にそれぞれ接続さ
れ、更に共通信号線54は駆動用IC55に接続されている。

各薄膜トランジスタTi,jのゲート電極には、ブロック毎
に導通するようにゲートパルス発生回路56に接続されて
いる。各受光素子51″で発生する光電荷は一定時間受光
素子の寄生容量と薄膜トランジスタのドレイン・ゲート
間のオーバーラップ容量に蓄積された後、薄膜トランジ
スタTi,jを電荷転送用のスイッチとして用いてブロック
毎に順次多層配線53の配線容量Ci（ｉ＝１〜ｎ）に転送
蓄積される。

すなわち、ゲートパルス発生回路56からゲート信号線Gi
（ｉ＝１〜ｎ）を経由して伝達されたゲートパルスφG1
が、第１のブロックの薄膜トランジスタT1,1〜T1,nをオ
ンにし、第１のブロックの各受光素子51″で発生した電
荷が各配線容量Ciに転送蓄積される。そして、各配線容
量Ciに蓄積された電荷により各共通信号線54の電位が変
化し、この電圧値を駆動用IC55内のアナログスイッチSW
i（ｉ＝１〜ｎ）を順次オンして時系列的に出力線57に
抽出する。

そして、ゲートパルスφG2〜φGnにより第２〜第Ｎのブ
ロックの薄膜トランジスタT2,1〜T2,nからTN,1〜TN,nま
でがそれぞれオンすることによりブロック毎に受光素子
側の電荷が転送され、順次読み出すことにより原稿の主
走査方向の１ラインの画像信号を得、ローラ等の原稿送
り手段（図示せず）により原稿を移動させて前記動作を
繰り返し、原稿全体の画像信号を得るものである（特開
昭63-9358号公報参照）。

上記マトリックス状の多層配線53の構成は、その平面説
明図を第12図に、断面説明図を第13図に示すように、多
層配線53は、基板21上に下層信号線31,絶縁層33,上層信
号線32を順次形成して構成されている。下層信号線31と
上層信号線32とは、互いに直交するように配列され、上
下の信号線相互間を接続するためにコンタクトホール34
が設けられている。

（発明が解決しようとする課題） しかしながら、上記のようなイメージセンサの構成で
は、多層配線部分がマトリックス状となっており、第13
図の多層配線の断面説明図に示すように、上下層の信号
線が絶縁層33を介して交差するようになるため、下層信
号線31と上層信号線32の交差部分にカップリング容量
（結合容量）が存在し、その結果、信号線同士の交差部
分において、一方の信号線からの出力が他の信号線から
の出力との電位差によって影響を受けてクロストークが
発生し、正確な電荷が検出できず、イメージセンサにお
ける階調の再現性を悪くするという問題点があった。

そのため、複数の受光素子を１ブロックとして複数ブロ
ックを主走査方向にライン状に配列して成る受光素子ア
レイと、前記受光素子で発生した電荷をブロック毎に転
送する複数のスイッチング素子と、前記電荷を画像信号
として出力する駆動用ICとを有するイメージセンサにお
いて、前記受光素子アレイにおけるブロック内のスイッ
チング素子と隣接するブロック内のスイッチング素子と
をそれぞれ距離の近い順に配線で接続し、前記ブロック
内のスイッチング素子から両隣りのブロック内のスイッ
チング素子への配線は前記受光素子アレイの主走査方向
に対して互いに反対側に位置するように接続し、前記接
続された配線の長さの短い順に前記受光素子アレイに近
い順で配置したことを特徴とするイメージセンサが考え
られている。

このイメージセンサは、従来受光素子アレイの主走査方
向に対して受光素子アレイの片側にのみ配線構造を設け
ていたものを、受光素子アレイの両側に配線構造を設け
ることとし、そして受光素子アレイ内の複数の受光素子
を分割して１ブロックとし、受光素子アレイにおけるブ
ロック内の受光素子にそれぞれ接続するスイッチング素
子と隣接するブロック内のスイッチング素子とを接続す
る配線は前記ブロック内のスイッチング素子と隣接する
ブロック内のスイッチング素子との距離の近い順に接続
し、更にブロック内のスイッチング素子と隣接するブロ
ック内のスイッチング素子とを接続する配線の接続はブ
ロック単位に受光素子アレイの主走査方向に対して交互
に配線を配置するようにし、、接続した配線は短い方の
配線を受光素子アレイ側に順に配置するようにしている
ので、信号線同士が交差することがなく、そのため配線
が相互に影響し合うことがなく、配線の配線容量に蓄積
された電荷を正確に読み出すことができるものである。

但し、上記のイメージセンサの構成にすると、受光素子
アレイを縫うようにｎ本の信号線が並行して長く走るよ
うになるため、並行して配置された信号線間にカップリ
ング容量（結合容量）が存在し、その結果、一方の信号
線からの出力が他の信号線からの出力との電位差によっ
て影響を受けてクロストークが発生し、正確な電荷が検
出できず、イメージセンサにおける階調の再現性を悪く
するという問題点があった。

また、上記イメージセンサにおいて、センサの配線部分
に負荷容量を形成する場合には、各信号線から正確な電
荷を読み取るためには各信号線における負荷容量を均一
にする必要があり、しかもセンサを小型化するために負
荷容量の面積を小さくしなければならないとの問題点が
あった。

本発明は上記実情に鑑みてなされたもので、イメージセ
ンサにおいて、信号線相互間の電気的影響を小さくし、
信号線からの電荷を正確に出力できるイメージセンサを
提供することを目的とする。

（課題を解決するための手段） 上記従来例の問題点を解決するための請求項１記載の発
明は、複数の受光素子を１ブロックとして複数ブロック
を主走査方向にライン状に配列して成る受光素子アレイ
と、前記受光素子で発生した電荷をブロック毎に転送す
る前記複数の受光素子にそれぞれ接続する複数のスイッ
チング素子と、前記電荷を画像信号として出力する駆動
用ICとを有するイメージセンサにおいて、前記受光素子
アレイにおけるブロック内のスイッチング素子と隣接す
るブロック内のスイッチング素子とをそれぞれ距離の近
い順に配線で接続して信号線とし、前記受光素子アレイ
におけるブロック内のスイッチング素子から両隣のブロ
ック内のスイッチング素子への信号線の配線は前記受光
素子アレイの主走査方向に対して互いに反対側に位置す
るように接続し、前記接続された信号線の長さの短い順
に前記信号線を前記受光素子アレイに近い順で配置し、
前記信号線と隣接する信号線の間に一定電位の配線を設
けたことを特徴としている。

上記従来例の問題点を解決するための請求項２記載の発
明は、複数の受光素子を１ブロックとして複数ブロック
を主走査方向にライン状に配列して成る受光素子アレイ
と、前記受光素子で発生した電荷をブロック毎に転送す
る前記複数の受光素子にそれぞれ接続する複数のスイッ
チング素子と、前記電荷を画像信号として出力する駆動
用ICとを有するイメージセンサにおいて、前記受光素子
アレイにおけるブロック内のスイッチング素子と隣接す
るブロック内のスイッチング素子とをそれぞれ距離の近
い順に配線で接続して信号線とし、前記受光素子アレイ
におけるブロック内のスイッチング素子から両隣のブロ
ック内のスイッチング素子への信号線の配線は前記受光
素子アレイの主走査方向に対して互いに反対側に位置す
るように接続し、前記接続された信号線の長さの短い順
に前記信号線を前記受光素子アレイに近い順で配置し、
前記信号線と隣接する信号線の間に一定電位の配線を設
け、前記受光素子アレイから最も外側に配置された前記
信号線の更に外側に一定電位の配線を設けたことを特徴
としている。

（作用） 請求項１記載の発明によれば、従来受光素子アレイの主
走査方向に対して受光素子アレイの片側にのみ配線構造
を設けていたものを、受光素子アレイの両側に配線構造
を設けることとし、そして受光素子アレイ内の複数の受
光素子を分割して１ブロックとし、受光素子アレイにお
けるブロック内の受光素子にそれぞれ接続するスイッチ
ング素子と隣接するブロック内のスイッチング素子とを
接続する信号線の配線は前記ブロック内のスイッチング
素子と隣接するブロック内のスイッチング素子との距離
の近い順に接続し、更にブロック内のスイッチング素子
と隣接するブロック内のスイッチング素子とを接続する
信号線の配線の接続はブロック単位に受光素子アレイの
主走査方向に対して交互に配線を配置するようにし、接
続した信号線は短い方の配線を受光素子アレイ側に順に
配置し、信号線の間に一定電位の配線を設けるようにし
ているので、信号線同士が交差することがなく、そして
並行に配置された信号線間に設けられた一定電位の配線
が信号線間のクロストークを防止し、信号線の容量に蓄
積された電荷を正確に読み出すことができる。

請求項２記載の発明によれば、従来受光素子アレイの主
走査方向に対して受光素子アレイの片側にのみ配線構造
を設けていたものを、受光素子アレイの両側に配線構造
を設けることとし、そして受光素子アレイ内の複数の受
光素子を分割して１ブロックとし、受光素子アレイにお
けるブロック内の受光素子にそれぞれ接続するスイッチ
ング素子と隣接するブロック内のスイッチング素子とを
接続する信号線の配線は前記ブロック内のスイッチング
素子と隣接するブロック内のスイッチング素子との距離
の近い順に接続し、更にブロック内のスイッチング素子
と隣接するブロック内のスイッチング素子とを接続する
信号線の配線の接続はブロック単位に受光素子アレイの
主走査方向に対して交互に配線を配置するようにし、接
続した信号線は短い方の配線を受光素子アレイ側に順に
配置し、信号線の間に一定電位の配線を設け、受光素子
アレイから最も遠く外側に配置された信号線の更に外側
に一定電位の配線を設けるようにしているので、信号線
同士が交差することがなく、そして並行に配置された信
号線間に設けられた一定電位の配線が信号線間のクロス
トークを防止し、また受光素子アレイから最も遠く外側
に配置された信号線の更に外側に設けられた一定電位の
配線によって、一番外側の信号線と内側の信号線とにお
ける負荷容量が均一になり、信号線の容量に蓄積された
電荷を正確に読み出すことができる。

（実施例） 本発明の一実施例について図面を参照しながら説明す
る。

第１図は、本発明の一実施例に係るイメージセンサの等
価回路図、第２図は、本発明の一実施例に係るイメージ
センサの受光素子、電荷転送部、それに配線構造の一部
の平面説明図である。

イメージセンサは、ガラス等の絶縁性の基板上に並設さ
れたｎ個のサンドイッチ型の受光素子（フォトダイオー
ドＰ）11″を１ブロックとし、このブロックをＮ個有し
てなる受光素子アレイ11（P1,1〜PN、ｎ）と、各受光素
子11″にそれぞれ接続された薄膜トランジスタT1,1〜T
N,nの電荷転送部12と、隣接するブロック内の電荷転送
部12相互を接続する配線群13と、電荷転送部12から配線
群13を介してブロック内の受光素子群毎に対応するｎ本
の共通信号線14と、共通信号線14が接続する駆動用IC15
と、駆動用IC15内でｎ本の共通信号線14の電位を出力線
17（COM）に時系列的に抽出するためのアナログスイッ
チSW1〜SWnとから構成されている。

受光素子11″は、第２図及び第２図のA-A′部分の断面
説明図である第３図に示すように、ガラス等の基板21上
に窒化シリコン（SiNx）の絶縁層26、水素化アモルファ
スシリコン（a-Si:H）層、n⁺水素化アモルファスシリコ
ン（n⁺a-Si:H）層が形成され、その上に受光素子11″の
下部の共通電極となるクロム（Cr2）等による帯状の金
属電極22と、各受光素子11″毎（ビット毎）に分割形成
された水素化アモルファスシリコン（a-Si:H）から成る
光導電層23と、同様に分割形成された酸化インジウム・
スズ（ITO）から成る上部の透明電極24とが順次積層す
るサンドイッチ型を構成している。

尚、ここでは下部の金属電極22は主走査方向に帯状に形
成され、金属電極22の上に光導電層23が離散的に分割し
て形成され、上部の透明電極24も同様に離散的に分割し
て個別電極となるよう形成されることにより、光導電層
23を金属電極22と透明電極24とで挟んだ部分が各受光素
子11″を構成し、その集まりが受光素子アレイ11を形成
している。そして、金属電極22には、一定の電圧VBが印
加されている。

また、離散的に分割形成された透明電極24の一端にはア
ルミニウム等の配線30aの一方が接続され、その配線30a
の他方が電荷転送部12の薄膜トランジスタTN,nのドレイ
ン電極41の引き出し部41′に接続されている。また、受
光素子11″において、水素化アモルファスシリコンの代
わりに、CdSe（カドミウムセレン）等を光導電層とする
ことも可能である。このように、光導電層23と透明電極
24を個別化したのは、a-Si:Hの光導電層23が共通層であ
ると、特定の受光素子11″で起こる光電変換作用が隣接
する受光素子11″に対して干渉を引き起こすことがある
ので、この干渉を少なくするためである。

また、電荷転送部12を構成する薄膜トランジスタTi,j
は、第２図及び第２図のB-B′部分の断面説明図である
第４図に示すように、前記基板21上にゲート電極25とし
てのクロム層（Cr1）、ゲート絶縁膜としての絶縁層26
の窒化シリコン（SiNx）膜、半導体活性層27としての水
素化アルファスシリコン（a-Si:H）層、ゲート電極25に
対向するように設けられたトップ絶縁層29としての窒化
シリコン（SiNx）膜、オーミックコンタクト層28として
のn⁺水素化アモルファスシリコン（n⁺a-Si:H）層、ドレ
イン電極41とソース電極42としてのクロム層（Cr2）を
順次積層し、その上にポリイミド等の絶縁層を介してア
ルミニウム層30が接続される逆スタガ構造のトランジス
タである。

ここで、オーミックコンタクト層28は、ドレイン電極41
に接触する部分28a層とソース電極42に接触する部分28b
層とに分離されて形成され、その上のクロム層（Cr2）
もドレイン電極41とソース電極42とに分離して形成され
ている。そして、ドレイン電極41から引き出された引き
出し部41′に受光素子11″の透明電極24からのアルミニ
ウムの配線30aが接続され、ソース電極42からは配線群1
3へのアルミニウムの配線30bが接続されている構成とな
っている。

本実施例においては、配線30aをドレイン電極41上まで
引き延ばしてドレイン電極41にコンタクトするのではな
く、ドレイン電極41のクロム部分を受光素子11″側に引
き出して引き出し部41′を形成し、その引き出し部41′
に配線30aをコンタクトするようにする。このような構
成とすることで、薄膜トランジスタ自体の幅を小さくす
ることができ、本実施例のように薄膜トランジスタと隣
接する薄膜トランジスタとが接近してるような場合にス
ペースを有効に活用できる。

更に、第１図から第５図を参照しながら配線群13の構成
を詳細に説明する。但し、第５図においては、説明を簡
略化するために受光素子11″と電荷転送部12をまとめ
て、ブロック毎に１〜ｎまでのボックス形状で表すこと
にする。

配線群13の構成は、例えば第１図に示すように、第１ブ
ロックの下側に位置する駆動用IC15aから共通信号線14
（信号線１′〜ｎ′）が導き出され、当該信号線１′〜
ｎ′には途中第１ブロックの薄膜トランジスタT1,1〜T
1,nのソース電極42がそれぞれ接続し、第２図の受光素
子と薄膜トランジスタ、それに配線群の一部の平面説明
図に示すように、受光素子11″と隣接する受光素子11″
の間をポリイミド等の絶縁層を介して、その上に形成し
たアルミニウム（A1）の金属配線で信号線１′〜ｎ′を
通過させ、そして受光素子アレイ11の上側を第２ブロッ
ク方向に信号線１′〜ｎ′が延び、更に再び受光素子1
1″の間をポリイミド等の絶縁層を介して、その上に形
成したA1の金属配線で信号線１′〜ｎ′を通過させ、途
中第２ブロックの薄膜トランジスタT2,n〜T2,1のソース
電極42がそれぞれ接続するようになっている。

具体的には、信号線１′には第１ブロックの薄膜トラン
ジスタT1,1のソース電極42が接続し、そして第２ブロッ
クの薄膜トランジスタT2,nのソース電極42が接続し、ま
た信号線２′には第１ブロックの薄膜トランジスタT1,2
のソース電極42が接続し、第２ブロックの薄膜トランジ
スタT2,n−１のソース電極42が接続するように、隣接す
るブロックにおいて遠い順に薄膜トランジスタＴのソー
ス電極42同士が信号線を経由して接続し、そして信号線
ｎ′には第１ブロックの薄膜トランジスタT1,nのソース
電極42が接続し、第２ブロックの薄膜トランジスタT2,1
のソース電極42が接続することとなる。逆に言えば、隣
接するブロックにおいて距離の近い薄膜トランジスタＴ
のソース電極42同士が信号線で順次接続するようになっ
ている。

この場合、第５図に示すように、接続した信号線の配線
は、その距離が短い順に受光素子アレイ11に沿って（主
走査方向に）、受光素子アレイ11に近づけて受光素子ア
レイ11の上側に配置するようにする。つまり第１ブロッ
クと第２ブロックの間で具体的に説明すると、最も短い
信号線ｎ′が受光素子アレイ11に最も近くに配置され、
次に信号線ｎ′−１が受光素子アレイ11に２番目に近く
配置され、このようにして最も長い信号線１′が信号線
の内で一番外側に配置されることになる。以上のような
構成になっているので、第１ブロックと第２ブロックの
間には信号線同士が交差することがなく、クロストーク
の心配がない。

次に、第２ブロックと第３ブロックとの間の配線群13の
具体的構成を説明する。第２ブロックの薄膜トランジス
タT2,1〜T2,nのそれぞれのソース電極42と、第３ブロッ
クの薄膜トランジスタT3,n〜T3,1のそれぞれのソース電
極42とは受光素子アレイ11の下側に配置された信号線
ｎ′〜１′によってそれぞれ接続されている。具体的に
は、信号線ｎ′には第２ブロックの薄膜トランジスタT
2,1のソース電極42が接続し、第３ブロックの薄膜トラ
ンジスタT3,nのソース電極42が接続し、また信号線ｎ′
−１には第２ブロックの薄膜トランジスタT2,2のソース
電極42が接続し、第３ブロックの薄膜トランジスタT3,n
−１のソース電極42が接続する。

このように隣接するブロックにおいて遠い順に薄膜トラ
ンジスタＴのソース電極42同士を信号線で接続し、そし
て、第２ブロックの薄膜トランジスタT2,nのソース電極
42と第３ブロックの薄膜トランジスタT3,1のソース電極
42とは信号線１′によって接続されることになる。逆に
言えば、隣接するブロックにおいて距離の近い薄膜トラ
ンジスタＴのソース電極42同士を信号線で順次接続する
ようになっている。

上記第２ブロックと第３ブロックとの間の配線群13につ
いて、第５図に示すように、配線は、その距離が短い順
に受光素子アレイ11に沿って（主走査方向に）、受光素
子アレイ11に近づけて受光素子アレイ11の下側に配置す
るようにする。つまり、第２ブロックと第３ブロックの
間の配線は、最も短い信号線１′が受光素子アレイ11に
最も近くに配置され、次に信号線２′が受光素子アレイ
11に２番目に近く配置され、このようにして最も長い信
号線ｎ′が信号線の内で一番外側に配置されることにな
る。以上のような構成になっているので、第２ブロック
と第３ブロックの間には信号線同士が交差することがな
く、クロストークの心配がない。

全体の様子を第５図の概略図を示すと、奇数ブロックか
ら偶数ブロックへと配線群13で接続する場合は、受光素
子アレイ11の上側に配置され、偶数ブロックから奇数ブ
ロックへと配線群13で接続する場合は、受光素子アレイ
11の下側に配置される。そのため、奇数ブロックから偶
数ブロックへの配線群13と偶数ブロックから奇数ブロッ
クへの配線群13とが交差することがなく、クロストーク
の心配がない。

本実施例においては、第Ｎブロックを偶数ブロックであ
るとすると、第１ブロックの下側に駆動用IC15aを設け
たのと同様に、偶数ブロックの第Ｎブロックの下側に駆
動用IC15bを設ける。ここで、駆動用IC15a内のアナログ
スイッチSW1〜SWnには、信号線１′〜ｎ′の順で接続さ
れている。そして、第Ｎブロックの薄膜トランジスタT
N,1〜TN,nのソース電極42がそれぞれ接続する信号線は
駆動用IC15bに接続されるが、駆動用IC15b内のアナログ
スイッチSW1〜SWnには、駆動用IC15aから続いている信
号線が信号線ｎ′〜１′の順でそれぞれ接続されること
になる。

駆動用IC15a、15b内のアナログスイッチSW1〜SWnに接続
されるｎ本の共通信号線14は、配線群13から引き出さ
れ、この配線群13の信号線の配線中に蓄積された電荷に
よって共通信号線14の電位が変化し、この電位値をアナ
ログスイッチの動作により出力線17（COM1、２）に抽出
するようになっている。ここで、駆動用IC15a、15bにお
いては、アナログスイッチSW1〜SWnの順で信号線の電位
値を読み出すこととなっている。

次に、上記信号線間に設けられた一定電位の配線につい
て、第２図と第５図を使って説明する。

信号線間に設けられた一定電位の配線とは、例えば、ア
ースに接続（接地）されたグランド線が考えられる。第
５図に示すように、受光素子アレイ11を縫うように形成
された複数の信号線について、並行に配置された信号線
と隣接する信号線の間にグランド線43をそれぞれ信号線
と同一金属層のアルミニウムで形成する。ここで、信号
線とグランド線43の配線のピッチは、等しくした方が設
計上都合が良い。

本実施例では、それぞれのグランド線43を受光素子アレ
イ11の上側と下側に設けられたアースに接続（接地）す
るクロム（Cr1）で形成された配線44に接続する構成と
なっている。また、駆動用IC15a、15bに共通信号線14が
接続する部分についても、共通信号線14間にグランド線
43を配置するようにし、駆動用IC15a、15bの直前でアー
スに接続する配線44を設けて、この配線44にグランド線
43を接続する構成としている。

グランド線43の受光素子11″、電荷転送部12の薄膜トラ
ンジスタ、それに受光素子アレイ11近辺における具体的
構成について、第２図を使って説明する。受光素子アレ
イ11の上側のグランド線43は共通信号線14の間に配置さ
れ、共通信号線14がブロック間を接続するようにグラン
ド線43も共通信号線14に沿ってブロック間を接続してい
る。グランド線43の端部は、受光素子アレイ11の上側近
くに主走査方向に設けられたアースに接続（接地）する
クロム（Cr1）で形成された配線44にコンタクトホール
によって接続されるようになっている。

また、受光素子アレイ11の下側のグランド線43は、共通
信号線14の間に配置されるが、薄膜トランジスタのa-S
i:H層を遮光するために形成された遮光用金属層のアル
ミニウム層30を受光素子アレイ11の下側に引き出すよう
にしてグランド線43を形成し、共通信号線14がブロック
間を接続するようにグランド線43も共通信号線14に沿っ
てブロック間を接続している。つまり、遮光用金属層の
アルミニウム層30からグランド線43が延びて、隣接する
ブロックの遮光用金属層のアルミニウム層30に接続する
ようになっている。グランド線43は、受光素子アレイ11
の下側近くに主走査方向に設けられたアースに接続（接
地）するクロム（Cr1）で形成された配線44にコンタク
トホールによって接続されるようになっている。

更に、本実施例は第５図の配線群の概略図に示すよう
に、受光素子アレイ11から最も外側に配置された信号線
（信号線１′又は信号線ｎ′）の更に外側に３本のグラ
ンド線43が形成されている。受光素子アレイ11から最も
外側に配置された信号線は、配線群13の内側の信号線と
比較すると、内側の信号線がその両側に設けられたグラ
ンド線43により負荷容量を形成するが、一番外側の信号
線は片側のグランド線43のみによって負荷容量を形成す
ることになるため、負荷容量の均一化が図れない。そこ
で、内側の信号線と同様の状態にするために、一番外側
の信号線の更に外側に３本のグランド線43を設けること
として、負荷容量の均一化を図り、正確な電荷を出力で
きるようにしている。

本実施例では、一番外側に３本のグランド線43を設けて
いるが、負荷容量の値を計算して、一番外側のグランド
線43を何本にするかはセンサによって異なる。尚、負荷
容量の値は、総配線長、配線幅、配線のピッチ、配線の
材質、それに絶縁層の材質によって設計することができ
る。

また、第５図で、配線群13の形状を縦配線、横配線、そ
れに斜め配線を使って形成しているのは、配線群13の総
配線長を短くするためである。

次に、本発明に係る一実施例のイメージセンサの製造方
法について使い説明する。

まず、検査、洗浄されたガラス等の基板21上に、ゲート
電極25となる第１のクロム（Cr1）層と、配線群13のア
ースに接続し、受光素子アレイ11の両側と駆動用IC15直
前に形成される配線44となる第１のクロム（Cr1）層をD
Cスパッタ法により750Å程度の厚さで着膜する。次にこ
のCr1をフォトリソ工程とエッチング工程によりパター
ニングする。そしてBHF処理およびアルカリ洗浄を行
い、ゲート電極25のCr1のパターン上に薄膜トランジス
タ（TFT）部の絶縁層26とその上の半導体活性層27とま
たその上の絶縁層29を形成するために、窒化シリコン膜
（SiNx）を3000Å程度の厚さで、水素化アモルファスシ
リコン（a-Si:H）を500Å程度の厚さで、窒化シリコン
膜（SiNx）を1500Å程度の厚さで順に真空を破らずにプ
ラズマCVD（P-CVD）により着膜する。ここで、TFTにお
ける下層のゲート絶縁層26をbottom-SiNx（b-SiNx）と
し、上層のトップ絶縁層29をtop-SiNx（t-SiNx）とす
る。真空を破らずに連続的に着膜することでそれぞれの
界面の汚染を防ぐことができ、S/N比の向上を図ること
ができる。

b-SiNx膜をP-CVDで形成する条件は、基板温度が300〜40
0℃で、SiH₄とNH₃のガス圧力が0.1〜0.5Torrで、SiH₄ガ
ス流量が10〜50sccmで、NH₃のガス流量が100〜300sccm
で、RFパワーが50〜200Wである。

a-Si:H膜をP-CVDで形成する条件は、基板温度が200〜30
0℃で、SiH₄のガス圧力が0.1〜0.5Torrで、SiH₄ガス流
量が100〜300sccmで、RFパワーが50〜200Wである。

t-SiNx膜をP-CVDで形成する条件は、基板温度が200〜30
0℃で、SiH₄とNH₃のガス圧力が0.1〜0.5Torrで、SiH₄ガ
ス流量が10〜50sccmで、NH₃のガス流量が100〜300sccm
で、RFパワーが50〜200Wである。

次に、ゲート電極25に対応するような形状でトップ絶縁
層29を形成させるために、トップ絶縁層29の上にレジス
トを塗布し、そして基板21の裏方向からゲート電極25の
形状パターンをマスクとして用いて裏面露光を行い、現
像して、レジスト剥離を行ってトップ絶縁層29のパター
ンを形成する。

さらにBHF処理を行い、その上にオーミックコンタクト
層28としてn⁺型のa-Si:HをP-CVDにより1000Å程度の厚
さで着膜する。次に、TFTのドレイン電極41とソース電
極42および受光素子11″の下部の金属電極22となる第２
のクロム（Cr2）層をDCマグネトロンスパッタにより150
0Å程度の厚さで着膜し、受光素子11″の光導電層23と
なるa-SI:HをP-CVDにより13000Å程度の厚さで着膜し、
受光素子11′の透明電極24となるITOをDCマグネトロン
スパッタにより600Å程度の厚さで着膜する。この時、
それぞれの着膜の前にアルカリ洗浄を行う。

この後、受光素子11″の透明電極24の個別電極を形成す
るために、ITOをフォトリソ工程とエッチング工程でパ
ターニングする。次に同一のレジストパターンにより光
導電層23のa-Si:Hをドライエッチングによりパターニン
グする。ここで金属電極22のクロム（Cr2）層は、a-Si:
Hのドライエッチング時にストッパーとしての役割を果
たし、パターニングされずに残ることになる。このドラ
イエッチング時において、光導電層23のa-Si:H層には、
サイドエッチングが大きく入るため、レジストを剥離す
る前に再度ITOのエッチングを行う。すると、ITOの周辺
裏側からさらにエッチングされて光導電層23のa-Si:H層
と同じサイズのITOが形成される。

上記のa-Si:H膜をP-CVDで形成する条件は、基板温度が1
70〜250℃で、SiH₄のガス圧力が0.3〜0.7Torrで、SiH₄
ガス流量が150〜300sccmで、RFパワーが100〜200Wであ
る。

また、上記のITOをDCスパッタで形成する条件は、基板
温度が室温で、ArとO₂のガス圧力が1.5×10^-3Torrで、A
rガス流量が100〜150sccmで、O₂ガス流量が１〜2sccm
で、DCパワーが200〜400Wである。

次に、受光素子11″の金属電極22のクロム層とTFTのド
レイン電極41とソース電極42のクロム層となるCr2をフ
ォトリソ工程とエッチング工程でパターニングし、同一
レジストパターンを用いて受光素子11″の金属電極22の
クロム層の下層となるn⁺型のa-Si:H層とTFTのオーミッ
クコンタクト層28のn⁺型のa-Si:H層をエッチングする。

次に、TFTのゲート絶縁層26のパターンを形成するため
に、b-SiNxをフォトリソエッチング工程によりパターニ
ングする。そして、イメージセンサを覆うように絶縁層
のポリイミドを11500Å程度の厚さで塗布し、プリベー
クを行って、各コンタクト部分を形成するためにフォト
リソエッチング工程を行い、再度ベーキングする。これ
により、受光素子11″においては金属電極22に電源を供
給するコンタクト部分と透明電極24から電荷を取り出す
部分、TFTにおいては受光素子11″で生じた電荷を転送
する配線30aが接続するコンタクト部分と信号線へと電
荷を導き出すコンタクト部分、配線群13においてグラン
ド線43がアースに接続する配線44へと接続するコンタク
ト部分とが形成される。この後に、コンタクト部分等に
残ったポリイミドを完全に除去するために、O₂でプラズ
マにさらすDescumを行う。

次に、アルミニウム（A1）をDCマグネトロンスパッタに
よりイメージセンサ全体を覆うように15000Å程度の厚
さで着膜し、所望のパターンを得るためにフォトリソエ
ッチング工程でパターニングする。これにより、受光素
子11″においては、金属電極22に電源を供給する配線部
分と、透明電極24から電荷を取り出し、TFTのドレイン
電極41の引き出し部41′に接続する配線30a部分と、配
線群13においては、TFTのソース電極42に接続するよう
な構成の共通信号線14のパターンと、グランド線43のパ
ターンとが形成される。

最後に、パシベーション層（図示せず）となるポリイミ
ドを塗布し、プリベークを行った後にフォトリソエッチ
ング工程でパターニングを行い、さらにベーキングして
パシベーション層を形成する。この後、Descumを行い、
不要に残っているポリイミドを取り除く。

その後、駆動用IC15a、15b等を実装し、ワイヤボンディ
ング、組み立てが為され、イメージセンサが完成する。

上記共通信号線14は、TFTのソース電極42に接続する構
成で、受光素子アレイ11又は受光素子アレイ列を蛇行す
るパターンにて全体をアルミニウム（A1）で形成してい
るため、共通信号線14全体の抵抗値を下げることが可能
となっている。

また、別の配線群の構成として、配線群13の縦の信号線
部分で、特に受光素子11″と隣接する受光素子11″との
間を通過させる信号線の配線部分のみをゲート電極25を
構成するクロム（Cr1）のパターンを形成するのと同時
に形成し、他の配線群の部分は絶縁層26にコンタクトホ
ールを設けてアルミニウムで形成するようにすることも
考えられる。この場合、受光素子アレイ11の両側に設け
られるアースに接続する配線44は、ゲート電極25を構成
するクロム（Cr1）を用いて形成せずに、絶縁層26上に
配線群13と同様にアルミニウムで形成することにする。

以上のような構成にすると、受光素子11″と隣接する受
光素子11″との間の間隔が充分広く取れない場合であっ
ても、Cr1を用いて配線を構成すれば受光素子11″と隣
接する受光素子11″との間に信号線を形成することがで
き、更に受光素子11″の金属電極22に一定のバイアス電
圧が掛っているため、隣接する受光素子11″の電圧変化
の影響（クロストーク）がCr1の信号線に及ぶのを、こ
の金属電極22でシールドする効果がある。

次に、本発明に係る一実施例のイメージセンサの駆動方
法について説明する。

受光素子アレイ11上に配置された原稿（図示せず）に光
源（図示せず）からの光が照射されると、その反射光が
受光素子（フォトダイオードＰ）に照射し、原稿の濃淡
に応じた電荷を発生させ、受光素子11″の寄生容量等に
蓄積される。ゲートパルス発生回路（図示せず）からゲ
ート信号線Ciを経由して伝達されたゲートパルスφＧに
基づき薄膜トランジスタＴがオンの状態になると、フォ
トダイオードＰと共通信号線14側を接続して受光素子1
1″の寄生容量等に蓄積された電荷を配線群13における
共通信号線14の配線容量に転送蓄積される。

具体的に第１ブロックのフォトダイオードP1,1〜P1,nに
電荷が発生した場合について説明すると、ゲートパルス
発生回路からゲートパルスφG1が印加されると、薄膜ト
ランジスタT1,1〜T1,nがオンの状態になり、フォトダイ
オードP1,1〜P1,nに発生した電荷が配線群13における共
通信号線14全般に均一に分散して転送蓄積される。つま
り、フォトダイオードP1,1の電荷は信号線１′全般の配
線容量へ、フォトダイオードP1,2の電荷は信号線２′全
般の配線容量へ、そしてフォトダイオードP1,nの電荷は
信号線ｎ′全般の配線容量へと転送蓄積される。

次に、第１図と第５図に示すように、本実施例では２個
の駆動用IC15a、15bを設けているため、２個の駆動用IC
15a、15b相互の動作関係を説明する。２個の駆動用IC15
a、15bは、第６図に示すようにそれぞれ接続されてい
て、駆動用IC15aには外部より配線容量に生じる電位の
読み出しを開始するスタート信号φｓを読み込む構成と
なっており、スタート信号φｓを信号読み込み端子ST1
で読み込むと、第１ブロックに関する配線容量の電位を
駆動用IC15a内に読み込み、駆動用IC15a内のスイッチSW
1〜SWnを順次オンにして第１ブロックのフォトダイオー
ドP1,1〜P1,nで発生し、信号線１′〜ｎ′の配線容量に
蓄積された電荷をCOM1より読み出すこととなる。

第１ブロックの読み出しが終了した場合、信号が駆動用
IC15a内の信号発生端子CR1から駆動用IC15b内の信号読
み込み端子ST2及びCS2に伝達され、当該信号を受け取っ
た駆動用IC15bは、駆動用IC15b内のスイッチSW1〜SWnを
順次オンにして第２ブロックのフォトダイオードP2,1〜
P2,nで発生し、信号線１′〜ｎ′の配線容量に蓄積され
た電荷をCOM2より読み出すこととなる。端子ST2と端子C
S2は、内部でOR回路に接続されているため、いずれか一
方に信号が入力されると、駆動用IC15bが動作可能な状
態となり、１ブロック（ここでは第２ブロック）の電荷
を読むよう作動する。

さらに、第２ブロックの読み出しが終了した場合、信号
が駆動用IC15b内の信号発生端子CR2から駆動用IC15a内
の信号読み込み端子CS1に伝達され、当該信号を受け取
った駆動用IC15aは、第３ブロックに関する電荷をCOM1
より読み出すこととなる。端子CS1も端子CS2と同様に信
号が伝えられると、１ブロック（ここでは第３ブロッ
ク）の電荷を読むよう作動する。

このようにして、受光素子アレイ11の第１ブロックから
第Ｎブロックまでの電荷を駆動用IC15aのCOM1と駆動用I
C15bのCOM2から交互にCOMに読み出すこととなってお
り、CR1から信号が発生した時は、COM1からの出力はCS1
に信号が入るまでオフの状態になり、同様に、CR2から
信号が発生した時は、COM2からの出力はCS2に信号が入
るまでオフの状態になる。

駆動用IC15a、15bには、外部から一定間隔でクロックパ
ルスφCKが送り込まれており、上記COM1とCOM2からの交
互の出力動作によって、第Ｎブロックの電荷の読取りを
行なって、駆動用ICの動作が終了し、原稿の１ラインの
読取りが終了する。

そして、COM1とCOM2を連結させて、COM1とCOM2から交互
にCOMに出力された画像信号は、第１ブロックから第Ｎ
ブロックまでの全体の画像信号となる。

このように、駆動用IC15aで奇数ブロックに関する電荷
を読み出し、駆動用IC15bで偶数ブロックに関する電荷
を読み出すようにしているのは、第７図の駆動用ICから
の出力説明図で示すように、奇数偶数ブロックにおける
電荷の読み出し順位（方向）が反対になるからである。
つまり、駆動用IC15aは、信号線１′〜ｎ′に蓄積され
た電荷をアナログスイッチSW1〜SWnで信号線１′〜ｎ′
の順で読み取り、COM1より出力するようになっているの
で、第１ブロック〜第Ｎブロックの電荷を読み出そうと
すれば、奇数ブロックではフォトダイオードＰの１番目
〜ｎ番目の電荷が信号線１′〜ｎ′に蓄積されるため、
信号線１′〜ｎ′の順で読み出すようになっているが、
偶数ブロックではフォトダイオードＰの１番目〜ｎ番目
の電荷が信号線ｎ′〜１′に蓄積されるため、信号線
ｎ′〜１′の順で読み出すようになるので、偶数ブロッ
クでは信号の読み出し順序が逆になる。そこで、駆動用
IC15aでは奇数ブロックでの電荷のみを選択的に読み出
すこととする。

その反対に、駆動用IC15bでは偶数ブロックでの電荷を
読み出しが正常に行われる。つまり、偶数ブロックでは
フォトダイオードＰの１番目〜ｎ番目の電荷が信号線
ｎ′〜１′に蓄積されるが、駆動用IC15bでは信号線
ｎ′〜１′の電荷の順で読み取り、COM2で出力するよう
になっているので、COM2には、偶数ブロックのフォトダ
イオードＰの１番目〜ｎ番目で発生した電荷を画像信号
として出力されることになる。逆に、奇数ブロックにお
いてはフォトダイオードＰの１番目〜ｎ番目の電荷が信
号線１′〜ｎ′に蓄積されるが、駆動用IC15bでは信号
線ｎ′〜１′の順で電荷を読み取るので、奇数ブロック
では信号の読み出し順序が逆になる。そのため駆動用IC
15bでは偶数ブロックでの電荷のみを選択的に読み出す
こととする。

以上のように駆動用IC15a、15bがそれぞれ奇数、偶数ブ
ロックを選択的にCOM1とCOM2から出力し、それらを交互
に総合してCOMより出力すると、第７図のCOMに示すよう
に、第１ブロック〜第Ｎブロックの画像信号を順次出力
するができる。

本実施例によれば、複数の受光素子11″を１ブロックと
し、ブロック内の各受光素子11″に接続する薄膜トラン
ジスタのソース電極42と隣接するブロック内の各受光素
子11″に接続する薄膜トランジスタのソース電極42との
間の共通信号線14の配線が、ブロック内の薄膜トランジ
スタのソース電極42と隣接するブロック内の薄膜トラン
ジスタのソース電極42との距離の近い順に接続し、更に
ブロック内の薄膜トランジスタのソース電極42と隣接す
るブロック内の薄膜トランジスタのソース電極42との間
の共通信号線14の配線がブロック単位に受光素子アレイ
11の主走査方向に対して交互に配線を配置するように
し、接続した共通信号線14は短い方の配線を受光素子ア
レイ11側に順に配置し、共通信号線14の間にグランド線
43を設け、受光素子アレイ11から最も遠く外側に配置さ
れた信号線（信号線１′又は信号線ｎ′）の更に外側に
３本のグランド線43を設けるようにしているので、信号
線同士が交差することがなく、そして並行に配置された
共通信号線14間に設けられたグランド線43が共通信号線
14間のクロストークを防止し、また受光素子アレイ11か
ら最も遠く外側に配置された信号線の更に外側に設けら
れた３本のグランド線43によって、一番外側の信号線と
内側の信号線とにおける負荷容量が均一になり、配線群
13における共通信号線14の配線容量に蓄積された電荷を
正確に読み出すことができ、イメージセンサの階調の再
現性を向上させる効果がある。また、共通信号線14間に
グランド線43を配置することで、小さな面積で負荷容量
の形成ができ、イメージセンサの小型化が図れる効果が
ある。

また、本実施例においては、駆動用ICを２個設けて、一
方の駆動用IC15aで奇数ブロックで発生した電荷を読み
出すようにし、他方の駆動用IC15bで偶数ブロックで発
生した電荷を読み出すようにして、両方の駆動用ICから
の出力を合成させて画像信号としているので、１個の駆
動用ICで画像信号を出力する場合より出力処理が容易と
なる効果がある。

別の本実施例として、第５図の構成から第８図の配線群
の概略図に示す構成に変更することで、配線群13におけ
る負荷容量を更に大きくすることができる。何故なら第
８図の構成の方が、全体の配線の長さを長くすることが
でき、従って配線群13の負荷容量を大きくできる。

また、配線群13の共通信号線14の配線の長さは、受光素
子アレイ11の下側に２個の駆動用IC15a、15bを設ける構
成としているために、信号線ｎ′〜信号線１′の順で長
く（信号線１′が最も長い）なっており、そのために共
通信号線14の負荷容量も信号線ｎ′〜信号線１′の順で
大きくなっている。そこで、各共通信号線14の負荷容量
の相違を補正する手段として、例えば、駆動用IC15bに
共通信号線14が接続する直前の部分で、共通信号線14の
長さを信号線１′〜信号線ｎ′の順で長くなるように
し、全体として共通信号線14の各配線の長さが等しくす
ることで、各共通信号線14の負荷容量を均一にすること
が可能となる。ここでは、駆動用IC15bに共通信号線14
が接続する直前の部分で、信号線の長さを変えることに
より負荷容量の補正を行ったが、この他に、駆動用IC15
bに共通信号線14が接続する直前の部分で、信号線の幅
を変えることにより負荷容量の補正を行うこともでき
る。

また、各共通信号線14の負荷容量の相違を補正する別の
手段として、第９図（ａ）の配線部分の断面説明図に示
すように、アルミニウムの共通信号線14間に絶縁層33を
介して基板21上にクロムでグランド線43を形成するよう
にし、そして配線長が短い信号線についてはグランド線
43とのオーバーラップ面積を広くし、配線長が長い信号
線についてはグランド線43とのオアーバーラップ面積を
狭くして共通信号線14の負荷容量を均一にすることがで
きる。具体的には、信号線１′〜信号線ｎ′の順にグラ
ンド線43とのオーバーラップ面積を広く取るようにす
る。上記の信号線間に絶縁層33を介して基板21上にクロ
ムでグランド線43を形成する構成は、配線群13全体であ
っても、一部分であっても構わない。

更に、各共通信号線14の負荷容量の相違を補正する別の
手段として、第９図（ｂ）の配線部分の断面説明図に示
すように、アルミニウムの共通信号線14間に絶縁層33b
を介して信号線より上層にアルミニウムでグランド線43
を形成するようにし、そして配線長が短い信号線につい
てはグランド線43とのオーバーラップ面積を広くし、配
線長が長い信号線についてはグランド線43とのオーバー
ラップ面積を狭くして共通信号線14の負荷容量を均一に
することができる。

第９図（ａ）（ｂ）の配線部分の断面説明図に示した配
線の構成は、共通信号線14間が狭いような場合で、信号
線間に同一層のアルミニウムでグランド線43を配置でき
ないような場合に、信号線とは同一層でなく別層にグラ
ンド線43を形成して、信号線間のクロストークを多少は
軽減するものであり、負荷容量の形成にも役立つもので
ある。

また、センサを小型化しておいて、負荷容量を大きくし
たい場合には、配線群13を覆うように配線群13の上層又
は下層に一定電位の金属層（例えば、アース層）のパタ
ーンを形成することが考えられる。この場合、共通信号
線14間にグランド線43を設けても、共通信号線14間にグ
ランド線43を設けなくても、いずれでも負荷容量を大き
くできる。

本実施例では、配線群13の共通信号線14の中で、受光素
子アレイ11から最も外側に配置された信号線（信号線
１′又は信号線ｎ′）の更に外側に３本のグランド線43
を設けて、各共通信号線14の負荷容量の均一化を図って
いるが、更に正確な電荷を読み出すことができるよう
に、第10図の配線群の概略図に示すように、最も外側に
配置された信号線の更に外側に設けられた３本のグラン
ド線43の内、真中の１本に薄膜トランジスタスイッチン
グ素子（TFT）を接続してダミー線45とし、一般の信号
線がゲートパルスによって瞬時電位が上昇するフィード
スルー現象をこのダミー線45にも起るように電位を変動
させることで、配線群13の内側の信号線と同じ環境にて
電荷を正確に出力させることができる。

上記TFTを接続したダミー線45の動作は、第１ブロック
のゲートパルスφG1から第Ｎブロックのゲートパルスφ
Gnに連動し、各ブロックにおける電荷転送と同じタイミ
ングで、このTFTをオン／オフさせるものである。ここ
では、更にダミーのフォトダイオードをもダミー線45の
TFTに接続するような構成で電位変化手段46としてい
る。但し、このダミーのフォトダイオードでは受光させ
るものではない。

（発明の効果） 請求項１記載の発明によれば、TFT駆動型のイメージセ
ンサにおいて、受光素子アレイの主走査方向に対して両
側に配線構造を設けることとし、そして受光素子アレイ
内の複数の受光素子を分割して１ブロックとし、受光素
子アレイにおけるブロック内の受光素子にそれぞれ接続
するスイッチング素子を隣接するブロック内のスイッチ
ング素子とを接続する信号線の配線は前記ブロック内の
スイッチング素子と隣接するブロック内のスイッチング
素子との距離の近い順に接続し、更にブロック内のスイ
ッチング素子と隣接するブロック内のスイッチング素子
とを接続する信号線の配線はブロック単位に受光素子ア
レイの主走査方向に対して交互に配線を配置するように
し、接続した信号線は短い方の配線を受光素子アレイ側
に順に配置し、信号線の間に一定電位の配線を設けるよ
うにしているので、信号線同士が交差することがなく、
そして並行に配置された信号線間に設けられた一定電位
の配線が信号線間のクロストークを防止し、信号線の容
量に蓄積された電荷を正確に読み出すことができ、イメ
ージセンサの階調の再現性を向上させる効果がある。

請求項２記載の発明によれば、TFT駆動型のイメージセ
ンサにおいて、受光素子アレイの主走査方向に対して両
側に配線構造を設けることとし、そして受光素子アレイ
内の複数の受光素子を分割して１ブロックとし、受光素
子アレイにおけるブロック内の受光素子にそれぞれ接続
するスイッチング素子と隣接するブロック内のスイッチ
ング素子とを接続する信号線の配線は前記ブロック内の
スイッチング素子と隣接するブロック内のスイッチング
素子との距離の近い順に接続し、更にブロック内のスイ
ッチング素子と隣接するブロック内のスイッチング素子
とを接続する信号線の配線はブロック単位に受光素子ア
レイの主走査方向に対して交互に配線を配置するように
し、接続した信号線は短い方の配線を受光素子アレイ側
に順に配置し、信号線の間に一定電位の配線を設け、受
光素子アレイから最も遠く外側に配置された信号線の更
に外側に一定電位の配線を設けるようにしているので、
信号線同士が交差することがなく、そして並行に配置さ
れた信号線間に設けられた一定電位の配線が信号線間の
クロストークを防止し、また受光素子アレイから最も遠
く外側に配置された信号線の更に外側に設けられた一定
電位の配線によって、一番外側の信号線と内側の信号線
とにおける負荷容量が均一になり、信号線の容量に蓄積
された電荷を正確に読み出すことができ、イメージセン
サの階調の再現性を向上させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るイメージセンサの等価
回路図、第２図は本発明の一実施例に係るイメージセン
サの受光素子、電荷転送部と配線群の一部の平面説明
図、第３図は第２図のA-A′部分の断面説明図、第４図
は第２図のB-B′部分の断面説明図、第５図は本発明の
一実施例に係るイメージセンサの配線群の概略図、第６
図は本発明の一実施例に係るイメージセンサの駆動用IC
の接続構成図、第７図は第６図の駆動用ICからの出力説
明図、第８図は本発明の別の実施例に係るイメージセン
サの配線群の概略図、第９図（ａ）（ｂ）は別の実施例
に係る配線群の断面説明図、第10図は本発明の別の実施
例に係るイメージセンサの配線群の概略図、第11図は従
来のイメージセンサの等価回路図、第12図は第11図にお
ける多層配線構造の平面説明図、第13図は第12図のC-
C′部分の断面説明図である。 11、51……受光素子アレイ 12、52……電荷転送部 13、……配線群 14、54……共通信号線 15、55……駆動用IC 17、57……出力線 21……基板 22……金属電極 23……光電導層 24……透明電極 25……ゲート電極 26……絶縁層 27……半導体活性層 28……オーミックコンタクト層 29……トップ絶縁層 30……アルミニウム層 31……下層信号線 32……上層信号線 33……絶縁層 34……コンタクトホール 35……信号線 36……コンタクト部 41……ドレイン電極 42……ソース電極 43……グランド線 44……アース接続の配線 45……ダミー線 46……電位変化手段 53……多層配線

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数の受光素子を１ブロックとして複数ブ
   ロックを主走査方向にライン状に配列して成る受光素子
   アレイと、前記受光素子で発生した電荷をブロック毎に
   転送する前記複数の受光素子にそれぞれ接続する複数の
   スイッチング素子と、前記電荷を画像信号として出力す
   る駆動用ICとを有するイメージセンサにおいて、 前記受光素子アレイにおけるブロック内のスイッチング
   素子と隣接するブロック内のスイッチング素子とをそれ
   ぞれ距離の近い順に配線で接続して信号線とし、前記受
   光素子アレイにおけるブロック内のスイッチング素子か
   ら両隣のブロック内のスイッチング素子への信号線の配
   線は前記受光素子アレイの主走査方向に対して互いに反
   対側に位置するように接続し、前記接続された信号線の
   長さの短い順に前記信号線を前記受光素子アレイに近い
   順で配置し、前記信号線と隣接する信号線の間に一定電
   位の配線を設けたことを特徴とするイメージセンサ。
2. 【請求項２】複数の受光素子を１ブロックとして複数ブ
   ロックを主走査方向にライン状に配列して成る受光素子
   アレイと、前記受光素子で発生した電荷をブロック毎に
   転送する前記複数の受光素子にそれぞれ接続する複数の
   スイッチング素子と、前記電荷を画像信号として出力す
   る駆動用ICとを有するイメージセンサにおいて、 前記受光素子アレイにおけるブロック内のスイッチング
   素子と隣接するブロック内のスイッチング素子とをそれ
   ぞれ距離の近い順に配線で接続して信号線とし、前記受
   光素子アレイにおけるブロック内のスイッチング素子か
   ら両隣のブロック内のスイッチング素子への信号線の配
   線は前記受光素子アレイの主走査方向に対して互いに反
   対側に位置するように接続し、前記接続された信号線の
   長さの短い順に前記信号線を前記受光素子アレイに近い
   順で配置し、前記信号線と隣接する信号線の間に一定電
   位の配線を設け、前記受光素子アレイから最も外側に配
   置された前記信号線の更に外側に一定電位の配線を設け
   たことを特徴とするイメージセンサ。