JPH04373172A - イメージセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリ、スキャ
ナ、光学式文字読み取り装置等の画像入力装置に用いら
れるイメージセンサに係り、特に画素ピッチを小さくし
た高解像度のイメージセンサに関する。

【０００２】

【従来の技術】従来の密着型イメージセンサとしては、
受光素子を含むセンサ部の集合体を原稿の幅と同程度の
長さを持つようにライン状に形成した１次元の受光素子
アレイを有し、原稿と密着して用いられる１次元密着型
イメージセンサがあった。

【０００３】このイメージセンサのセンサ部は、図１４
のイメージセンサの断面説明図に示すように、透明な基
板１上に形成された光電変換部である受光素子（フォト
ダイオード）２、スイッチング素子である薄膜トランジ
スタ（ＴＦＴ）３から構成され、入射した光が原稿５の
面で反射されて受光素子２の受光部に達し、ここで反射
光はその照度に応じて電気信号に変換され、薄膜トラン
ジスタ３のＯＮ／ＯＦＦにより順次読み出されるもので
ある（特開昭６３−９３５８号公報参照）。

【０００４】ここで、従来のイメージセンサにおけるセ
ンサ部の受光素子と薄膜トランジスタの具体的構成につ
いて、図１４を使って説明する。受光素子２は、図１４
に示すように、ガラス等の絶縁性の基板１上に形成され
た下部共通電極となるクロム（Ｃｒ）等による金属電極
１１と、各受光素子毎に分割形成された水素化アモルフ
ァスシリコン（ａ−Ｓｉ：Ｈ）から成る光導電層１２と
、同様に分割形成された酸化インジウム・スズ（ＩＴＯ
）から成る上部電極の透明電極１３とが順次積層するサ
ンドイッチ型を構成している。

【０００５】尚、ここでは下部電極の金属電極１１は主
走査方向に連続的に形成され、金属電極１１の上に光導
電層１２が離散的に分割して形成され、上部電極の透明
電極１３も同様に離散的に分割して個別電極となるよう
形成されており、光導電層１２を金属電極１１と透明電
極１３で挟んだ部分が各受光素子２を形成している。

【０００６】また、薄膜トランジスタ３の構成は、図１
４に示すように、前記基板１上にゲート電極２１として
のクロム（Ｃｒ１）層、ゲート絶縁層２０としてのシリ
コン窒化膜（ＳｉＮｘ　）、半導体活性層１９としての
水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）層、ゲー
ト電極２１に対向するよう設けられたトップ絶縁層２３
としてのシリコン窒化膜（ＳｉＮｘ　）、オーミックコ
ンタクト層１８としてのｎ＋　水素化アモルファスシリ
コン（ｎ＋　ａ−Ｓｉ：Ｈ）層、ドレイン電極１７とソ
ース電極１６としてのクロム（Ｃｒ２）層、その上に層
間絶縁層１４としてポリイミド層、更にその上に配線層
２２またはトップ絶縁層２３の上部においてはａ−Ｓｉ
：Ｈ層の遮光用としてのアルミニウム（Ａｌ）の遮光層
２２′とを順次積層した逆スタガ構造のトランジスタで
ある。

【０００７】また、従来のイメージセンサとしては、図
１５の平面説明図に示すように透明基板上に受光素子が
２次元のマトリクス状に配列され、２次元の領域を順次
１行毎に読み取ることができる２次元密着型イメージセ
ンサも提案されている。

【０００８】この２次元密着型イメージセンサは、受光
素子を有するセンサ部を行方向と列方向の２次元に配置
して形成されたセンサ部エリアと、各行または各列を選
択的に走査するＧａｔｅ線及びＤａｔａ線を含む走査回
路から構成されている。２次元密着型イメージセンサに
おいては、採光を基板裏面から行う必要があるため、図
１５の平面説明図に示すように、受光素子２と薄膜トラ
ンジスタ（ＴＦＴ）３に加えて採光部４を各センサ部内
に設けている（特開昭６４−６２９８０号公報参照）。

【０００９】このような逆スタガ構造の薄膜トランジス
タを用いたイメージセンサでは、製造工程におけるフォ
トリソグラフィープロセスの回数が多く、製造プロセス
が複雑になり、生産性や歩留まりが低下するという問題
があるため、図１６の断面説明図に示すような構造のイ
メージセンサが提案されている。

【００１０】上記イメージセンサの構成を図１６を用い
て具体的に説明する。基板１上に受光素子２の下部共通
電極であるアルミニウム（Ａｌ）等から成る金属電極１
１が形成され、基板１と金属電極１１上にｐ型水素化ア
モルファスシリコン層（ｐ−ａ−Ｓｉ：Ｈ）２４、イン
トリンシック水素化アモルファスシリコン（ｉ−ａ−Ｓ
ｉ：Ｈ）２５、ｎ型水素化アモルファスシリコン（ｎ−
ａ−Ｓｉ：Ｈ）２６がこの順で積層され、受光素子２の
光導電層と薄膜トランジスタ３の半導体層とが同一の半
導体層で形成されている。

【００１１】更に、酸化インジウム・スズ（ＩＴＯ）に
より受光素子２には透明電極１３が形成され、同一のＩ
ＴＯ層により薄膜トランジスタ３にはソース電極１６及
びドレイン電極１７が形成され、透明電極１３とドレイ
ン電極１７が一体となっている。

【００１２】上記ＩＴＯと半導体層上にはシリコン窒化
膜（ＳｉＮｘ　）２７が形成され、受光素子２ではパシ
ベーション層として、薄膜トランジスタ３ではゲート絶
縁層として機能している。更にその上に、第２の金属層
から成る薄膜トランジスタ３のゲート電極２１が形成さ
れている。つまり、薄膜トランジスタ３はスタガ型の構
造となっている。

【００１３】上記イメージセンサでは、受光素子２の光
導電層と薄膜トランジスタ３の半導体層とが、ｐ型、ｉ
型、ｎ型の３層の水素化アモルファスシリコン層によっ
て同一の工程で形成される構造となっており、更に受光
素子２の透明電極１３と薄膜トランジスタ３のソース電
極１６及びドレイン電極１７が同一の工程で形成される
構造となっていて、同一の製造工程で形成することがで
きる点が最も大きな特徴となっている（特開昭６４−５
０５５８号公報参照）。

【００１４】

【発明が解決しようとする課題】しかしながら、上記図
１４〜図１６に示した従来のイメージセンサにおいては
、同一平面内に受光素子と薄膜トランジスタが並列して
配置されるように形成されているため画素一単位の面積
が大きくなってしまい、画素密度を高くして解像度を向
上させることが困難であるという問題点があった。

【００１５】また、イメージセンサ自体も面積が大きく
なってしまうために、薄膜プロセスで製造する際に一枚
の基板から得られるセンサの数が少なくなって生産性が
低くなり、コストが高くなるという問題点があった。

【００１６】更に、上記従来の２次元密着型イメージセ
ンサにおいては、上記問題点に加えて、解像度を上げる
ために画素ピッチを小さくすると採光部の窓を十分な大
きさで確保できなくなって、鮮明な画像信号が得られな
くなるという問題点があった。

【００１７】本発明は上記実情に鑑みて為されたもので
、一画素内における受光面積以外の面積を小さくして画
素密度を高くし、解像度の高いイメージセンサを提供す
ることを目的とする。

【００１８】

【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、基板上に半導体層
を上部電極と下部電極で挟んで形成される受光素子と、
ゲート電極、ソース電極及びドレイン電極を具備する薄
膜トランジスタとを有するイメージセンサにおいて、前
記受光素子の上に絶縁層を介して前記薄膜トランジスタ
が形成され、前記絶縁層に設けられた接続口で前記受光
素子の前記上部電極と前記薄膜トランジスタの前記ドレ
イン電極とを接続したことを特徴としている。

【００１９】上記従来例の問題点を解決するための請求
項２記載の発明は、基板上に半導体層を上部電極と下部
電極で挟んで形成される受光素子と、ゲート電極、ソー
ス電極及びドレイン電極を具備する薄膜トランジスタと
を有するイメージセンサにおいて、前記薄膜トランジス
タの上に絶縁層を介して前記受光素子が形成され、前記
絶縁層に設けた接続口で前記受光素子の前記下部電極と
前記薄膜トランジスタの前記ドレイン電極とを接続した
ことを特徴としている。

【００２０】上記従来例の問題点を解決するための請求
項３記載の発明は、基板上に半導体層を上部電極と下部
電極で挟んで形成される受光素子と、ゲート電極、ソー
ス電極及びドレイン電極を具備する薄膜トランジスタと
、採光部とを有するセンサ部が２次元に配列されたイメ
ージセンサにおいて、前記薄膜トランジスタの上に絶縁
層を介して前記受光素子が形成され、前記絶縁層に設け
た接続口で前記受光素子の前記下部電極と前記薄膜トラ
ンジスタの前記ドレイン電極とを接続したことを特徴と
している。

【００２１】

【作用】請求項１記載の発明によれば、受光素子の上に
絶縁層を介して薄膜トランジスタを形成し、受光素子の
上部電極と薄膜トランジスタのドレイン電極を接続した
積層構造のイメージセンサとしているので、個々の画素
の面積を小さく形成することができ、画素密度を高くし
て、解像度を向上させることができる。

【００２２】請求項２記載の発明によれば、薄膜トラン
ジスタの上に絶縁層を介して受光素子を形成し、薄膜ト
ランジスタのドレイン電極と受光素子の下部電極とを接
続した積層構造のイメージセンサとしているので、個々
の画素の面積を小さく形成することができ、画素密度を
高くして、解像度を向上させることができる。

【００２３】請求項３記載の発明によれば、薄膜トラン
ジスタの上に絶縁層を介して受光素子を形成し、受光素
子の上部電極と薄膜トランジスタのドレイン電極を接続
して積層構造のセンサ部とし、センサ部内で採光部以外
の構成部分が占める面積を小さくし、センサ部を２次元
に配列したイメージセンサとしているので、十分な採光
部を確保しても画素面積を小さくすることができるため
、画素密度を高くして、解像度を向上させ、更に高感度
とすることができる。

【００２４】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。本実施例のイメージセンサは、図１の等価
回路図に示すように、ガラス等の絶縁性の基板１上に形
成された複数の受光素子（フォトダイオード）２から成
る長尺状の受光素子アレイと、各受光素子に１対１に対
応する複数個の薄膜トランジスタ３から成る電荷転送部
と共通信号線７及び駆動用ＩＣ８から構成されている。

【００２５】本実施例のイメージセンサでは、原稿面で
反射した反射光を受光素子２にて受光してその受光量に
応じて電荷が発生し、各受光素子２に発生した電荷は、
各薄膜トランジスタ３をブロック毎にオンすることによ
り共通信号線７を介して駆動用ＩＣ８に転送され、画像
信号として出力されるようになっている。

【００２６】ここで、１対の受光素子と薄膜トランジス
タの組（画素）の構成について説明する。図２は本発明
の一実施例に係るイメージセンサの１画素の平面説明図
、図３は図２のＡ−Ａ′部分の断面説明図である。 尚、図１４及び図１５と同様の構成をとる部分について
は同一の符号を使って説明する。

【００２７】本実施例のイメージセンサの画素は、ガラ
ス等の絶縁性の基板１上に形成された受光素子２と、絶
縁層を挟んで受光素子２の上部に形成された薄膜トラン
ジスタ３及び配線とで構成されている。

【００２８】受光素子２は、図２、図３に示すように、
ガラス等の基板１上に酸化インジウム・スズ（ＩＴＯ）
から成る下部共通電極としての透明電極１３と、水素化
アモルファスシリコン（ａ−Ｓｉ：Ｈ）から成る光導電
層１２と、Ｃｒ等による上部電極の金属電極１１とが順
次積層するサンドイッチ型を構成している。ここでは、
共通電極としての透明電極１３は主走査方向に帯状に形
成され、透明電極１３の上に光導電層１２が主走査方向
に離散的に分割して形成され、同様に上部電極の金属電
極１１も主走査方向に離散的に分割して形成されること
により、光導電層１２を透明電極１３と金属電極１１と
で挟んだ部分が各受光素子を構成している。

【００２９】また、受光素子２全体を覆うように透明な
絶縁層１４が形成され、さらにその上に薄膜トランジス
タ３が形成される構成となっている。絶縁層１４には、
コンタクトホール１５が設けられており、受光素子２の
金属電極１１と薄膜トランジスタ３のドレイン電極１７
とを接続している。

【００３０】薄膜トランジスタ３は、絶縁層１４の上に
ソース電極１６及びドレイン電極１７としてのクロム（
Ｃｒ２）層、オーミックコンタクト層１８としてのｎ＋
　水素化アモルファスシリコン（ｎ＋　ａ−Ｓｉ：Ｈ）
層、半導体活性層１９としての水素化アモルファスシリ
コン（ａ−Ｓｉ：Ｈ）層、その上にゲート絶縁層２０、
さらにその上にゲート電極２１とソース電極１６からの
配線２２としての共通のアルミニウム（Ａｌ）層を順次
積層したスタガ型のトランジスタである。

【００３１】そして、上記の構成のイメージセンサにお
いて、原稿の表面で反射されて基板１の裏側から入射し
た光は受光素子２の受光部に達し、ここで反射光の照度
に応じた電荷が発生して、薄膜トランジスタ３のＯＮ／
ＯＦＦにより順次読み出されるようになっている。

【００３２】次に、本実施例のイメージセンサの製造方
法について図４（ａ）〜（ｄ）のプロセス断面説明図を
用いて説明する。まず、ガラス等の基板１上に下部電極
となる透明電極１３を形成するために、ＤＣマグネトロ
ンスパッタ法にて酸化インジウム・スズ（ＩＴＯ）を３
００〜７００オングストロームの膜厚で着膜し、フォト
リソグラフィーとドライエッチングでＩＴＯを帯状の透
明電極となるようパターニングする。

【００３３】次に、プラズマＣＶＤ法を用いて光導電層
１２となる水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ
）を約１μｍの厚さで着膜し、更に上部電極の金属電極
１１となるクロム（Ｃｒ１）をＤＣマグネトロンスパッ
タ法にて１５００オングストローム着膜する。そして、
レジストを塗布してフォトリソエッチング法で離散的に
個別化した受光素子の形状にＣｒ及びａ−Ｓｉ：Ｈをパ
ターニングし、受光素子を形成する（図４（ａ）参照）
。

【００３４】次に、絶縁層１４としてａ−ＳｉＮをプラ
ズマＣＶＤ法にて３０００〜５０００オングストローム
着膜し、受光素子の金属電極１１と薄膜トランジスタの
ドレイン電極１７とのコンタクトをとるために、フォト
リソエッチング法でコンタクトホール１５を形成する（
図４（ｂ）参照）。

【００３５】その後、クロム（Ｃｒ２）をＤＣマグネト
ロンスパッタで２０００〜３０００オングストローム着
膜し、フォトリソエッチングで薄膜トランジスタのソー
ス電極１６及びドレイン電極１７を形成する。そして、
プラズマＣＶＤ法によりオーミックコンタクト層１８と
してｎ＋　ａ−Ｓｉ：Ｈを２００〜５００オングストロ
ーム着膜し、フォトリソエッチングで所望の形状にパタ
ーニングする。更に、プラズマＣＶＤ法にてａ−Ｓｉ：
Ｈを１０００〜１５００オングストローム着膜し、フォ
トリソエッチングで半導体層１９を形成する（図４（ｃ
）参照）。

【００３６】次に、ゲート絶縁層２０となるａ−ＳｉＮ
をプラズマＣＶＤ法で３０００オングストローム着膜し
、次に、絶縁層２０にフォトリソエッチングでコンタク
トホールを開口し、ＤＣマグネトロンスパッタにて配線
２２及びゲート電極２１となるアルミニウム（Ａｌ）を
膜厚約１．５μｍで着膜した後、Ａｌをフォトリソエッ
チングでパターニングする（図４（ｄ）参照）。このよ
うにして、受光素子の上に薄膜トランジスタを積層した
イメージセンサの画素部分が形成される。

【００３７】本実施例のイメージセンサによれば、画素
部分の構成を受光素子上に薄膜トランジスタを形成した
立体的な積層構造としているので、現行の微細加工技術
をそのまま使って製造しても、一画素中の受光面積を小
さくすることなく、画素の専有面積を小さくすることが
でき、画素密度を高くして、解像度を向上させることが
できる効果がある。

【００３８】また、個々の画素面積を小さくすることに
よりイメージセンサ全体も小さくすることができ、製造
工程において同一基板から多くのセンサを製造すること
ができ、製造コストを低くすることができる効果がある
。

【００３９】本実施例では受光素子の上に薄膜トランジ
スタを形成しているが、応用例として、図５の断面説明
図に示すように、透明基板１の上に形成された逆スタガ
型の薄膜トランジスタ３の上に受光素子２を積層した構
造も考えられる。

【００４０】この応用例のイメージセンサの製造方法は
、従来の逆スタガ型の薄膜トランジスタの製造プロセス
においてソース・ドレイン電極のクロム（Ｃｒ）層を形
成した後、第１絶縁層としてａ−ＳｉＮを堆積し、コン
タクトホールを開口し、受光素子の下部電極としてのチ
タン（Ｔｉ）膜を形成する工程を入れるだけで良い。 この構造のイメージセンサにおいても、現行の微細加工
技術を用いて製造しても画素面積を小さくすることがで
き、画素密度を高くして解像度を向上させることができ
る効果がある。

【００４１】次に、別の実施例として、受光素子を有す
るセンサ部を２次元に配列した２次元密着型イメージセ
ンサについて説明する。本実施例のイメージセンサは、
センサ部が２次元のマトリクス状に配列されたセンサ部
エリアと、各行または各列を選択的に走査する走査回路
から構成されている。

【００４２】上記別の実施例のイメージセンサのセンサ
部は、図６の平面説明図と図６のＢ−Ｂ′部分の断面説
明図である図７に示すように、ガラス等の絶縁性の基板
１上に形成された薄膜トランジスタ３と、絶縁層を介し
て薄膜トランジスタ３の上部に形成された受光素子２と
、採光部４と配線とで構成されている。

【００４３】薄膜トランジスタ３は、ガラス等の基板１
上にクロム（Ｃｒ１）から成るゲート電極２１を形成し
、その上に絶縁層２０を介して半導体活性層１９として
の水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）層、ゲ
ート電極２１と対向するようにトップ絶縁層２３として
のシリコン窒化膜（ＳｉＮｘ　）層、オーミックコンタ
クト層としてのｎ＋　ａ−Ｓｉ：Ｈ層、ソース電極１６
・ドレイン電極１７としてのクロム（Ｃｒ２）層を順次
積層した逆スタガ型のトランジスタである。

【００４４】その上に、センサ部全体を覆うように透明
な絶縁層１４が形成され、さらにその上に受光素子２が
形成されている。絶縁層１４にはコンタクトホール１５
が設けられており、薄膜トランジスタのドレイン電極１
７と受光素子の下部電極である金属電極１１とを接続し
、またソース電極１６と配線２２とを接続している。

【００４５】受光素子は、チタン（Ｔｉ）から成る下部
電極の金属電極１１とａ−Ｓｉ：Ｈから成る光導電層１
２と、ＩＴＯから成る上部電極の透明電極１３とが順次
積層するサンドイッチ型を構成している。

【００４６】そして、上記構成のセンサ部において、基
板裏側から各センサ部に設けられた採光部４を通って入
射した光は、原稿５の面で反射されて受光素子２の受光
部に達し、ここで反射光はその照度に応じた電気信号に
変換されて、薄膜トランジスタ３のＯＮ／ＯＦＦに応じ
て順次読み出されるようになっている。

【００４７】次に、この別の実施例のイメージセンサの
製造方法について図８（ａ）〜（ｄ）及び図９（ｅ）〜
（ｇ）のプロセス断面説明図を用いて説明する。まず、
ガラス等の透明な基板１上に薄膜トランジスタのゲート
電極２１となるクロム（Ｃｒ１）をＤＣマグネトロンス
パッタにより５００オングストローム着膜し、フォトリ
ソエッチング法でゲート電極２１を形成する（図８（ａ
）参照）。

【００４８】次に、プラズマＣＶＤ法によりゲート絶縁
層２０としてのシリコン窒化膜（ＳｉＮｘ　）を３００
０オングストローム、半導体活性層１９としてのａ−Ｓ
ｉ：Ｈを５００オングストローム、トップ絶縁層２３と
してのＳｉＮｘ　を１５００オングストローム順次積層
する。そして、上部ＳｉＮｘ　をフォトリソエッチング
により所望の形状にパターニングする（図８（ｂ）参照
）。

【００４９】そして、オーミックコンタクト層１８とし
てプラズマＣＶＤ法によりｎ＋　ａ−Ｓｉ：Ｈを１００
０オングストローム着膜し、更に、薄膜トランジスタ３
のソース電極１６及びドレイン電極１７となるクロム（
Ｃｒ２）をＤＣマグネトロンスパッタにより１５００オ
ングストローム着膜する。そして、フォトリソエッチン
グにより、Ｃｒ２とｎ＋　ａ−Ｓｉ：Ｈを連続してエッ
チングして所望のパターンを形成する（図８（ｃ）参照
）。

【００５０】続いて、第１絶縁層１４として、シリコン
酸化膜（ＳｉＯｘ　）をプラズマＣＶＤ法により５００
０オングストローム着膜し、フォトリソエッチングによ
りコンタクトホールを形成する（図８（ｄ）参照）。尚
、ＳｉＯｘの替わりにＳｉＮｘを用いても構わない。

【００５１】次に、Ｔｉを２０００オングストロームの
膜厚でＤＣマグネトロンスパッタにより着膜し、フォト
リソエッチングで受光素子２の下部電極である金属電極
１１と採光部４の形状をパターニングする（図９（ｅ）
参照）。金属電極１１にＣｒではなく、Ｔｉを使用して
いるのは、Ｃｒをエッチングしようとした場合、ソース
電極１６にはコンタクトホールが形成されているので、
ソース電極１６のＣｒ層まで余計にエッチングされてし
まうのを避けるためである。

【００５２】Ｔｉ層上に、光導電層１２となるａ−Ｓｉ
：Ｈを１μｍ着膜し、更に透明電極１３としてＩＴＯを
ＤＣマグネトロンスパッタで７００オングストローム着
膜した後、フォトリソエッチングでＩＴＯとａ−Ｓｉ：
Ｈをパターニングする（図９（ｆ）参照）。これにより
、薄膜トランジスタの上に受光素子が積層されたセンサ
部が形成される。

【００５３】その後、第２絶縁層１４′となるポリイミ
ドを１μｍの膜厚となるよう塗布形成し、パターニング
し、配線２２となるアルミニウム（Ａｌ）をＤＣマグネ
トロンスパッタにより１．５μｍ着膜してフォトリソエ
ッチングで配線のパターンを形成する（図９（ｇ）参照
）。この上に透明保護膜を形成して２次元密着型イメー
ジセンサが形成される。透明保護膜の替わりに薄板ガラ
スを張り合わせても良い。

【００５４】本実施例の２次元密着型イメージセンサに
よれば、従来例では同一平面上に配置していた薄膜トラ
ンジスタと受光素子を立体的に積層し、薄膜トランジス
タの上に受光素子（フォトダイオード）を形成している
ので、受光面積を小さくすることなく一画素全体のセン
サ部の面積を小さくすることができ、画素ピッチを小さ
くして解像度を向上させることができる効果がある。

【００５５】また、画素全体の面積を小さくしても、同
一平面上に薄膜トランジスタを配置するためのスペース
を必要としないので、採光部や受光エリアを十分な大き
さで確保することができ、薄膜トランジスタやセンサの
特性を劣化させることなく解像度を向上させることがで
きる効果がある。

【００５６】更に別のイメージセンサとして、２次元密
着型イメージセンサの薄膜トランジスタ部分を遮光した
場合について、図１０の平面説明図と、図１０のＣ−Ｃ
′部分の断面説明図である図１１を用いて説明する。

【００５７】従来例の図１６に示したセンサ部を１次元
密着型イメージセンサに用いる場合は、センサユニット
作成時におけるアセンブリ工程で、アルミニウム（Ａｌ
）支持板等により薄膜トランジスタ（ＴＦＴ）部分は完
全に遮光され、採光部のみから光が入射するようになっ
ている。しかし、図１６のセンサ部を２次元密着型イメ
ージセンサに用いた場合、基板の裏面全面より採光を行
う必要があるため、ＴＦＴのチャネル部分に光が当たり
、ＯＦＦ電流が増加してスイッチング特性が悪くなると
いう問題点があった。

【００５８】そこで、別の実施例のイメージセンサのセ
ンサ部は図１０及び図１１に示すように、受光素子２と
薄膜トランジスタ３と採光部４及び遮光層６から構成さ
れている。基板１上に採光部４の位置を除いてクロム（
Ｃｒ）等の金属から成る遮光層６が形成され、その上に
絶縁層１４を介して受光素子２の下部共通電極であるア
ルミニウム（Ａｌ）等から成る金属電極１１が形成され
、絶縁層１４と金属電極１１上にｐ型水素化アモルファ
スシリコン層（ｐ−ａ−Ｓｉ：Ｈ）２４、イントリンシ
ック水素化アモルファスシリコン（ｉ−ａ−Ｓｉ：Ｈ）
２５、ｎ型水素化アモルファスシリコン（ｎ−ａ−Ｓｉ
：Ｈ）２６がこの順で積層形成されている。

【００５９】このｐ型、ｉ型、ｎ型の３層の水素化アモ
ルファスシリコン層は、受光素子２の光導電層と薄膜ト
ランジスタ３の半導体層であり、同一の製造工程で作成
される。さらに受光素子２と薄膜トランジスタ３には酸
化インジウム・スズ（ＩＴＯ）により透明電極１３、ソ
ース電極１６、ドレイン電極１７が形成されている。こ
れらのＩＴＯと半導体層上にはＳｉＮｘ　層２７が形成
され、受光素子２ではパシベーション層、薄膜トランジ
スタ３ではゲート絶縁層として機能している。その上に
第２の金属層から成る薄膜トランジスタ３のゲート電極
２１が形成されている。ここで、薄膜トランジスタはス
タガ型となっている。

【００６０】特に、遮光層６は採光部４を除く基板１上
にクロム（Ｃｒ）等の金属層で形成され、光源からの入
射光が基板裏面から薄膜トランジスタ３のチャネル部分
に当たるのを防ぐことができるようになっている。本実
施例によれば、遮光層６は採光部４を除くすべての基板
上に形成されているが、薄膜トランジスタ３の下部のみ
に形成しても良い。

【００６１】上記別の実施例のイメージセンサの製造方
法を図１２（ａ）〜（ｄ）及び図１３（ｅ）〜（ｇ）の
製造プロセス断面説明図を使って説明する。

【００６２】透明基板１上にＣｒをスパッタ法により形
成し、フォトリソエッチングにより採光部４を形成する
。この時、Ｃｒ層はＴＦＴのチャネル部の遮光膜として
も機能するものである（図１２（ａ）参照）。次に、プ
ラズマＣＶＤ法により絶縁層１４となるＳｉＮｘ　を膜
厚３０００オングストローム程度形成する（図１２（ｂ
）参照）。

【００６３】次に、スパッタ法によりＡｌを膜厚２００
０オングストローム程度積層し、フォトリソエッチング
により受光素子の金属電極１１を形成する（図１２（ｃ
）参照）。

【００６４】そして、プラズマＣＶＤ法によりＳｉＨ４
　，Ｂ２Ｈ６　ガスを用いてｐ型ａ−Ｓｉ：Ｈ層２４を
２００オングストローム程度、ＳｉＨ４　ガスを用いて
ｉ型ａ−Ｓｉ：Ｈ層２５を５０００オングストローム程
度、ＳｉＨ４　，ＰＨ３　ガスを用いてｎ型ａ−Ｓｉ：
Ｈ層２６を１０００オングストローム程度連続で形成し
、スパッタ法により透明電極１３となるＩＴＯ膜を７０
０オングストローム程度積層する（図１２（ｄ）参照）
。

【００６５】次に、フォトリソエッチングにより受光素
子の透明電極１３、ＴＦＴのソース電極１６及びドレイ
ン電極１７を形成する。ＩＴＯのパターン形成用のレジ
ストをそのまま残し、これをマスクとしてｎ型ａ−Ｓｉ
：Ｈ層２６のエッチングを行い、ＴＦＴのチャネル部を
形成する（図１３（ｅ）参照）。

【００６６】この上にプラズマＣＶＤ法によりＳｉＨ４
　，ＮＨ３　ガスを用いてＳｉＮｘ　層２７を３０００
オングストローム程度形成する。このＳｉＮｘ　層２７
は受光素子ではパシベーション膜として、ＴＦＴではゲ
ート絶縁層として用いられる。次に、フォトリソエッチ
ングによりＳｉＮｘ　層に信号線とのコンタクトをとる
ためのコンタクトホールを形成する（図１３（ｆ）参照
）。

【００６７】次に、ＴＦＴのゲート電極２１及び信号配
線２２となるＡｌをスパッタ法により１μｍ程度形成し
、フォトリソエッチングにて所望のパターンを形成する
（図１３（ｇ）参照）。最後に、ポリイミド若しくはＳ
ｉ系酸化膜、窒化膜、更に薄板ガラスを用いて保護層（
図示せず）を形成して２次元密着型イメージセンサが作
製される。

【００６８】上記別の実施例のイメージセンサによれば
、薄膜トランジスタのチャネル部分を完全に遮光して、
光源からの入射光がチャネル部分に当たるのを防ぐこと
ができるようになっているので、ＯＦＦ電流を大幅に減
少させ、ＴＦＴのスイッチング特性を向上させ、信頼性
の高い高性能なイメージセンサとすることができる効果
がある。

【００６９】

【発明の効果】請求項１記載の発明によれば、受光素子
の上に絶縁層を介して薄膜トランジスタを形成し、受光
素子の上部電極と薄膜トランジスタのドレイン電極を接
続した積層構造のイメージセンサとしているので、個々
の画素の面積を小さく形成することができ、画素密度を
高くして、解像度を向上させることができる効果がある
。

【００７０】請求項２記載の発明によれば、薄膜トラン
ジスタの上に絶縁層を介して受光素子を形成し、薄膜ト
ランジスタのドレイン電極と受光素子の下部電極とを接
続した積層構造のイメージセンサとしているので、個々
の画素の面積を小さく形成することができ、画素密度を
高くして、解像度を向上させることができる効果がある
。

【００７１】請求項３記載の発明によれば、薄膜トラン
ジスタの上に絶縁層を介して受光素子を形成し、薄膜ト
ランジスタのドレイン電極と受光素子の下部電極とを接
続して積層構造のセンサ部とし、センサ部内で採光部以
外の構成部分が占める面積を小さくし、センサ部を２次
元に配列したイメージセンサとしているので、十分な採
光部を確保しても画素面積を小さくすることができるた
め、画素密度を高くして、解像度を向上させ、更に高感
度とすることができる効果がある。

【図面の簡単な説明】

【図１】　　本発明の一実施例に係るイメージセンサの
等価回路図である。

【図２】　　本実施例に係るイメージセンサの１画素の
平面説明図である。

【図３】　　図２のＡ−Ａ′部分の断面説明図である。

【図４】　　（ａ）〜（ｄ）は本実施例の製造プロセス
の断面説明図である。

【図５】　　本実施例の応用例の断面説明図である。

【図６】　　別の実施例のイメ一ジセンサの平面説明図
である。

【図７】　　図６のＢ−Ｂ′部分の断面説明図である。

【図８】　　（ａ）〜（ｄ）は図６の実施例の製造プロ
セスの断面説明図である。

【図９】　　（ｅ）〜（ｇ）は図６の実施例の製造プロ
セスの断面説明図である。

【図１０】　　別の実施例のイメージセンサの平面説明
図である。

【図１１】　　図１０のＣ−Ｃ′部分の断面説明図であ
る。

【図１２】　　（ａ）〜（ｄ）は図１０の実施例の製造
プロセスの断面説明図である。

【図１３】　　（ｅ）〜（ｇ）は図１０の実施例の製造
プロセスの断面説明図である。

【図１４】　　従来のイメージセンサの断面説明図であ
る。

【図１５】　　従来の２次元密着型イメージセンサの平
面説明図である。

【図１６】　　別の従来のイメージセンサの断面説明図
である。

【符号の説明】

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　基板上に半導体層を上部電極と下部電
   極で挟んで形成される受光素子と、ゲート電極、ソース
   電極及びドレイン電極を具備する薄膜トランジスタとを
   有するイメージセンサにおいて、前記受光素子の上に絶
   縁層を介して前記薄膜トランジスタが形成され、前記絶
   縁層に設けられた接続口で前記受光素子の前記上部電極
   と前記薄膜トランジスタの前記ドレイン電極とを接続し
   たことを特徴とするイメージセンサ。
2. 【請求項２】　　基板上に半導体層を上部電極と下部電
   極で挟んで形成される受光素子と、ゲート電極、ソース
   電極及びドレイン電極を具備する薄膜トランジスタとを
   有するイメージセンサにおいて、前記薄膜トランジスタ
   の上に絶縁層を介して前記受光素子が形成され、前記絶
   縁層に設けた接続口で前記受光素子の前記下部電極と前
   記薄膜トランジスタの前記ドレイン電極とを接続したこ
   とを特徴とするイメージセンサ。
3. 【請求項３】　　基板上に半導体層を上部電極と下部電
   極で挟んで形成される受光素子と、ゲート電極、ソース
   電極及びドレイン電極を具備する薄膜トランジスタと、
   採光部とを有するセンサ部が２次元に配列されたイメー
   ジセンサにおいて、前記薄膜トランジスタの上に絶縁層
   を介して前記受光素子が形成され、前記絶縁層に設けた
   接続口で前記受光素子の前記下部電極と前記薄膜トラン
   ジスタの前記ドレイン電極とを接続したことを特徴とす
   るイメージセンサ。