JP2000078675A

JP2000078675A - Ｄｍａ通信及びｓｄ／ｓｃｎ信号による交換機内部装置制御システム

Info

Publication number: JP2000078675A
Application number: JP10247955A
Authority: JP
Inventors: Hiroya Kawasaki; 裕哉河崎; Masaki Kira; 正樹吉良; Atsushi Fujihira; 淳藤平; Kiyobumi Mise; 清文三瀬; Hidetoshi Iwasa; 英敏岩佐
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-09-02
Filing date: 1998-09-02
Publication date: 2000-03-14
Also published as: US6671760B1

Abstract

(57)【要約】【課題】中央制御装置により通話路系装置等の交換機
内部装置を監視制御するための制御データを、ＤＭＡ通
信及びＳＤ／ＳＣＮ信号により転送する交換機内部装置
制御システムに関し、制御データ転送の高速化と信頼性
の向上を図り、また、外部への電波放射の無い制御デー
タ転送を可能にする。【解決手段】中央制御装置１−１は、配下の制御対象
装置１−９を監視制御するための制御データを、ＤＭＡ
通信及びＳＤ／ＳＣＮ信号により転送する第１のプロセ
ッサアクセスコントローラ１−２を備え、スイッチング
モジュール１−４は、ＤＭＡ通信及びＳＤ／ＳＣＮ信号
による制御データを中継する第２のプロセッサアクセス
コントローラ１−８を備え、第１及び第２のプロセッサ
アクセスコントローラは、ＤＭＡ通信とＳＤ／ＳＣＮ信
号とによる制御データを、固定タイムスロットのビット
位置に設定し、光信号により転送する送信部及び受信部
を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央制御装置によ
り通話路系装置等の交換機内部装置を監視制御するため
の制御データを、ＤＭＡ通信及びＳＤ／ＳＣＮ信号によ
り転送する交換機内部装置制御システムに関する。

【０００２】

【従来の技術】図１７は従来の交換機における内部装置
制御システムの説明図である。同図は局用ＡＴＭ交換機
等の交換機内部制御システムの主要部を示し、１７−１
は中央制御装置（ＣＣ）、１７−２はプロセッサアクセ
スコントローラ（ＰＡＣ）、１７−３はスイッチングユ
ニット、１７−４はスイッチングモジュール、１７−５
はＤＭＡ接続セレクタ、１７−６はシステムバスインタ
フェース（ＳＢＩ）、１７−７はＣＰＵを備えた制御デ
ータ終端部、１７−８はＳＤ／ＳＣＮ編集部、１７−９
は配下の制御対象装置、１７−１０は回線インタフェー
ス装置である。

【０００３】スイッチングユニット１７−３は、スイッ
チングモジュール１７−４と制御対象装置１７−９とか
ら成り、通話路系装置（以下、ＳＰ系装置という。）を
構成する。また、中央制御装置（ＣＣ）１７−１は、中
央処理系装置（以下、ＣＰ系装置という。）を構成し、
プロセッサアクセスコントローラ（ＰＡＣ）１７−２を
介して、スイッチングユニット１７−３内の各ＳＰ系装
置を監視制御する。

【０００４】スイッチングユニット１７−３内のスイッ
チングモジュール１７−４及び制御対象装置１７−９
は、ＣＰＵを備えた制御データ終端部１７−７を有し、
該制御データ終端部１７−７により中央制御装置（Ｃ
Ｃ）１７−１から各ＳＰ系装置への制御情報、及び各Ｓ
Ｐ系装置から中央制御装置（ＣＣ）１７−１への装置状
態通知情報をＤＭＡ通信によって送受する。

【０００５】ＤＭＡ通信では、データ送信要求信号（Ｒ
ＥＱ）及びデータ送信要求認識信号（ＡＣＫ）によるハ
ンドシェイク手順によりデータ送信及びアンサー返信を
繰り返しながらデータパケットを転送し、可変長のデー
タユニットを送受する。

【０００６】ＳＰ系装置において、ＤＭＡ通信により受
信されるデータは、制御データ終端部１７−７のＣＰＵ
により解析処理され、またＤＭＡ通信により送信するデ
ータは、該制御データ終端部１７−７のＣＰＵにより編
集され、所定のデータユニットに編成されて中央制御装
置（ＣＣ）１７−１へ送出される。

【０００７】図１７において、ＤＭＡ通信による信号転
送の経路は矢印付きの太実線で示し、中央制御装置（Ｃ
Ｃ）１７−１のプロセッサアクセスコントローラ（ＰＡ
Ｃ）１７−２と、制御データ終端部１７−７との間で、
ＤＭＡ接続セレクタ１７−５とシステムバスインタフェ
ース１７−６とを介してＤＭＡ通信による制御データの
転送が行われる。

【０００８】スイッチングユニット１７−３内において
は、前述のＤＭＡ通信による信号送受以外に、高速性を
要する信号（例えば、装置障害通知情報、系切り換え情
報等）又は同時に各ＳＰ系装置に通知する信号（例え
ば、時刻情報等）の転送には、信号分配装置又は走査装
置（ＳＤ／ＳＣＮ：ＳｉｇｎａｌＤｉｓｔｒｉｂｕｔ
ｏｒ／Ｓｃａｎｎｅｒ）による信号（以下、ＳＤ／ＳＣ
Ｎ信号という。）が用いられる。

【０００９】ＳＤ／ＳＣＮ信号による制御データに対し
ては、パラメータをプロセッサにより解析するといった
処理を行うことなく、ＳＤ／ＳＣＮ信号は伝送フレーム
上の固定ビット位置に設定され、該ビット信号の有無に
よりハードウェア回路の自律動作により高速に認識され
る。またこの信号の送受にはプロセッサを用いていない
ので、プロセッサが動作不能な障害に陥った場合でもＳ
Ｄ／ＳＣＮ信号を用いて他装置へ障害通知を行うことが
できる。

【００１０】図１７において、ＳＤ／ＳＣＮ信号による
信号送受の経路は、矢印付きの太点線で示しており、ス
イッチングモジュール１７−４内のＳＤ／ＳＣＮ編集部
１７−８と各制御対象装置１７−９との間でＳＤ／ＳＣ
Ｎ信号による信号送受が行われる。

【００１１】ＳＰ系の各制御対象装置に対するＳＤ／Ｓ
ＣＮ信号の制御データを、中央制御装置（ＣＣ）１７−
１との間で転送するには、中央制御装置（ＣＣ）１７−
１とスイッチングモジュール１７−４内の制御ーデータ
終端部１７−７との間で行われるＤＭＡ通信を、スイッ
チングモジュール１７−４内の制御ーデータ終端部１７
−７でいったん終端し、該ＤＭＡ通信により抽出した制
御データをＳＤ／ＳＣＮ編集部１７−８を介して各制御
対象装置１７−９へＳＤ信号として送出し、また制御対
象装置１７−９からのＳＣＮ信号もいったんＳＤ／ＳＣ
Ｎ編集部１７−８で制御データとして編集してからＤＭ
Ａ通信によりハンドシェイク手順を用いて中央制御装置
（ＣＣ）へ転送するものであった。

【００１２】

【発明が解決しようとする課題】しかしながら、交換機
の容量が大きくなるにつれて呼処理能力の向上等、装置
制御の高速化が要求され、これら要求に対し、前述した
ようなＳＤ／ＳＣＮ信号による制御データを、いったん
ＤＭＡ通信の終端を行ってハンドシェーク手順により転
送する方法では、ＤＭＡ通信の手順処理による遅延が伴
い、高速化することが困難である。

【００１３】また、中央制御装置（ＣＣ）１７−１とス
イッチングモジュール内の制御データ終端部１７−７と
の間のＤＭＡ通信のリンクが確立していないときは、各
制御対象装置１７−９との間でＳＤ／ＳＣＮ信号による
制御データを転送することができず、制御対象装置に対
する適正な制御をＳＤ／ＳＣＮ信号によって行うことが
できないという問題があった。

【００１４】呼処理制御や課金データ収集等には、パス
情報等多量のパラメータを含むデータの転送が必要であ
り、それらのデータにはＤＭＡ通信手順により転送する
が、前述の各ＳＰ系装置に対するＳＤ／ＳＣＮ信号によ
る各種制御データの転送と呼処理情報等のＤＭＡ通信に
よる転送とが同一のハンドシェイク手順を用いて行うた
め、データ転送効率が悪く呼処理速度が上がらないとい
う問題があった。

【００１５】また、信号線に一般的なメタリック伝送ケ
ーブルを使用して制御データを伝送していたため、転送
周波数が数十ＭＨｚ程度までしか上げることができず、
その上メタリック伝送ケーブルは外部への電波放射が多
く、ノイズの原因になる等の不利な点が多い。

【００１６】本発明は、交換機の内部装置制御システム
において、中央制御装置（ＣＣ）と制御対象装置との間
の、ＳＤ／ＳＣＮ信号及びＤＭＡ通信による制御データ
転送の高速化と信頼性の向上を図り、また、外部への電
波放射の無い制御データ転送を可能にすることを目的と
する。

【００１７】

【課題を解決するための手段】本発明のＤＭＡ通信及び
ＳＤ／ＳＣＮ信号による交換機内部装置制御システム
は、（１）中央制御装置と、該中央制御装置により制御
される複数の制御対象装置を含むスイッチングモジュー
ルとから成る交換機システムにおいて、前記中央制御装
置は、配下の制御対象装置を監視制御するための制御デ
ータを、ＤＭＡ通信及びＳＤ／ＳＣＮ信号により、該複
数の制御対象装置の制御データ終端部との間で転送する
第１のプロセッサアクセスコントローラを備え、前記ス
イッチングモジュールは、前記第１のプロセッサアクセ
スコントローラと複数の制御対象装置の制御データ終端
部との間で転送される、前記ＤＭＡ通信及びＳＤ／ＳＣ
Ｎ信号による制御データを中継する第２のプロセッサア
クセスコントローラを備え、前記第１及び第２のプロセ
ッサアクセスコントローラは、前記ＤＭＡ通信による制
御データとＳＤ／ＳＣＮ信号による制御データとを、固
定タイムスロットのビット位置に設定し、光信号により
転送する送信部及び受信部を備え、前記第２のプロセッ
サアクセスコントローラは、ＤＭＡ通信の第一送信要求
パケットユニットのアドレスにより接続路を切り換え、
ＤＭＡ通信による制御データを所定の方路に送出するＤ
ＭＡ接続セレクタを備え、且つ、ＳＤ／ＳＣＮ信号によ
る制御データを、前記固定タイムスロットのビット位置
に対応するメモリ上に周期的に転送する手段を備えたも
のである。

【００１８】また、（２）前記第２のプロセッサアクセ
スコントローラは、前記第１のプロセッサアクセスコン
トローラから転送される、制御対象装置の状態を制御す
るためのＳＤ信号データのうち、特定のＳＤ信号データ
ビットを複写して複数の制御対象装置の制御データ終端
部へ一斉に転送する手段を有するものである。

【００１９】また、（３）前記第２のプロセッサアクセ
スコントローラは、前記複数の制御対象装置から同時に
発生した中央制御装置へのＤＭＡ通信による制御データ
送信要求に対し、制御対象装置の装置番号を基に優先選
択を行い、優先選択した制御対象装置に前記ＤＭＡ接続
セレクタの接続路を切り換える構成を有するものであ
る。

【００２０】また、（４）前記第１及び第２のプロセッ
サアクセスコントローラは、前記ＤＭＡ通信の手順を示
す信号（例えば、送信要求信号ＲＥＱ、送信要求認識信
号ＡＣＫ等）を、前記固定タイムスロットのビット位置
に設定する構成を有するものである。この構成によりＤ
ＭＡ通信の手順を示す信号が固定タイムスロットのビッ
ト位置の信号から直ちに認識されるので、ＤＭＡ通信の
処理が簡素化され、ＤＭＡ通信を高速化することができ
る。

【００２１】また、（５）前記第１及び第２のプロセッ
サアクセスコントローラは、ＳＤ／ＳＣＮ信号の制御デ
ータビットを複数の制御対象装置ごとにＣＲＣ誤り訂正
符号を付したフレームフォーマットに編成して転送する
手段を備えたものである。ＳＤ／ＳＣＮ信号は周期的に
転送されるので、ＣＲＣコードエラーの場合は、前フレ
ームのＳＤ／ＳＣＮ信号を転送するなどにより、ＳＤ／
ＳＣＮ信号転送の誤動作を防止することができる。

【００２２】また、（６）前記第１及び第２のプロセッ
サアクセスコントローラは、同期パターンを除いて、制
御データを所定数の塊ごとそのまま転送するスルー転送
と反転して転送するインバート転送とを交互に切り替え
て転送する手段を備えたものである。この構成により送
信信号の直流バランスを常に約５０％に保つことができ
る。

【００２３】また、（７）前記第１及び第２のプロセッ
サアクセスコントローラは、制御データ領域の特定ビッ
ト位置に、所定数の連続した同期パターンと制御データ
のパターンとが不一致となる固定ビットを設定する手段
を備えたものである。この構成により所定数の連続した
同期パターンと制御データ領域のデータパターンとが一
致することがなく、誤ったフレーム同期検出が行われる
ことがない。

【００２４】

【発明の実施の形態】図１は本発明の交換機における内
部装置制御システムの説明図である。同図において、１
−１は中央制御装置（ＣＣ）、１−２は中央制御装置
（ＣＣ）のプロセッサアクセスコントローラ（ＰＡ
Ｃ）、１−３はスイッチングユニット、１−４はスイッ
チングモジュール、１−５はＤＭＡ接続セレクタ、１−
６はシステムバスインタフェース、１−７はＣＰＵを備
えた制御データ終端部、１−８はスイッチングモジュー
ルのプロセッサアクセスコントローラ（ＰＡＣＳＰ）、
１−９は配下の制御対象装置、１−１０は回線インタフ
ェースである。

【００２５】スイッチングユニット１−３は、スイッチ
ングモジュール１−４と通話路系の制御対象装置１−９
とから成る。また、中央制御装置（ＣＣ）１−１は、プ
ロセッサアクセスコントローラ（ＰＡＣ）１−２を備
え、該プロセッサアクセスコントローラ（ＰＡＣ）１−
２を介して制御データを送受し、スイッチングユニット
１−３内の各ＳＰ系装置を制御する。

【００２６】スイッチングユニット１−３内のスイッチ
ングモジュール１−４及び制御対象装置１−９は、ＣＰ
Ｕを備えた制御データ終端部１−７を有し、中央制御装
置（ＣＣ）１−１からの制御情報及び中央制御装置（Ｃ
Ｃ）１−１への装置状態通知情報を、ＤＭＡ通信及びＳ
Ｄ／ＳＣＮ信号によって転送する。

【００２７】ＤＭＡ通信では、データ送信要求信号（Ｒ
ＥＱ）及びデータ送信要求認識信号（ＡＣＫ）によるハ
ンドシェイクを行ってデータ送信及びアンサー返信とい
う手順を繰り返しながらデータパケットを転送し、可変
長のデータユニットを送受する。

【００２８】スイッチングモジュール１−４又は制御対
象装置１−９の制御データ終端部１−７において、ＤＭ
Ａ通信により受信されるデータは、ＣＰＵにより解析処
理され、またＤＭＡ通信により送信するデータはＣＰＵ
により編集され、所定のデータユニットに編成されて中
央制御装置（ＣＣ）１−１へ送出される。

【００２９】図１において、ＤＭＡ通信による信号送受
の経路は矢印付きの太実線で示し、中央制御装置（Ｃ
Ｃ）１−１のプロセッサアクセスコントローラ（ＰＡ
Ｃ）１−２と、ＳＰ系装置の制御データ終端部１−７と
の間で、スイッチングモジュールのプロセッサアクセス
コントローラ（ＰＡＣＳＰ）１−８内のＤＭＡ接続セレ
クタ１−５とシステムバスインタフェース１−６とを介
してＤＭＡ通信が行われる。

【００３０】スイッチングユニット１−３内において
は、前述のＤＭＡ通信による信号送受以外に、高速性を
要する信号又は同時に各ＳＰ系装置に通知する信号の転
送には、信号分配装置又は走査装置によるＳＤ／ＳＣＮ
信号を用いる。

【００３１】ＳＤ／ＳＣＮ信号による制御データは、伝
送フレームの所定のビット位置の信号の有無によりハー
ドウェア機構の自律動作により高速に認識され、またプ
ロセッサが動作不可能な障害に陥った場合でも他装置へ
の障害通知をハードウェア装置の自律動作により行うこ
とができる。

【００３２】図１において、ＳＤ／ＳＣＮ信号による信
号送受の経路は、矢印付きの太点線で示しており、中央
制御装置（ＣＣ）１−１のプロセッサアクセスコントロ
ーラ（ＰＡＣ）１−２及びスイッチングモジュールのプ
ロセッサアクセスコントローラ（ＰＡＣＳＰ）１−８の
メモリ（図示省略）上に転送することにより、中央制御
装置（ＣＣ）１−１と各ＳＰ系装置の制御データ終端部
１−７との間でＳＤ／ＳＣＮ信号による信号送受が行わ
れる。

【００３３】そして、中央制御装置（ＣＣ）１−１のプ
ロセッサアクセスコントローラ（ＰＡＣ）１−２と、ス
イッチングモジュールのプロセッサアクセスコントロー
ラ（ＰＡＣＳＰ）１−８との間は、光ケーブルにより接
続され、１５５．５２Ｍビット／ｓの伝送速度の光信号
により、ＤＭＡ通信及びＳＤ／ＳＣＮ信号送受による制
御データの送受が行われる。

【００３４】図２は本発明の制御データのレイヤ構造を
示す図である。送信側において、データユニット２−１
はＤＭＡ通信対象の制御データを含み、該データユニッ
ト２−１は所定の長さのパケットデータに分割され、そ
の頭部にヘッダを、また後尾部にテーラが付加され、パ
ケットユニット２−２に編成される。パケットユニット
２−２のデータは、物理レイヤプロセス部２−３によ
り、光信号に変換され受信側へ送出される。

【００３５】受信側では、物理レイヤプロセス部２−４
により光信号を電気信号に変換し、パケットユニット２
−５を再編成し、そのパケットデータからデータユニッ
ト２−６を編集する。データユニット２−６の制御デー
タはその上位レイヤの種々の制御機能部に引き渡され、
該制御データに基づいて交換機の各種制御が行われる。

【００３６】データユニット２−１，２−６は、ソフト
ウェア又はファームウェアの機能部により交換機システ
ムを制御するためのシステム固有の制御データであり、
送信側の各種機能部から受信側の各種機能部へ引き渡さ
れる。

【００３７】パケットユニット２−２，２−５は、ＳＰ
系とＣＰ系との間で授受されるデータフレームの構造で
ある。通信のリソースを有効活用するために、データユ
ニット２−１を細分化したパケットユニット２−２，２
−５が作成され、ハードウェア機構により処理される。

【００３８】物理レイヤプロセス部２−３，２−４は、
パケットユニット２−２，２−５を光信号により、１５
５．５２Ｍビット／ｓの伝送速度でＳＯＮＥＴ又はＳＤ
Ｈの伝送フォーマットに類似したフォーマットにより伝
送し、ハードウェア機構のみで動作する。

【００３９】図３は本発明の制御データのフレーム構成
の説明図である。図の（Ａ）は制御データ、（Ｂ）はデ
ータユニット、（Ｃ）はパケットユニットを示してい
る。制御データはＳＰ系装置と中央制御装置（ＣＣ）と
の間で送受される交換機制御のためのデータであり、そ
の制御データにヘッダ３−１を付加してデータユニット
が構成され、データユニットを細分化し、その各頭部に
ヘッダ３−２、その後尾部にテーラ３−３を付加してパ
ケットユニットが構成される。

【００４０】図４及び図５は本発明のＤＭＡ通信による
転送シーケンスを示す図である。図４は中央制御装置
（ＣＣ）のプロセッサアクセスコントローラ（ＰＡＣ）
から、ＳＰ系装置のスイッチングモジュール内のプロセ
ッサアクセスコントローラ（ＰＡＣＳＰ）を経由して、
スイッチングモジュール又は制御対象装置（ＡＩＦ／Ｔ
ＣＳＷ）内の制御データ終端部へ、制御データを転送す
るシーケンスを示している。

【００４１】送信側のプロセッサアクセスコントローラ
（ＰＡＣ）から、送信要求（ＲＥＱ）を含む第一パケッ
トユニットを送出し（４−１）、スイッチングモジュー
ル内のプロセッサアクセスコントローラ（ＰＡＣＳＰ）
は、第一パケットユニットをバッファに蓄え、該パケッ
トユニット内に含まれている方路番号をもとにＤＭＡ接
続セレクタを切り換え、その方路先に該第一パケットユ
ニットを送出する（４−２）。なお、バッファに蓄えら
れるのは第一パケットユニットのみであり、以後のパケ
ットユニットはスルー状態で転送される。

【００４２】受信装置側の制御データ終端部ではパケッ
トユニットの正常性をテーラのＣＲＣによりチェック
し、且つ次パケットユニットが受信可能状態となると、
送信要求認識信号（ＡＣＫ）を送出する（４−３）。こ
のシーケンス手順の繰り返しにより以降のパケットユニ
ットが転送される（４−４，４−５）。

【００４３】最終の送信パケットユニットのヘッダには
最後であることを示すフラグ（ＬＡＳＴ）を含むパケッ
トユニットを送信し（４−６）、受信装置側は該フラグ
によりデータユニットの転送終了を認識する。そして、
受信装置側は正常に転送終了した場合にはＡＣＫを送信
し、受信データ異常（ＣＲＣエラー等）の場合はＢＵＳ
Ｙを送信し（４−７）、プロセッサアクセスコントロー
ラ（ＰＡＣＳＰ）に対してデータユニット転送終了通知
信号ＥＮＤＦを送出する（４−８）。プロセッサアクセ
スコントローラ（ＰＡＣＳＰ）はこのＥＮＤＦ信号の受
信によりＤＭＡ接続セレクタの方路選択を解除し、次の
ＤＭＡ通信に対する待機状態となる。

【００４４】図５はＳＰ系装置の制御データ終端部から
中央制御装置（ＣＣ）への転送シーケンスを示す図であ
る。ＳＰ系装置からのデータ転送の要求は、最大９装置
の制御データ終端部から非同期的に発生する。そのため
スイッチングモジュール内のプロセッサアクセスコント
ローラ（ＰＡＣＳＰ）は、同時に生起したデータ送信要
求の競合調停を行う。

【００４５】今、スイッチングモジュール内のプロセッ
サアクセスコントローラ（ＰＡＣＳＰ）に対し、スイッ
チングモジュール（ＴＣＳＷ）の制御データ終端部と制
御対象装置（ＡＩＦ）の制御データ終端部とから、送信
要求（ＲＥＱ）を含む第一のパケットユニットが送出さ
れたとする（５−１，５−２）。

【００４６】このとき、プロセッサアクセスコントロー
ラ（ＰＡＣＳＰ）は、例えば若番の装置番号のＳＰ系装
置を優先させる等の優先処理を行い、優先選択したＳＰ
系装置に対してＤＭＡ接続セレクタの方路選択を行う。
そして要求を拒否したＳＰ系装置に対して、ＤＭＡ通信
の拒否を示す信号ＢＵＳＹを送出する（５−３）。

【００４７】また、前記のデータ送信要求の競合調停法
として、プロセッサアクセスコントローラ（ＰＡＣＳ
Ｐ）は、配下からのＤＭＡ送信要求パケット（先頭１８
バイト）をバッファしておき、調停の結果、受け付けら
れた装置からのパケットを上位の中央制御装置（ＣＣ）
のプロセッサアクセスコントローラ（ＰＡＣ）へ出力し
てその方路のＤＭＡ通信を開始し、要求を拒否したＳＰ
系装置に対して、何も返送せずに待たせ、方路が開放さ
れた際に要求を上位へ通知するように構成することもで
きる。

【００４８】優先選択されたＳＰ系装置の制御データ終
端部からの第一パケットユニットは、中央制御装置（Ｃ
Ｃ）のプロセッサアクセスコントローラ（ＰＡＣ）に送
出され（５−４）、プロセッサアクセスコントローラ
（ＰＡＣ）は、パケットユニットの正常性をテーラのＣ
ＲＣコードによりチェックし、次パケットユニット受信
可能状態となると、送信要求認識信号（ＡＣＫ）を送出
する（５−５）。以降、このシーケンス手順の繰り返し
によりパケットユニットの転送を行う（５−６，５−
７）。

【００４９】そして最終のパケットユニットの送出時
に、最後であることを示すフラグ（ＬＡＳＴ）を含むパ
ケットユニットを送信し（５−８）、中央制御装置（Ｃ
Ｃ）のプロセッサアクセスコントローラ（ＰＡＣ）は、
該フラグによりデータユニットの転送終了を認識する。

【００５０】そして、中央制御装置（ＣＣ）のプロセッ
サアクセスコントローラ（ＰＡＣ）は、正常に転送終了
した場合にはＡＣＫを送信し、受信データ異常（ＣＲＣ
エラー等）の場合はＢＵＳＹを送信し（５−９）、送信
側ＳＰ系装置の制御データ終端部は、スイッチングモジ
ュール内のプロセッサアクセスコントローラ（ＰＡＣＳ
Ｐ）に対してデータユニット転送終了通知信号ＥＮＤＦ
を送出する。このＥＮＤＦ信号によるプロセッサアクセ
スコントローラ（ＰＡＣＳＰ）の動作は、前述した中央
制御装置（ＣＣ）からＳＰ系装置へのデータユニット転
送の場合と同じであるので重複した説明は省略する。

【００５１】次に、ＳＤ／ＳＣＮ信号による制御データ
の転送について説明する。ＳＤ／ＳＣＮ信号の転送は、
ハードウェア機構の自律動作により行うものとする。し
たがって、ソフトウェア機能部に障害が発生しても、ハ
ードウェアの自律動作によってＳＤ／ＳＣＮ信号が転送
され、障害処理のためのＳＰ系各装置の状態制御を短時
間で行い、障害発生時の通信サービス提供を継続するこ
とが可能となる。

【００５２】ＣＰ系装置からＳＰ系装置を制御する場
合、ＳＰ系装置とＣＰ系装置との間で送受される制御デ
ータとして、ＡＴＭ交換機の場合、パス設定データ、課
金用データ、パフォーマンスモニタ／ネットワークデー
タ収集（ＰＭ／ＮＤＣ）のためのデータ等の多量の情報
で、且つ規定された時間で処理されるデータと、障害発
生時等のように不定期に且つ緊急に送受される監視制御
データやＳＰ系装置の状態設定データ等のような少量で
あるが高速性を要するデータとがある。

【００５３】このために、多量の情報についてはＤＭＡ
通信を用い、少量であるが高速性を要する情報について
はＳＤ／ＳＣＮ信号を用いることにより、制御データを
高速且つ効率よく転送することができる。

【００５４】ＣＰ系装置からＳＰ系装置を制御する際、
ＤＭＡ通信による処理に異常が生じた場合、ＳＰ系装置
に対する制御が不能となり、ＤＭＡ通信のみではリカバ
リ処理の範囲を定めることもできない事態が発生する
が、ＳＤ／ＳＣＮ信号による制御データ転送をＤＭＡ通
信とは独立にハードウェアによる独自の機構で行う構成
としている。

【００５５】ＣＰ系装置の上位の処理は、ＳＰ系装置へ
の制御指令とＳＰ系装置の状態監視とを基本とし、制御
データ送信及びその確認並びに配下装置からの情報収集
データ受信等のため、双方向のデータ通信が可能でなけ
ればならない。したがって、ＣＰ系装置とＳＰ系装置と
の間のインタフェースは全二重通信の構成としている。

【００５６】従来のシステムでは、制御データの転送ル
ートに障害が発生したとき、その原因がハードウェア機
構のＤＭＡ通信障害によるものか、その上位のソフトウ
ェア又はファームウェア機能部における処理上の障害に
よるものかを判定することが困難であった。そのため、
ＳＰ系装置における通信サービス提供継続のための装置
状態制御機能部の起動内容が不明確となり、システムの
不安定性を引き起こしていた。

【００５７】このために本発明は、ＳＤ／ＳＣＮ信号の
転送にはＤＭＡ通信手順を用いず、ハードウェア機構に
より自律的に動作する状態制御機能及びＳＤ／ＳＣＮ信
号転送機能を、交換機における内部装置制御システムに
適用したものである。

【００５８】本発明によるＳＤ／ＳＣＮ信号は、ソフト
ウェア制御機能部と制御対象装置との間で、直接的に制
御するために転送される制御データであり、系構成変更
等の障害処理を行うための障害処理情報、系構成変更に
必要な系構成設定情報、又は時刻設定情報等のように装
置共通に使用され、且つ転送時間差が極力少ないことが
必要とされる制御データの転送に用いられる。なお、Ｓ
Ｄ／ＳＣＮ信号の伝播遅延時間はデータの保護処理を含
めて、約１ｍｓ以内である。

【００５９】ＳＤ信号には系切り換え制御及び装置切り
離し制御を行うための制御データを含み、ＳＣＮ信号に
は障害検出情報及び障害装置を特定する情報を含む。Ｓ
Ｄ／ＳＣＮ信号のビット設定は、制御シーケンスを基に
行われる。

【００６０】またＳＤ／ＳＣＮ信号は、ハンドシェーク
手順を用いずに直接中央制御装置（ＣＣ）のプロセッサ
アクセスコントローラ（ＰＡＣ）のメモリ上から制御対
象装置へ、また制御対象装置から中央制御装置（ＣＣ）
のプロセッサアクセスコントローラ（ＰＡＣ）のメモリ
上に周期的にハードウェア機構の自律動作により転送す
るものである。

【００６１】以下に中央制御装置（ＣＣ）のプロセッサ
アクセスコントローラ（ＰＡＣ）及び制御対象装置（Ｔ
ＣＳＷ，ＡＩＦ）におけるＳＤ／ＳＣＮ信号転送につい
て説明する。ここでＳＤ信号は、中央制御装置（ＣＣ）
のプロセッサアクセスコントローラ（ＰＡＣ）から制御
対象装置へ転送される信号、ＳＣＮ信号は、制御対象装
置から中央制御装置（ＣＣ）のプロセッサアクセスコン
トローラ（ＰＡＣ）へ転送される信号である。

【００６２】中央制御装置（ＣＣ）のプロセッサアクセ
スコントローラ（ＰＡＣ）は、制御対象装置からのＳＣ
Ｎ信号ビット“１”の受信により、ビット単位でマイク
ロプロセッサに割り込みを発生する。割り込み表示は制
御対象装置ごとに（計９ポイント）行う。割り込みマス
クは制御対象装置単位とビット単位で行う。ＳＣＮ信号
の変化により割り込みマスクを行う。ＳＣＮ信号による
割り込みは、障害復旧通知が必要なもの（他系装置電源
断等）と、障害復旧通知が必要でないものがあるが、障
害復旧通知についてはＤＭＡ通信により行う。

【００６３】また、中央制御装置（ＣＣ）のプロセッサ
アクセスコントローラ（ＰＡＣ）は、各制御対象装置ご
とにＳＤ信号ビットを設定してＳＤ信号を送信する。各
種時刻設定、再開レベル通知、ハードウェアリセット
（ＨＲＳＴ）／マイクロプロセッサリセット（ＰＲＳ
Ｔ）／障害リセット（ＦＲＳＴ）等の制御データは、Ｓ
Ｄ信号により一斉送信（ブロードキャスト）することも
可能である。これらの制御データのビット収容は、一斉
送信用と装置個別設定用とに別々に用意してあり、使用
する側（ソフトウェア）によって選択し設定することが
できる。

【００６４】制御対象装置は、各種の装置状態をＳＣＮ
信号により中央制御装置（ＣＣ）に通知するほかに、中
央制御装置（ＣＣ）からのＳＤ信号到達確認のためのエ
コーバックを、ハードウェア機構の自律動作でＳＣＮ信
号により送信する。また、エコーバックの送信は、ＳＤ
信号をファームウェア機能部が認識し、所定の処理の後
に、ファームウェア機能部がエコーバックをＳＣＮ信号
に設定して送信することもできる。

【００６５】制御対象装置は、到来するＳＤ信号に変化
が発生した場合、ビット単位でマイクロプロセッサに割
り込みを発生する。またビット単位でＳＤ信号変化によ
る割り込みマスクを行う。ＳＤ信号には、装置によって
又は状態によって、使用する又は使用しないビットが存
在するため、使用しないビットを割り込み対象から外す
ビット単位のマスク機能を有している。

【００６６】スイッチングモジュール（ＴＣＳＷ）内の
プロセッサアクセスコントローラ（ＰＡＣＳＰ）は、ブ
ロードキャストを行うために、当該スイッチングモジュ
ール（ＴＣＳＷ）の制御データ終端部へのＳＤ信号の特
定ビットに設定されたデータを、制御対象装置へのＳＤ
信号の特定ビットに複写する機能を有する。ブロードキ
ャスト用ＳＤ信号（ＢＳＤ）の設定収容位置及びブロー
ドキャスト対象装置は、例えば図６に示すとおりであ
る。

【００６７】ハードウェアリセット（ＨＲＳＴ）／マイ
クロプロセッサリセット（ＰＲＳＴ）／障害リセット
（ＦＲＳＴ）／プロセッサアクセスコントローラシーケ
ンスリセット（ＰＡＣＲＳＴ）に関しては、各装置個別
に設定可能であるため、スイッチングモジュール内のプ
ロセッサアクセスコントローラ（ＰＡＣＳＰ）は、個別
ＳＤ信号をいったん取り込み、ブロードキャスト用ＳＤ
信号との論理和を取り、制御対象装置へ送出する。

【００６８】このとき制御対象装置へのＳＤ信号のＣＲ
Ｃコードを再計算し、付け直す必要があることは言うま
でもない。なお、受信した当該スイッチングモジュール
の制御データ終端部へのＳＤ信号が、ＣＲＣエラーであ
った場合は、“Ｌ”（無効）として処理を行う。

【００６９】また、スイッチングモジュールの制御デー
タ終端部へのＳＤ信号が正常であれば、ブロードキャス
ト用のＳＤ信号ビットを取り込み、制御対象装置へのＳ
Ｄ信号がＣＲＣエラーであった場合は、ブロードキャス
ト用のＳＤ信号の制御対象装置への複写は正常に行う
が、プロセッサアクセスコントローラ（ＰＡＣＳＰ）か
ら制御対象装置へのＳＤ信号のＣＲＣコードを、ＣＲＣ
エラーとなるようにプロセッサアクセスコントローラ
（ＰＡＣＳＰ）で付け替えを行う。

【００７０】障害処理について全てＳＤ／ＳＣＮ信号の
転送により行うようにした場合、全てソフトウェア機能
部での制御が可能であり、スイッチングモジュールＴＣ
ＳＷ又は制御対象装置ＡＩＦの障害についての障害監視
指示、障害通知指示等の障害処理に必要な障害表示は全
てＳＣＮ信号の転送により行うことができる。

【００７１】そのため、中央制御装置（ＣＣ）のプロセ
ッサアクセスコントローラ（ＰＡＣ）側では、装置状態
に合わせてＳＣＮ信号のマスクを行えば障害監視、障害
通知指示を制御対象装置に設定する必要はない。制御対
象装置では全ての障害を検出してＳＣＮ信号により通知
し、中央制御装置（ＣＣ）の上位ソフトウェア機能部は
必要な障害情報のみ抽出する。

【００７２】プロセッサアクセスコントローラ（ＰＡ
Ｃ）側でのＳＣＮ信号受信による割り込み、制御対象装
置側でのＳＤ信号受信による割り込みについては、不定
期に発生するため異なる要因の割り込み要求が競合す
る。このため割り込み優先レベルの検出による割り込み
制御を行う。

【００７３】図７は割り込み制御の説明図である。図の
（Ａ）はＳＣＮ−ａによる割り込み、図の（Ｂ）はＳＣ
Ｎ−ｂによる割り込み、図の（Ｃ）はＳＣＮ−ｃによる
割り込み、図の（Ｄ）はプロセッサアクセスコントロー
ラ（ＰＡＣ）への割り込み、図の（Ｅ）はＣＰＵへの割
り込みを示している。

【００７４】図の（Ｅ）のＣＰＵへの割り込みにおい
て、時刻ｔ１でＳＣＮ−ａ要因による割り込みが発生
し、ＳＣＮ信号の読み取りにより障害要因を認識し、そ
の後ＳＣＮ−ｂ要因による割り込み及びその障害要因を
認識し、時刻ｔ２でＳＣＮ−ａ及びＳＣＮ−ｂの割り込
みマスクを行い、時刻ｔ３でＳＣＮ−ｃ要因による割り
込みを発生する。

【００７５】次に、ＳＯＮＥＴフォーマットによる制御
データの伝送について説明する。プロセッサアクセスコ
ントローラ（ＰＡＣ）インターフェイスに１５５．５２
Ｍビット／ｓの光シリアルリンクを用いた場合、受信側
におけるクロックリカバリ及びＳＯＮＥＴフォーマット
のフレーム同期のため、送信データ信号の直流バランス
が約５０％となるよう、データ信号のランダム性が要求
される。

【００７６】図８は本発明の制御データ転送に用いるＳ
ＯＮＥＴフォーマットを示す図である。ＳＯＮＥＴフォ
ーマットは同図に示すように、２７０オクテット×９列
の１フレーム内に６バイトの同期パターン（Ａ１，Ａ
２）が収容され、この信号によりフレームの認識が行わ
れる。そのため実際に制御データの伝送に使用し得るバ
イト数は、１フレームにつき２４２４バイト（２７０×
９−６＝２４２４）である。

【００７７】図９は本発明の制御データの送信部及び受
信部の説明図である。同図は中央制御装置（ＣＣ）のプ
ロセッサアクセスコントローラ（ＰＡＣ）９−１から制
御対象装置の制御データ終端部９−８への制御データ転
送を示し、その逆方向の転送は図示を省略しているが、
逆方向の転送も同様である。

【００７８】プロセッサアクセスコントローラ（ＰＡ
Ｃ）９−１では、１６ビットの制御データ（９．７２Ｍ
ビット／ｓ）を１６ビット−８ビットパラレル変換器９
−２により８ビット（１バイト）のデータ（１９．４４
Ｍビット／ｓ）に変換し、送信器９−３によりシリアル
ビットのＳＯＮＥＴフォーマット（１５５．５２Ｍビッ
ト／ｓ）に編成し、電気光変換器（Ｅ／Ｏ）９−４によ
り光信号に変換して送信する。

【００７９】受信側では光信号を光電気変換器（Ｏ／
Ｅ）９−５により電気信号に変換し、受信器９−６によ
りＳＯＮＥＴフォーマットから８ビット（１バイト）の
データを抽出し、８ビット−１６ビットパラレル変換器
９−７により８ビットのデータを２つずつ組み合わせて
１６ビットの制御データに編集する。

【００８０】図１０は本発明の制御データ授受のタイミ
ングチャートである。図の（Ａ）は８ビット（１バイ
ト）単位のクロック信号（１９．４４Ｍビット／ｓ）を
示し、図の（Ｂ）は同期パターン（Ａ１，Ａ２）の検出
により出力されるフレームパルス（ＦＰ）、図の（Ｃ）
は８ビット（１バイト）単位の制御データ（０〜２４２
３の番号はバイト単位の番号）と同期パターン（Ａ１，
Ａ２）の配列を示す。

【００８１】図の（Ｄ）は１６ビット単位のクロック信
号（９．７２Ｍビット／ｓ）を示し、図の（Ｅ）は１６
ビット単位のクロック信号によるフレームパルス（Ｆ
Ｐ）、図の（Ｆ）は１６ビットの制御データを示してい
る。図の（Ｆ）に示すように１６ビットの制御データ
は、ビット０〜７に図の（Ｃ）に示す偶数番のバイト
を、またビット８〜１５に図の（Ｃ）に示す奇数番のバ
イトを順に割り当てたものである。

【００８２】図１１は本発明の制御データのビット割り
当ての説明図である。同図に示すようにビット０〜７に
はＤＭＡ通信用のデータ、ビット８には同期パターン誤
認識防止ビットＳＹＮＣ、ビット９には送信要求ＲＥＱ
を示すビット、ビット１０には要求認識ＡＣＫを示すビ
ット、ビット１１にはアクト系（現用系）ＡＣＴを示す
ビット、ビット１２にはビジーＢＵＳＹを示すビット、
ビット１３には第一のＳＤ信号０又はＳＣＮ信号０、ビ
ット１４には第二のＳＤ信号１又はＳＣＮ信号１、ビッ
ト１５にはプロセッサアクセスコントローラ（ＰＡＣ）
シーケンスリセット信号を割り当てている。

【００８３】フレームパルスＦＰから前の６バイトに
は、同期パターン（Ａ１，Ａ２）を設定するため、この
バイト領域には制御データを設定することができない。
しかし、ＤＭＡ通信によるデータ送信要求は、ＳＯＮＥ
Ｔフレームの伝送タイミングとは無関係に発生する。こ
のため以下に述べるようにＤＭＡ通信のデータ送出タイ
ミング制御を行わなければならない。

【００８４】図１２はＤＭＡ通信における制御データ送
出禁止エリアの説明図である。同図は１６ビット単位の
クロック信号による送受のタイミングを示している。ま
たＤＭＡ通信の１パケットユニットはへッダ及びＣＲＣ
用のテーラを含め１８バイトであるとする。

【００８５】図の（Ａ）はフレームパルスＦＰを示し、
図の（Ｂ）は同期パターン（Ａ１，Ａ２）が設定される
領域を示し、図の（Ｃ）は制御データ送出タイミングを
示している。図に示すようにフレームパルスＦＰから３
クロック前は同期パターン（Ａ１，Ａ２）が設定される
ため、その期間はＤＭＡ通信データ送出禁止エリアとす
る。

【００８６】そして、送信側でＤＭＡ通信の１パケット
ユニットのうちＮバイトを送出したときにＤＭＡ通信デ
ータ送出禁止エリアに掛かったとすると、次のバイトの
送出を待機させ、フレームパルスＦＰの後、残りのバイ
ト（１８−Ｎ）を含むパケットユニットを送出する。Ｒ
ＥＱ、ＡＣＫ、ＡＣＴについては、受信側では同期パタ
ーン領域のデータを無視し、直前のデータを保持して制
御を行う。

【００８７】ＳＤ／ＳＣＮ信号については、１６ビット
制御データの内の２ビットを使用することにより、１つ
のＳＯＮＥＴフレーム内で２４２４ビットのＳＤ／ＳＣ
Ｎ信号を転送することができる。ＳＤ／ＳＣＮ信号は連
続して送出されるリアルタイム信号であり、信号転送の
即時性及び転送処理の簡素化のため、マルチフレーム構
成とせず、最大９装置の制御データ終端部に対するＳＤ
／ＳＣＮ信号ビットが１つのＳＯＮＥＴフレーム内に収
容されるようにビット配分を工夫する必要がある。

【００８８】図１３は本発明のＳＤ／ＳＣＮ信号のフレ
ーム構成の説明図である。図の（Ａ）は１装置当たりの
ＳＤ／ＳＣＮ信号のフレームフォーマットを示し、１装
置当たり３２バイトのＳＤ／ＳＣＮ信号データに１バイ
トのＣＲＣコードを付加した３３バイトのフレームを構
成する。

【００８９】スイッチングモジュール部を含めて制御対
象装置の制御データ終端部は最大で９装置分あり、それ
ら全ての制御データ終端部に対するＳＤ／ＳＣＮ信号の
ビット数は、２３７６ビット（３３×９×８＝２３７
６）となる。したがって、ＳＯＮＥＴ１フレームの２４
３０バイトクロックの内、２３７６バイトクロック分を
有効なＳＤ／ＳＣＮ信号データとして割り当て、残り５
４バイトクロック（２４３０−２３７６＝５４）分は未
使用とし、ＳＤ／ＳＣＮ信号ビットを１つのＳＯＮＥＴ
フレーム内に収容されるようにビット配分することがで
きる。

【００９０】図１３の（Ｂ）は本発明のＳＤ／ＳＣＮ信
号のＳＯＮＥＴフレームにおける収容を示している。た
だし、同図は１６ビット単位のクロックにより示してい
る。図の（ａ）はフレームパルス、図の（ｂ）は１６ビ
ットパラレルの制御データを示している。ＳＤ／ＳＣＮ
信号は、フレームパルス以降から第１１８８番目のクロ
ックまでのビット１３とビット１４とに設定される。前
述の未使用分の５４バイトクロックは、１６ビット単位
のクロックでは２７クロック分となり、そのうちの３ク
ロックは同期パターンに割り当てられ、残りの２４クロ
ック分が未使用領域となる。なお、図中＃０〜＃８は、
９装置に割り当てられる各タイムスロットを示してい
る。

【００９１】ＳＯＮＥＴフレームは、１２５μｓ周期で
１フレームが転送される。したがって、ＳＤ／ＳＣＮ信
号は１２５μｓごとにリフレッシュされ、前述のフレー
ムパルスを基にしたビット位置からＳＤ／ＳＣＮ信号の
データビットを設定又は抽出することができ、ＳＤ／Ｓ
ＣＮ信号の転送のためにフレーム同期パターンの検出を
行う必要はない。

【００９２】次に、図１４を参照して本発明の制御デー
タ転送における同期パターン誤認識防止と直流バランス
について説明する。受信器におけるフレーム同期検出
は、Ａ１バイトに“Ｆ６”（ｈ）パターン、Ａ２バイト
に“２８”（ｈ）、パターンがそれぞれ３回連続して受
信されたことにより検出する。そのため、このパターン
が送信データ内に発生しないようにする必要がある。制
御データは１６ビットのパラレル信号により送受され
る。しかし、この１６ビットの内ｌ５ビットを有効デー
タとし、残り１ビットを同期パターン誤認識防止ビット
として用いる。

【００９３】ＳＯＮＥＴ上でビット８が最下位ビット
（ＬＳＢ）となり、同期パターン誤認識防止ビットを図
１４の（Ａ）に示すように最下位ビット（ＬＳＢ）に割
り当てる。データエリアについては、最下位ビット（Ｌ
ＳＢ）を除いてどのようなパターンの信号が流れるか確
定できない。同期パターンのエリアでの最下位ビット
（ＬＳＢ）は、必ず“０”である。したがって、同期パ
ターンエリア以外の領域の最下位ビット（ＬＳＢ）は図
１４の（Ａ）に示すように“１”とする。こうすると、
必ずＡ１バイトの“Ｆ６”（ｈ）のパターンがデータ領
域で３回連続して発生することはない。

【００９４】転送データの直流バランスについては、Ｄ
ＭＡ通信のデータ及びＳＤ／ＳＣＮ信号のデータパター
ンを解析する必要があるが、バイト単位で“ＦＦ”
（ｈ）“００”（ｈ）という連続パターンを送出するの
はデータの構造上非常に低い確率である。また、ＲＥ
Ｑ、ＡＣＫについてはハンドシェークで転送され、レベ
ル信号的なものである。

【００９５】上記データ特性により、図１４の（Ｂ）に
示すように、転送データをクロック（図は１６ビット単
位のクロックを示している。）ごとに、元のデータをそ
のまま転送するスルー転送と、元のデータを反転して転
送するインバート転送（図で斜線を施して示してい
る。）とを交互に切り替えて転送するものとする。その
ようにするとマーク率約５０％を実現することができ
る。ただし、同期パターン及びデータ領域の最下位ビッ
ト（ＬＳＢ）は反転の対象外とする。

【００９６】次に、プロセッサアクセスコントローラ
（ＰＡＣ）インタフェースでの障害対策について説明す
る。プロセッサアクセスコントローラ（ＰＡＣ）インタ
フェースに光リンクを用いるため、伝送路上で一定の確
率でビットエラーが発生する。

【００９７】一過性のビットエラーによる障害は、プロ
セッサアクセスコントローラ（ＰＡＣ）の異常検出処理
の後の再送要求で正常にＤＭＡ通信が行われる。ここ
で、ビットエラーの発生は単発で発生するものとし、２
ビット以上連続で発生しないものとする。

【００９８】スイッチングモジュール内のプロセッサア
クセスコントローラ（ＰＡＣＳＰ）の方路選択は、上り
下りとも待機状態から第一パケットユニットを受信し、
ＤＭＡ接続セレクタをロックしたら制御データ終端部か
らのＥＮＤＦ信号が来るまで、スルー状態となり、この
間はプロセッサアクセスコントローラ（ＰＡＣ）との転
送シーケンスには関知しない。

【００９９】スイッチングモジュール内のプロセッサア
クセスコントローラ（ＰＡＣＳＰ）での方路認識は、第
一パケットユニットのＣＲＣコードの正常性を確認して
行うため、ＣＲＣコードが正常であれば第一パケットユ
ニット内に設定されたアドレスに従って方路選択する。
このＣＲＣコードのチェックエラーの場合は、スイッチ
ングモジュール内の制御データ終端部へそのパケットユ
ニットを送出する。

【０１００】ＡＣＫ、ＢＵＳＹ、ＥＮＤＦ信号は、ビッ
トエラーの発生を考慮して４ビット幅で出力し、受信側
では２ビット幅で認識することとする。そのため単発の
ビットエラーでは誤認識されない。ＲＥＱ信号について
は、２ビット幅の立ち上がりエッジでパケットユニット
（１６バイト）を取り込むため、ＲＥＱ信号の頭がビッ
トエラーで欠ける場合のみ、パケットユニットのＣＲＣ
コードエラーとなる。

【０１０１】以上の条件によりプロセッサアクセスコン
トローラ（ＰＡＣ）インタフェース障害の発生ケースと
その対策処理を以下に示す。

【０１０２】プロセッサアクセスコントローラ（ＰＡ
Ｃ）から制御データ終端部へのＤＭＡ通信において第一
パケットユニットでビットエラーが発生した場合。ビットエラーによるＣＲＣコードのエラーをスイッチン
グモジュール内のプロセッサアクセスコントローラ（Ｐ
ＡＣＳＰ）が検出すると、該プロセッサアクセスコント
ローラ（ＰＡＣＳＰ）は、無条件にスイッチングモジュ
ール内の制御データ終端部へこの第一パケットユニット
を送出する。スイッチングモジュール内の制御データ終
端部はＣＲＣコードのエラーを検出し、ＣＲＣエラーを
プロセッサアクセスコントローラ（ＰＡＣ）に返送す
る。

【０１０３】第一パケット以外でビットエラーが発生
し、ＤＭＡ通信のＣＲＣコードエラーとなる場合。上り又は下り方向のどちらのＤＭＡ通信でも、受信側の
プロセッサアクセスコントローラ（ＰＡＣ）又は制御デ
ータ終端部からＣＲＣコードエラーを返送する。

【０１０４】接続されていないネットワークハイウェ
イ（ＮＨＷ）に対してＤＭＡ通信要求が発生した場合。スイッチングモジュール内のプロセッサアクセスコント
ローラ（ＰＡＣＳＰ）は、第一パケットユニットが正常
であればその方路にＤＭＡ接続セレクタを切り替える。
しかし、ＤＭＡ接続セレクタには制御対象装置が接続さ
れていないため、シーケンススタックが発生する。この
場合、個別線のＰＡＣシーケンスリセットにより復旧さ
せる。そして、制御データ終端部ではＰＡＣシーケンス
リセットが入力された場合、ＤＭＡ通信中か否かに係わ
らず、ＥＮＤＦ信号を送出する。

【０１０５】図１５及び図１６は本発明のＤＭＡ通信に
おけるＣＲＣコードエラー発生の場合のシーケンスチャ
ートである。図１５は中央制御装置（ＣＣ）のプロセッ
サアクセスコントローラ（ＰＡＣ）から、制御対象装置
（ＡＩＦ／ＴＣＳＷ）の制御データ終端部へのＤＭＡ通
信において、ＣＲＣコードエラーが発生した場合を示
し、図１６はその逆方向のＤＭＡ通信において、ＣＲＣ
コードエラーが発生した場合を示している。

【０１０６】図１５において、中央制御装置（ＣＣ）の
プロセッサアクセスコントローラ（ＰＡＣ）からの送信
要求パケットユニットＲＥＱ／ＤａｔａにＣＲＣコード
エラーが発生した場合（１５−１）、スイッチングモジ
ュール内のプロセッサアクセスコントローラ（ＰＡＣＳ
Ｐ）は、該送信要求パケットユニットＲＥＱ／Ｄａｔａ
が第一パケットユニットである場合は、無条件ＤＭＡ接
続セレクタを該スイッチングモジュール内の制御データ
終端部に接続し、該第一パケットユニットをスイッチン
グモジュール内の制御データ終端部に送出する（１５−
２）。該送信要求パケットユニットＲＥＱ／Ｄａｔａが
第一パケットユニットでない場合は、そのまま方路先の
制御データ終端部に送信要求パケットユニットＲＥＱ／
Ｄａｔａを送出する（１５−２）。

【０１０７】制御対象装置（ＡＩＦ／ＴＣＳＷ）の制御
データ終端部は送信要求パケットユニットＲＥＱ／Ｄａ
ｔａのＣＲＣコードエラーを検出し、プロセッサアクセ
スコントローラ（ＰＡＣ）にＡＣＫ／ＢＵＳＹ信号を返
送し（１５−３）、スイッチングモジュール内のプロセ
ッサアクセスコントローラ（ＰＡＣＳＰ）にＥＮＤＦ信
号を送出する（１５−４）。

【０１０８】スイッチングモジュール内のプロセッサア
クセスコントローラ（ＰＡＣＳＰ）は、ＥＮＤＦ信号の
受信により待機状態に戻り、中央制御装置（ＣＣ）のプ
ロセッサアクセスコントローラ（ＰＡＣ）は異常検出処
理を行い、制御対象装置（ＡＩＦ／ＴＣＳＷ）の制御デ
ータ終端部に個別ＰＡＣシーケンスリセット信号を送出
し（１５−５）、再び送信要求パケットユニットＲＥＱ
／Ｄａｔａを送出する（１５−６）。なお、送信要求信
号ＲＥＱの長さが異常でＣＲＣエラーが発生した場合も
同様である。

【０１０９】図１６において、制御データ終端部からの
送信要求パケットユニットＲＥＱ／ＤａｔａにＣＲＣコ
ードエラーが発生した場合（１６−１）、スイッチング
モジュール内のプロセッサアクセスコントローラ（ＰＡ
ＣＳＰ）は、ＤＭＡ接続セレクタの接続方路をロック
し、該送信要求パケットユニットＲＥＱ／Ｄａｔａを中
央制御装置（ＣＣ）のプロセッサアクセスコントローラ
（ＰＡＣ）に送出する（１６−２）。

【０１１０】プロセッサアクセスコントローラ（ＰＡ
Ｃ）は送信要求パケットユニットＲＥＱ／ＤａｔａのＣ
ＲＣコードエラーを検出し、制御データ終端部にＡＣＫ
／ＢＵＳＹ信号を返送し（１６−３）する。制御データ
終端部はＡＣＫ／ＢＵＳＹ信号の受信によりＥＮＤＦ信
号を送出する（１６−４）。

【０１１１】スイッチングモジュール内のプロセッサア
クセスコントローラ（ＰＡＣＳＰ）は、ＥＮＤＦ信号の
受信により待機状態に戻り、中央制御装置（ＣＣ）のプ
ロセッサアクセスコントローラ（ＰＡＣ）は制御データ
終端部に個別ＰＡＣシーケンスリセット信号を送出する
（１６−５）。

【０１１２】制御データ終端部は個別ＰＡＣシーケンス
リセット信号により割り込みを行って、ＰＡＣシーケン
スをリセットし、ＥＮＤＦ信号を送出（１６−６）した
後、再び送信要求パケットユニットＲＥＱ／Ｄａｔａを
送出する（１６−７）。

【０１１３】

【発明の効果】以上説明したように本発明によれば、中
央制御装置（ＣＣ）と複数の制御対象装置との間でＳＤ
／ＳＣＮ信号及びＤＭＡ通信により制御データを転送す
る際、ＳＤ／ＳＣＮ信号をＤＭＡ通信手順に依らず、固
定タイムスロットのビット位置に対応するメモリ上に周
期的に転送することにより、ハードウェア機構の自律動
作でＳＤ／ＳＣＮ信号を高速に転送することができ、Ｄ
ＭＡ通信のソフトウェア処理の負荷を軽減することがで
きるとともに、ＣＰＵ等のソフトウェア処理部に異常が
発生した場合でも、ＳＤ／ＳＣＮ信号による制御データ
が転送可能であるため、通信サービスの信頼性向上を図
ることができる。更に、中央制御装置とスイッチングモ
ジュールとの間で転送される制御データを光信号により
伝送することにより、外部への電波放射が無い制御デー
タの転送が可能となる。

【図面の簡単な説明】

【図１】本発明の交換機における内部装置制御システム
の説明図である。

【図２】本発明の制御データのレイヤ構造を示す図であ
る。

【図３】本発明の制御データのフレーム構成の説明図で
ある。

【図４】本発明のＤＭＡ通信による転送シーケンスを示
す図である。

【図５】本発明のＤＭＡ通信による転送シーケンスを示
す図である。

【図６】本発明のブロードキャスト用ＳＤ信号（ＢＳ
Ｄ）の設定収容位置及びブロードキャスト対象装置を示
す図である。

【図７】本発明の割り込み制御の説明図である。

【図８】本発明の制御データ転送に用いるＳＯＮＥＴフ
ォーマットを示す図である。

【図９】本発明の制御データの送信部及び受信部の説明
図である。

【図１０】本発明の制御データ授受のタイミングチャー
トである。

【図１１】本発明の制御データのビット割り当ての説明
図である。

【図１２】ＤＭＡ通信における制御データ送出禁止エリ
アの説明図である。

【図１３】本発明のＳＤ／ＳＣＮ信号のフレーム構成の
説明図である。

【図１４】本発明の制御データ転送における同期パター
ン誤認識防止と直流バランスの説明図である。

【図１５】本発明のＤＭＡ通信におけるＣＲＣコードエ
ラー発生の場合のシーケンスチャートである。

【図１６】本発明のＤＭＡ通信におけるＣＲＣコードエ
ラー発生の場合のシーケンスチャートである。

【図１７】従来の交換機における内部装置制御システム
の説明図である。

【符号の説明】

１−１中央制御装置（ＣＣ）１−２中央制御装置（ＣＣ）のプロセッサアクセスコ
ントローラ（ＰＡＣ）１−３スイッチングユニット１−４スイッチングモジュール１−５ＤＭＡ接続セレクタ１−６システムバスインタフェース１−７制御データ終端部１−８スイッチングモジュールのプロセッサアクセス
コントローラ（ＰＡＣＳＰ）１−９配下の制御対象装置１−１０回線インタフェース装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｍ 3/22 Ｈ０４Ｌ 11/08 3/26 Ｈ０４Ｑ 3/545 (72)発明者藤平淳神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者三瀬清文神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者岩佐英敏神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5K002 BA06 DA03 DA05 EA05 FA01 GA02 GA03 5K019 AA04 AA07 AC09 BA12 BA23 BB41 5K026 AA07 AA11 AA21 BB06 CC07 FF02 FF13 LL03 5K030 GA11 HB06 JL03 KA01 KA12 LA15 LE05 5K069 AA05 AA10 AA15 DA02 DA03 FA12 FA15 FD06

Claims

【特許請求の範囲】

【請求項１】中央制御装置と、該中央制御装置により
制御される複数の制御対象装置を含むスイッチングモジ
ュールとから成る交換機システムにおいて、前記中央制御装置は、配下の制御対象装置を監視制御す
るための制御データを、ＤＭＡ通信及びＳＤ／ＳＣＮ信
号により、該複数の制御対象装置の制御データ終端部と
の間で転送する第１のプロセッサアクセスコントローラ
を備え、前記スイッチングモジュールは、前記第１のプロセッサ
アクセスコントローラと複数の制御対象装置の制御デー
タ終端部との間で転送される、前記ＤＭＡ通信及びＳＤ
／ＳＣＮ信号による制御データを中継する第２のプロセ
ッサアクセスコントローラを備え、前記第１及び第２のプロセッサアクセスコントローラ
は、前記ＤＭＡ通信による制御データとＳＤ／ＳＣＮ信
号による制御データとを、それぞれ固定タイムスロット
のビット位置に設定し、光信号により転送する送信部及
び受信部を備え、前記第２のプロセッサアクセスコントローラは、ＤＭＡ
通信の第一送信要求パケットユニットのアドレスにより
接続路を切り換え、ＤＭＡ通信による制御データを所定
の方路に送出するＤＭＡ接続セレクタを備え、且つ、Ｓ
Ｄ／ＳＣＮ信号による制御データを、前記固定タイムス
ロットのビット位置に対応するメモリ上に周期的に転送
する手段を備えたことを特徴とするＤＭＡ通信及びＳＤ
／ＳＣＮ信号による交換機内部装置制御システム。
【請求項２】前記第２のプロセッサアクセスコントロ
ーラは、前記第１のプロセッサアクセスコントローラか
ら転送される、制御対象装置の状態を制御するためのＳ
Ｄ信号データのうち、特定のＳＤ信号データビットを複
写して複数の制御対象装置の制御データ終端部へ一斉に
転送する手段を有することを特徴とする請求項１記載の
ＤＭＡ通信及びＳＤ／ＳＣＮ信号による交換機内部装置
制御システム。
【請求項３】前記第２のプロセッサアクセスコントロ
ーラは、前記複数の制御対象装置から同時に発生した中
央制御装置へのＤＭＡ通信による制御データ送信要求に
対し、制御対象装置の装置番号を基に優先選択を行い、
優先選択した制御対象装置に前記ＤＭＡ接続セレクタの
接続路を切り換える構成を有することを特徴とする請求
項１又は２記載のＤＭＡ通信及びＳＤ／ＳＣＮ信号によ
る交換機内部装置制御システム。
【請求項４】前記第１及び第２のプロセッサアクセス
コントローラは、前記ＤＭＡ通信の手順を示す信号を、
前記固定タイムスロットのビット位置に設定する構成を
有することを特徴とする請求項１乃至３いずれか１項記
載のＤＭＡ通信及びＳＤ／ＳＣＮ信号による交換機内部
装置制御システム。
【請求項５】前記第１及び第２のプロセッサアクセス
コントローラは、ＳＤ／ＳＣＮ信号の制御データビット
を複数の制御対象装置ごとにＣＲＣ誤り訂正符号を付し
たフレームフォーマットに編成して転送する手段を備え
たことを特徴とする請求項１乃至４いずれか１項記載の
ＤＭＡ通信及びＳＤ／ＳＣＮ信号による交換機内部装置
制御システム。
【請求項６】前記第１及び第２のプロセッサアクセス
コントローラは、同期パターンを除いて、制御データを
所定数の塊ごとそのまま転送するスルー転送と反転して
転送するインバート転送とを交互に切り替えて転送する
手段を備えたことを特徴とする請求項１乃至５いずれか
１項記載のＤＭＡ通信及びＳＤ／ＳＣＮ信号による交換
機内部装置制御システム。
【請求項７】前記第１及び第２のプロセッサアクセス
コントローラは、制御データ領域の特定ビット位置に、
所定数の連続した同期パターンと制御データのパターン
とが不一致となる固定ビットを設定する手段を備えたこ
とを特徴とする請求項１乃至５いずれか１項記載のＤＭ
Ａ通信及びＳＤ／ＳＣＮ信号による交換機内部装置制御
システム。